JP5398520B2

JP5398520B2 - ワード線駆動回路

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Publication number: JP5398520B2
Application number: JP2009296421A
Authority: JP
Inventors: 貴彦佐々木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-12-25
Filing date: 2009-12-25
Publication date: 2014-01-29
Anticipated expiration: 2029-12-25
Also published as: US20110158029A1; JP2011138570A; US8270247B2

Description

本発明はワード線駆動回路に関し、特に、ＳＲＡＭのワード線を駆動する駆動電圧を昇圧させる方法に適用して好適なものである。

ＳＲＡＭの電源電圧の低下に伴う動作マージンの減少を補償するため、ワード線を駆動する駆動電圧を内部で昇圧させることが行われている（非特許文献１）。

しかしながら、非特許文献１に開示された方法では、１本のワード線ごとにパスゲート間で昇圧させるため、１本のワード線ごとにブースト用容量およびトランスファーゲートが必要になり、大きな面積が必要になるという問題があった。

ＵｌｔｒａＬｏｗＶｏｌｔａｇｅＯｐｅｒａｔｉｏｎｗｉｔｈＢｏｏｔｓｔｒａｐＳｃｈｅｍｅｆｏｒＳｉｎｇｌｅＰｏｗｅｒＳｕｐｐｌｙＳＯＩ−ＳＲＡＭＩｉｊｉｍａ，Ｍ．ｅｔ．ａｌ．ＶＬＳＩＤｅｓｉｇｎ，２００７．６０９−６１４

本発明の目的は、１本のワード線ごとにブースト用容量を設けることなく、ワード線を駆動する駆動電圧を昇圧させることが可能なワード線駆動回路を提供することである。

本発明の一態様によれば、インバータの出力に基づいてワード線を駆動するドライバと、前記インバータのＰチャンネル電界効果トランジスタのソース側に接続されたブースト用容量と、前記インバータのＰチャンネル電界効果トランジスタのソース側と電源電位とを分離する第１のトランジスタと、前記ブースト用容量を介して前記ワード線を昇圧させる昇圧時間を制御する昇圧時間制御回路を備え、前記昇圧時間制御回路は、ダミーワード線に蓄積される電荷量に基づいて前記ワード線を昇圧させる昇圧時間を制御し、前記昇圧時間制御回路は、前記ダミーワード線に電荷の蓄積が開始されてから、前記ダミーワード線に発生する電圧が第２のトランジスタの閾値に達するまでの時間に基づいて前記ワード線を昇圧させる昇圧時間を制御することを特徴とするワード線駆動回路を提供する。

本発明によれば、１本のワード線ごとにブースト用容量を設けることなく、ワード線を駆動する駆動電圧を昇圧させることが可能となる。

図１は、本発明の第１実施形態に係るワード線駆動回路が適用された半導体記憶装置の概略構成を示すブロック図である。図２は、本発明の第１実施形態に係るワード線駆動回路の昇圧回路の概略構成を示すブロック図である。図３は、本発明の第１実施形態に係るワード線駆動回路の各部の波形を示すタイミングチャートである。図４は、本発明の第２実施形態に係るワード線駆動回路の昇圧回路の概略構成を示すブロック図である。図５は、本発明の第２実施形態に係るワード線駆動回路の各部の波形を示すタイミングチャートである。図６は、図４の昇圧時間生成回路の概略構成を示す回路図である。図７は、図５の昇圧時間生成回路の各部の波形を示すタイミングチャートである。

以下、本発明の実施形態に係るワード線駆動回路について図面を参照しながら説明する。

（第１実施形態）
図１は、本発明の第１実施形態に係るワード線駆動回路が適用された半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、メモリセルアレイ１１、ドライバ１３、ロウデコーダ１４、カラムセレクタ１５、センスアンプ１６および昇圧回路１７が設けられている。
ここで、メモリセルアレイ１１には、メモリセル１２がロウ方向およびカラム方向にマトリックス状に配置されている。そして、メモリセルアレイ１１には、メモリセル１２のロウ選択を行うワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞（ｍは２以上の整数）が設けられるとともに、ダミーワード線ＷＬｄが設けられている。なお、ダミーワード線ＷＬｄは、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞と同様に構成することができる。

ここで、メモリセル１２には、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。

ここで、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞のうちのいずれかのワード線ＷＬは、伝送トランジスタＦ１、Ｆ２のゲートに接続されている。

また、ビット線ＢＬは、伝送トランジスタＦ１を介して、駆動トランジスタＤ２のゲート、負荷トランジスタＬ２のゲート、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインに接続されている。また、ビット線ＢＬＢは、伝送トランジスタＦ２を介して、駆動トランジスタＤ２のドレイン、負荷トランジスタＬ２のドレイン、駆動トランジスタＤ１のゲートおよび負荷トランジスタＬ１のゲートに接続されている。

ここで、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードｎを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードｎｂを構成することができる。

ドライバ１３は、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞およびダミーワード線ＷＬｄを個別に駆動することができ、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞ごとに設けられたインバータＩ０〜Ｉｍ、Ｉｄにて構成することができる。ここで、インバータＩ０〜Ｉｍ、Ｉｄには、Ｐチャンネル電界効果トランジスタＭ２１およびＮチャンネル電界効果トランジスタＭ２２が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ２１およびＮチャンネル電界効果トランジスタＭ２２は互いに直列接続され、Ｐチャンネル電界効果トランジスタＭ２１のドレインおよびＮチャンネル電界効果トランジスタＭ２２のドレインはワード線ＷＬに接続されている。また、Ｐチャンネル電界効果トランジスタＭ２１のゲートおよびＮチャンネル電界効果トランジスタＭ２２のゲートは共通に接続されている。

ロウデコーダ１４は、ロウアドレスに基づいてメモリセルアレイ１１のロウ選択を行わせるワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞またはダミーワード線ＷＬｄを選択し、その選択されたワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞またはダミーワード線ＷＬｄをドライバ１３にて駆動させることができる。

カラムセレクタ１５は、メモリセルアレイ１１のカラム選択を行わせるビット線ＢＬ、ＢＬＢを選択することができる。センスアンプ１６は、メモリセル１２からビット線ＢＬ、ＢＬＢ上に読み出された信号に基づいて、メモリセル１２に記憶されているデータを検知することができる。

昇圧回路１７は、ワード線イネーブル信号ＳＥＬで決められるタイミングに従って、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞およびダミーワード線ＷＬｄの電位を電源電位ＶＤＤより大きな値に昇圧することができる。ここで、昇圧回路１７には、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞およびダミーワード線ＷＬｄの電位を昇圧させるブースト用容量が設けられ、このブースト用容量は、インバータＩ０〜Ｉｍ、Ｉｄをそれぞれ構成するＰチャンネル電界効果トランジスタＭ２１のソースに接続されている。なお、昇圧回路１７のブースト用容量は、複数のインバータＩ０〜Ｉｍ、Ｉｄにて共用することができ、例えば、３２本分のワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞に対して１個のブースト用容量を共用させてもよいし、１６本分のワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞に対して１個のブースト用容量を共用させてもよい。

そして、インバータＩ０〜Ｉｍ、Ｉｄの前段にはＮＡＮＤ回路Ｎ０〜Ｎｍ、Ｎｄがそれぞれ接続され、ＮＡＮＤ回路Ｎ０〜Ｎｍ、Ｎｄの一方の入力端子にはワード線イネーブル信号ＳＥＬが入力されるとともに、ＮＡＮＤ回路Ｎ０〜Ｎｍ、Ｎｄの他方の入力端子にはワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞またはダミーワード線ＷＬｄを選択するワード線選択信号が入力される。

そして、選択セルからデータを読み出す場合、カラムセレクタ１５にてカラム選択が行われ、選択されたビット線ＢＬ、ＢＬＢがプリチャージされる。そして、ワード線イネーブル信号ＳＥＬの立ち上がりに従ってロウデコーダ１４にてロウ選択が行われ、選択されたワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞またはダミーワード線ＷＬｄがドライバ１３にて駆動される。そして、インバータＩ０〜Ｉｍ、Ｉｄをそれぞれ構成するＰチャンネル電界効果トランジスタＭ２１のソースが電源電位ＶＤＤに接続されることで、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞またはダミーワード線ＷＬｄの電位が電源電位ＶＤＤに立ち上げられるとともに、ブースト用容量に電荷が蓄積される。

そして、ワード線イネーブル信号ＳＥＬの立ち上がりから所定時間だけ経過すると、昇圧回路１７において、インバータＩ０〜Ｉｍ、Ｉｄをそれぞれ構成するＰチャンネル電界効果トランジスタＭ２１のソースが電源電位ＶＤＤと分離されるとともに、ブースト用容量に接続され、ブースト用容量を介して電源電位ＶＤＤよりも大きな値にワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞またはダミーワード線ＷＬｄの電位が昇圧される。

そして、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞またはダミーワード線ＷＬｄの電位が昇圧されると、伝送トランジスタＦ１、Ｆ２が飽和領域に入り、記憶ノードｎ、ｎｂがビット線ＢＬ、ＢＬＢと導通する。そして、記憶ノードｎ、ｎｂがビット線ＢＬ、ＢＬＢと導通すると、記憶ノードｎ、ｎｂの電位に応じてビット線ＢＬ、ＢＬＢの電位が変化し、選択セルに記憶されたデータがセンスアンプ１６にて検知される。

図２は、本発明の第１実施形態に係るワード線駆動回路の昇圧回路の概略構成を示すブロック図である。
図２において、図１の昇圧回路１７には、Ｐチャンネル電界効果トランジスタＭ１、ブースト用容量Ｃ１および遅延素子Ｄ１が設けられている。ここで、Ｐチャンネル電界効果トランジスタＭ１のソースは、電源電位ＶＤＤに接続され、Ｐチャンネル電界効果トランジスタＭ１のドレインは、図１のインバータＩ０〜Ｉｍ、Ｉｄをそれぞれ構成するＰチャンネル電界効果トランジスタＭ２１のソースに接続されている。また、Ｐチャンネル電界効果トランジスタＭ１のゲートとＰチャンネル電界効果トランジスタＭ１のドレインとの間にはブースト用容量Ｃ１が接続され、Ｐチャンネル電界効果トランジスタＭ１のゲートとブースト用容量Ｃ１との接続点Ａには、遅延素子Ｄ１を介してワード線イネーブル信号ＳＥＬが入力される。

図３は、本発明の第１実施形態に係るワード線駆動回路の各部の波形を示すタイミングチャートである。
図３において、ワード線イネーブル信号ＳＥＬが立ち上がる前は、Ｐチャンネル電界効果トランジスタＭ１がオンし、図１のインバータＩ０〜Ｉｍ、ＩｄのＰチャンネル電界効果トランジスタＭ２１のソースには電源電位ＶＤＤが供給されるとともに、ブースト用容量Ｃ１には電源電位ＶＤＤが印加され、電源電位ＶＤＤに対応した電荷が蓄積される。

そして、ワード線イネーブル信号ＳＥＬが立ち上がると、図１のロウデコーダ１４にてロウ選択されたインバータＩ０〜Ｉｍ、ＩｄのＰチャンネル電界効果トランジスタＭ２１がオンし、ロウデコーダ１４にてロウ選択されたワード線ＷＬの電位が電源電位ＶＤＤに立ち上げられる（時刻ｔ１）。

そして、ワード線イネーブル信号ＳＥＬが立ち上がりから、遅延素子Ｄ１による遅延時間だけ経過すると、Ｐチャンネル電界効果トランジスタＭ１のゲートとブースト用容量Ｃ１との接続点Ａの電位が立ち上がり（時刻ｔ２）、Ｐチャンネル電界効果トランジスタＭ１がオフする。すると、ロウデコーダ１４にてロウ選択されたワード線ＷＬがブースト用容量Ｃ１を介して駆動され、そのワード線ＷＬの電位Ｖｗｌが電源電位ＶＤＤより大きな値に昇圧される。

なお、昇圧後のワード線ＷＬの電位Ｖｗｌは、ワード線ＷＬの容量値をＣｗｌ、ブースト用容量Ｃ１の容量値をＣ１とすると、以下の（１）式で与えることができる。
Ｖｗｌ＝（１＋Ｃｗｌ／（Ｃｗｌ＋Ｃ１））・ＶＤＤ・・・（１）

ここで、Ｐチャンネル電界効果トランジスタＭ１およびブースト用容量Ｃ１をインバータＩ０〜Ｉｍ、ＩｄのＰチャンネル電界効果トランジスタＭ２１のソースに接続することにより、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞およびダミーワード線ＷＬｄの構造を変更することなく、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞およびダミーワード線ＷＬｄを昇圧させることが可能となるとともに、複数のワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞およびダミーワード線ＷＬｄにてＰチャンネル電界効果トランジスタＭ１およびブースト用容量Ｃ１を共用させることができ、チップ面積の増大を抑制することができる。

（第２実施形態）
図４は、本発明の第２実施形態に係るワード線駆動回路の昇圧回路の概略構成を示すブロック図である。
図４において、この昇圧回路には、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１２、Ｎチャンネル電界効果トランジスタＭ１３、ブースト用容量Ｃ１１、遅延素子Ｄ１１、インバータＩＶ１および昇圧時間制御回路２１が設けられている。ここで、Ｐチャンネル電界効果トランジスタＭ１１のソースは、電源電位ＶＤＤに接続され、Ｐチャンネル電界効果トランジスタＭ１１のドレインは、図１のインバータＩ０〜Ｉｍ、Ｉｄをそれぞれ構成するＰチャンネル電界効果トランジスタＭ２１のソースに接続することができる。また、Ｐチャンネル電界効果トランジスタＭ１２とＮチャンネル電界効果トランジスタＭ１３は互いに直列接続され、Ｐチャンネル電界効果トランジスタＭ１２のソースは、電源電位ＶＤＤに接続されている。また、Ｐチャンネル電界効果トランジスタＭ１１のドレインとＰチャンネル電界効果トランジスタＭ１２のドレインとの間にはブースト用容量Ｃ１１が接続されている。また、Ｎチャンネル電界効果トランジスタＭ１３のゲートには、遅延素子Ｄ１１およびインバータＩＶ１を順次介してワード線イネーブル信号ＳＥＬが入力され、Ｐチャンネル電界効果トランジスタＭ１１のゲートには、遅延素子Ｄ１１を介してワード線イネーブル信号ＳＥＬが入力される。Ｐチャンネル電界効果トランジスタＭ１２のゲートには、昇圧時間制御回路２１から昇圧指示信号ＳＴ３が入力される。なお、昇圧時間制御回路２１は、図１のダミーワード線ＷＬｄに蓄積される電荷量に基づいてワード線ＷＬを昇圧させる昇圧時間を制御することができる。

図５は、本発明の第２実施形態に係るワード線駆動回路の各部の波形を示すタイミングチャートである。
図５において、ワード線イネーブル信号ＳＥＬが立ち上がる前は、Ｐチャンネル電界効果トランジスタＭ１１およびＮチャンネル電界効果トランジスタＭ１３がオンし、図１のインバータＩ０〜Ｉｍ、ＩｄのＰチャンネル電界効果トランジスタＭ２１のソースには電源電位ＶＤＤが供給されるとともに、ブースト用容量Ｃ１１には電源電位ＶＤＤが印加され、電源電位ＶＤＤに対応した電荷が蓄積される。

そして、ワード線イネーブル信号ＳＥＬが立ち上がると、図１のロウデコーダ１４にてロウ選択されたインバータＩ０〜Ｉｍ、ＩｄのＰチャンネル電界効果トランジスタＭ２１がオンし、ロウデコーダ１４にてロウ選択されたワード線ＷＬの電位が電源電位ＶＤＤに立ち上げられる（時刻ｔ１１）。

そして、ワード線イネーブル信号ＳＥＬが立ち上がりから、遅延素子Ｄ１１による遅延時間だけ経過すると、Ｐチャンネル電界効果トランジスタＭ１１のゲート電位（Ｂ点の電位）が立ち上がるとともに、Ｎチャンネル電界効果トランジスタＭ１３のゲート電位（Ｃ点の電位）が立ち下がり（時刻ｔ１２）、Ｐチャンネル電界効果トランジスタＭ１１およびＮチャンネル電界効果トランジスタＭ１３がオフする。

そして、昇圧指示信号ＳＴ３が立ち下がると（時刻ｔ１３）、Ｐチャンネル電界効果トランジスタＭ１２がオンし、ロウデコーダ１４にてロウ選択されたワード線ＷＬがブースト用容量Ｃ１１を介して駆動されることで、そのワード線ＷＬの電位Ｖｗｌが電源電位ＶＤＤより大きな値に昇圧される。

そして、昇圧指示信号ＳＴ３が立ち上がると（時刻ｔ１４）、Ｐチャンネル電界効果トランジスタＭ１２がオフし、ワード線の電位Ｖｗｌが昇圧後の一定値に維持される。

図６は、図４の昇圧時間生成回路の概略構成を示す回路図である。
図６において、昇圧時間生成回路２１には、Ｐチャンネル電界効果トランジスタＭ１４、Ｎチャンネル電界効果トランジスタＭ１５、ダミー容量Ｃ１２およびインバータＩＶ２が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ１４のソースは電源電位ＶＤＤに接続され、Ｐチャンネル電界効果トランジスタＭ１４のドレインはダミー容量Ｃ１２の一端およびＮチャンネル電界効果トランジスタＭ１５のゲートに接続されている。また、Ｎチャンネル電界効果トランジスタＭ１５のドレインは電源電位ＶＤＤに接続され、Ｎチャンネル電界効果トランジスタＭ１５のソースはインバータＩＶ２の入力端子に接続されている。また、Ｐチャンネル電界効果トランジスタＭ１４のゲートには昇圧開始信号ＳＴ１が入力される。なお、ダミー容量Ｃ１２としては、図１のダミーワード線ＷＬｄの容量に加えて、ワード線ＷＬに付随するトランジスタの容量を用いることができる。このワード線ＷＬに付随するトランジスタの容量とは、例えば、非選択の複数のワード線ドライバのジャンクション容量である。このジャンクション容量とは、例えば、図１のＰチャンネル電界効果トランジスタＭ２１のソース側のジャンクション容量である。

図７は、図５の昇圧時間生成回路の各部の波形を示すタイミングチャートである。
図７において、昇圧開始信号ＳＴ１が立ち下がると（時刻ｔ２１）、Ｐチャンネル電界効果トランジスタＭ１４がオンし、Ｐチャンネル電界効果トランジスタＭ１４に流れる電流ｉに応じてダミー容量Ｃ１２に充電されることで、Ｄ点の電位が上昇する。そして、Ｄ点の電位がＮチャンネル電界効果トランジスタＭ１５の閾値に達すると（時刻ｔ２２）、Ｎチャンネル電界効果トランジスタＭ１５がオンし、昇圧終了信号ＳＴ２が立ち上がる。そして、この昇圧開始信号ＳＴ１および昇圧終了信号ＳＴ２から昇圧指示信号ＳＴ３が生成され、図４のＮチャンネル電界効果トランジスタＭ１２のゲートに入力される。

なお、昇圧後のワード線ＷＬの電位Ｖｗｌは、ワード線ＷＬの容量値をＣｗｌ、ワード線ＷＬに蓄積される電荷量をｑ、Ｐチャンネル電界効果トランジスタＭ１４に流れる電流値をｉ、昇圧開始信号ＳＴ１が立ち下がりから昇圧終了信号ＳＴ２の立ち上がりまでの時間をｔとすると、以下の（２）式で与えることができる。
Ｖｗｌ＝（ｑ＋ｉ・ｔ）／Ｃｗｌ＝ＶＤＤ＋ｉ・ｔ／Ｃｗｌ・・・（２）

ここで、（２）式から昇圧後のワード線ＷＬの電位Ｖｗｌは、図４のブースト用容量Ｃ１１の値に依存することなく設定することができる。このため、ブースト用容量Ｃ１１の値がワード線ＷＬの容量値と異なる方向にばらついた場合においても、ワード線ＷＬの昇圧レベルが変動するのを抑制することができる。

また、Ｎチャンネル電界効果トランジスタＭ１２の閾値をＶｔｈｎ、ダミー容量Ｃ１２の値をＣｄとすると、圧開始信号ＳＴ１が立ち下がりから昇圧終了信号ＳＴ２の立ち上がりまでの時間ｔは、以下の（３）式で与えることができる。
ｔ＝Ｖｔｈｎ・Ｃｄ／ｉ・・・（３）

また、ダミー容量Ｃ１２としてダミーワード線ＷＬｄの容量を用い、ダミーワード線ＷＬｄの容量がワード線ＷＬの容量と等しいものとすると、圧開始信号ＳＴ１が立ち下がりから昇圧終了信号ＳＴ２の立ち上がりまでの時間ｔは、以下の（４）式で与えることができる。
ｔ＝Ｖｔｈｎ・Ｃｗｌ／ｉ・・・（４）

ここで、（４）式から時間ｔは、ワード線ＷＬの容量に依存するように設定することができ、ワード線ＷＬの長さに依存することなく、ワード線ＷＬの昇圧レベルを設定することができる。

１１メモリセルアレイ、１２メモリセル、１３ドライバ、１４ロウデコーダ、１５カラムセレクタ、１６センスアンプ、１７昇圧回路、ＷＬ、ＷＬ＜０＞〜ＷＬ＜ｍ＞ワード線、ＷＬｄダミーワード線、ＢＬ、ＢＬＢビット線、Ｌ１、Ｌ２負荷トランジスタ、Ｄ１、Ｄ２駆動トランジスタ、Ｆ１、Ｆ２伝送トランジスタ、Ｎ０〜Ｎｍ、ＮｄＮＡＮＤ回路、Ｉ０〜Ｉｍ、ＩｄＩＶ１、ＩＶ２インバータ、Ｍ１、Ｍ１１、Ｍ１２、Ｍ１４、Ｍ２１Ｐチャンネル電界効果トランジスタ、Ｍ１３、Ｍ１５、Ｍ２２Ｎチャンネル電界効果トランジスタ、Ｄ１、Ｄ１１遅延素子、Ｃ１、Ｃ１１ブースト用容量、２１昇圧時間制御回路、Ｃ１２ダミー容量

Claims

インバータの出力に基づいてワード線を駆動するドライバと、
前記インバータのＰチャンネル電界効果トランジスタのソース側に接続されたブースト用容量と、
前記インバータのＰチャンネル電界効果トランジスタのソース側と電源電位とを分離する第１のトランジスタと、
前記ブースト用容量を介して前記ワード線を昇圧させる昇圧時間を制御する昇圧時間制御回路を備え、
前記昇圧時間制御回路は、ダミーワード線に蓄積される電荷量に基づいて前記ワード線を昇圧させる昇圧時間を制御し、
前記昇圧時間制御回路は、前記ダミーワード線に電荷の蓄積が開始されてから、前記ダミーワード線に発生する電圧が第２のトランジスタの閾値に達するまでの時間に基づいて前記ワード線を昇圧させる昇圧時間を制御することを特徴とするワード線駆動回路。
ワード線イネーブル信号が立ち上がる前は前記第１のトランジスタがオンし、前記第１のトランジスタを介して前記ブースト用容量および前記Ｐチャンネル電界効果トランジスタのソースに電源電位が印加されることを特徴とする請求項１に記載のワード線駆動回路。
前記ワード線イネーブル信号が立ち上がると、前記Ｐチャンネル電界効果トランジスタがオンし、前記ワード線に前記電源電位が印加されることを特徴とする請求項２に記載のワード線駆動回路。
前記ワード線イネーブル信号の立ち上がりから遅延時間だけ経過すると、前記Ｐチャンネル電界効果トランジスタがオフし、前記ワード線の電位が前記ブースト用容量を介して前記電源電位より大きな値に昇圧されることを特徴とする請求項３に記載のワード線駆動回路。
前記インバータは前記ワード線ごとに設けられ、
前記ブースト用容量および前記第１のトランジスタは、前記ワード線ごとに設けられた複数のインバータにて共用されることを特徴とする請求項１に記載のワード線駆動回路。