ITUA20163999A1 - Dispositivo di memoria con lettura progressiva di riga e relativo metodo di lettura - Google Patents

Dispositivo di memoria con lettura progressiva di riga e relativo metodo di lettura Download PDF

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ITUA20163999A1
ITUA20163999A1 ITUA2016A003999A ITUA20163999A ITUA20163999A1 IT UA20163999 A1 ITUA20163999 A1 IT UA20163999A1 IT UA2016A003999 A ITUA2016A003999 A IT UA2016A003999A IT UA20163999 A ITUA20163999 A IT UA20163999A IT UA20163999 A1 ITUA20163999 A1 IT UA20163999A1
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Giovanni Campardo
Salvatore Polizzi
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St Microelectronics Srl
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Description

“DISPOSITIVO DI MEMORIA CON LETTURA PROGRESSIVA DI RIGA E RELATIVO METODO DI LETTURA”
La presente invenzione è relativa ad un dispositivo di memoria in cui viene implementata una lettura progressiva di riga; inoltre, la presente invenzione si riferisce ad un metodo di lettura di un dispositivo di memoria.
Come mostrato schematicamente in figura 1, un dispositivo di memoria 1 di tipo noto, ad esempio di tipo flash non volatile, comprende una matrice di memoria 2 includente una pluralità di celle di memoria 3, le quali sono organizzate in righe e colonne; ciascuna riga è accoppiata ad una corrispondente linea di parola (“word line”) WL, mentre ciascuna colonna è accoppiata ad una corrispondente linea di dato BL, anche nota come bit line BL.
Ciascuna cella di memoria 3 è formata da un elemento di memorizzazione, il quale è formato da un transistore a gate flottante. Il terminale di gate del transistore a gate flottante è accoppiato ad una rispettiva word line WL, mentre un primo terminale di conduzione è accoppiato ad una rispettiva bit line BL; in aggiunta, un secondo terminale di conduzione del transistore a gate flottante è collegato ad un potenziale di riferimento (ad esempio, una massa). I terminali di gate delle celle di memoria 3 di una stessa riga sono quindi collegati ad una medesima word line WL; inoltre, i primi terminali di conduzione delle celle di memoria 3 di una stessa colonna sono collegati ad una medesima bit line BL.
Un circuito decodificatore di colonna 4 ed un circuito decodificatore di riga 5 permettono di selezionare, sulla base di segnali di indirizzo ricevuti in ingresso (indicati in generale con AS), le celle di memoria 3, ed in particolare le relative word line WL e bit line BL di volta in volta indirizzate, consentendone la polarizzazione a valori di tensione e corrente opportuni durante le operazioni di memoria. A tal proposito, sebbene non mostrato in dettaglio in figura 1, sia il circuito decodificatore di colonna 4 che il circuito decodificatore di riga 5 sono accoppiati ad un bus di indirizzi e dispongono inoltre di corrispondenti ingressi di abilitazione (“enable”), attraverso i quali viene notificato ad essi il fatto che sul bus di indirizzo sia presente un nuovo indirizzo. Gli indirizzi ed i segnali destinati agli ingressi di abilitazione del circuito decodificatore di colonna 4 e del circuito decodificatore di riga 5 sono generati da un’apposita circuiteria (non mostrata).
Il circuito decodificatore di colonna 4 realizza un percorso di lettura, il quale forma cammini conduttivi tra le bit line BL della matrice di memoria 2 di volta in volta selezionate ed un circuito amplificatore di lettura 10. A sua volta, il circuito amplificatore di lettura 10 è atto a confrontare la corrente circolante in ciascuna cella di memoria 3 indirizzata con una corrente di riferimento, al fine di determinare il corrispondente dato memorizzato.
Come mostrato in figura 2, il circuito amplificatore di lettura 10 comprende uno stadio di polarizzazione 11, atto a polarizzare le bit line BL della matrice di memoria 2, ed uno stadio convertitore corrente/tensione (I/V) 12, i quali vengono ora descritti limitatamente alle funzioni da essi espletate nei confronti di una bit line BL della matrice di memoria 2, e quindi limitatamente alle porzioni che cooperano con tale bit line BL della matrice di memoria 2, nell’ipotesi in cui tale bit line BL sia indirizzata, cioè selezionata.
Lo stadio di polarizzazione 11 comprende a sua volta un generatore di polarizzazione 13 ed una coppia di transistori di polarizzazione 14a, 14b, di tipo NMOS ed in configurazione cascode.
Il generatore di polarizzazione 13 riceve in ingresso una tensione che può essere survoltata (nel seguito definita tensione survoltata Vboost), ad esempio da uno stadio survoltore di tensione a pompa di carica (non mostrato), e genera in uscita una tensione di polarizzazione Vcasc in corrispondenza di un nodo di polarizzazione Np. In alternativa, ed in funzione del valore che si desidera ottenere per la tensione di polarizzazione Vcasc, il generatore di polarizzazione 13 può ricevere direttamente una tensione di alimentazione Vdd, di valore inferiore alla tensione survoltata Vboost.
I terminali di controllo dei transistori di polarizzazione 14a, 14b sono entrambi collegati al suddetto nodo di polarizzazione Np, in modo da ricevere la tensione di polarizzazione Vcasc.
Inoltre, un primo transistore di polarizzazione 14a della coppia presenta un primo terminale di conduzione accoppiato alla bit line BL, da cui riceve una corrente di lettura di cella Icell, attraverso il percorso di lettura formato dal circuito decodificatore di colonna 4; inoltre, il primo transistore di polarizzazione 14a comprende un secondo terminale di conduzione, il quale è collegato ad un primo ingresso di confronto INadello stadio convertitore corrente/tensione 12.
Il secondo transistore di polarizzazione 14b della coppia presenta un rispettivo primo terminale di conduzione accoppiato ad un generatore di riferimento di corrente 15 (o, in alternativa, ad una cella di riferimento, qui non illustrata), da cui riceve una corrente di lettura di riferimento Iref, ed un secondo terminale di conduzione, il quale è collegato ad un secondo ingresso di confronto INb dello stadio convertitore corrente/tensione 12.
Lo stadio convertitore corrente/tensione 12 presenta inoltre un ingresso di alimentazione, su cui riceve la tensione di alimentazione Vdd, ed è configurato per eseguire un confronto tra il valore della corrente di lettura di cella Icell ed il valore della corrente di lettura di riferimento Iref, nonché per generare, sulla base del risultato di tale confronto, una tensione di uscita Vout. La corrente lettura di cella Icell attraversa la cella di memoria 3 effettivamente indirizzata, ma non le altre celle di memoria 3 accoppiate alla bit line BL, ed è funzione del dato ivi memorizzato.
Il circuito amplificatore di lettura 10 comprende inoltre uno stadio comparatore 16, il quale riceve in ingresso la tensione di uscita Vout dallo stadio convertitore corrente/tensione 12 e genera, sulla base del valore (ad esempio, positivo o negativo) della stessa tensione di uscita Vout, un segnale digitale di lettura Sout indicativo del dato memorizzato nella cella di memoria 3 indirizzata.
In pratica, il circuito di lettura 10 forma, per ciascuna bit line BL, un corrispondente amplificatore di rilevamento (“sense amplifier”) atto a generare, in funzione della corrispondente corrente di lettura di cella Icell, il segnale digitale di lettura Sout.
In figura 2 sono inoltre mostrati un condensatore parassita di linea 17, accoppiato elettricamente tra la bit line BL ed un riferimento di massa, ed un condensatore di polarizzazione 18, accoppiato tra il nodo di polarizzazione Npe lo stesso riferimento di massa.
Ciò premesso, l’operazione di lettura di dati memorizzati nelle celle di memoria 3 prevede una prima fase di precarica delle corrispondenti bit line BL. Ad esempio, nel caso in cui sia stata indirizzata, tra le bit line BL, la bit line BL mostrata in figura 2, lo stadio di polarizzazione 11 ed il primo transistore di polarizzazione 14a eseguono una precarica della stessa bit line BL. Più in particolare, il primo transistore di polarizzazione 14a consente di applicare alla bit line BL mostrata in figura 2 una tensione di precarica desiderata, in funzione della tensione di polarizzazione Vcasc(in particolare, tale operazione di precarica consente di caricare la capacità parassita 17).
L’operazione di lettura prevede successivamente il rilevamento della corrente di lettura di cella Icell ed il suo confronto con la corrente di lettura di riferimento Iref, al fine di generare la tensione di uscita Vout e, tramite lo stadio comparatore 16, il segnale digitale di uscita Sout. La corrente di lettura di cella Icell scorre nella cella di memoria 3 accoppiata alla bit line BL mostrata in figura 2 ed indirizzata, cioè selezionata mediante precarica, da parte del circuito decodificatore di riga 5, della corrispondente word line WL. A tal proposito, dal punto di vista di ciascuna word line WL, il comportamento del circuito decodificatore di riga 5 è equiparabile a quello di un cosiddetto inverter. Inoltre, per selezionare un word line WL, il circuito decodificatore di riga 5 precarica (cioè, polarizza) la word line WL ad una tensione tale per cui il transistore a gate flottante di una cella di memoria 3 accoppiata alla word line WL e a una bit line BL selezionata si trova in conduzione; viceversa, data una word line WL non selezionata, i transistori a gate flottante ad essa accoppiati sono interdetti.
Come precedentemente accennato, la summenzionata corrente di lettura di cella Icelldipende dal dato memorizzato nella cella di memoria 3 selezionata, pertanto il segnale digitale di uscita Sout è indicativo di tale dato memorizzato.
Ad esempio, nel caso in cui la corrente di lettura di cella Icellsia maggiore della corrente di lettura di riferimento Iref, il segnale digitale di uscita Sout può avere valore logico alto (‘1’), mentre lo stesso segnale digitale di uscita Sout può avere valore logico basso (‘0’) nel caso in cui la corrente di lettura di cella Icell sia minore della corrente di lettura di riferimento Iref.
Tutto ciò premesso, tra la presentazione di un comando di lettura, cioè (in prima approssimazione) la generazione di un nuovo indirizzo e l’abilitazione del circuito decodificatore di colonna 4 e del circuito decodificatore di riga 5, e la generazione dei corrispondenti segnali digitali di uscita Sout(ad esempio su un bus di uscita, non mostrato, e nell’ipotesi semplificativa che il ritardo introdotto dalla circuiteria di lettura sia nullo) intercorre un periodo di tempo noto come latenza iniziale. Durante la latenza iniziale, i segnali digitali di uscita Soutnon sono stabili.
In maggior dettaglio, gli attuali dispositivi di memoria si caratterizzano per latenze iniziali che cadono tipicamente nell’intervallo compreso tra decine di nanosecondi e centinaia di microsecondi. Valori prossimi all’estremo inferiore del summenzionato intervallo sono raggiunti da dispositivi di memoria “embedded”, cioè da dispositivi di memoria integrati ad esempio in microcontrollori; in tali dispositivi di memoria è possibile implementare un elevato parallelismo di lettura, grazie al fatto che non occorre convergere su un bus esterno di dimensioni predefinite (tipicamente, sedici bit). Al contrario, nel caso di dispositivi di memoria “stand alone”, cioè dispositivi di memoria interfacciabili con il mondo esterno e provvisti di un numero elevato di colonne (ad esempio, decine di migliaia di celle per riga) la latenza iniziale assume tipicamente valori prossimi all’estremo superiore del summenzionato intervallo.
In pratica, oggigiorno la latenza iniziale rappresenta una delle principali cause che limitano la crescita delle dimensioni dei dispositivi di memoria stand alone. Inoltre, nel caso dei dispositivi di memoria embedded, la latenza iniziale rappresenta un limite inferiore per il cosiddetto tempo di accesso. Per tali motivi, indipendente dal tipo di dispositivo di memoria, è sentita l’esigenza di ridurre la latenza iniziale.
Scopo della presente invenzione è quello di risolvere, almeno in parte, le problematiche precedentemente evidenziate, fornendo un dispositivo di memoria avente una latenza iniziale ridotta.
Secondo la presente invenzione vengono forniti un dispositivo di memoria ed un metodo di lettura, come definiti nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione, ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:
- la figura 1 mostra uno schema a blocchi di massima di un dispositivo di memoria, di tipo noto;
- la figura 2 mostra uno schema a blocchi di un circuito amplificatore di lettura del dispositivo di memoria mostrato in figura 1, anch’esso di tipo noto;
- le figure 3, 5 e 6 mostrano schemi a blocchi di massima di dispositivi di memoria, parti di tali dispositivi essendo mostrate in termini di circuiti elettrici equivalenti; e
- la figura 4 mostra andamenti nel tempo di grandezze elettriche generate nel dispositivo di memoria mostrato in figura 3.
Il presente dispositivo di memoria ed il presente metodo di lettura traggono le mosse da un’osservazione effettuata dalla Richiedente, la quale ha osservato come, quando viene selezionata una riga di un dispositivo di memoria, le corrispondenti celle di memoria non vengono precaricate contemporaneamente, a causa di inevitabili ritardi di propagazione.
In maggior dettaglio, riferendosi ad esempio ad un dispositivo di memoria di tipo flash del tipo mostrato nelle figure 1 e 2, ciascuna word line WL è formata dai terminali di gate delle celle di memoria 3 ad essa accoppiate ed è realizzata tipicamente con uno strato metallico avente una resistenza elevata; inoltre, i terminali di gate dei transistori a gate flottante formano un sistema di condensatori collegati alla word line WL, pertanto ciascuna word line WL può essere equiparata ad una serie di elementi RC. Per tali motivi, i terminali di gate dei transistori a gate flottante delle celle di memoria 3 accoppiate ad una word line WL selezionata si caricano con tempi che crescono man mano che ci si allontana dal circuito decodificatore di riga 5.
Ciò premesso, una prima forma di realizzazione del presente dispositivo di memoria viene ora descritta in dettaglio, facendo riferimento alla figura 3, in cui il presente dispositivo di memoria è indicato con 20, ed in cui componenti già presenti nel dispositivo mostrato nelle figure 1 e 2 sono indicati con i medesimi termini e con i medesimi segni di riferimento, salvo laddove specificato diversamente.
Senza alcuna perdita di generalità, il dispositivo di memoria 20 è dunque di tipo flash, non volatile; inoltre, nel seguito il dispositivo di memoria 20 viene descritto con riferimento alle differenze rispetto al dispositivo mostrato nelle figure 1 e 2. In aggiunta, in figura 3 le celle di memoria 3 sono indicate con modelli elettrici equivalenti.
Più in particolare, in figura 3 le celle di memoria 3 accoppiate a ciascuna word line WL (una sola delle quali è mostrata in figura 3) sono raggruppate in gruppi di celle 23, ciascuno dei quali è formato da un medesimo numero di celle di memoria 3 disposte in sequenza. Senza alcuna perdita di generalità, i gruppi di celle 23 hanno un medesimo valore di resistenza ed un medesimo valore di capacità; inoltre, ciascuno gruppo di celle 23 è rappresentato da un resistore R e da un condensatore C. In particolare, dato un gruppo di celle 23, un primo terminale del rispettivo resistore R è atto a collegarsi al secondo terminale del resistore R del gruppo di celle precedente, mentre un secondo terminale del rispettivo resistore R è atto a collegarsi ad un primo terminale del rispettivo condensatore C, il cui secondo terminale è collegato a massa.
A titolo esemplificativo, in figura 3 sono mostrati un primo, un secondo, un N-1_esimo ed un N_esimo nodo interno, indicati rispettivamente con N1, N2, NN-1e NN; il primo nodo interno N1 e l’N_esimo nodo interno NN sono rispettivamente il nodo più prossimo ed il nodo più lontano dal circuito decodificatore di riga 5. Sempre senza alcuna perdita di generalità, è ad esempio possibile che si abbia N=200 e che ciascun gruppo di celle 23 sia formato dunque da duecento celle di memoria 3, le quali sono tali per cui la resistenza del resistore R e la capacità del condensatore C sono rispettivamente pari a 50kΩ e 4pF. In tal caso, considerato l’elevato numero di celle di memoria 3 accoppiate a ciascuna word line WL, il dispositivo di memoria 20 forma una cosiddetta memoria di tipo stand alone.
Ciò premesso, la figura 4 mostra, oltre ad un segnale di abilitazione presente in ingresso al circuito decodificatore di riga 5, gli andamenti delle tensioni presenti sui terminali di gate dei transistori a gate flottante di due celle di memoria 3 accoppiate ad una medesima word line WL e, rispettivamente, più vicina e più distante dal circuito decodificatore di riga 5. In altre parole, la figura 4 mostra l’andamento della tensione del terminale di gate più vicino al circuito decodificatore di riga 5, nonché l’andamento della tensione del N_esimo nodo interno NN, cioè l’andamento della tensione del terminale di gate più lontano dal circuito decodificatore di riga 5.
Ancora con riferimento alla figura 4, in essa si è assunto che la tensione di alimentazione Vddsia pari a 5 Volt. In aggiunta, si è assunto che una cella di memoria 3 sia correttamente precaricata dal circuito decodificatore di riga 5 quando il terminale di gate del proprio transistore a gate flottante ha raggiunto i 4,5 Volt. Ciò premesso, si verifica che la cella di memoria 3 più vicina al circuito decodificatore di riga 5 viene precaricata circa 5ns dopo che il summenzionato segnale di abilitazione ha abilitato il circuito decodificatore di riga 5, causando l’applicazione alla word line WL, da parte dello stesso circuito decodificatore di riga 5, di una tensione di polarizzazione di riga. La cella di memoria 3 più lontana dal circuito decodificatore di riga 5 viene invece precaricata dopo circa 220ns. Ciò premesso, come descritto in dettaglio in seguito, nel presente dispositivo di memoria 20 la lettura viene eseguita senza aspettare 220ns, cioè senza aspettare che tutte le celle di memoria 3 della word line WL siano precaricate.
Nuovamente con riferimento alla figura 3, per semplicità di visualizzazione essa mostra solo una prima, una seconda ed una terza bit line, indicate rispettivamente con BL1, BL2e BL3, le cui posizioni rispetto alla serie di elementi RC che formano la word line WL mostrata in figura 3 sono puramente indicative, dal momento che, come detto, ciascun gruppo di celle 23 comprende un elevato numero di celle di memoria ed è mostrato solamente come circuito elettrico equivalente. A tal proposito, riferendosi alla word line WL mostrata in figura 3, la prima e la seconda bit line BL1, BL2sono accoppiate al primo gruppo di celle 23, cioè al gruppo di celle 23 più prossimo al circuito decodificatore di riga 5, la seconda bit line BL2distando da quest’ultimo più della prima bit line BL1; la terza bit line è invece accoppiata al secondo gruppo di celle 23. L’accoppiamento tra la prima, la seconda e la terza bit line BL1, BL2 e BL3 ed i corrispondenti gruppi di celle 23 avviene in modo di per sé noto e mostrato solo qualitativamente in figura 3, in cui le porzioni della prima, della seconda e della terza bit line BL1, BL2, BL3all’interno della matrice di memoria 2 sono indicate in tratteggio, per indicare che esse sono puramente qualitative. In pratica, dal momento che ciascun gruppo di celle 23 include un numero N di celle di memoria 3, la figura 3 non indica con precisione a quali celle di memoria 3 della word line WL sono accoppiate la prima, la seconda e la terza bit line BL1, BL2, BL3, bensì si limita a fornire, a tal proposito, informazioni qualitative. In particolare, la figura 3 evidenzia come, con riferimento all’unica riga della matrice di memoria 2 mostrata, la prima e la seconda bit line BL1, BL2 siano accoppiate a celle di memoria 3 appartenenti al primo gruppo di celle 23, mentre la terza bit line BL3si accoppia a una cella di memoria 3 appartenente al secondo gruppo di celle 23.
Per quanto concerne il circuito amplificatore di lettura 10, esso è mostrato in modo da evidenziare la presenza di un primo, un secondo ed un terzo amplificatore di rilevamento SA1, SA2, SA3, i quali ricevono in ingresso una tensione di riferimento di lettura Vrif_reade sono rispettivamente accoppiabili, attraverso il circuito decodificatore di colonna 4, alla prima, alla seconda ed alla terza bit line BL1, BL2, BL3. Ulteriori amplificatori di riferimento, accoppiabili alle altre bit line (non mostrate) della matrice di memoria 2, non sono mostrati.
In modo di per sé noto, il primo ed il secondo amplificatore di rilevamento SA1, SA2dispongono di rispettivi ingressi di abilitazione atti a ricevere un primo segnale di abilitazione di rilevamento SAenable1, il quale serve ad abilitare/disabilitare il funzionamento di tali amplificatori di rilevamento; a sua volta, il terzo amplificatore di rilevamento SA3dispone di un rispettivo ingresso di abilitazione atto a ricevere un secondo segnale di abilitazione di rilevamento SAenable2, il quale serve ad abilitare/disabilitare il funzionamento di tale amplificatore di rilevamento. Inoltre, quando abilitati, il primo, il secondo ed il terzo amplificatore di rilevamento SA1, SA2, SA3 sono atti a generare, rispettivamente, un primo, un secondo ed un terzo segnale digitale di lettura Sout1, Sout2e Sout3.
Come mostrato sempre in figura 3, il dispositivo di memoria 20 comprende inoltre una struttura dummy 30, un circuito di sincronizzazione 32 ed un primo ed un secondo circuito di comparazione 34, 35. A sua volta, la struttura dummy 30 comprende un decodificatore dummy 36 ed una riga dummy 38.
In dettaglio, la riga dummy 38 è uguale ad una delle righe (uguali tra loro) della matrice di memoria 2, dunque è formata da celle di memoria 3, alle quali nel seguito ci si riferisce anche come alle celle di memoria dummy. Inoltre, la struttura dummy 30 comprende una rispettiva word line dummy WLD; le celle di memoria dummy sono accoppiate alla word line dummy WLD e a corrispondenti bit line BL della matrice di memoria 2 (questi ultimi accoppiamenti non sono visibili in figura 3). A tal proposito, in figura 3 sono mostrati i modelli circuitali equivalenti di gruppi di celle dummy 23D, tali gruppi essendo uguali ai gruppi di celle 23 della matrice di memoria 2.
Il decodificatore dummy 36 è atto a selezionare, cioè a precaricare, la riga dummy 38. Inoltre, il decodificatore dummy 36 simula il comportamento del circuito decodificatore di riga 5; pertanto, il decodificatore dummy 36 è ad esempio uguale al circuito decodificatore di riga 5.
In maggior dettaglio, il decodificatore dummy 36 è comandato dal circuito di sincronizzazione 32, il quale a sua volta riceve in ingresso i medesimi segnali che vengono ricevuti in ingresso dal circuito decodificatore di riga 5, in maniera tale per cui il circuito di sincronizzazione 32 è atto a rilevare la presenza di un nuovo indirizzo, nonché l’inizio di un nuovo ciclo di lettura.
In uso, ad ogni ciclo di lettura il circuito di sincronizzazione 32 comanda il decodificatore dummy 36 in maniera tale per cui il circuito decodificatore di riga 5 ed il decodificatore dummy 36 precaricano contemporaneamente, rispettivamente, la riga da leggere della matrice di memoria 2 e la riga dummy 38. In altre parole, il circuito decodificatore di riga 5 ed il decodificatore dummy 36 applicano contemporaneamente la stessa tensione di polarizzazione di riga, rispettivamente alla word line WL della riga da leggere della matrice di memoria 2 ed alla word line dummy WLD. Dal momento che la word line dummy WLD è uguale alle word line WL della matrice di memoria 2, l’evoluzione temporale della tensione lungo la word line dummy WLD è uguale all’evoluzione della tensione lungo la word line WL della riga da leggere.
Il primo circuito di comparazione 34 ha un primo ingresso posto ad una tensione di riferimento di comparazione Vrif_comp; inoltre, il primo circuito di comparazione 34 ha un secondo ingresso, il quale è collegato ad un terminale di gate di uno dei transistori a gate flottante che forma una delle celle di memoria dummy, al quale nel seguito ci si riferisce come al nodo di confronto Nc. Per i motivi spiegati in precedenza, e quindi a causa del modello elettrico adottato per i gruppi di celle dummy 23D, in figura 3 la posizione del nodo di confronto Nc è puramente qualitativa e non può essere identificata con il corrispondente nodo elettrico mostrato in figura 3; per tale motivo, il collegamento tra il nodo di confronto Nc ed il primo circuito di comparazione 34 è mostrato in tratteggio.
A proposito della posizione del nodo di confronto Nc lungo la riga dummy 38, essa separa la riga dummy 38 in una prima porzione, collegata al decodificatore dummy 36, ed una seconda porzione, posta a valle della prima porzione. In modo analogo, ciascuna riga della matrice di memoria 2 può essere vista come composta da un rispettiva prima porzione, uguale alla prima porzione della riga dummy 38, ed una rispettiva seconda porzione, uguale alla seconda porzione della riga dummy 38; inoltre, il circuito decodificatore di riga 5 e la prima e la seconda porzione di ciascuna riga della matrice di memoria 2 hanno la medesima disposizione reciproca del decodificatore dummy 36 e della prima e della seconda porzione della riga dummy 38.
Ancora da un altro punto di vista, in ciascuna word line WL della matrice di memoria 2 esiste un terminale di gate di uno dei transistori a gate flottante che forma un nodo (non mostrato) disposto, all’interno della corrispondente riga della matrice di memoria 2, nella medesima posizione assunta dal nodo di confronto Nc all’interno della riga dummy 38; nel seguito ci si riferisce a tale nodo come al nodo equivalente. La prima porzione di ciascuna riga della matrice di memoria 2 include, come ultima cella, la cella di memoria che forma il rispettivo nodo equivalente.
Ancora in altri termini, il nodo di confronto Nc è formato da una cella dummy avente una data posizione, diversa dall’ultima posizione, all’interno della riga dummy 38. La prima porzione di ciascuna riga della matrice di memoria 2 include le celle di memoria 3 aventi, all’interno della rispettiva riga, posizioni comprese tra la prima posizione e la medesima posizione della cella dummy che forma il nodo di confronto Nc. La seconda porzione di ciascuna riga della matrice di memoria 2 include invece le celle di memoria 3 aventi, all’interno della rispettiva riga, posizioni comprese tra la posizione successiva alla posizione della cella dummy che forma il nodo di confronto Nc e l’ultima posizione.
Sulla base di quanto detto in precedenza, l’andamento della tensione di ciascun nodo equivalente segue l’andamento della tensione sul nodo di confronto Nc. A titolo puramente esemplificativo, nella forma di realizzazione mostrata in figura 3, la prima e la seconda bit line BL1, BL2 sono disposte a monte dei nodi equivalenti delle righe della matrice di memoria 2, cioè sono accoppiate a celle di memoria 3 disposte, per ciascuna riga, più vicine al circuito decodificatore di riga 5 rispetto alla cella di memoria 3 il cui transistore a gate flottante forma il corrispondente nodo equivalente. La terza bit line BL3 è disposta a valle dei nodi equivalenti delle righe della matrice di memoria 2.
La tensione di riferimento di comparazione Vrif_compè pari al valore di tensione che consente di precaricare correttamente le celle di memoria 3, cioè in modo da consentirne la lettura. Ad esempio, con riferimento alla figura 4, la tensione di riferimento di comparazione Vrif_compè pari a 4,5 Volt.
Il circuito di comparazione 34 genera il summenzionato primo segnale di abilitazione di rilevamento SAenable1 in funzione della tensione di riferimento di comparazione Vrif_comp e della tensione del nodo di confronto Nc, in maniera tale per cui il primo segnale di abilitazione di rilevamento SAenable1 è indicativo della relazione esistente tra questi due segnali.
Come precedentemente accennato, il primo segnale di abilitazione di rilevamento SAenable1viene fornito sugli ingressi di abilitazione del primo e del secondo amplificatore di rilevamento SA1, SA2, e più in generale sugli ingressi di abilitazione degli amplificatori di rilevamento accoppiabili a bit line disposte a monte rispetto ai nodi equivalenti, oppure alla bit line accoppiata ai nodi equivalenti.
In dettaglio, il primo circuito di comparazione 34 rileva il superamento, da parte della tensione del nodo di confronto Nc, della tensione di riferimento di comparazione Vrif_comp.
In maggior dettaglio, il primo circuito di comparazione 34 genera il primo segnale di abilitazione di rilevamento SAenable1in maniera tale per cui, quando la tensione del nodo di confronto Ncsupera la tensione di riferimento di comparazione Vrif_comp, il primo segnale di abilitazione di rilevamento SAenable1abilita il funzionamento degli amplificatori di rilevamento accoppiabili a bit line accoppiate alle prime porzioni delle righe della matrice di memoria 2. Ad esempio, con riferimento ai soli primo, secondo e terzo amplificatore di rilevamento SA1, SA2, SA3, quando la tensione del nodo di confronto Nc supera la tensione di riferimento di comparazione Vrif_comp, vengono abilitati i soli primo e secondo amplificatore di rilevamento SA1, SA2.
Gli amplificatori di rilevamento accoppiabili a bit line accoppiate alle seconde porzioni delle righe della matrice di memoria 2 vengono invece abilitati in un momento successivo, come descritto nel seguito.
In dettaglio, come precedentemente accennato, il secondo segnale di abilitazione di rilevamento SAenable2viene fornito sull’ingresso di abilitazione del terzo amplificatore di rilevamento SA3; più in generale, il secondo segnale di abilitazione di rilevamento SAenable2viene fornito sugli ingressi di abilitazione degli amplificatori di rilevamento accoppiabili a bit line disposte a valle rispetto ai nodi equivalenti, in modo da comandarne l’abilitazione.
In maggior dettaglio, il secondo segnale di abilitazione di rilevamento SAenable2 viene generato dal secondo circuito di comparazione 35, il quale ha un primo ingresso posto alla tensione di riferimento di comparazione Vrif_comp; inoltre, il secondo circuito di comparazione 35 ha un secondo ingresso, il quale è collegato al terminale di gate del transistore a gate flottante che forma l’ultima cella di memoria della riga dummy 38.
Ancora in maggior dettaglio, il secondo circuito di comparazione 35 genera il secondo segnale di abilitazione di rilevamento SAenable2 in funzione della tensione di riferimento di comparazione Vrif_comp e della tensione presente sul terminale di gate del transistore a gate flottante che forma l’ultima cella di memoria della riga dummy 38, in maniera tale per cui il secondo segnale di abilitazione di rilevamento SAenable2 è indicativo della relazione esistente tra questi due segnali.
In uso, il secondo circuito di comparazione 35 rileva il superamento, da parte della tensione presente sul terminale di gate del transistore a gate flottante che forma l’ultima cella di memoria della riga dummy 38, della tensione di riferimento di comparazione Vrif_comp. In particolare, il secondo circuito di comparazione 35 genera il secondo segnale di abilitazione di rilevamento SAenable2in maniera tale per cui, quando la tensione presente sul terminale di gate del transistore a gate flottante che forma l’ultima cella di memoria della riga dummy 38 supera la tensione di riferimento di comparazione Vrif_comp, il secondo segnale di abilitazione di rilevamento SAenable2abilita il funzionamento degli amplificatori di rilevamento accoppiabili a bit line BL accoppiate alle seconde porzioni delle righe della matrice di memoria 2. Ad esempio, con riferimento ai soli primo, secondo e terzo amplificatore di rilevamento SA1, SA2, SA3, quando la tensione presente sul terminale di gate del transistore a gate flottante che forma l’ultima cella di memoria della riga dummy 38 supera la tensione di riferimento di comparazione Vrif_comp, viene abilitato il solo terzo amplificatore di rilevamento SA3.
In pratica, data una riga selezionata, il dispositivo di memoria 20 prevede di leggere i dati memorizzati nella prima porzione di tale riga selezionata non appena l’intera prima porzione è correttamente precaricata, senza aspettare che tutte le celle di memoria 3 della riga selezionata siano state correttamente precaricate. I dati della seconda porzione della riga selezionata vengono letti successivamente, quando tutte le celle di memoria 3 della riga selezionata sono state correttamente precaricate. In tal modo, la latenza iniziale si riduce sensibilmente.
Ciò premesso, per chiarire il comportamento del dispositivo di memoria 20, si assume che il ritardo dovuto alla circuiteria di lettura sia pari a 10ns, e che si voglia una latenza iniziale di 20ns, anziché di 220ns. Si assume inoltre che valgano le curve mostrate in figura 4, e che il nodo di confronto Ncsia formato dal terminale di gate del primo transistore a gate flottante del settimo gruppo di celle dummy 23D; si assume altresì che il nodo di confronto Nc impieghi 20ns per raggiungere la tensione di riferimento di comparazione Vrif_comp, a partire dal momento in cui il decodificatore dummy 36 applica la tensione di polarizzazione di riga alla word line dummy WLD. In aggiunta, si assume che, come precedentemente accennato, ciascun gruppo di celle 23 sia formato da duecento celle, e quindi che sei gruppi di celle 23 comprendano milleduecento celle di memoria 3, cioè 150byte.
Ciò premesso, dopo 30ns, il dispositivo di memoria 20 rende disponibili i segnali digitali di uscita relativi ai dati memorizzati nelle celle di memoria 3 della prima porzione della riga selezionata; pertanto, dopo 30ns i primi 150byte sono pronti per essere trasmessi su un bus (non mostrato). Nell’ipotesi di trasmettere a 200MHZ e con un parallelismo di uscita pari a otto, per trasmettere i primi 150byte occorrono 750ns. Conseguentemente, una volta terminata la trasmissione, anche la seconda porzione della riga selezionata è correttamente precaricata, pertanto anche i rimanenti dati, memorizzati nella seconda porzione della riga selezionata, sono disponibili e possono essere trasmessi. Conseguentemente, la latenza iniziale è pari a 30ns. Inoltre, ricordando che l’ultima cella di memoria 3 della riga selezionata viene correttamente precaricata dopo 220ns, si ottiene che il tempo minimo di trasmissione di un singolo byte è pari a 200ns/150byte=1,33ns; pertanto, il massimo valore ammissibile di frequenza di trasmissione è pari a 750MHz. In tal caso, si verifica che, quando sono stati trasmessi i primi 150byte, è possibile iniziare a trasmette i byte relativi alla seconda porzione della riga selezionata.
Ancora con riferimento alla forma di realizzazione mostrata in figura 3, la corrispondente struttura può essere meglio compresa facendo riferimento alla figura 5, in cui si è assunto che ciascun gruppo di celle 23 della matrice di memoria 2 sia formato da una singola cella di memoria 3, come anche ciascun gruppo di celle 23D della riga dummy 38. Pertanto, gli accoppiamenti mostrati in figura 5 tra gli elementi RC e gli altri elementi del dispositivo di memoria 20 possono essere interpretati in modo quantitativo, perché ciascun elemento RC corrisponde a una sola cella di memoria 3. Si ha dunque, ad esempio, che i nodi interni N1, N2, NN-1NNcoincidono rispettivamente con i terminali di gate dei transistori a gate flottante che formano la prima, la seconda, la N-1_esima e l’N_esima cella di memoria 3 della riga della matrice di memoria 2 mostrata in figura 5; inoltre, si ha che il nodo di confronto Nccoincide con il terminale di gate del transistore a gate flottante che forma la prima cella di memoria della riga dummy 38. Ancora, il primo ed il secondo amplificatore di rilevamento SA1, SA2 sono adiacenti e ricevono in ingresso, rispettivamente, il primo ed il secondo segnale di abilitazione di rilevamento SAenable1, SAenable2; inoltre, la prima e la seconda bit line BL1, BL2 sono rispettivamente accoppiate alla prima ed alla seconda cella di memoria 3 di ciascuna riga della matrice di memoria 2, questi ultimi accoppiamenti essendo mostrati qualitativamente, non essendo visibili gli equivalenti elettrici dei terminali di conduzione dei transistori a gate flottante. Il terzo amplificatore di rilevamento SA3 non è più mostrato.
Secondo una differente forma di realizzazione, non mostrata, il numero di celle di memoria 3 che formano ciascuna riga della matrice di memoria 2 può essere ridotto rispetto a quanto riferito in precedenza; ad esempio, tale numero può essere pari a duemilaquarantotto. Il dispositivo di memoria può quindi formare una cosiddetta memoria embedded. In tal caso, è ad esempio possibile che la prima e l’ultima cella di memoria 3 di ciascuna tra la riga dummy 38 e le righe della matrice di memoria 2 si precarichino correttamente dopo, rispettivamente, 2,07ns e 3,6ns. Pertanto, assumendo ancora che ciascun gruppo di celle 23 sia formato da duecento celle di memoria 3 ed assumendo ad esempio che l’ultima cella di memoria del settimo gruppo di celle 23 coincida con il nodo di confronto Nc e si precarichi correttamente dopo 2,6ns, è possibile ridurre la latenza iniziale da 3,6ns a 2,6ns. Tale riduzione della latenza iniziale, benché limitata in valore assoluto, è comunque rilevante in termini relativi.
La figura 6 mostra un’ulteriore forma di realizzazione, la quale differisce dalla forma di realizzazione mostrata in figura 3 per il fatto di comprendere inoltre un circuito di boost 41, di tipo di per sé noto. Senza alcuna perdita di generalità, si assume inoltre che il numero di celle di memoria 3 per ciascuna riga sia pari a duemilaquarantotto.
Il circuito di boost 41 è comandato dal circuito di sincronizzazione 32 in modo sincrono con il decodificatore dummy 36. Inoltre, il circuito di boost 41 è operativamente accoppiato al decodificatore dummy 36 ed al circuito decodificatore di riga 5.
Il circuito di boost 41 include un rispettivo condensatore (non mostrato), il quale viene caricato prima dei cicli di lettura, e successivamente viene accoppiato alla word line dummy WLD e alla word line WL selezionata, quando il decodificatore dummy 36 ed il circuito decodificatore di riga 5 iniziano a precaricare, in modo da imporre una rapida variazione della tensione di polarizzazione di riga.
In pratica, il circuito di boost 41 consente di caricare sia la word line dummy WLD che ciascuna delle word line WL in modo più rapido rispetto a quanto avverrebbe in assenza del circuito di boost 41, senza ricorre ad un circuito decodificatore di riga avente una resistenza inferiore.
In generale, il circuito di boost 41 può essere impiegato anche nel caso di elevato numero di celle di memoria 3 per riga.
I vantaggi della soluzione proposta emergono in maniera evidente dalla descrizione precedente. In particolare, il presente dispositivo di memoria consente di leggere i dati posti in una porzione iniziale di ciascuna riga non appena le celle di tale porzione iniziale sono correttamente precaricate, senza aspettare che l’intera riga sia correttamente precaricata, riducendo così la latenza iniziale. A tal proposito, la lettura non è completamente casuale; infatti, i dati posti nella porzione iniziale di ciascuna riga esibiscono una latenza inferiore, rispetto ai dati posti nella porzione successiva. Tale fatto può essere tenuto in considerazione in fase di memorizzazione dei dati.
Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti, senza per questo uscire dall’ambito di protezione della presente invenzione, come definito nelle rivendicazioni allegate.
In particolare, si sottolinea come il metodo di lettura implementato dalle forme di realizzazione precedentemente descritte possa essere applicato anche nel caso di dispositivi di memoria di tipo differente, quali ad esempio le cosiddette memorie PCM. Più in generale, il presente metodo di lettura può essere implementato in tutte le memorie con disposizione a matrice delle celle, le quali soffrono inevitabilmente dei ritardi di propagazione.
Inoltre, è possibile che nella riga dummy sia presente più di un nodo di confronto, tutti i nodi di confronto essendo collegati ad uno stadio di comparazione, il quale genera segnali di abilitazione di rilevamento in modo che siano indicativi di istanti di tempo in cui i nodi di confronto raggiungono la tensione di riferimento di comparazione Vrif_comp. In pratica, in presenza di un numero X di nodi di confronto, ciascuna riga della matrice di memoria 2 viene suddivisa in X+1 porzioni consecutive. Data una riga selezionata in lettura, assumendo un indice “i” per indicizzare la prime X porzioni della riga selezionata, i dati memorizzati nell’i-esima porzione sono resi disponibili quando l’i-esimo nodo di confronto ha raggiunto la tensione di riferimento di comparazione Vrif_comp; i dati relativi all’ultima porzione sono resi disponibili dopo che l’ultima cella della riga selezionata è stata precaricata. In tal modo, è possibile ridurre ulteriormente la latenza iniziale.
Indipendentemente dalla forma di realizzazione adottata, una o più celle di ciascuna riga possono contenere bit relativi ad un codice di controllo, quale ad esempio un codice di controllo di parità, in maniera tale da ridurre eventuali errori di lettura dei dati veri e propri.

Claims (10)

  1. RIVENDICAZIONI 1. Dispositivo di memoria comprendente: - una matrice di memoria (2) includente una pluralità di celle di memoria (3) organizzate in righe e colonne ed una pluralità di word line (WL) e di bit line (BL); - una struttura dummy (30) comprendente una riga dummy (38) di celle dummy ed una word line dummy (WLD); - un primo stadio di precarica (5) configurato per polarizzare, in una fase di precarica di un’operazione di lettura di detta matrice di memoria, una word line di detta matrice di memoria; - uno stadio di uscita (4,10,34,35) comprendente una pluralità di amplificatori di rilevamento (SA1, SA2, SA3), ciascun amplificatore di rilevamento essendo accoppiabile in modo elettricamente controllato ad una corrispondente bit line durante detta operazione di lettura ed essendo configurato per generare un corrispondente segnale di uscita indicativo di un dato memorizzato in una corrispondente cella di memoria accoppiata a detta corrispondente bit line e precaricata da detto primo stadio di precarica; e - un secondo stadio di precarica (32,36) configurato per polarizzare la word line dummy contemporaneamente alla word line polarizzata dal primo stadio di precarica; ed in cui detto stadio di uscita comprende un primo stadio di abilitazione di lettura (34), il quale è configurato per rilevare uno stato di completa precarica di almeno una cella dummy intermedia tra le celle dummy della riga dummy; ed in cui una prima parte di detti amplificatori di rilevamento (SA1, SA2) è configurata per generare i corrispondenti segnali di uscita in seguito al rilevamento di detto stato di completa precarica della cella dummy intermedia.
  2. 2. Dispositivo di memoria secondo la rivendicazione 1, in cui detto stadio di uscita (4,10,34,35) comprende inoltre un secondo stadio di abilitazione di lettura (35), il quale è configurato per rilevare uno stato di completa precarica dell’ultima cella dummy della riga dummy (38); ed in cui una seconda parte di detti amplificatori di rilevamento (SA3) è configurata per generare i corrispondenti segnali di uscita in seguito al rilevamento di detto stato di completa precarica dell’ultima cella dummy della riga dummy.
  3. 3. Dispositivo di memoria secondo la rivendicazione 1 o 2, in cui detta almeno una cella dummy intermedia ha una rispettiva posizione all’interno della riga dummy (38); ed cui detta prima parte di detti amplificatori di rilevamento (SA1, SA2) sono accoppiabili a bit line (BL1, BL2) accoppiate a celle di memoria (3) aventi posizioni, all’interno delle rispettive righe, comprese tra la prima posizione e la posizione della cella dummy intermedia.
  4. 4. Dispositivo di memoria secondo la rivendicazione 3, quando dipendente dalla rivendicazione 2, in cui detta seconda parte di detti amplificatori di rilevamento (SA3) sono accoppiabili a bit line (BL3) accoppiate a celle di memoria (3) aventi posizioni, all’interno delle rispettive righe, comprese tra la posizione successiva alla posizione della cella dummy intermedia e l’ultima posizione.
  5. 5. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni precedenti, comprendente inoltre un circuito di boost (41) di tipo capacitivo, il quale è configurato per caricare in modo sincrono la riga dummy (38) e la word line (WL) polarizzata dal primo stadio di precarica (5).
  6. 6. Metodo di lettura di un dispositivo di memoria (20) comprendente: - una matrice di memoria (2) includente una pluralità di celle di memoria (3) organizzate in righe e colonne ed una pluralità di word line (WL) e di bit line (BL); - una struttura dummy (30) comprendente una riga dummy (38) di celle dummy ed una word line dummy (WLD); - uno stadio di precarica (5) configurato per polarizzare, in una fase di precarica di un’operazione di lettura di detta matrice di memoria, una word line di detta matrice di memoria; e - uno stadio di uscita (4,10,34,35) comprendente una pluralità di amplificatori di rilevamento (SA1, SA2, SA3), ciascun amplificatore di rilevamento essendo accoppiabile in modo elettricamente controllato ad una corrispondente bit line durante detta operazione di lettura ed essendo configurato per generare un corrispondente segnale di uscita indicativo di un dato memorizzato in una corrispondente cella di memoria accoppiata a detta corrispondente bit line e precaricata da detto stadio di precarica; detto metodo comprendendo le fasi di: - polarizzare la word line dummy contemporaneamente alla word line polarizzata dal primo stadio di precarica; - rilevare uno stato di completa precarica di almeno una cella dummy intermedia tra le celle dummy della riga dummy; - mediante una prima parte di detti amplificatori di rilevamento (SA1, SA2), generare corrispondenti segnali di uscita in seguito al rilevamento di detto stato di completa precarica della cella dummy intermedia.
  7. 7. Metodo di lettura secondo la rivendicazione 6, comprendente inoltre le fasi di: - rilevare uno stato di completa precarica dell’ultima cella dummy della riga dummy (38); - mediante una seconda parte di detti amplificatori di rilevamento (SA3), generare corrispondenti segnali di uscita in seguito al rilevamento di detto stato di completa precarica dell’ultima cella dummy della riga dummy.
  8. 8. Metodo di lettura secondo la rivendicazione 6 o 7, in cui detta almeno una cella dummy intermedia ha una rispettiva posizione all’interno della riga dummy (38); ed cui detta prima parte di detti amplificatori di rilevamento (SA1, SA2) sono accoppiabili a bit line (BL1, BL2) accoppiate a celle di memoria (3) aventi posizioni, all’interno delle rispettive righe, comprese tra la prima posizione e la posizione della cella dummy intermedia.
  9. 9. Metodo di lettura secondo la rivendicazione 8, quando dipendente dalla rivendicazione 7, in cui detta seconda parte di detti amplificatori di rilevamento (SA3) sono accoppiabili a bit line (BL3) accoppiate a celle di memoria (3) aventi posizioni, all’interno delle rispettive righe, comprese tra la posizione successiva alla posizione della cella dummy intermedia e l’ultima posizione.
  10. 10. Metodo di lettura secondo una qualsiasi delle rivendicazioni da 6 a 9, comprendente inoltre la fase di caricare in modo sincrono la riga dummy (38) e la word line (WL) polarizzata dallo stadio di precarica (5), mediante un circuito di boost (41) di tipo capacitivo.
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