CN102947887B - 非易失性存储设备中的同时多状态读取或验证 - Google Patents

非易失性存储设备中的同时多状态读取或验证 Download PDF

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Abstract

公开了用于在非易失性存储设备中同时验证或读取多个状态的方法和设备。公开了用于有效减小或排除非易失性存储设备中的交叉耦合效应的方法和设备。公开了用于在多个电压处有效执行读取以搜索存储单元的阈值电压的方法和设备。在同一时刻读取的不同NAND串上的存储器单元可以针对不同阈值电压电平进行测试。通过将不同栅极至源极电压施加至正针对不同阈值电压测试的存储器单元，该存储器单元可以针对不同阈值电压进行测试。通过将不同漏极至源极电压施加至存储器单元，该存储器单元可以针对不同阈值电压进行测试。不同的交叉耦合效应补偿量可以被施加至在同一时刻读取或编程的不同NAND串上的存储器单元。

Description

非易失性存储设备中的同时多状态读取或验证
技术领域
本技术涉及非易失性存储器。
背景技术
半导体存储器已经变得越来越普遍地用于各种电子设备中。例如，将非易失性半导体存储器用于蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备以及其它设备中。电可擦除可编程只读存储器(EEPROM)及闪速存储器是最流行的非易失性半导体存储器之一。相比于传统的完全特征化EEPROM，对于也是EEPROM类型的闪速存储器，整个存储器阵列的内容或者存储器一部分的内容可在一个步骤中擦除。
传统EEPROM和闪速存储器都使用半导体衬底中位于沟道区上方并与该沟道区绝缘的浮置栅极。该浮置栅极位于源极区和漏极区之间。控制栅极被设置在浮置栅极上并与之绝缘。如此形成的晶体管的阈值电压(VTH)由浮置栅极上保留的电荷量来控制。也就是说，在晶体管导通以允许在晶体管的源极和漏极之间的传导之前必须施加给控制栅极的最小电压量由浮置栅极上的电荷电平控制。
一些EEPROM及闪速存储器设备具有用于存储两个范围的电荷的浮置栅极，因此，存储器元件可在两个状态(例如，已擦除状态和已编程状态)之间被编程/擦除。这样的闪速存储器设备有时被称为二进制闪速存储器设备，因为每个存储器元件可存储一位数据。
多状态(也称为多电平)闪速存储器设备通过识别多个不同的允许/有效的已编程阈值电压范围来实现。每个不同的阈值电压范围与存储器设备中编码的数据位集合的预定值对应。例如，每个存储器元件在其可处于与四个不同阈值电压范围对应的四个离散电荷带之一时能够存储两位数据。
通常，在编程操作期间施加给控制栅极的编程电压VPGM是作为幅度随时间增加的一系列脉冲而施加的。在一个可能的方法中，脉冲的幅度随着每个连续脉冲而增加预定步长，例如0.2-0.4V。VPGM可被施加给闪速存储器元件的控制栅极。在编程脉冲之间的时间段中，可以执行验证操作。也就是说，在连续编程脉冲之间读取被并行编程的一组元件中的每个元件的编程电平，以确定该编程电平是否等于或大于该元件正被编程到的验证电平。对于多状态闪速存储器元件的阵列，可以针对元件的每个状态执行验证步骤以确定该元件是否已经达到了其数据关联验证电平。例如，能够以四个状态存储数据的多状态存储元件可能需要针对三个比较点执行验证操作。
题为“SmartVerifyForMulti-StateMemories”的U.S.专利No.7,073,103描述了用于使写入序列的每个编程/验证/锁定(lockout)步骤的顺序验证操作的数量最小化的过程，以引用方式将其全部内容并入本文中。最初，在验证阶段期间，只有被被选存储元件编程到的多状态范围的最低状态受到检查。一旦第一存储状态由被选元件中的一个或多个达到，则多状态序列中的下一个状态被添加到验证处理。该下一个状态可在最快元件到达序列中的在前状态时立即添加，或者在若干编程脉冲延迟之后添加。将状态添加至正在验证阶段中检查的集合继续遍历序列中的多状态的集合的剩余部分，直到最高状态被添加了为止。此外，当被绑定用于这些电平的所有被选存储元件成功验证这些目标值时，较低状态可从验证集合移除并且被锁定来禁止进一步编程。注意，该技术可能需要在每个编程脉冲之后验证超过一个的状态。
尽管用于改善验证技术的方法是已知的，但是仍然需要适用于不同的编程方案的进一步的改进。
附图说明
图1A是NAND串的俯视图。
图1B是图1a的NAND串的等效电路图。
图2是示出三个NAND串的电路图。
图3示出在衬底上形成的NAND串的横截面视图。
图4示出可以包括一个或多个存储器裸片或芯片的非易失性存储器设备。
图5示出存储器单元阵列的示例性结构。
图6是个体感测块的框图。
图7A示出对于其中具有八个状态的存储器单元的状态的示例阈值电压分布。
图7B示出当每个存储器单元存储了四位数据时，与存储器单元阵列的数据状态对应的示例阈值电压分布。
图8A示出四状态存储器设备的阈值电压分布的示例集合，在该存储器设备中，每个存储元件存储两位数据。
图8B示出在编程操作期间施加给被选字线的一系列编程和验证脉冲。
图9A是能够在不同的存储器单元串上在被选存储器单元两端施加不同的栅极至源极电压的电路的示意图。
图9B是具有读取操作期间在NAND串两端施加的不同电压的该NAND串的示意图。
图9C是具有验证(或读取)操作期间在NAND串两端施加的不同电压的该NAND串的示意图。
图10是通过在不同NAND串两端施加不同电压而在不同NAND串中感测存储器单元的状态的过程的一个实施例的流程图。
图11A是用于将位线充电至比源极线路电压更低的电压的感测模块的一个实施例的框图。
图11B是当对存储器单元的阈值电压进行感测时示出电流方向的图11A的感测模块的框图。
图12A是将用于位线充电至比源极线路电压更高的电压的感测模块的一个实施例的框图。
图12B是当对存储器单元的阈值电压进行感测时示出电流方向的图12A的感测模块的框图。
图13A是基于正被验证的状态来确定合适电压以施加在NAND串两端的过程的一个实施例的流程图。
图13B是确定合适电压以施加在NAND串两端以在读取期间补偿交叉耦合的过程的一个实施例的流程图。
图13C是确定合适电压以施加在NAND串两端以在编程期间补偿交叉耦合的过程的一个实施例的流程图。
图13D是基于存储器单元的在前阈值电压来确定合适电压以施加在NAND串两端的过程的一个实施例的流程图。
图14A是用于在NAND两端建立使得不同Vgs用于不同NAND串上的被选存储器单元的不同电压的过程的一个实施例的流程图。
图14B是用于在NAND串两端建立使得不同Vds用于不同NAND串上的被选存储器单元的不同电压的过程的一个实施例的流程图。
图15是描述包括一个或多个验证步骤的编程过程的一个实施例的流程图。
图16A是在编程操作期间验证存储器单元的过程的一个实施例的流程图。
图16B是示出在图16A的验证处理期间施加至字线和位线的电压的一个实施例的时序图。
图17A是在编程操作期间验证存储器单元的过程的一个实施例的流程图。
图17B是示出在图17A的验证处理期间施加至字线和位线的电压的一个实施例的时序图。
图18A是示出当在图17A的处理中验证C状态时所施加的示例电压的多个NAND串的图示。
图18B是示出当在图17A的处理中验证B状态时所施加的示例电压的多个NAND串的图示。
图18C是示出当在图17A的处理中验证A状态时所施加的示例电压的多个NAND串的图示。
图19是具有晶体管以在当执行逆向感测时帮助控制Vds的NAND串的一个实施例的图示。
图20示出在读取期间施加交叉耦合补偿的过程的一个实施例的流程图。
图21示出存储器单元阈值电压分布。
图22是读取软位(softbit)的过程的一个实施例的流程图。
图23A是执行二进制搜索的过程的一个实施例的流程图。
图23B是通过其可以执行图23A的过程搜索的示例窗口。
图24示出感测电路的一个实施例。
图25A、图25B、图25C示出用于逆向感测实施例的图24的位线偏压晶体管的操作的细节。
图26A和图26B示出示出施加至用于逆向感测实施例的图24的感测偏压晶体管的电压。
图27示出与图24的感测电路关联的信号的时序图。
图28A示出用于正向感测实施例的位线偏压晶体管。
图28B示出用于正向感测实施例的感测偏压晶体管。
图29示出与正向感测实施例关联的信号的时序图。
具体实施方式
公开了在非易失性存储器中同时验证或读取多个状态的方法和装置。本文中公开的技术减小了非易失性存储器操作(例如在非易失性存储器中的程序验证和读取)的时间。
公开了用于有效减少或消除在非易失性存储器中的交叉耦合效应的方法和设备。本文中公开的技术减小了编程或读取所占用的时间，同时减少或消除了交叉耦合效应
公开了用于在多个电压处有效执行读取以搜索存储器单元的阈值电压的方法和设备。本文中公开的技术减小了用于确定“软位”而占用的时间。
在一个实施例中，在同一时刻在不同NAND串上读取的存储器单元被针对不同的阈值电压电平进行测试。例如，在一个NAND串上的存储器单元进被测试以确定其阈值电压是否高于第一电压电平，而在另一个NAND串上的存储器单元被测试以确定其阈值电压是否高于第二电压电平。作为具体示例，一个存储器单元被测试以确定其阈值电压是否高于与一个数据状态关联的电压电平，而另一个存储器单元被测试以确定其阈值电压是否高于与另一个数据状态关联的电压电平。因此，在将存储器单元编程到每存储器单元多个位的存储器阵列中，超过一个数据状态可在一个时刻被测试。
在一个实施例中，在与将存储器单元编程到多个数据状态关联的验证操作期间使用该技术。通过在一个时刻验证多个数据状态，编程序列被加速。例如，以最终将一些存储器单元编程到一个状态而将其它存储器单元编程到不同状态(总共可能为4，5，6，7，8，9，…，16个或更多状态)为目标，而将一个或多个编程脉冲施加至存储器单元。随后，执行检验操作以确定存储器单元是否由于一个或多个编程脉冲而被编程到了其相应的预期状态。通过利用同一验证操作验证多个状态，可以节省时间。在一些实施例中，相同电压被施加到正针对不同阈值电压进行验证的存储器单元的栅极。
在一个实施例中，通过将不同的栅极至源极电压施加至正针对不同阈值电压进行测试的存储器单元，来针对不同阈值电压测试存储器单元。一个实施例涉及将NAND串的公共源极线偏置到第一电压，并且致使一个电压至第一位线集合并致使不同电压至第二位线集合。第一位线集合与具有正被编程到第一状态的存储器单元的NAND串关联，而第二位线集合与具有正被编程到第二状态的存储器单元的NAND串关联。然而，相同电压被施加至正被编程的存储器单元的栅极。位线电压可以低于公共源极线，以使实际上，最接近源极线的存储器单元侧用作漏极，而最接近其位线的存储器单元侧用作源极。因此，存储器单元的电流从源极线流至其位线。这个技术因而可以被称为“逆向感测”，这是因为电流在与通常被实施以感测NAND串上的存储器单元的相反的方向上流动。
在一个实施例中，通过将不同的漏极至源极电压施加至存储器单元，来针对不同阈值电压测试存储器单元。一个实施例涉及将NAND串的公共源极线偏置到第一电压，并且致使一个电压至第一位线集合并致使不同电压至第二位线集合。第一位线集合与具有正被编程至第一状态的存储器单元的NAND串关联，而第二位线集合与具有正被编程至第二状态的存储器单元的NAND串关联。然而，相同电压被施加至正被编程的存储器单元的栅极。不同的位线电压致使针对不同的阈值电压测试存储器单元的不同漏极至源极电压。至少一些存储器单元的漏极电压是足够高的以致使漏极感应势垒降低(DIBL)，其改变存储器单元的阈值电压。例如，目标可以是验证第一存储器单元的阈值电压是至少3.0V并且第二存储器单元的阈值电压是至少3.5V。事实上，在没有任何DIBL效应的情况下，第一存储器单元可以具有3.0V的阈值电压，并且第二存储器单元可以具有3.5V的阈值电压。通过创建足够的DIBL以将第二存储器单元的阈值电压从3.5V降低至3.0V，两个存储器单元的阈值电压可使用相同的栅极至源极电压来测试。作为示例，在上述条件下，3.0V的Vgs可以致使两个存储器单元导通(turnon)，从而在同一时刻验证具有不同阈值电压的存储器单元。注意，这意味着将相同电压施加至正针对不同阈值电压进行验证的存储器单元的栅极。
在一个实施例中，针对交叉耦合影响的不同补偿量施加至在同一时刻读取的不同NAND串上的存储器单元。该补偿可以基于一个或多个相邻存储器单元的阈值电压。例如，一个NAND串上的存储器单元接收第一交叉耦合补偿量，而在同一时刻读取的另一个NAND串上的存储器单元接收第二交叉耦合补偿量。作为具体示例，不同的NAND串具有在其两端施加的不同电压量，以实现不同的交叉耦合补偿量。在一个实施例中，不同的存储器单元在读取期间具有不同的Vgs以实现不同的交叉耦合补偿量。在一个实施例中，不同的存储器单元在读取期间具有不同的Vds以实现不同的交叉耦合补偿量。
在一个实施例中，在编程验证阶段期间，针对交叉耦合影响的不同补偿量被施加至不同的NAND串上的存储器单元。这种补偿可以基于相邻存储器单元在随后时间要被编程至的期望状态。例如，一个NAND串上的存储器单元接收第一交叉耦合补偿量，而在同一时刻正被验证的另一个NAND串上的存储器单元接收第二交叉耦合补偿量。作为具体示例，不同的NAND串具有在其两端施加的不同电压量，以实现不同的交叉耦合补偿量。在一个实施例中，不同的存储器单元在验证期间具有不同的Vgs以实现不同的交叉耦合补偿量。在一个实施例中，不同的存储器单元在验证期间具有不同的Vds以实现不同的交叉耦合补偿量。
在一个实施例中，通过在同一时刻在不同的阈值电压下执行读取而有效执行对阈值电压的搜索。例如，在覆盖了感兴趣的阈值电压的范围的窗口的中心处执行读取。该读取可以在被选字线上的许多存储器单元上执行。随后，基于该读取的结果，在多个阈值电压下执行另一读取。例如，如果给定存储器单元的阈值电压被确定为高于窗口的中心，则在窗口中心与顶部之间的中点处读取该单元。在另一方面，如果给定存储器单元的阈值电压被确定为低于窗口的中心，则在窗口的底部与中心之间的中点处读取该单元。实际上，针对阈值电压执行二进制搜索。在一个实施例中，不同的NAND串具有在其两端施加的不同电压量来在同一时刻针对不同的阈值电压进行读取，从而加速搜索。在一个实施例中，不同的存储器单元具有不同的Vgs来在同一时刻针对不同的阈值电压进行读取，从而加速搜索。在一个实施例中，不同的存储器单元具有不同的Vds来在同一时刻针对不同的阈值电压读取，从而加速搜索。
在一个实施例中，通过在同一时刻以不同阈值电压执行读取来有效确定软位。确定软位允许存储器单元的阈值电压被确定至更细粒度水平。作为示例，如果存在四个数据状态，则初始三个分离的读取可以以每个读取处于两个相邻数据状态之间的点处而被执行。这些初始读取不能确定软位，而是可以使每个存储器单元的阈值电压初始分配至一个数据状态。然后，两个读取可以在从每个第一读取的偏移处而被一起执行。例如，在相同的读操作期间一个读取是在V-Δ处而另一读取是在V+Δ处。这些读取而来的数据可以用于确定“软位”，其可以被提供到ECC校正算法。在一个实施例中，不同的NAND串具有在其两端施加的不同电压量，以在同一时刻针对V-Δ和V+Δ进行读取。在一个实施例中，不同的存储器单元具有不同的Vgs以在同一时间针对V-Δ和V+Δ进行读取。在一个实施例中，不同的存储器单元具有不同的Vds，以在同一时刻针对V-Δ和V+Δ进行读取。
示例存储器系统和操作
适合于实现实施例的存储器系统的一个示例使用NAND闪速存储器架构，该架构包括在两个选择栅极之间串联连接的多个晶体管。串联连接的晶体管及选择栅极被称为NAND串。图1a是示出一个NAND串的俯视图。图1b是该NAND串的等效电路。NAND串包括四个晶体管100、102、104和106，其串联且夹在第一选择栅极120和第二选择栅极122之间。选择栅极120将NAND串栅极连接至位线126。选择栅极122将NAND串栅极连接至源线128。通过向控制栅极120CG施加合适的电压来控制选择栅极120。通过向控制栅极122CG施加合适的电压来控制选择栅极122。晶体管100、102、104和106中的每个均具有控制栅极和浮置栅极。晶体管100具有控制栅极100CG和浮置栅极100FG。晶体管102包括控制栅极102CG和浮置栅极102FG。晶体管104包括控制栅极104CG和浮置栅极104FG。晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG连接至(或为)字线WL3，(其中WL表示“字线”)，控制栅极102CG连接至WL2，控制栅极104CG连接至WL1，并且控制栅极106CG连接至WL0。在一个实施例中，晶体管100、102、104和106均为存储元件(也被称为存储器单元)。在其它实施例中，存储元件可以包括多个晶体管或者可以与示出的不同。选择栅极120连接至选择线SGD。选择栅极122连接至选择线SGS。
图2是示出三个NAND串的电路图。使用NAND结构的闪速存储器系统的通常架构将包括若干NAND串。例如，在具有更多NAND串的存储器阵列中示出三个NAND串320、340和360。NAND串中的每一个包括两个选择栅极和四个存储元件。尽管为了简明而示出了四个存储元件，但是NAND串可具有例如32或64个存储元件。
例如，NAND串320包括选择栅极322和327以及存储元件323-326，NAND串340包括选择栅极342和347以及存储元件343-346，NAND串360包括选择栅极362和367以及存储元件363-366。每个NAND串通过其选择栅极(例如，选择栅极327、347或367)连接至源极线。选择线SGS被用于控制源极侧选择栅极。不同的NAND串320、340和360通过在选择栅极322、342和362中的选择晶体管来连接至相应的位线321、341和361，等等。这些选择晶体管由漏极选择线SGD控制。在其它实施例中，选择线未必要在NAND串之间共用；也就是说，不同的选择线能够提供给不同的NAND串。WL3连接至存储元件323、343、和363的控制栅极。WL2连接至存储元件324、344、和364的控制栅极。WL1连接至存储元件325、345、和365的控制栅极。WL0连接至存储元件326、346、和366的控制栅极。如所看到的，每个位线和相应的NAND串包括阵列或存储元件集合的列。字线(WL3、WL2、WL1和WL0)包括该阵列或集合的行。每个字线连接行中的每个存储元件的控制栅极。或者，控制栅极可由字线自身提供。例如，WL2提供存储元件324、344、和364的控制栅极。实际上，字线上可存在几千个存储元件。
在一些实施例中，当读取NAND串上的存储器单元时，施加至位线的电压大于施加至源极的电压。在一些实施例中，当读取NAND串上的存储器单元时，施加至位线的电压小于施加至源极的电压。为了保持讨论的一致性，源极线将始终被称为源极线而无论施加至其的电压小于还是大于施加至位线的电压。
每一存储元件可存储数据。例如，当存储一位数字数据时，存储元件的可能阈值电压(VTH)的范围划分为两个范围，这两个范围被分配给逻辑数据“1”和“0”。在NAND类型闪速存储器的一个示例中，在存储器单元被擦除之后，VTH为负，并且定义为逻辑“1”。在编程操作之后，VTH是正的，并且定义为逻辑“0”。当VTH为负并且尝试读取时，存储元件会导通，以表示正存储了逻辑“1”。当VTH是正的并且尝试读取操作时，存储元件不会导通，这表示正存储了逻辑“0”。存储元件也可存储多电平的信息，例如多位数字数据。在此情况下，VTH值的范围划分为数据的电平的数量。例如，如果存储四个电平的信息，则将存在分配给数据值“11”、“10”、“01”和“00”的四个VTH范围。在NAND型存储器的一个示例中，在擦除操作之后VTH为负，并且定义为“11”。正的VTH值用于“10”、“01”和“00”状态。被编程到存储元件的数据与该存储元件的阈值电压范围之间的特定关系取决于存储元件采用的数据编码方案。
当对闪速存储元件编程时，编程电压施加到该存储元件的控制栅极，且与该存储元件关联的位线接地。来自沟道的电子被注入浮置栅极。当电子在浮置栅极中累积时，浮置栅极变为负向充电，并且存储元件的VTH提升。为了将编程电压施加到正被编程的存储元件的控制栅极，该编程电压被施加在适当的字线上。如上所述，NAND串中的每一个中的一个存储元件共享同一字线。例如，当对图2的存储元件324编程时，编程电压也会被施加到存储元件344和364的控制栅极。
图3示出在衬底上形成的NAND串的截面图。该视图是简化的并且未按比例绘制。NAND串400包括在衬底440上形成的源极侧选择栅极406、漏极侧选择栅极424、以及八个存储元件408、410、412、414、416、418、420和422。在选择栅极406、424和每个存储元件的任一侧上提供多个源极/漏极区域(一个示例是源极/漏极区域430)。
在一个方法中，衬底440使用三重阱技术，该三重阱技术包括在n阱区域434内的p阱区域432，其继而在p型衬底区域436内。NAND串和其非易失性存储元件可至少部分的在p阱区域上形成。除了具有VBL电势的位线426之外，还提供具有Vsource(V源极)电势的源极供应线404。电压(例如体偏置电压)也可经由终端402而施加至p阱区域432并且/或者经由终端403而施加至n阱区域434。在读取或验证操作期间，在被选字线(在这个例子中，为与存储元件416关联的WL4)上提供控制栅极电压VCGRV。此外，记得存储元件的控制栅极可以作为字线的一部分而被提供。例如，WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7可分别经由存储元件408、410、412、414、416、418、420和422的控制栅极而伸展。传递电压(passvoltage)VREAD(V读取)被施加至与NAND串400关联的其余字线。VSGS和VSGD被分别施加至选择栅极406和424。
注意，沿NAND串的电流流动方向可以取决于Vsource与VBL的相对幅度。例如，如果VBL大于Vsource，则电流可能从位线流至到源极。在这样的示例中，源极/漏极区域430可以用作存储器单元408的漏极以及存储器单元410的源极。然而，如果VBL小于Vsource，则电流可能从源极线流至位线。在这样的示例中，源极/漏极区域430可以用作存储器单元408的源极以及存储器单元410的漏极。因此，源极/漏极区域430是否用作给定存储器单元的源极或者漏极可以取决于Vsource对VBL的相对幅度。正如前面提到的，在本文中源极线将被称为源极线而无论Vsource小于还是大于VBL。此外，本文中施加至源极线的电压将被称为Vsource而无论Vsource小于还是大于VBL。
图4示出了可以包括一个或多个存储器裸片或芯片212的非易失性存储设备210。该存储器裸片212包括(二维或三维)存储器单元阵列200、控制电路220及读/写电路230A和230B。在一个实施例中，通过各种外围电路对存储器阵列200的存取是在该阵列的相对两侧以对称方式实现的，从而每一侧的存取线路和电路的密度减少一半。读/写电路230A和230B包括多个感测块500，该感测块500允许存储器单元页被并行读取或编程。存储器阵列200是可经由行解码器240A和240B由字线寻址的，并且是可经由列解码器242A和242B由位线寻址的。在一般实施例中，在与一个或多个存储器裸片212相同的存储器设备210(例如，可拆卸存储卡或包)中包括控制器244。经由线232在主机和控制器244之间以及经由线234在控制器和一个或多个存储器裸片212之间传送指令和数据。一种实现方式可包括多个芯片212。
控制器电路220与读/写电路230A和230B协作，以对存储器阵列200执行存储器操作。控制电路220包括状态机222、片上地址解码器224及功率控制模块226。状态机222提供存储器操作的芯片级控制。片上地址解码器224提供地址接口以在主机或存储器控制器使用的地址与解码器240A、240B、242A和242B使用的硬件地址之间进行转换。功率控制模块226在存储器操作期间对供应给字线和位线的功率和电压进行控制。在一个实施例中，功率控制模块226包括一个或多个电荷泵，其可创建大于供给电压的电压。
在一个实施例中，控制电路220、功率控制电路226、解码器电路224、状态机电路222、解码器电路242A、解码器电路242B、解码器电路240A、解码器电路240B、读/写电路230A、读/写电路230B、和/或控制器244中的一个或任何组合可被称为一个或多个管理电路。
图5示出了存储器单元阵列200的示例性结构。在一个实施例中，存储器单元阵列被划分为M个存储器单元块。存储器单元块是擦除的单位，这对于闪速EEPROM系统是很普通的。也就是说，每个块包含被一起擦除的最小数量的存储器单元。每个块通常被划分为多个页面。页面是编程的最小单位。在一行存储器单元中通常存储一个或多个数据页面。页面可存储一个或多个扇区。扇区包括用户数据和开销数据。开销数据通常包括从扇区的用户数据计算出的纠错码(ECC)的奇偶校验位。控制器的一部分(以下描述)在当数据正在被编程到阵列中时计算ECC奇偶性，并且还在当数据正在从阵列中被读取时对ECC进行检查。可替选地，ECC和/或其它开销数据被存储在与(其所涉及的)用户数据不同的页、甚至不同的块中。用户数据的扇区通常为512字节，以对应于磁盘驱动器中的扇区的大小。大量的页面形成块，例如从8个页面直至32、64、128或更多个页面中的任何数量。还可使用不同大小的块和布置。
在另一个实施例中，位线被划分为奇数位线和偶数位线。在奇数/偶数位线架构中，在一个时间处对沿着公共字线且连接至奇数位线的存储器单元进行编程，而在另一时间处对沿着公共字线且连接至偶数位线的存储器单元进行编程。
图5还示出存储器阵列200的块i的更多细节。块i包括X+1位线和X+1NAND串。块i还包括64个数据字线(WL0-WL63)、2个伪字线(WL_d0和WL_d1)、漏极侧选择线(SGD)和源极侧选择线(SGS)。每个NAND串中的一个终端经由(与选择线SGD相连的)漏极选择栅极而连接至对应的位线，并且另一终端经由(与选择线SGS相连的)源极选择栅极而连接至源极线。因为存在64个数据字线和两个伪字线，所以每个NAND串包括64个数据存储器单元和两个伪存储器单元。在其它实施例中，NAND串可具有多于或少于64个数据存储器单元以及更多或更少的伪存储器单元。数据存储器单元可存储用户或系统数据。伪存储器单元通常不用于存储用户或系统数据。一些实施例不包括伪存储器单元。
图6是单个感测块300的框图，该单个感测块300被划分为核心部分(被称为感测模块480)和公共部分490。在一个实施例中，对于每一位线会具有单独的感测模块480，且对于多个感测模块480的集合会具有一个公共部分490。在一个示例中，感测块将包括一个公共部分490和八个感测模块480。一个组中的每一感测模块经由数据总线472与关联的公共部分通信。对于进一步的细节，参照2004年12月29日提交的题为“Non-VolatileMemoryandMethodwithSharedProcessingforanAggregateofread/writecircuits”的U.S.专利申请公开2006/0140007，通过引用将其全部内容并入本文中。
感测模块480包括感测电路470，其确定所连接的位线中的传导电流大于还是小于预定阈值电平。在一些实施例中，感测模块480包括一般被称为感测放大器的电路。感测模块480还包括位线锁存器482，其用于设置所连接的位线上的电压条件。例如，位线锁存器482中锁存的预定状态将导致所连接的位线被拉至指定了编程禁止的状态(例如Vdd)。
公共部分490包括处理器492、数据锁存器494的集合和I/O接口496，该I/O接口耦合在数据锁存器494的集合与数据总线471之间。处理器492执行计算。例如，其功能之一在于确定被感测到的存储器单元中存储的数据，并且将确定的数据存储在数据锁存器的集合中。数据锁存器494的集合用于在读取操作期间存储由处理器492确定的数据位。其还用于在编程操作期间存储从数据总线471输入的数据位。输入的数据位代表意味着要被编程到存储器中的写入数据。I/O接口496在数据锁存器494与数据总线420之间提供接口。
在读取或感测期间，系统的操作在状态机222的控制之下，该状态机222控制将不同控制栅极电压供应给寻址到的存储器单元。随着逐步经过与存储器所支持的各种存储器状态对应的各种预定控制栅极电压，感测模块480可以在这些电压之一处跳变(trip)，并且输出将被从感测模块480经由总线472而提供给处理器492。此时，处理器492通过考虑感测模块的一个或多个跳变事件以及关于从状态机经由输入线493施加的控制栅极电压的信息，来确定所得的存储器状态。其随后计算用于存储器状态的二进制编码并且将所得的数据位存储在数据锁存器494中。在核心部分的另一实施例中，位线锁存器482承担双重职责，既用作用于对感测模块480的输出进行锁存的锁存器，又用作如上所述的位线锁存器。
可以预期，一些实现方式将包括多个处理器492。在一个实施例中，每一处理器492将包括输出线(未在图6中示出)，从而每一输出线是线或(wired-OR)在一起的。在一些实施例中，输出线在被连接到线或的线之前反转。因为接收线或的线的状态机可以确定正被编程的所有位何时达到了期望的电平，所以这种配置使得能够在编程验证处理期间快速地确定编程处理何时已完成。例如，当每一位均已达到其期望的电平时，用于该位的逻辑零会被发送到线或的线(或者数据1反转)。当所有位输出数据0(或反转的数据1)时，则状态机获知要终止编程处理。在每一处理器均与八个感测模块通信的实施例中，状态机可能(在某些实施例中)需要读取线或的线八次，或者向处理器492添加逻辑以累加关联的位线的结果，从而使得状态机仅需读取线或的线一次。
在编程或验证期间，待编程的数据从数据总线471存储在数据锁存器494的集合中。在状态机的控制之下，编程操作包括施加到寻址到的存储器单元的控制栅极的一连串编程电压脉冲。每一编程脉冲之后可以跟随有验证处理，以确定是否已将存储器单元编程为期望状态。处理器492相关于期望的存储器状态而监视经验证的存储器状态。当二者一致时，处理器492可以设置位线锁存器482，以使位线被拉至指定了编程禁止的状态。这禁止了耦合到位线的存储器单元被进一步编程，即使在其控制栅极上受到编程脉冲时也是如此。在其它实施例中，处理器在初期加载位线锁存器482，并且感测电路在验证处理期间将其设置为禁止值。
数据锁存器栈494包含与感测模块对应的数据锁存器栈。在一个实施例中，每感测模块480存在3至5个(或另外数量的)数据锁存器。在一个实施例中，锁存器为每个一位。在一些实现方式中(但不要求)，数据锁存器被实现为移位寄存器，从而其中存储的并行数据被转换为用于数据总线471的串行数据，反之亦然。在一个实施例中，与m个存储器单元的读取/写入块对应的所有数据锁存器可以链接在一起，以形成块移位寄存器，从而数据块可通过串行传送而输入或输出。特别的，调整一组读取/写入模块，从而其数据锁存器集合中的每一个会如同它们为整个读取/写入块的移位寄存器的一部分那样将数据依次移入或者移出数据总线。
关于读操作和感测放大器的信息可在下列专利文献中发现：(1)题为“Non-VolatileMemoryAndMethodWithReducedSourceLineBiasErrors”的美国专利7,196,931；(2)题为“Non-VolatileMemoryAndMethodwithImprovedSensing”的美国专利7,023,736；(3)U.S.专利申请公开No.2005/0169082；(4)题为“CompensatingforCouplingDuringReadOperationsofNon-VolatileMemory”的U.S.专利7,196,928；以及(5)2006年7月20日公开的题为“ReferenceSenseAmplifierForNon-VolatileMemory”的美国专利申请公开No.2006/0158947。上面直接列出的这所有五个专利文献通过引用而将其全部内容并入本文中。
在成功的编程处理(具有验证)的结束处，存储器单元的阈值电压应该处于被编程的存储器单元的阈值电压的一个或多分布之内，或处于被擦除的存储器单元的阈值电压的分布之内，这视情况而定。图7A示出其中具有八个状态的存储器单元状态的阈值电压分布。该八个数据状态包括擦除状态和状态A-G。在这个示例中，每个存储器单元可以存储三位。每个数据状态之间为用于从存储器单元中读取数据的读取参考电压。例如，图7A示出了在数据状态擦除和A之间的读取参考电压Vra，以及在数据状态A和B之间的读取参考电压Vrb。通过测试给定的存储器单元的阈值电压是高于或是低于相应的读取参考电压，该系统可确定存储器单元处于什么状态。在每个数据状态的下边缘处或其附近为验证参考电压。例如，图7A示出了状态A的VvA和状态B的VvB，等等。当将存储器单元编程到给定的状态时，系统将测试这些存储器单元是否具有大于或等于验证参考电压的阈值电压。
图7B示出了在当每个存储器单元存储四位数据时与存储器单元阵列的数据状态对应的示例阈值电压分布。然而，其它实施例可以使用每存储器单元多于或少于四位的数据。图7B示出了与数据状态0-15对应的16个阈值电压分布。在图7B的实施例中，在至少一些相邻状态之间的间隙是相同的(例如，Δmv)。例如，状态1和2相对靠近在一起(分开Δmv)，而状态2和3则分开远一些。此外，在本实施例中，在用于相对靠近在一起的状态的验证电平之间的间隙是相同的。例如，状态2的验证电平是Vv2，而状态1的验证电平是Vv2-Δ。这是对其他状态也是如此。在一个实施例中，由Δ分开的状态被一起验证，这可以节省时间。例如，状态0和1被一起验证，状态3和4被一起验证，等等。注意，不要求一些相邻的状态(例如，状态2和3)被分开除Δ以外的距离。还注意，可以存在不同数量的数据状态。在一些实施例中，状态0下的阈值电压为负，而在1-15状态下的阈值电压为正。然而，在状态1-15中的一个或多个的阈值电压可以为负。
图8A示出了用于四状态存储器设备的阈值电压分布的示例集合，其中每个存储元件存储两位数据。提供第一阈值电压分布700以用于已擦除(擦除状态)的存储元件。三个阈值电压分布702、704和706分别表示已编程状态A、B和C。在一个实施例中，在擦除状态中的阈值电压为负，并且在A、B和C状态中的阈值电压为正。
还提供三个读取参考电压Vra、Vrb和Vrc以从存储元件读取数据。通过测试给定存储元件的阈值电压是否高于或低于Vra、Vrb和Vrc，系统可确定存储元件所处的状态(例如，编程状态)。
进一步，提供三个验证参考电压Vva、Vvb和Vvc。当将存储元件编程到A状态、B状态或C状态时，系统将测试这些存储元件是否分别具有大于或等于Vva、Vvb和Vvc的阈值电压。在一个实施例中，提供“验证为低”参考电压Vval、Vvbl和Vvcl。类似地，“验证为低”参考电压还能够用在具有不同状态数量的实施例中。
在全序列编程中，存储元件可从擦除状态被直接编程到已编程状态A、B或C中的任何一个。例如，待编程的存储元件群体可首先被擦除，以使得该群体中所有的存储元件皆处于擦除状态。然后，使用诸如在图8B中所示的一连串编程脉冲来将存储元件直接编程到A、B和C状态。在一些存储元件从擦除状态被编程到A状态的同时，而其它存储元件从擦除状态被编程到B状态和/或从擦除状态被编程到C状态。注意，不需要使用全序列编程。
慢编程模式的一个示例对一个或多个数据状态使用低(偏移)验证电平和高(目标)验证电平。例如，对于A状态，VvaL及Vva分别是偏移和目标验证电平，而对于B状态，VvbL和Vvb分别是偏移和目标验证电平。在编程期间，当正被编程到作为目标状态的A状态的存储元件(例如，A状态存储元件)的阈值电压超过VvaL时，例如通过将Vbl升高至位于标称编程或非禁止电平(例如，0V)与全禁止电平(例如，2-3V)之间的电平(例如，0.6-0.8V)，使存储元件的编程速度放慢。这通过避免阈值电压大步进增长而提供更高的准确性。当阈值电压达到Vva时，存储元件被锁定而不能被进一步编程。类似地，当B状态存储元件的阈值电压超过VvbL时，使存储元件的编程速度放慢，并且当阈值电压达到Vvb时，存储元件被锁定而不能被进一步编程。在一个方法中，对最高状态不使用慢编程模式，这是因为某些过冲(overshoot)通常是可接受的。相反地，对于已编程状态、高于已擦除状态和低于最高状态可以使用慢编程模式。
此外，在论述的示例编程技术中，当存储元件被编程到目标数据状态时升高该存储元件的阈值电压。然而，编程技术可用于当存储元件被编程到目标数据状态时降低该存储元件的阈值电压。也可使用对存储元件的电流进行测量的编程技术。本文中的概念可适于不同的编程技术。
图8B示出在编程操作期间施加给被选字线的一连串的编程及验证脉冲。编程操作可以包括多个编程迭代，其中每个迭代向被选字线施加由跟随有一个或多个验证电压的一个或多个编程脉冲(电压)。在一个可能的方法中，编程电压在连续的迭代中步进。而且，编程电压可以包括具有例如6-8V的传递电压(Vpass)电平的第一部分，第一部分之后跟随着处于例如12-25V的编程电平的第二部分。例如，第一编程脉冲800、第二编程脉冲802、第三编程脉冲804和第四编程脉冲806分别具有Vpgm1、Vpgm2、Vpgm3和Vpgm4的编程电压，等等。可以在每个编程脉冲之后提供一个或多个验证电压集合。在一些实施例中，单个验证脉冲用于对正被编程到不同状态的存储器单元进行验证。例如，单个验证脉冲Vverify(V验证)可以用于验证：以A状态为目标的存储器单元是否已经达到Vva；以B状态为目标的存储器单元是否已经达到Vvb；以及以C状态为目标的存储器单元是否已经达到Vvc。在一些实施例中，在编程脉冲之间可以存在两个或更多个验证脉冲。例如，一个脉冲可能用于验证A状态和B状态，第二个脉冲可能用于验证C状态和D状态，等等。在一些情况中，由于不期望任何存储元件已经达到了最低编程状态(例如，A状态)，因此一个或多个初始编程脉冲后面并不跟随验证脉冲。随后，例如，编程迭代可使用用于A状态的验证脉冲，该验证脉冲后面跟随着使用用于A和B状态的验证脉冲的编程迭代，该编程迭代后面跟随着使用用于B和C状态的验证脉冲的编程迭代。
在一个实施例中，在读取或验证存储器单元的同时，在存储器单元的栅极和源极之间施加不同的电压。例如，为了在同一验证操作期间验证不同的阈值电压，在存储器单元的栅极和源极之间施加不同的阈值电压。作为另一示例，为了对针对交叉耦合效应施加不同补偿量，在存储器单元的栅极和源极之间施加不同的电压。在一个实施例中，一个NAND串上的存储器单元被测试以确定其阈值电压是否至少处于Vva处，而在同一时刻另一个NAND串上的存储器单元被测试以确定其阈值电压是否至少处于Vvb。在这个同一时刻，第三NAND串上的第三存储器单元可以被测试，以确定其阈值电压是否在Vvc之上
向不同被选存储器单元施加不同条件
图9A是能够在不同的存储器单元串上的被选存储器单元的两端施加不同的栅极至源极电压的电路的示意图。示意将被用来解释一个实施例的原理。电压Vcgrv可被施加至被选字线(例如，WL2)，而Vread可被施加至未被选字线。该电路具有用于将电压VD、VD-Δ、VS和VS-Δ与存储器单元串相连的开关S1-S8。注意到，有可能存在超过两个的更多串。还注意到，在这个示例中，存储器单元串没有由共同的源极线连接。
开关S2和S5可能会闭合以使得VD-VS出现在一个串的两端。可替选地，开关S1和S6可以被闭合以使得(VD-Δ)-(VS-Δ)或VD-VS出现在该串的两端。因此，针对任一种开关配置，被选存储器单元的Vds将是大约相同的。然而，Vgs对于一个为Vcgrv-VD而对于另一个为Vcgrv-VD+Δ。因此，在没有改变Vds的情况下可改变Vgs。可通过类似的方式使用开关S3、S4、S7、和S8以用于其它存储器单元串。因此，不同的Vgs可被施加至串而同时将相同的Vcgrv施加给被选字线。因此，针对当将相同的Vcgrv施加给被选字线时，两个不同的阈值电压可以被测试。
图9B是在读取操作期间其两端施加有不同电压的NAND串的示意图。作为示例，当针对相同字线上的不同存储器单元验证不同的阈值电压时可以使用该电路，以在读取或编程验证期间将不同的交叉耦合补偿量施加至相同字线上的不同存储器单元。该电路可以具有涉及在同一时刻读取两个不同的阈值电压的其它用途。
由共同的源极线将NAND串电连接在一端处。在其另一端处，每个NAND串电连接到单独的位线。未示出对存储器单元的行的栅极进行电连接的字线以使图示清楚。与被选字线关联的存储器单元被选择用于读取或验证。也就是说，这些存储器单元中的每一个在验证(或读取)操作期间具有与某个参考电压相比的其阈值电压。不同的存储器单元可以具有与至少两个不同的参考电压相比的其阈值电压。例如，简要地参照图8A，一个存储器单元具有与Vva相比的其阈值电压，而另一个存储器单元具有与Vvb相比的其阈值电压。第三个存储器单元可能具有与Vvc相比的其阈值电压。例如，如果这在编程存储器单元的验证阶段期间被执行，则每个存储器单元可在同一时刻被验证。例如，参照图8B，在每个编程脉冲后，单一验证信号Vverify被施加至被选字线，以测试正被编程的所有存储器单元的阈值电压。因此，因为在编程脉冲之间使用了较少的验证操作，所以可节约时间。此外，由于需要较少的验证操作，所以可节省功率。
再次参照图9B，读取参考电压(例如，Vcgrv)被施加至被字线，而读取传递压(例如，Vread)被施加至未被选字线。因此，被选存储器单元中的每个均具有施加至其栅极的Vcgrv。读取传递电压(Vread)是：应致使未被选存储器单元导通(例如以传导电流)而无关乎编程到的状态的电压电平。一个存储器单元组具有偏压至Vs的其位线，而另一组具有偏压至Vs-Δ的其位线。例如，正针对一个阈值电压测试的存储器单元具有偏压至Vs的其位线，而正针对不同的阈值电压测试的存储器单元具有偏压至Vs-Δ的其位线。注意到，仍其它存储器单元可能通过将仍其它电压施加至其位线而针对仍另一阈值电压进行测试。在本实施例中，电压Vsource被施加至公共源极线。电压Vsource大于施加至位线的电压。因此，传导电流(Icell(I单元))从源极线流至位线。实际上，存储器单元的底部用作漏极，而存储器单元的顶部用作源极。被选存储器单元之一的栅极、源极和漏极已被标记。注意到，如果被选存储器单元的阈值电压等于或小于栅极至源极电压的话，其将导通。还注意到，如前面提到的，为了保持描述的一致性，尽管存储器单元的底部正用作漏极，但是在图9B的底部处的线、接点、NAND串一起将被称为公共源极线。在一个实施例中，存储器单元的Vt取决于电压偏压Vgs和Vds来测量。注意到，如果Δ是相对小的，则具有所施加Vs的位线上的存储器单元的Vds将非常接近具有所施加的Vs-Δ的位线的Vds。
图9C是在验证操作期间其两端施加有不同电压的NAND串的示意图。作为示例，当针对相同字线上的不同存储器单元验证不同的阈值电压验证时可以使用该电路，以在读取或编程验证期间将不同的交叉耦合补偿量施加至相同字线上的不同存储器单元。该电路可以具有涉及在同一时刻读取两个不同的阈值电压的其用途。该结构类似于图9B中的结构。然而，施加至位线的电压高于施加至公共源极线的电压。因此，被选存储器单元的顶部用作漏极，而被选存储器单元的底部用作源极。在本实施方式中传导电流从位线流至源极线。读取参考电压(Vcgrv)被施加至被选字线而读取传递电压(Vread)被施加至未被选字线。被选存储器单元之一具有标记的其栅极、源极和漏极。注意到，与图9B相比，由于电压被施加在NAND串两端的方式而转换了漏极和源极。
一个存储器单元组具有偏压至Vd的其位线，而另一存储器单元组具有偏压至Vd+Δ的其位线。例如，正针对一个阈值电压测试的存储器单元具有偏压至Vd的其位线，而正针对不同阈值电压测试的存储器单元具有偏压至Vd+Δ的其位线。注意到，在这个示例中，在被选字线上的每个存储器单元经历了相同的栅极至源极电压。也就是说，所有被选存储器单元具有相同的栅极电压，并且NAND串由公共源极线接合。然而，由于不同的电压施加至位线，所以该存储器单元的漏极至源极电压可以是不同的。取决于电压偏压Vds来测量存储器单元的Vt。
注意到，存储器单元的阈值电压可以为漏极电压功能。例如，被称为漏极感应势垒降低(DIBL)的该现象可能改变场效应晶体管(FET)的阈值电压。对于一些设备，漏极电压的增加会降低阈值电压。对于一些设备，漏极电压的增加会增加具有降低阈值电压效果的损耗区域。
在一个实施例中，一些位线具有使得对于被选存储器单元有很少或没有DIBL而施加的电压。如果其阈值电压小于Vgs的话，这种存储器单元将导通。然而，其它位线具有施加至其上的更大电压，这会导致足够的DIBL以有效降低被选存储器单元的阈值电压。因此，这些存储器单元可以导通，即使其实际阈值电压略小于Vgs。
下面的示例将用于说明。一些存储器单元可以被测试以确定其阈值电压是否小于3.0V，并且其它存储器单元可以被测试以确定其阈值电压是否小于3.5V。可向被选字线施加3.0V的电压而向未被选字线施加读取传递电压。可以将公共电源线接地。正针对3.0V阈值电压测试的存储器单元的位线被偏压至旨在使DIBL很少或没有的电压。至少在假设没有DIBL的存储器单元的阈值电压为接近3.5V的情况之下，正针对3.5V阈值电压测试的该存储器单元的位线可以被偏压至旨在使DIBL量能够下降约0.5V阈值电压的电压。因此，假定向被选自线施加3.0V，则：如果正针对3.5V的阈值电压测试的存储器单元的阈值电压低于3.5V的话，其将导通；但是，如果其阈值电压高于3.5V的话，其将不导通。注意到，其它存储器单元可以通过将不同电压施加至位线以致使由于DIBL造成的阈值电压的不同偏移而针对仍另一阈值电压进行测试。
图10是通过在不同NAND串两端施加不同电压来感测不同NAND串中的存储器单元的状态的过程的一个实施例的流程图。注意到，在一个实施例中，NAND串两端的不同电压针对正被验证或读取的不同存储器单元而引起不同的Vgs。注意到，在另一个实施例中，NAND串两端的不同电压针对正被验证或读取的不同存储器单元而引起不同的Vds。参照图9B和9C的示例电路的同时来讨论图10，因为可以使用这些电路中的任一个。然而，图10的过程并不限于那些电路。
在步骤901中，确定了在NAND串两端施加的适合电压。在一个实施例中，这相当于确定是否将Vs或Vs-Δ施加至给定位线。在一个实施例中，这相当于确定是否将Vd或Vd+Δ施加至给定位线。注意到，可以在NAND串两端施加三个或更多个不同的电压。以下讨论确定适合电压差的进一步细节。
在步骤902中，在第一NAND串两端引起第一电压差。例如，Vs被施加至位线，而大于Vs的电压被施加至源极线。因此，传导电流(如果有的话)可以从源极线流至位线。作为另一示例，Vd被施加至位线，而小于Vd的电压(例如，地)被施加至源极线。因此，传导电流(如果有的话)可以从位线流至源极线。在一个实施例中，第一NAND串具有正在第一阈值电平处被验证的存储器单元。例如，正在进行确定其阈值电压是否大于Vva。
在图904中，第二NAND串两端引起第二电压差。例如，Vs-Δ被施加至位线，而大于Vs-Δ的电压被施加至源极线。由于源极线为所有位线所共用，所以源极线电压与步骤902中的一样。作为另一示例，Vd+Δ被施加至位线，而小于Vd+Δ的电压(例如，地)被施加至源极线。在一个实施例中，第二NAND串具有正在第二阈值电平处被验证的存储器单元。例如，正在进行确定其阈值电压是否大于Vvb。
在可选步骤906中，第三NAND串两端引起第三电压差。例如，Vs-2Δ被施加至位线，而大于Vs-2Δ的电压被施加至源极线。作为另一示例，Vd+2Δ被施加至位线，而小于Vd+2Δ的电压(例如，地)被施加至源极线。在一个实施例中，第三NAND串具有正在第三阈值电平处被验证的存储器单元。例如，正在进行确定其阈值电压是否大于Vvc。
步骤902、904、和906可以一起执行。注意到，沿被选字线可以具有数以千计的被选存储器单元。因此，步骤902可以在同一时刻施加至许多不同的NAND串。同样，可以在许多不同的NAND串上执行步骤904和906(如果要执行的话)。
在步骤908中，读取参考电压被施加至被选字线，同时引起第一和第二电压差。例如，Vcgrv可以被施加至被选字线而Vsource被施加至公共源极线并且Vs或Vs-Δ被施加至位线。可替换地，Vcgrv可以被施加至被选字线而Vsource被施加至公共源极线并且Vd或Vd-Δ被施加至位线。因此，单一参考电压可以被施加至被选存储器单元的栅极。
在步骤910中，响应于第一电压差和读取电压而感测第一非易失性存储元件的第一条件，以确定该第一非易失性存储元件的阈值电压高于还是低于第一参考电压。例如，存储器单元的传导电流被感测，以确定阈值电压是否大于Vva。
在步骤912中，响应于所述第二电压差和读取电压而感测第二非易失性存储元件的第二条件，以确定该第二非易失性存储元件的阈值电压高于还是低于第二参考电压。第二参考电压可以与第一参考电压不同。例如，存储器单元的传导电流被感测，以确定阈值电压是否大于Vvb。注意到，第一和第二参考电压并不需要为验证电平。例如，第一参考电压可能为Vva+Δ，并且第二参考电压可能为Vva-Δ。还注意到，第一和第二参考电压并不需要为不同。例如，可以使用图10中的过程来施加不同的交叉耦合补偿量。在这种情况下，第一和第二参考电压可以是相同的。例如，过程可以针对以下来进行测试：当将不同的交叉耦合补偿量施加给每个存储器单元时，两个不同存储器单元的阈值电压是否大于Vva。
在可选步骤914中，响应于第三电压差和读取电压而感测第三非易失性存储元件的第三条件，以确定第三非易失性存储元件的阈值电压高于还是低于第三参考电压。在一个实施例中，第三参考电压与第一和第二参考电压二者不同。例如，存储器单元的传导电流被感测，以确定阈值电压是否大于Vvc。
图11A是用于将位线充电至比源极线电压低的电压的感测模块480的一个实施例的框图。当实施图10中的任意的步骤902、904、或906时可以使用感测模块480。例如，感测模块480可以用于在位线上建立特定电压。另一个电路(图11A中未示出)可以在源极线上建立特定电压。因此，感测模块480可以用于在NAND串两端创建特定电压差值。位线上的电压可以小于源极线电压。感测模块480可以用于为图9B的示例电路建立Vs和Vs-Δ。
感测模块480具有电流沉(currentsink)1130、电流源1230、电流感测1132、和控制电路1134。电流沉1130可以用于逆向感测，并且可以包括1至n个不同的位线电压设置以将不同的电压施加至位线。电流源1230可以用于正向感测，并且还可以包括1至n个不同的电压设置以将不同的电压施加至位线。控制电路1134控制用于将电流沉1130与位线相连的开关S11。控制电路1134控制用于将电流源1230与位线相连的开关S13。控制电路1134控制用于将电流感测1132与位线相连的开关S12。在一个实施例中，控制电路1134将电流沉1130连接至位线，以吸收(sink)IchargeB，从而将电压降低至目标电压。电流感测是图6的感测模块的感测电路470的一个实现方式。图24的电路提供了进一步的细节。其它实现方式是可能的。图11B是示出当感测存储器单元的阈值电压时的电流方向的图11A的感测模块480的框图。
控制电路1134接收数据，该数据用于确定位线应被充电至什么电压电平。在一个实施例中，数据基于正被验证的参考电平。例如，数据可能指示出Vva，Vvb，Vvc或另一个参考电平是否正被验证。在一个实施例中，数据基于所期望的交叉耦合补偿量。例如，数据可能指示出期望低或高的补偿量。在一个实施例中，交叉耦合补偿基于相邻存储器单元的Vt。在一个实施例中，交叉耦合补偿基于相邻存储器单元正被编程到的状态。因此，数据可以指示相邻存储器单元的实际或预期的数据状态，其基于Vt。以下论述进一步的细节。在一个实施例中，数据基于正被读取的存储器单元的在先读取。例如，数据可以指示出存储器单元是否在先确定具有高于/低于目标Vt的阈值电压。
图12A是用于将位线充电至比源极线电压高的电压的感测模块480的一个实施例的框图。当实施图10中的任意的步骤902、904、或906时可以使用感测模块480。例如，感测模块480可以被用于在NAND串两端创建特定电压差。感测模块480具有电流源1230和电流感测1132。开关S21将电流源1230连接至位线。开关S22将电流感测1132连接至位线。图12B是示出当感测存储器单元的阈值电压时的电流方向的图12A的感测模块480的框图。如同图11A的电路情况一样，控制电路1134接收数据，其用于确定位线应被充电至什么电压电平。感测模块480可以用于为图9C的示例电路建立Vd和Vd+Δ。
图13A是基于正被编程的状态而确定在NAND串两端施加的适合电压的过程的一个实施例的流程图。该过程是图10的步骤901的一个实施例。此过程可针对正被验证的每个存储器单元来执行。在步骤1202中，进行关于哪个状态正被验证的确定。在一个实施例中，与感测模块480相连的锁存器保存指示出被选存储器单元正被编程至什么状态的数据。至少只要存储器单元正被编程，该锁存器就可以保持这个值，使得该值可用于确定验证电平。在一个实施例中，来自该锁存器的数据是被输入到图11A或12A的控制电路1134的数据。
在步骤1204中，基于正被验证的状态而确定施加至位线的适合电压。在一个实施例中，控制电路1134确定施加至位线的适合电压。注意到，在本实施例中，假定所有存储器单元由公共源极线连接。因此，确定施加至位线的电压实际上是确定在NAND串两端施加的电压。以下描述确定和控制位线电压的一个实施例的进一步细节。
图13B是确定在NAND串两端施加的适合电压以在读取期间补偿交叉耦合的过程的一个实施例的流程图。该过程是图10的步骤901的一个实施例。在本实施例中，该确定是基于相邻存储器单元的阈值电压的。可针对正被读取的每一个存储器单元来执行该过程。在步骤1212中，进行关于相邻存储器单元的阈值电压或状态的确定。在一个实施例中，读取相邻存储器单元以获得关于其Vt的某些信息。不需要知道相邻存储器单元的确切状态。以下将论述进一步细节。在一个实施例中，相邻存储器单元的阈值电压的某些指示是被输入到图11A或12A的控制电路1134的数据。
在步骤1214中，确定施加至位线的适合电压以补偿由于相邻的Vt而造成的交叉耦合。在一个实施例中，控制电路1134确定施加至位线的适合电压。例如，输入数据可以是相邻存储器单元的阈值电压是否为“高”或“低”。如果为高，则第一电压被施加至位线以实现第一补偿交叉耦合补偿量。如果为低，则第二电压被施加至位线以实现第二交叉耦合补偿量。
图13C是确定在NAND串两端施加的适合电压以在编程期间补偿交叉耦合的过程的一个实施例的流程图。该过程是图10的步骤901的一个实施例。在本实施例中，该确定是基于相邻存储器单元将编程到的阈值电压的。可针对正被编程的每一个存储器单元来执行该过程。在步骤1224中，进行关于相邻存储器单元将要编程到的状态的确定。在一个实施例中，存在锁存器来保存指示出相邻存储器单元要被编程至的期望状态的数据。在一个实施例中，来自该锁存器的数据是被输入到图11A或12A的控制电路1134的数据。
在步骤1224中，确定施加至位线的适合电压，以补偿由于相邻存储器单元的稍后编程而造成的交叉耦合。在一个实施例中，控制电路1134确定施加至位线的适合电压。例如，输入数据可以示出相邻存储器单元的阈值电压是否为“高”或“低”。如果为高，则第一电压被施加至位线以实现第一补偿交叉耦合补偿量。如果相邻存储器单元的阈值电压为低，则第二电压被施加至位线以实现第二交叉耦合补偿量。
图13D是基于与存储器单元的阈值电压相关的在先确定，来确定在NAND串两端施加的适合电压的过程的一个实施例的流程图。这可以用于执行二进制搜索而以任何期望的准确度来定位阈值电压。执行二进制搜索将在以下更加全面的论述。图13D的过程是图10的步骤901的一个实施例。可针对正被读取的每个存储器单元来执行该过程。在步骤1232中，与被选存储器单元的阈值电压的在先读取有关的信息被存取。例如，锁存器可以保存指示被选存储器单元的传导电流与参考电流的在先比较结果的值。如果参考电流被选择用于针对目标Vt进行测试，则锁存器中的值指示被选存储器单元的阈值电压高于还是低于目标Vt。在一个实施例中，来自锁存器的数据是被输入到图11A或12A的控制电路1134的数据。
在步骤1234中，基于对Vt的在先读取来确定施加至位线的适合电压。例如，假设在先读取确定了阈值电压高于还是低于目标Vt。施加至位线的一个电压可能能够针对目标阈值电压+Δ进行测试。施加至位线的另一个电压可能能够针对目标阈值电压-Δ进行测试。如果在先读取指示出阈值电压低于目标，则施加电压以针对目标阈值电压-Δ进行测试。如果在先读取指示出阈值电压高于目标，则施加电压以针对目标阈值电压+Δ进行测试。
图14A是在NAND串两端建立不同电压的过程的一个实施例的流程图。图14A是图10的步骤902-904的一个实现方式。图14A是不同的Vgs用于不同的NAND串的实施例。例如，可通过将不同的Vgs施加至不同的存储器单元来感测不同的阈值电压。在一个实施例中，不同的Vgs和Vds被施加以感测不同的阈值电压。可替选地，可通过将不同的Vgs施加至不同的存储器单元来提供不同的交叉耦合量。在一个实施例中，不同的Vgs和Vds被施加以提供不同的交叉耦合量。当实现图14的过程时可以使用图11A的电路。
在步骤1402中，电压被施加至公共源极线。例如，参照图11A，电压Vsource被施加至源极线。一个示例中，Vsource的电平为2.5V。注意到，Vdd可以是较低的电压例如1.6V。
在步骤1404中，Vs被施加至第一存储器单元组的位线。第一组可以包括其阈值电压正与第一电压电平比较的存储器单元。第一组可以包括第一交叉耦合补偿量期望用于的存储器单元。作为示例，如果Vsource为2.5V，则Vs可能为2.1V。为了建立Vs，控制电路1134可以闭合第一闭合开关S13以将电流源1230连接至位线。随后，控制电路1134闭合开关S11以将电流沉1130连接至位线，从而实现目标电压。控制电路1134可以确定位线何时处于Vs并且何时可以将电流沉1130与位线断开以保持位线处于Vs处。
在步骤1406中，Vs-Δ被施加至与第二存储器单元组关联的位线。第二组可以包括其阈值电压正与第二电压电平比较的存储器单元。第二组可以包括第二交叉耦合补偿量期望用于的存储器单元。作为示例，如果Vsource为2.5V，则Vs-Δ可能为2.1V。为了建立Vs-Δ，控制电路1134可以闭合第一闭合开关S13以将电流源1230连接至位线。随后，控制电路1134闭合开关S11以将电流沉1130连接至位线，从而实现目标电压。控制电路1134可以确定位线何时处于Vs-Δ并且何时可以将电流沉1130与位线断开以保持位线处于Vs-Δ处。注意到，步骤1404和1406可以一起执行。
图14B是在NAND串两端建立不同电压的过程的一个实施例的流程图。图14B是图10的步骤902-904的一个实现方式。图14B是不同的Vds用于不同的NAND串的实施例。例如，可感测不同的阈值电压。可替选地，可提供不同的交叉耦合量。图14B的过程可以使用图12A的电路，尽管这并不必需。图14B的过程可被同时执行在具有正被验证或读取的存储器单元的所有NAND串上。在一个实施例中，不同的Vds引起不同的DIBL量。
在步骤1412中，电压被施加至公共源极线。例如，参照图11A，电压Vsource被施加至源极线。一个示例中，Vsource的电平为1.2V。注意到，Vdd可以是较高的电压例如2.5V。
在步骤1414中，Vd被施加至第一存储器单元组的位线。第一组可以包括其阈值电压正与第一电压电平比较的存储器单元。第一组可以包括第一交叉耦合补偿量期望用于的存储器单元。作为示例，如果Vsource为1.2V，则Vd可能为1.6V。在这个示例中，Vds将为约0.4V。为了建立Vd，控制电路1134可以闭合开关S21以将电流源1230连接至位线。控制电路1134可以确定位线何时处于Vd并且何时可以将电流源1230与位线断开以保持位线处于Vd处。
在步骤1416中，Vd+Δ被施加至与第二存储器单元组关联的位线。第二组可以包括其阈值电压正与第二电压电平比较的存储器单元。第二组可以包括第二交叉耦合补偿量期望用于的存储器单元。电压Vd+Δ致使充分的DIBL量以通过在第一与第二电压电平之差来改变(例如降低)存储器单元的阈值电压。作为示例，对于Vsource为1.2V，Vd+Δ可以为约2.0V。因此，Vds可以为大约0.8V。为了建立Vd+Δ，控制电路1134可以闭合开关S21以将电流源1230连接至位线。控制电路1134可以确定位线何时处于Vd+Δ并且何时可以将电流源1230与位线断开以保持位线处于Vd+Δ处。注意到，步骤1414和1416可以一起执行。
图15是描述编程处理的一个实施例的流程图，该编程处理包括一个或多个验证步骤。本文中公开的实施例可通过在单一验证操作期间验证多个状态而加快编程。在步骤1502中，选择了要被编程的存储器的一部分。在一个实现方式中，这可为适用于存储器结构的一个或多个写单元。写单元的一个示例被称为页。在其它实施例中，也可使用其它单元和/或结构。在步骤1504中，有时使用预编程处理，其中被寻址的存储器单元是给定的非数据相关编程以平衡(levelout)存储元件损耗并为随后擦除提供更统一的起始点。在步骤1506中，针对正被使用的存储元件类型而酌情执行擦除处理。适合智能擦除过程的一个示例在U.S.专利No.5,095,344中描述，通过引用将其全部内容并入本文中。步骤1508包括软编程处理，其被设计用于将被擦除的存储器单元的阈值电压放入更加统一的起始范围以用于实际写阶段。在一个实施例中，如果在擦除期间(或软编程期间)有任何存储器单元验证失败，则其可被映射在逻辑地址空间之外。在这点上，存储器准备用于数据条件的编程阶段。
在步骤1510中，编程电压(Vpgm)被设置为初始值。例如，在一些实施例中，使用了图7b的阶梯波形并且步骤1510包括设置初始脉冲。另外，在步骤1510中，程序计数器(PC)被初始化为零。在步骤1520中，施加编程脉冲。例如，步骤1520的一个迭代可以包括施加图8B的编程脉冲800。
在步骤1522中，执行验证处理。验证处理可以在一个时刻验证超过一个的状态。参照图8A，在一个实施例中，正被编程到A状态的一些存储器单元针对Vva电平进行验证，而正被编程到B状态的其它存储器单元针对Vvb电平进行验证。在一个实施例中，验证是并行的粗/细验证。参照图8A，正被编程到A状态的一些存储器单元针对VvaL电平进行验证，而正被编程到A状态的其它存储器单元针对Vva电平进行验证。在存储器单元的阈值很好的在最终电平(Vva)以下的初始编程步骤期间，应用粗编程。然而，在存储器单元的阈值电压到达VvaL后，使用细编程。因此，在一些存储器单元针对粗编程进行验证时，其它存储器单元针对细编程进行验证。注意到，通过使用粗/细编程，一些存储器单元针对一个状态(例如，A状态)进行验证，而另一些针对另一状态(例如，B状态)进行验证。注意到，当特定存储器单元已经被验证为被编程到其预期的状态时，它可以被锁定而不能进一步编程。以下描述步骤1522的更多细节。在一些实施例中，VvaL和Vva(参见例如图8a)可在同一时刻被感测。同样，VvbL和Vvb等可在一起被感测。
在步骤1524中，确定是否所有的存储器单元已验证其阈值电压均处于该存储器单元的最终目标电压处。如果是这样，则在步骤1526中编程处理成功完成(状态＝通过)。如果所有的存储器单元并非全部被验证，则确定程序计数器(PC)是否小于最大值(例如20)。如果程序计数器(PC)不小于最大值(步骤1528)，则该编程处理失败(步骤1530)。如果程序计数器(PC)小于最大值(例如20)，则在步骤1530中程序计数器(PC)递增1，并且编程电压被步进至下一个脉冲。步骤1530之后，过程循环返回至步骤1520，并且下一个编程脉冲被施加给存储器单元。
图16A是在编程操作期间验证存储器单元的过程的一个实施例的流程图。在这个过程中使用逆向感应。该过程是图15的编程处理的步骤1522的一个实现方式。因此，在编程处理的每个迭代期间该过程可以被应用一次。图16B是示出在图16A的验证处理期间施加至字线和位线的电压的一个实施例的时序图。注意到，在该处理期间施加至被选字线的电压被修改。例如，电压升高至电平“A/B”，以验证A状态和B状态，随后电压升高至电平“C/D”，以验证C状态和D状态，等等。以下论述进一步细节。
在步骤1602中，公共源极线被偏压至Vsource。作为一个示例，源极线被偏压至2.5V。
在步骤1604中，第一和第二位线被偏压至不同的电压。第一组包含是将具有施加至位线的Vs的位线。第二组包含将具有施加至位线的VS-Δ的位线。也可以存在第三组，其包含将具有所施加Vs的位线。例如，用于被编程为A状态、C状态、E状态、和G状态的存储器单元的位线可以被放入第一组。用于被编程为B状态、D状态、和F状态的存储器单元的位线可以被放入第二组。用于要保持擦除的存储器单元的位线可以被放入第三组。在一个实施例中，来自第一组的位线之一(例如A状态)和来自第二组的位线之一(例如，B状态)可以在一个时刻被验证。在步骤1604中，第一组中的所有位线可以被偏压至Vs，第二组中的所有位线可以被偏压至Vs-Δ，并且第三组中的所有位线可以被偏压至Vsource。
在步骤1606中，电压被施加至源极侧选择栅极(SGS)和漏极侧选择栅极(SGD)。作为示例，SGS和SGD被偏压至Vsource+Vt，其中阈值电压是SGS晶体管的阈值电压。
在步骤1608中，Vread被施加至未被选字线。在步骤1610中，适合的读取电压被施加至被选字线。参照图16B，被选字线的电压可以被升高至标记为“A/B”的电平，以验证A状态和B状态。这个电平将创建：适用于对被编程到A状态的存储器单元进行验证的Vgs、以及适用于对被编程到B状态的存储器单元进行验证的Vgs。
在步骤1612中，感测要被验证的存储器单元的位线。如果被验证的存储器单元的阈值电压低于其目标状态，则其应当导通并且传导可以被检测到的大(sizeable)电流。例如，图11B的电流感测1132可以基于Icell确定该存储器单元是否传导了大电流。注意到，可以使用其它感测技术。
如果存在更多状态来验证(步骤1614)，则该过程返回到步骤1610。在步骤1610中，选被选字线的电压被再次设置为对于被验证的状态合适的电平。例如，电压可以改变为图16B中标记为“C/D”的电平，以对被编程到C状态和D状态的存储器单元进行验证。被选字线的这个电平将创建：适用于对被编程到C状态的存储器单元进行验证的Vgs、以及适用于对被编程到D状态的存储器单元进行验证的Vgs。目标为C状态的存储器单元与目标为D状态的存储器单元相比，可以具有不同的位线偏压。
当所有状态被验证了时，过程完成。注意到，并不绝对需要所有状态均进行验证。例如，在编程过程初期，可能并非必须验证最高状态。因此，过程可能在没有将被选字线电压升高至电平“E/F”和“G”的情况下结束。同样，在编程过程后期，可能并非必须验证最低状态。因此，过程可以跳过将被选字线电压升高至电平“A/B”。注意到，对于被验证为已达到其预期状态的任何存储器单元，编程可以被锁定，以使得其不受进一步编程脉冲的影响。
注意到，尽管图16A关联于图16B的示例波形而进行描述，但是过程并不限于这些波形。例如，可以多于或少于八个状态。此外，不是在一个时刻验证两个状态，而是在过程的每个迭代中可以验证三个或更多状态。
还注意到，尽管步骤1604考虑偏压通过将不同电压施加至被选字线而验证的位线，但这不是必需的。例如，当验证A状态和B状态时，其它状态的位线不需要被偏压至Vs和Vs+Δ。而是，那些位线可以被偏压至Vsource。随后，在验证A状态和B状态之后，不同的偏压条件集合可以被施加至位线以验证C状态和D状态。
图17A是在编程操作期间验证存储器单元的过程的一个实施例的流程图。这是逆向感应的一个实现方式。该过程是图15的编程处理的步骤1522的一个实现方式。因此，在编程处理的每个迭代期间该过程可以被应用一次。图17B是示出在图17A的验证处理期间施加至字线和位线的电压的一个实施例的时序图。参照图17B，注意到，为了验证不同的状态，施加给SGS的电压从标记为“C”的电平随后改变至标记为“B”的电平、随后又改变至标记为“A”的电平，以验证C状态、随后B状态、随后A状态。其它电平应该用于验证其它状态。这个过程不同于图16A中的过程之处在于，不是改变被选字线的电压，而是改变SGS上的电压。
图16A描述了每次同时验证(例如八个状态之内的)仅两个状态。同时验证仅两个状态而不是四个状态或全部八个状态的理由是为了减少单元击穿现象的风险，该单元击穿现象可能由于大的偏压条件差异而出现，该大的偏压条件差异可能导致单元的大的Vds电压差。在一个实施例中，对漏极侧电压进行控制，以克服单元击穿问题，这可以允许同时验证多个状态。图17A是对漏极侧电压进行控制以避免单元击穿的过程的一个实施例的流程图。
当讨论图17A和17B时，参照图18A、18B、和18C。图18A是示出当在图17A的过程中验证C状态时施加的示例电压的多个NAND串的图示。图18B是示出当在图17A的过程中验证B状态时施加的示例电压的多个NAND串的图示。图18C是示出当在图17A的过程中验证A状态时施加的示例电压的多个NAND串的图示。
在图17A中的过程中，将施加至源极侧选择线(SGS)的电压用于控制漏极侧电压以避免击穿。在这种情况下，所有状态(例如，图17B的示例中的A、B、C)可以同时进行验证。因此，仅单一电压被施加至被选WL(见图17B)。因为SGS是渐渐斜升的，所以可以几乎同时验证所有状态。因此，这种方法也被称为“伪同步多状态验证”。注意到，对于一些存储器设备，SGS可以具有比字线更短的RC延迟；因此，SGS的电压变化比字线的电压变化更快。
在步骤1702中，公共源极线被偏压至Vsource。作为示例，源极线被偏压至2.5V。在步骤1704中，位线被偏压在要验证的状态的合适电压处。例如，用于擦除状态、A状态、B状态和C状态的位线各自接收不同的偏压。在一个实施例中，用于擦除状态的位线接收最高偏压，A状态接收其次的最高偏压，B状态接收再其次的最高偏压，而C状态接收最低偏压。例如，用于擦除状态的位线被偏压至2.5V，用于A状态的位线被偏压至2.0V，用于B状态的位线被偏压至1.5V，而用于C状态的位线被偏压至1.0V。
在一个实施例中，基于偶数位线/奇数位线来执行位线验证。例如，在图17A的过程的一个执行期间，仅奇数位线被验证。在这种情况下，偶数位线的电压可以与具有要保持擦除的存储器单元的位线的电压相同。例如，Vsource(例如，2.5)可以被施加至这些“未被选”位线。在验证了奇数位线上的存储器单元之后，图17A的过程随后可以重复，以验证偶数位线上的存储器单元。
在步骤1706中，电压被施加至漏极侧选择栅极(SGD)。作为一个示例，SGD被偏压至Vsource+Vt，其中阈值电压是SGD晶体管的阈值电压。注意到，在这个时刻，SGS被保持在相对低的值(例如地)。这个低值防止NAND串传导电流。
在步骤1708中，Vread可被施加至未被选字线。在步骤1710中，适合的读取(或者验证)电压被施加至被选字线。读取电压应足够用于针对C状态来验证存储器单元。例如，如果用于C状态的阈值电压为3.0V，则4.0V可以被施加至被选字线。回想到在这个示例中1.0V被施加至正被编程到C状态的存储器单元的位线。因此，C状态存储器单元的Vgs将为3.0V。注意到针对A状态和B状态而被验证的存储器单元的Vgs可以是足够高的以用于这些存储器单元的导通。然而，因为在这个时刻施加至SGS的信号为低，所以没有NAND串传导电流。参照图17B，注意到，施加至被选字线的电压不需要改变以验证不同的状态。
在步骤1712中，源极侧选择栅极被升高至足以使具有针对C状态进行验证的存储器单元的NAND串能够传导的电平。参照图17B，SGS是被升高至电平“C”。作为示例，电平C可以是1.5V+Vt，其中阈值电压是SGS晶体管的阈值电压。将SGS升高至电平C使具有针对C状态进行验证的存储器单元的NAND串能够传导。然而，具有针对A状态或B状态进行验证的存储器单元的NAND串将不传导电流。参照图18A，对于处于1.5V+(SGS晶体管的)阈值电压的SGS，稍微导通的该SGS晶体管的源极应该为约1.5V。因此，注意到，标记为C状态的NAND串的底部处于1.5V处而顶部处于1.0V处。因此，存储器单元的Vds的为大约0.5V。但是，注意到，对于标记为B状态的NAND串，在NAND串的每个端部为1.5V。因此，被选字线上的存储器单元不应该传导强电流，即使其阈值电压在Vgs以下。
在步骤1714中，感测被编程到C状态的存储器单元的位线。如果被验证的存储器单元的阈值电压低于其目标状态，则其应当导通并且传导可以被检测到的大电流。例如，图11B的电流感测1132可以基于Icell确定该存储器单元是否传导了大电流。注意到，可以使用其它感测技术。
在步骤1715中，可以升高针对C状态而进行验证的存储器单元的位线的电压。例如位线电压被升高至2.5V。这可以助于在过程的稍后步骤期间防止击穿传导。作为另一可替选，位线可以被浮置。
在步骤1716中，施加至SGS的电压被升高至足以使具有针对B状态进行验证的存储器单元的NAND串能够传导的电平。参照图17B，SGS被升高至电平“B”。作为示例，施加至SGS的电压被升高至2.0V+Vt，其中阈值电压是SGS晶体管的阈值电压。参照图18B，标记为A状态、B状态和C状态的NAND串上的SGS晶体管的源极处的电压都为约2.0V。由于2.0V也被施加至位线，所以，这应该不足以使标记为A状态的NAND串上的电流传导。然而，标记为B状态的NAND串应该能够对电流进行传导。注意到，因为被编程到C状态的存储器单元的位线被升高至2.5V(或已经被浮置)，所以对于这些NAND串不应存在传导电流。
在步骤1718中，感测被编程到B状态的存储器单元的位线。如果被验证的存储器单元的阈值电压低于其目标状态，则其应当导通并且传导可以被检测到的大电流。例如，图11B的电流感测1132可以基于Icell确定该存储器单元是否传导了大电流。注意到，可以使用其它感测技术。
在步骤1719中，可以升高针对B状态而进行验证的存储器单元的位线的电压。例如位线电压被升高至2.5V。这可以助于在过程的稍后步骤期间防止击穿传导。作为另一可替选，位线可以被浮置。
在步骤1720中，施加至SGS的电压被升高至足以使具有针对A状态进行验证的存储器单元的NAND串能够传导的电平。参照图17B，SGS是被升高至电平“A”。作为示例，施加至SGS的电压被升高至2.5V+Vt，其中Vt是SGS晶体管的阈值电压。参照图18C，标记为A状态、B状态和C状态的NAND串上的SGS晶体管的源极处的电压都为约2.5V。由于仅2.0V也被施加至其NAND串，所以这应该不足以使标记为A状态的NAND串上的电流传导。然而，因为被编程到B状态和C状态的存储器单元的位线被升高至2.5V(或已经被浮置)，所以对于这些NAND串不应存在传导电流。
在步骤1722中，感测被编程到A状态的存储器单元的位线。如果被验证的存储器单元的阈值电压低于其目标状态，则其应当导通并且传导可以被检测到的大电流。该可能的导通电流(Icell)被显示为短划线。例如，图11B的电流感测1132可以基于Icell确定该存储器单元是否传导了大电流。注意到，可以使用其它感测技术。在这一点上，所有状态被验证并且过程完成。注意到，对于被验证为已达到其预期状态的任何存储器单元，编程可以被锁定以使得其不受进一步编程脉冲的影响。
图19是具有晶体管以助于在当执行逆向感测时控制Vds的NAND串的一个实施例的图示。当在同一时刻验证不同的参考电平时，图19的电路可以减少或消除击穿传导。图19的电路可以与图16A的过程和图16B的时序图一起使用。例如，在图16B中至SGS的电压和SGS在感测所有状态期间斜升一次。这与图17A和17B中所示的技术形成对照，在该技术中，在感测不同状态期间SGS被斜(ramp)至不同电压。在一些实施例中，在没有击穿传导风险的情况下，图19的电路用于同时验证两个以上的状态。在一个实施例中，所有状态被同时验证。
在图19中的NAND串包括其栅极连接到SGD晶体管的耗尽型NMOS晶体管。具体地，耗尽型NMOS晶体管的栅极连接到SGD晶体管的漏极。在这个示例中，Vs被施加至位线并且2.5V被施加至源极线。晶体管SGD的栅极被施加2.5V+Vtsgd(Vtsgd是晶体管SGD的阈值电压)。晶体管SGS的栅极被施加2.5V+Vtsgs(Vtsgs是晶体管SGS是阈值电压)。这可能导致节点A为约Vs而节点B为约Vs-VthNMOS，其中VthNMOS是NMOS晶体管的阈值电压。如果NMOS晶体管的阈值电压为约-0.5V，则节点B将为约Vs+0.5V。因此，NAND串两端的电压将为位线电压以上约0.5V。注意到，如果位线电压为Vs+Δ，则节点B处的电压将为约Vs+Δ+0.5V。此外，NAND串两端的电压将为约0.5V。同样注意到，这意味着被选择用于验证的存储器单元的Vds可以为约0.5V。保持Vds处于相对低的值可以防止击穿传导。
应用不同交叉耦合补偿量
本文中公开的用于验证多个状态的感测方案可用于在编程或读取期间的交叉耦合补偿。交叉耦合补偿可用于对在浮置栅极上存储的表观电荷中的偏移进行补偿，该偏移可由于基于相邻浮置栅极中存储的电荷的电场耦合而出现。这个浮置栅极与浮置栅极的耦合现象在U.S.专利5,867,429中描述，通过引用方式将其全部内容并入本文中。浮置栅极与浮置栅极的耦合现象最显著的出现在以将不同时间被编程的相邻存储器单元集合之间。例如，第一存储器单元被编程以将电荷电平添加至该第一存储器单元的与一个数据集合对应的浮置栅极。接着，一个或多个相邻存储器单元被编程以将电荷电平添加至该相邻存储器单元的与第二数据集合对应的的浮置栅极。在一个或多个相邻存储器单元被编程之后，由于耦合到第一存储器单元的相邻存储器单元上的电荷的影响，所以从第一存储器单元读取的电荷电平看上去与被编程的不同。来自相邻存储器单元的耦合可使表观电荷电平偏移读取足够的量以导致存储的数据错误读取。
在一个实施例中，在读取操作期间，沿被选字线的每个存储器单元的位线根据在相邻字线上的存储器单元的读取Vt或者根据相邻存储器单元在给定其读取Vt下的估计状态而被偏压，注意到，可能不知道相邻单元被编程到的实际状态。此外，由相邻单元感应的交叉耦合可以随其当前阈值电压而非其编程状态而变。在一个实施例中，在编程期间，沿被选字线的每个存储器单元的位线根据在相邻字线上的存储器单元的预期状态而被偏压。
图20示出了在读取期间施加交叉耦合补偿的过程的一个实施例的流程图。通常，该过程对在当读取被选存储器单元时相邻字线上的存储器单元的状态具有的影响进行补偿。该过程可以采用向不同位线施加不同电压的感测技术。例如，可以使用图10、图14A或图14B的过程。在一些实施例中，使用了逆向感测。例如，存储器单元电流可以以图9B中所示的方向流动。在一些实施例中，使用了正向检测。例如，存储器单元电流可以以图9C中所示的方向流动。
在以下描述中术语“目标字线”指的是具有最终要被读取的存储器单元的字线。目标字线也可以被称为WLn。在步骤2002中，与目标字线相邻的字线上的存储器单元被读取，以确定至少高阈值电压组和低阈值电压组。例如，WLn+1上的存储器单元被读取，以确定至少高阈值电压组和低阈值电压组。例如，擦除状态或A状态中的存储器单元可被认为是低阈值电压组，而B状态或C状态中的存储器单元可以被认为是高阈值电压组。不需要确定每个存储器单元的确切状态。例如，可以执行单一读取以确定阈值电压高于还是低于Vrb(见图8A)。注意到，存储器单元可以被编程到四个以上的状态。还注意到，如果期望的话，存储器单元可以基于其阈值电压而被放置到两个以上的组中。例如，可能存在高、中、和低阈值电压组。
在步骤2004和2006中，适合电压被施加至位线，以在当被选存储器单元被读取时补偿相邻存储器单元的阈值电压的影响。例如，如果相邻存储器单元处于低阈值电压组，则Vs可能被施加至位线。另一方面，如果相邻存储器单元处于高阈值电压组，则Vs-Δ可能被施加至位线。具有施加至其的VS-Δ的存储器单元在读取期间可能会经历其阈值电压明显上移Δ。因此，可以基于由于具有高Vt的相邻存储器单元造成的交叉耦合而致使的期望偏移来选择Δ，在一个实施例中，Vd和Vd的+Δ被施加至位线。
在步骤2008中，Vcgrv被施加至被选字线并且Vread被施加至未被选字线。电压Vcgrv可以被选择，以创建适用于针对目标Vt进行测试的被选存储器单元的Vgs。例如，针对其相邻存储器单元具有低Vt的存储器单元，Vgs可以为Vcgrv-Vs。在这种情况下，Vcgrv-Vs可能等于被用于测试的阈值电压。其相邻存储器单元具有高阈值电压的存储器单元的Vgs可以为Vcgrv-(Vs-Δ)。在给定交叉耦合效应的补偿下，这个Vgs也可以测试被选存储器单元的阈值电压是否近似为目标Vt。
在步骤2010中，位线被感测，以确定被选存储器单元的阈值电压高于/低于目标Vt。该过程对于其它目标阈值电压可以重复进行。然而，确定相邻存储器单元状态的初始步骤不需要重复。
在一个实施例中，在编程期间执行交叉耦合补偿。例如，WLs可以一个接一个的被编程，以使得WLn+1在WLn之后被编程。在一个实施例中，在编程存储器单元块之前其被擦除。因此，在WLn上的目标存储器单元的编程期间，WLn+1中的存储器单元被擦除。因此，当WLn+1被编程时，根据WLn+1中的相邻存储器单元的阈值电压，WLn中的存储器单元的读取阈值电压可以被上移。为了补偿这个电压偏移，可基于WLn+1中的相邻存储器单元的期望状态(在其被编程之后可表示其阈值电压)，来调整在当对WLn上的目标存储器单元进行编程时使用的验证电平。例如，如果WLn+1上的相邻存储器单元要保持在擦除状态，则在WLn上的目标存储器单元编程期间当验证该目标存储器单元时使用“标称”验证电平“V”。另一方面，如果WLn+1上的相邻存储器单元将被编程到另一状态(例如，A状态、B状态、或C状态)，则在目标存储器单元的验证期间V-Vs的验证电平可以被施加至位线。电压Vs是：应该对由于相邻存储器单元的稍后编程而造成的表观阈值电压偏移所诱导的期望交叉耦合进行补偿的值。因此，被施加至位线的电压可以随相邻存储器单元将被编程到的状态改变。
读取软位
在一个实施例中，通过在不同阈值电压下同时读取来读取软位。读取软位可用于提高ECC纠错能力。图21示出存储器单元的阈值电压分布，并且将用于协助讨论读取软位。图21示出了8个阈值电压分布。相邻阈值电压分布彼此重叠。为了确定每个存储器单元的编程状态，电压窗口可以被分成八个电压带，这可通过使用七个读取阈值Vr1、Vr2、…Vr7实行。如果期望更高的读取分辨率以为了提高ECC纠错能力，则可在电压带的边缘附近执行额外读取。在图21中示出的示例中，额外读取被执行在从第一位置(Vr1、Vr2、…Vr7)的位置+Δ和-Δ处。因此，在21个不同的阈值电压处的测量结果被收集。可以使用额外的读取阈值，以用于确定存储器单元的阈值电压是否接近电压带边缘。这个信息可以用于将可靠性估计指派给可由“软”ECC解码器使用的读取单元的位。使用软位的进一步的细节被描述在于2007年3月31日提交的题为“SoftBitDataTransmissionforErrorCorrectionControlinNon-volatileMemory”的公开U.S.专利申请2008/0244338中，为了所有目的而通过引用方式将其并入本文中。
在一个实施例中，前七个感测操作在读取阈值Vr1、Vr2、…Vr7下实行。这些前七个感测操作可以以每个感测操作在电压之一下进行读取而顺序执行。随后，7个额外的感测操作可以以每个单独感测操作在两个不同阈值电压下进行感测而执行。例如，一个感测操作在Vr1+Δ处和在Vr1-Δ处进行感测，随后另一个感测操作在Vr2+Δ处和在Vr2-Δ处进行感测，依此类推。本文中公开的各种技术可以用于同时感测两个不同的阈值电压。这减少了所使用的感测操作的数量。
图22是读取软位的过程的一个实施例的流程图。在步骤2202中，“n”个感测操作在“n”个参考电压下执行。例如，七个感测操作在位置(Vr1、Vr2、…Vr7)下执行。这些初始位置可以落入每个数据状态之间的阈值电压的重叠范围内。例如，V1落入状态0和状态1重叠的范围内。步骤2202确定每个非易失性存储元件的阈值电压大于还是小于“n”个参考电压中的每个。这是基于位线上的存储器单元的阈值电压的在先读取来确定施加至每个位线的适合电压的一个实现方式(参见图13D)。
在步骤2204中，额外感测操作针对“n”个感测操作的每个而被执行。额外感测操作中的每个包括：在从“第n”个参考电压的第一偏移电压处感测具有大于“第n”个参考电压的阈值电压的子集中的第一非易失性存储元件组的同时，在从“第n”个参考电压的第二偏移电压处感测具有小于“第n”个参考电压的阈值电压的子集中的第二非易失性存储元件组。例如，在Vr1+Δ处感测其阈值电压大于Vr1的存储器单元，而同时在Vr1-Δ处感测其阈值电压大于Vr1的存储器单元。这是对其它七个位置(Vr2、Vr3、…Vr7)重复的。注意到，这些感测操作的每个在步骤2204中同时感测两个不同的阈值电压。
在一个实施例中，在从“第n”个参考电压的第一偏移电压处进行感测包括：在具有第一组中的非易失性存储元件的NAND串两端施加第一电压差，并且感测第一组中的非易失性存储元件的第一条件，以确定第一组中的非易失性存储元件的阈值电压高于还是低于从“第n”个参考电压的第一偏移。此外，在从“第n”个参考电压的第二偏移电压处进行感测包括：在具有第二组中的非易失性存储元件的NAND串两端施加第二漏极至源极电压差，并且感测第二组中的非易失性存储元件的第二条件，以确定第二组中的非易失性存储元件的阈值电压高于还是低于从“第n”个参考电压的第二偏移。
在一个实施例中，在从“第n”个参考电压的第一偏移电压处进行感测包括：向第一组中的非易失性存储元件施加第一栅极至源极电压差，并且响应于该第一栅极至源极电压差而感测第一组中的非易失性存储元件的第一条件，以确定第一组中的非易失性存储元件的阈值电压高于还是低于从“第n”个参考电压的第一偏移。此外，在从“第n”个参考电压的第二偏移电压处进行感测包括：向第二组中的非易失性存储元件施加第二栅极至源极电压差，并且响应于该第二栅极至源极电压差而感测第二组中的非易失性存储元件的第二条件，以确定第二组中的非易失性存储元件的阈值电压高于还是低于从“第n”个参考电压的第二偏移。
在一个实施例中，在从“第n”个参考电压的第一偏移电压处进行感测包括：向第一组中的非易失性存储元件施加第一漏极至源极电压差，并且响应于该第一漏极至源极电压差而感测第一组中的非易失性存储元件的第一条件，以确定第一组中的非易失性存储元件的阈值电压高于还是低于从“第n”个参考电压的第一偏移。此外，在从“第n”个参考电压的第二偏移电压处进行感测包括：向第二组中的非易失性存储元件施加第二漏极至源极电压差，并且响应于该第二漏极至源极电压差而感测第二组中的非易失性存储元件的第二条件，以确定第二组中的非易失性存储元件的阈值电压高于还是低于从“第n”个参考电压的第二偏移。
执行二进制搜索
在一个实施例中，通过在一个时刻对一个以上的阈值电压进行感测来有效执行存储器单元的阈值电压的二进制搜索。图23A是执行二进制搜索的过程的一个实施例的流程图。搜索有效地确定沿被选字线的多个存储器单元的阈值电压。搜索发生在阈值电压的窗口“W”上，该窗口可以是任意间隔。图23B示出示例范围“W”，其将在讨论图23A时被参照。参照图21，W可以包括所有状态0-7。可替选地，W的范围可以从约Vr1至Vr3或一些其它小范围。
在步骤2302中，在窗口的中点处进行感测，该中点被称为“W/2”。此步骤可以涉及：当向所有被选位线施加相同条件时，向被选字线施加读取电压。
在步骤2304中，位线被偏压在两个不同电平之一处，以在W/4和3W/4处进行感测。如果存储器单元的阈值电压低于W/2，则在W/4处进行感测。如果存储器单元的阈值电压高于W/2，则在3W/4处进行感测。注意到，步骤2304向位线施加电压，该位线是基于存储器单元的阈值电压的在先读取而确定的。在一个实施例中，不同位线偏压条件导致不同的Vgs用于不同的存储器单元，以允许针对不同阈值电压进行测试。在一个实施例中，不同位线偏压条件导致不同的Vds用于不同的存储器单元，以允许针对不同阈值电压进行测试。在一个实施例中，不同位线偏压条件导致不同NAND串两端的不同电压，以允许针对不同阈值电压进行测试。
在步骤2306中，在W/4和3W/4处进行感测。在步骤2306中，这两个电平(W/4和3W/4)使用相同操作进行测试。例如，读取电压可以被施加至被选字线，而同时不同偏压条件被施加至两个位线组。也就是说，针对一组存储器单元，确定其阈值电压高于/低于W/4，并且针对第二组存储器单元，确定其阈值电压高于/低于3W/4。这些确定可以在同一时刻进行。例如，该确定可以在向被选字线施加读取电压之后通过感测位线的某一条件来进行。
在步骤2308中，位线被偏压在四个不同电平之一处，以在W/8、3W/8、5W/8、和7W/8处进行感测。如果存储器单元的阈值电压低于W/4，则在W/4处进行感测。如果存储器单元的阈值电压在W/4和W/2之间，则在3W/8处进行感测。如果存储器单元的阈值电压在W/2和3W/4之间，则在5W/8处进行感测。如果存储器单元的阈值电压高于3W/4，则在7W/8处进行感测。因此，对每个存储器单元的阈值电压执行二进制搜索。注意到步骤2308向基于存储器单元的阈值电压的在先读取而确定的位线施加电压。
在一个实施例中，不同位线偏压条件导致不同的Vgs用于不同的存储器单元，以允许针对不同阈值电压进行测试。在一个实施例中，不同位线偏压条件导致不同的Vds用于不同的存储器单元，以允许针对不同阈值电压进行测试。在一个实施例中，不同位线偏压条件导致不同NAND串两端的不同电压，以允许针对不同阈值电压进行测试。注意到，不需要在同一时间测试全部四个条件。而是，可以在一个时刻测试两个条件。例如，W/8和3W/8可以针对一个操作进行测试，而5W/8和7W/8可以针对另一个操作进行测试。
在步骤2310中，在W/8、3W/8、5W/8、和7W/8处进行感测。也就是说，针对一组存储器单元，确定其阈值电压高于/低于W/8，针对第二组存储器单元，确定其阈值电压高于/低于3W/8，针对第三组存储器单元，确定其阈值电压高于/低于5W/8，并且针对第四组存储器单元，确定其阈值电压高于/低于7W/8。这些确定可以在同一时刻进行。例如，该确定可以提供在向被选字线施加读取电压之后感测位线的某一条件来进行。该搜索可以类似方式继续，以确定阈值电压处于更细粒度水平。
示例感测电路
图24示出了感测电路的一个实施例，该电路可用于偏压位线和感测位线情况，以确定位线上的被选存储器单元的阈值电压。感测电路可执行“逆向感测”，其中被选存储器单元电流从源极线流至位线。感测电路能够将位线偏压到几个不同电压。除非另有指明，否则大量感测电路(例如平面上的64K感测电路)一般接收公共控制信号，并且访问一个或多个公共电源。关于电源，感测电路中的晶体管栅极电压可以由大组感测电路的边缘处的全局电路来提供。
针对每个位线、每隔一个位线或以其它方式提供感测电路的单独复制。然而，通过以不同方式操作与不同位线关联的感测电路，可建立不同位线偏压。因此，在同一时刻，不同的感测电路可针对不同的阈值电压来测试。作为另一示例，不同的感测电路可给被选字线的不同存储器单元提供不同的交叉耦合补偿量。一个或多个控制电路可将命令传达给每个感测电路来配置它们以及交换数据(例如读取和写入数据)。
感测电路可将三个不同的电压提供给位线。例如，感测电路在感测位线条件之前可将位线预充电至三个不同电压中的一个以读取或验证被选存储器单元。简要参照图9B，感测放大器可为未被选位线提供Vs、Vs-Δ和第三电压。例如，感测放大器可以分别将2.1V、1.5V和2.5V提供给位线。应意识到的是，可以对感测放大器进行修改，以将额外电压提供给位线。因此，通过适合修改，可将四个不同电压提供给位线，如在图18A中示出的那样。
在本文中的感测电路中的晶体管例如可以包括nMOSFETs(nMOSs)和pMOSFET(pMOSs)。简而言之，感测电路包括位线偏压晶体管，其有助于在位线2468上建立三个不同的电压。感测电路还包括连接到感测节点(SEN)的感测偏压晶体管。感测偏压晶体管提供了用于感测位线2468的两个不同路径。感测电路包括FLAG晶体管，其输入信号FLG并输出INV。感测电路包括LATCH晶体管，其输入信号LAT并输出INT。以下描述细节。
位线2468被连接到感测电路。位线2468与BLS晶体管2470和BLC(位线钳)晶体管2472通信，该BLC晶体管2472耦合到COM路径。BLS晶体管2472可以是高电压晶体管，其将可以包括低电压晶体管的感测电路与存储器阵列的高电压隔开。在感测期间，BLS晶体管2472是导电的。在一个实施例中，BLC晶体管2472可通过控制其栅极电压来钳位位线2468上的电压，并且在该晶体管的漏极上供应足够高的电压(例如Vdd)。
在一个实施例中，参考电压被施加至被读取的存储器单元的控制栅极。如果参考电压大于存储器单元的阈值电压，则该存储器单元将导通并且在其源极和漏极之间传导电流。如果参考电压不大于该存储器单元的阈值电压，则该存储器单元将不导通并且在其源极和漏极之间不传导电流。在许多实现方式中，导通/不导通可以为连续转变，以使得存储器单元响应于不同的控制栅极电压来传导不同的电流。如果存储器单元导通并传导电流，传导的电流将导致节点SEN上的电压变化，以有效地改变电容器2450两端的电压。如果节点SEN上的电压在预定的感测周期期间改变为预定的电平，则感测放大器报告该存储器单元响应于控制栅极电压而导通。
感测电路包含感测偏压晶体管2456、2458、2460和2462，其将位线2468连接到感测节点SEN。感测晶体管2456和2460通过晶体管2472和2470而被连接到位线。感测晶体管2458和2462连接至SEN。感测偏压晶体管2456和2458在晶体管2472和SEN之间提供了一个路径。感测偏压晶体管2460和2462在晶体管2472和SEN之间提供了第二路径。感测节点(SEN)连接到感测电容2450，该感测电容2450连接到CLK信号。信号INV、INT、XXP1和XXP2被施加至感测晶体管的栅极以控制感测。以下结合图26A和26B来论述进一步细节。
感测节点(SEN)经由晶体管2454而连接到COM路径(并且从而连接到BLC晶体管2472)，该晶体管2454具有施加至其栅极的信号XXO。感测节点(SEN)还连接到晶体管2448，该晶体管2448具有施加至其栅极的信号HHL。晶体管2448连接到Vsense(V感测)，该Vsense是SEN在感测之前刚刚被设置为的电压。例如，Vsense可以接地。感测节点SEN连接到节点BUS，该节点BUS输出指示存储器单元是否导通的值。具体地，SEN节点连接到晶体管2446的栅极。晶体管2446通过晶体管2145和2430连接到BUS(总线)。因此，信号STR可以被施加至晶体管2415并且信号NCO可以被施加至晶体管2430以将SEN与BUS连接/断开。
感测电路包括位线偏压晶体管2402、2404、2406、2408、2412和2412。简而言之，这些晶体管用于将位线偏压至三个不同电压中的一个。这些晶体管受控于信号INT、INV、FLA、FLB、FLC和FLG。分别从FLAG和LATCH的输出输入信号INT和INV。信号FLA、FLB和FLC对应于位线要被偏压至的三个电压中的那个。在一个实施例中，控制电路产生FLA、FLB和FLC。以下论述进一步细节。
如前所述，FLAG输入FLG并且输出INV。在一个实施例中，通过在BUS上建立信号并且使晶体管2430和2416导通以建立FLG，从而建立INV的初始值。注意到，控制晶体管2430受控于NCO，并且晶体管2416受控于FCO。信号STF和FRB被施加至晶体管2420和2422以从FLG产生INV。注意到，INV可以是相反的FLG。
如前所述，LATCH输入LAT并且输出INT。在一个实施例中，通过在BUS上建立信号并且使晶体管2430和2444导通以建立LAT，从而建立INT的初始值。注意到，晶体管2444受控于LCO。信号STL和PRS可以用于从LAT产生INT。
图25A、25B、和25C示出用于逆向感测实施例的图24的位线偏压晶体管的操作的细节。图25A、25B、和25C示出施加至位线偏压晶体管的栅极的电压以在感测存储器单元之前在位线上建立适当电压。图25A、25B、和25C中的每个示出用于将位线偏压至不同电平的操作。图25A示出用于将位线偏压至最高电压的操作。图25A示出将偏压电流供应给位线的晶体管2410和2412，该位线可以被充电至Vdd(例如，2.5V)。注意到，Vbias(V偏压)可以为较低的电压例如地。图25B示出用于将位线偏压至中电压的操作。图25B示出从位线吸收偏压电流的晶体管2404和2408，该位线可以被充电至中电压(例如，2.1V)。注意到，充电电流从位线流至电源(Vbias)。图25C示出用于将位线偏压至低电压的操作。图25C示出从位线吸收偏压电流的晶体管2404和2406，该位线可以被充电至低电压(例如，1.5V)。注意到，充电电流从位线流至电源(Vbias)。作为示例，高电压可以用于偏压未被选位线，中电压可以为Vs(见图9B)，并且低电压可以为Vs-Δ。许多其它可能性是存在的。注意到，晶体管2402、2404、2406、和2408为图11A和11B的电流沉1130的一个实施例。注意到，晶体管2410和2412为图11A和11B的电流源1230一个实施例。还注意到，图24中的晶体管2474、2472、和2470没有在感测偏压晶体管与位线之间描绘以简化图示。
以下表格提供FLG、INV、LAT、以及INT的示例值以用于图25A、25B和25C的操作。从图24的论述中回想：基于FLG和LAT由FLAG和LATCH生成信号INT和INV。因此，这些是在感测电路中内部产生的信号。在一个实施例中，这些信号的值0对应于0V而值1对应于Vdd或2.5V。
表格I
感测晶体管也具有分别施加至晶体管2410、2408和2406的栅极的信号FLA、FLB、和FLC。这些信号可以是许多感测电路共用的。这些信号的时序被示出在图27中的时序图中，其在以下论述。在一个实施例中，这些信号的值如下。当有效时信号FLA的值可以为0V。在一个实施例中，FLB的值为2.1V-晶体管2408的Vth。晶体管2408的Vth可以是大约1.1V。因此，FLB可以是2.1V-1.1V＝1.0V。在一个实施例中，FLC的值为1.5V-晶体管2406的Vth。晶体管2406的Vth可以是大约1.1V。因此，FLC为1.5V-1.1V＝0.4V。
对图25A的操作进行论述开始于晶体管2410和2412的高电压路径。注意到，图25A中的所有晶体管是p-沟道设备，并因此在低电压被施加至其栅极时导通。还注意到，从图24看出，信号FLG可以被施加至晶体管2412的栅极。从上表中看出，针对高电压操作，FLG＝0，INV＝Vdd，并且INT＝Vdd。当FLG＝0时，晶体管2412将导通。信号FLA可以被施加至晶体管2410的栅极。在一个实施例中，当有效时FLA的值为0。因此，信号FLA将导通晶体管2410。因此，位线通过晶体管2410和2412而连接到Vdd。
为了防止中电压和低电压路径导通，Vdd可以被施加至晶体管2402和2404。回想到，INT可以被施加至晶体管2402的栅极而INV可以被施加至晶体管2404的栅极。因为INT和INV都是Vdd，所以Vdd可被施加至晶体管2402和2404的栅极。因此，晶体管2402和2404将不会导通。
现在将讨论关于图25B的操作。从表格中看出，针对中电压的情况，FLG＝Vdd，INV＝0，并且INT＝Vdd。由于FLG的值可以是Vdd，所以晶体管2412将关断。因此，在高电压路径上防止了导通。
对于图25B，中电压路径的操作如下。注意到，位线可以被初始充电至约2.5V。在一个实施例中，位线通过使用高电压路径而初始充电至2.5V。感测偏压晶体管2404和2408随后可以用于降低位线上的电压。晶体管2404将为导通，这是因为INV致使晶体管2404的栅极为0V。可以为约1V的FLB被施加至晶体管2408。因此，晶体管2408将导通，只要位线电压高于2.1V(回想晶体管2408的Vth为约1.1V)即可。因此，晶体管2408和2404降低位线电压直到其达到约2.1V为止。
对于图25B，低电压路径的操作如下。作为INT为高的结果，晶体管2402具有施加至其栅极的Vdd。因此，晶体管2402将不导通，这防止低电压路径控制位线电压。
现在讨论关于图25C的操作。从该表中看出，针对低电压的情况，FLG＝Vdd时，INV＝0，并且INT＝0。由于FLG的值可以为Vdd，所以晶体管2412将被关断。因此，沿高压路径而防止了导通。
对于图25C，低电压路径的操作如下。正如前面提到，位线可以被初始充电至约2.5V。对于图25C中的操作，晶体管2402将为导通，这是因为INT致使晶体管2404的栅极为0V。可以为约0.4V的信号FLC被施加至晶体管2406的栅极。因此，晶体管2406将导通，只要位线电压高于1.5V(回想晶体管2406的Vth为约1.1V)即可。因此，晶体管2402和2406降低位线电压直到其达到约1.5V为止。
对于图25C，中电压路径的操作如下。作为信号FLB的结果，晶体管2408具有施加至其栅极的1.0V。因此，如果位线高于2.1V，则晶体管2408可传导电流。然而，在位线落于2.1V之下后，晶体管2408关断。因此，晶体管2408可以在对位线进行放电方面提供某些协助，但不会影响晶体管2406控制位线电压的能力。还注意到，晶体管2404可以导通，这是因为被施加至其栅极的INV为0V。
图26A和26B示出在感测期间施加至图24的感测偏压晶体管的电压。图26A示出用于低电压情况的操作。例如，在位线偏压晶体管已用于在位线上建立1.5V之后，感测偏压晶体管用于感测位线的某一条件。图26B示出用于中电压情况的操作。例如，在位线偏压晶体管已用于在位线上建立2.1V之后，感测偏压晶体管用于感测位线的某一条件。图26A和26B的电路是图11B的电流感测1132的一个实现方式。
简要地参照图24，信号INV被施加至晶体管2456并且信号INT被施加至晶体管2460。信号XXP1被施加至晶体管2458并且信号XXP2被施加至晶体管2462。信号XXP1和XXP2可以是许多感测电路共用的信号。在一个实施例中，XXP1为约FLB+200mV或为约1.2V。在一个实施例中，XXP2为约FLC+200mV或约0.6V。这些信号的示例时序被示出在图27的时序图中，将在以下论述。INV和INT的值被示出在上面的表格I中。
图26A的电路的操作如下。对于这个情况，由位线偏压晶体管将位线偏压至约1.5V。到晶体管的栅极的电压基于INV、INT、XXP1和XXP2的值。通常，晶体管2460和2462将导通以将位线连接至SEN。晶体管2458应该关断，因为其栅极仅为低于位线电压约0.3V。因此，其栅极不足够低来使晶体管2458导通。注意到，在晶体管2454的栅极处的XX0为低，以使得COM路径没有连接到SEN。
图26B的电路的操作如下。对于这个情况，由位线偏压晶体管将位线偏压至约2.1V。到晶体管的栅极的电压基于INV、INT、XXP1和XXP2的值。电压类似于图26A的情况，除了现在Vdd被施加至晶体管2460的栅极以外。通常，晶体管2456和2458将导通以将位线连接至SEN。晶体管2460应该关断，因为其栅极在Vdd处。注意到，在晶体管2454的栅极处的XX0为低，以使得COM路径没有连接到SEN。
注意到，对于高电压情况，可以不期望进行感测。例如，未被选位线可以被充电至高电压。如前面提到，对于高电压情况，INV和INT可以为高(例如Vdd)。由于INV处于晶体管2456的栅极处并且INT处于晶体管2460的栅极处，所以两个感测偏压路径将被关断。因此，SEN不受位线影响。
图27示出与图24中的感测电路的信号关联的时序图。时间点t0-t14被示出。时间线没有成比例。在t0之前，SEN可以具有高的值，该值是在先感测操作的结果。SEN节点刚在感测操作之前被复位(在t6处)。因此，SEN的初始值并不关键。最初，BLC和BLY可以为低，以使得位线没有连接到感测电路。最初，FLA、FLB和FLC可以为高，以使得高电压路径、中电压路径、和低电压路径(见图25A-25C)关断。在时刻t0处，电压Vsource被施加至源极线。
位线预充电阶段
在时刻t1处，信号BLC和BLY被升高为高，其分别导通晶体管2472和2474。因此，位线2466连接到位线偏压晶体管，以及在感测电路中的其它元件。又在时刻t1处，信号FLA、FLB和FLC变低。这允许取决FLG、INV、和INT的值而使高电压路径、中电压路径和低电压路径能够导通/关断。最初，FLG的值可以为低，这使晶体管2412导通。因此，高电压路径可以在这个时刻被导通。然而，在这个时刻，INV和INT可以为高，以使得中电压路径和低电压路径将被关断。这允许位线通过高电压路径而预充电至Vdd(例如，2.5V)。
接下来，FLG、LAT、INT和INV的初始值被建立。表格I示出了可以用来助于在位线上建立高电压、中电压和低电压的示例值。在时刻t2处，信号FCO短暂变成高电平，直到时刻t3为止。信号NCO在这个时间也可以变成高电平。这允许来自BUS的信号设置FLG。在时刻t4处，信号LCO短暂变成高电平，直到时刻t5为止。信号NCO在这个时间也可以为高。这允许来自BUS的信号设置LAT。正如前面论述，INV和INT分别基于FLG和LAT而由FLAG和LATCH生成。
FLG、INV、和INT的值被施加至位线偏压晶体管的栅极，如图24中示出的那样。位线偏压晶体管的操作已结合图25A-25C进行了描述。使位线电压稳定化直到t6为止。
感测阶段
信号HLL从时间t6变成高电平直到时间t7为止。这短暂导通HLL晶体管2448以在感测操作的开始处建立SEN处的初始电压。在一个实施例中，SEN被拉至地。
在t8时刻处，信号XXP1和XXP2开始变低。到时间t9，信号XXP1和XXP2为低。回想到，信号XXP1和XXP2被分别输入至感测偏压晶体管2458和2462。到此时，将建立INV和INT以用于期望位线电压条件。因此，感测偏压晶体管的操作与图26A和26B结合来描述。
在时间t9处，感测节点(SEN)基于位线条件而开始起作用。正如前面论述，位线将对电流进行传导，该电流的幅度至少部分取决于被选存储器单元的阈值电压。传导电流(如果有的话)以图9B和图11B中所示的方向行进。因此，传导电流可以对在感测节点SEN处的电容器2450充电。结果，由于位线中的传导电流，在电容器2450被充电时，电压SEN可以增加。
SEN节点被示出为以三个不同的速率上升。增加的速率可以部分取决于位线与SEN之间的电压之差。因此，通常，增加的速率对于中电压位线情况可以比对于低电压位线情况更快。增加的速率也可以部分取决于存储器单元传导电流的幅度。标记为A和B的线路对应于存储器单元传导电流为高的情况。线路A对应于中电压位线的情况。线路B对应于低电压位线的情况。因此，线路A比线路B以更高速率上升。标记为C的线路对应于存储器单元传导电流为低的情况。只有一个线路(C)被描述用于低传导电流情况；然而，取决于位线电压，在增加的速率上可以存在一些差异。
在时刻t10处，信号XXP1和XXP2开始再次变高，以使电容器2450停止进一步充电。到时间t11，信号XXP1和XXP2再次为高。在时刻t11处，CLK和FCO变高。注意在CLK变高时，在SEN处的电压受CLK影响(参照图24)。SEN电压可能不足高至触发锁存器集合，因而CLK步进将提升SEN电压水平以用于锁存。
锁存阶段
选通信号STR在时间t12和t13之间被带为高。由于FCO为接通，所以来自SEN的电压通过STR和FCO而逆向传送至FLG。FLG的值可以被存储在FLAG锁存器中。在时间t11处，FCO被带回低。注意到，LCO也可以被带为高，以将信号从SEN传送至LAT。该值随后存储在LATCH中。
读出阶段
最后，在t14处的读出阶段中，传送栅极2430处的控制信号NCO使信号SEN被读出至读出BUS。通过A状态或B状态的单元将被锁存到FLAG中。当数据通过NCO而被移出至逻辑处理器时，该数据可以被分类。该数据可以基于在感测放大器的外部的数据锁存器中存储的程序数据来选择。例如，如果数据是A状态的程序数据，则FLG锁存数据为高指示单元阈值电压通过状态A。如果数据是B状态的程序数据，则FLG锁存数据为高指示单元通过状态B。
一个实施例是用于操作包括非易失性存储元件的多个NAND串的非易失性存储的方法。该方法包括：在包括第一非易失性存储元件的多个NAND串的第一NAND串的两端引起第一电压差；以及在包括第二非易失性存储元件的多个NAND串的第二个NAND串的两端引起第二电压差。第二电压差不同于第一电压差。与引起该第一电压相同的时刻引起该第二电压差。读取电压被施加至与第一非易失性存储元件和与第二非易失性存储元件关联的字线，同时引起第一电压差和第二电压差。响应于第一电压差和读取电压而感测第一非易失性存储元件的第一条件，以确定第一非易失性存储元件的阈值电压高于还是低于第一参考电压。响应于第二电压差和读取电压而感测第二非易失性存储元件的第二条件，以确定第二非易失性存储元件的阈值电压高于还是低于第二参考电压。在一个实施例中，第一参考电压与第二参考电压不同。在一个实施例中，第一参考电压于第二参考电压相同。
使用一些轻微的修改，图24中的感测电路可用于正向检测。图28A示出了可用于代替图24中的位线偏压晶体管的电路的一个实施例。图28A的电路不同之处在于p沟道晶体管2406和2408被n沟道晶体管2806和2808取代。此外，相对于将Vbias施加至晶体管2402和2404，Vdd(例如，2.5V)被施加至所有晶体管2402、2404和2412。操作与关于图25A-25C描述的逆向感测实施例类似。然而，提供低位线电压和中位线电压的路径被转换。对于使用逆向感测实施例，FLG被施加至晶体管2412的栅极，FLA被施加至晶体管2410的栅极，FLB被施加至晶体管2808的栅极，并且FLA被施加至晶体管2806的栅极。然而，信号FLA，FLB和FLC与逆向感测实施例中的不同。
图29示出了用于正向感测的信号(包括信号FLA、FLB和FLC)的一个实施例的时序图。在一个实施例中，用于FLA、FLB和FLC的值如下。当有效时信号FLA的值可以为0V。在一个实施例中，FLB的值为1.5V+晶体管2808的Vtn。晶体管2408的Vtn可以是约0.6V。因此，FLB可以是1.5V+0.6V＝2.1V。在一个实施例中，FLC的值为2.1V+晶体管2806的Vtn。晶体管2406的Vtn可以是约0.6V。因此，FLC可以是2.1V+0.6V＝2.7V。
表格II
再次参照图28A，来自表II的信号可以用于正向感测实施例中。这些信号与表I中的那些相似，但是中电压和低电压情况被转换。因此，为了将位线偏压至最高电压，FLG可以是0V，而INT和INV可以都为Vdd。当信号FLA是0V时，由于晶体管2410和2412为导通，所以位线可以被充电至Vdd(例如，2.5V)。由于INT和INV都是Vdd，所以沿其它路径的传导被阻止。
从表II中看出，对于低电压情况，FLG＝Vdd，INV＝0，并且INT＝Vdd。由于FLG是Vdd，所以晶体管2412将被关断。因此，阻止了高电压路径上的传导。因为INV引起晶体管2404的栅极上0V，所以晶体管2404将导通。可为约2.1V的FLB被施加至晶体管2808。因此，晶体管2808将进行导通直到位线电压达到1.5V为止。因此，晶体管2808和2404增加位线电压直到其达到约1.5V为止。由于对于低电压情况INT＝VDD，所以晶体管2402将关断。
从表II中看出，对于中电压情况，FLG＝Vdd，INV＝0，并且INT＝0。由于FLG的值可以为Vdd，所以晶体管2412将被关断。因为INT引起0V的晶体管2402的栅极，所以晶体管2402接通。可以为约2.7V的信号FLC被施加至晶体管2806的栅极。因此，晶体管2806将导通直到位线电压达到2.1V为止。因此，晶体管2402和2806增加位线电压直到其达到约2.1V为止。注意到，晶体管2404可导通，这是因为施加至其栅极的INV为0V。作为信号FLB的结果，晶体管2408将具有施加至其栅极的2.1V。因此，晶体管2808可传导电流直到位线达到1.5V为止。然而，在位线达到1.5V之后，晶体管2808关断。因此，晶体管2808可以在对位线充电方面提供某些协助，而不影响晶体管2806控制位线电压的能力。
图28B示出用于正向感测的感测晶体管的电路的一个实施例。通过用于正向感测的晶体管2454来执行感测。对于正向感测，电流以箭头示出的方向从感测节点(SEN)流至位线。因此，图24的感测偏压晶体管2456、2458、2460和2462对于正向感测而言是不需要的。
图29示出用于正向感测的一个实施例的信号的时序图。信号参考图24中的那些、通过使用图28A的电路替代位线偏压晶体管而进行了修改。在t0之前，SEN可以具有高的值，该值可以为将SEN节点复位为该值的结果。最初，BLC和BLY可以为低，以使得位线没有连接到感测电路。最初，FLA可以为高，而FLB和FLC可以为低，以使得高电压路径、中电压路径、和低电压路径(见图28A)关闭。在时刻t0处，电压Vsource被施加至源极线。在一个实施例中，Vsource等于Vdd。
位线预充电阶段
在时刻t1处，信号BLC和BLY被升高为高，其分别导通晶体管2472和2474。因此，位线2466连接到位线偏压晶体管，以及在感测电路中的其它元件。又在时刻t1处，信号FLA开始转变为低(例如0V)，而FLB和FLC开始转变为高(例如分别为2.1V和2.7V)。这允许取决FLG、INV和INT的值而使高电压路径、中电压路径和低电压路径导通/关断。
接下来，FLG、LAT、INT和INV的初始值被建立。表格II示出了针对正向感测而可以用来助于在位线上建立高电压、中电压和低电压的示例值。在时刻t2处，信号FCO短暂变高直到时刻t3为止。这允许来自BUS的信号设置FLG。FLG、INV和INT的值被施加至位线偏压晶体管的栅极，如图28A中示出的那样。位线偏压晶体管的操作已结合图28A进行了描述。
第一感测阶段
信号HLL从时刻t4变高直到时间t5为止。这短暂导通HLL晶体管2448以在感测操作的开始处建立SEN处的初始电压。在一个实施例中，Vsense是高电压以将SEN升高为高电压。
在t5时刻信号XX0开始变高，并在t6时刻返回至低。在一个实施例中，XX0升高至FLB+200mV。当XX0为高时，感测节点(SEN)连接到位线。在t5时刻处，感测节点(SEN)基于位线条件而开始起作用。正如前面论述，位线将对电流进行传导，该电流的幅度至少部分取决于被选存储器单元的阈值电压。传导电流(如果有的话)以图9C和图12B中所示的正向方向行进。因此，传导电流可以对在感测节点SEN处的电容器2450放电(参见图28B)。结果，由于位线中的传导电流，当电容器2450放电时，电压SEN可以减小。
SEN节点被示出为以三个不同的速率下降。减小的速率可以部分取决于位线与SEN之间的电压之差。因此，通常，减小的速率对于中电压位线情况可以比对于低电压位线情况更快。减小的速率也可以部分取决于存储器单元传导电流的幅度。标记为A和B的线路对应于存储器单元传导电流为高的情况。线路A对应于低电压位线的情况。线路B对应于中电压位线的情况。因此，线路A比线路B以更快的速率下降。标记为C的线路对应于存储器单元传导电流为低的情况。只有一个线路(C)被描述用于低传导电流情况；然而，取决于位线电压，在减小的速率上可以存在一些差异。
锁存阶段
到时刻t6，信号XX0再次降至低，以使电容器2450停止进一步放电。在时间t7处，CLK和FCO变高。CLK信号与SEN节点耦合，以使得特定电平的SEN电压将导通晶体管2446，以将非导通存储器单元与导通存储器单元区分开。
选通信号STR在时间t8和t9之间被带为高。由于FCO为接通，所以来自SEN的电压通过STR和FCO而逆向传送至FLG。FLG的值可以存储在FLAG锁存器中。在时间t9处，FCO和CLK被带回低。
第二感测阶段
信号HLL从时间t9再次变高直到时间t10为止。这短暂导通HLL晶体管2448以在感测操作的开始处重新建立SEN处的初始电压。在一个实施例中，Vsense为高电压以将SEN升高至高电压。
在时刻t10信号XX0开始变高，并在时刻t11返回至低。在一个实施例中，XX0升高至FLC+200mV。在时刻t10处，感测节点(SEN)基于位线条件而开始起作用。到时刻t11，信号XX0再次降至低以停止电容器2450进一步放电。
锁存阶段
在时刻t12处，CLK和LCO变高。选通信号STR在时刻t12和t13之间被带为高。由于LCO为接通，所以来自SEN的电压通过STR和LCO而逆向传送至LATCH。LAT的值可以存储在LATCH锁存器中。在时刻t13处，LCO和CLK被带回低。
读出阶段
类似于图27的时序图，可以存在其中NCO被带至高的读出阶段。在传送栅极2430处控制信号NCO允许信号SEN被读出至读出BUS。
一个实施例是用于操作非易失性存储设备的方法，该方法包括以下。在与被编程为至少四个状态的非易失性存储元件的多个NAND串电连接的公共源极线上建立第一电压。在与多个NAND串的第一NAND串关联的第一位线上建立比第一电压低的第二电压，第一NAND串包括第一非易失性存储元件。在与多个NAND串的第二NAND串关联的第二位线上建立比第一电压低的第三电压。第二电压与第一电压不同。第二NAND串包括第二非易失性存储元件。在与多个NAND串关联的字线上建立第四电压。在第一位线和第二位线上建立第二电压和第三电压的同时建立第四电压。响应于在字线上建立第四电压而感测第一非易失性存储元件的第一条件，以确定第一非易失性存储元件的阈值电压高于还是低于第一参考电压。响应于在字线上建立第四电压而感测第二非易失性存储元件的第二条件，以确定第二非易失性存储元件的阈值电压高于还是低于第二参考电压。在一个实施例中，第一参考电压与第二参考电压不同。在一个实施例中，第一参考电压与第二参考电压相同。
一个实施例是用于操作包括非易失性存储元件的多个NAND串的非易失性存储设备的方法。该方法包括以下。确定与多个NAND串的第一NAND串关联的第一非易失性存储元件的阈值电压高于还是低于电压范围内的第一参考电压。确定与多个NAND串的第二NAND串关联的第二非易失性存储元件的阈值电压高于还是低于第一参考电压。基于第一非易失性存储元件的阈值电压来确定在第一NAND串两端施加的第一电压差。基于第二非易失性存储元件的阈值电压来确定在第二NAND串两端施加的第二电压差。第一电压差与第二电压差不同。在第一NAND串两端引起第一电压差而同时在第二NAND串两端引起第二电压差。在引起第一电压差和第二电压差的同时，读取电压被施加至与第一非易失性存储元件和第二非易失性存储元件关联的字线。响应于第一电压差和读取电压而感测第一非易失性存储元件的第一条件，以确定第一非易失性存储元件的阈值电压高于还是低于电压范围内的第二参考电压。响应于第二电压差和读取电压而感测第二非易失性存储元件的第二条件，以确定第二非易失性存储元件的阈值电压高于还是低于电压范围内的第三参考电压，第三参考电压与第二参考电压不同。
一个实施例是用于操作非易失性存储设备的方法，该非易失性存储装置包括被编程为“n+1”的数据状态的非易失性存储元件的多个NAND串。每个数据状态对应于阈值电压范围；相邻数据状态具有重叠的阈值电压范围。非易失性存储元件各自具有栅极和源极。该方法包括：在落入每个数据状态之间的重叠的阈值电压范围内的“n”个参考电压处执行“n”个感测操作，以确定非易失性存储元件子集中的每个非易失性存储元件的阈值电压大于还是小于“n”个参考电压中的每个。对“n”个感测操作中的每个执行额外感测操作。额外感测操作中的每个包括：在从“第n个”参考电压的第一偏移电压处感测具有大于“第n个”参考电压的阈值电压的子集中的第一非易失性存储元件组，而同时在从“第n个”参考电压的第二偏移电压处感测具有小于“第n个”参考电压的阈值电压的子集中的第二非易失性存储元件组。第一与第二偏移不同。在从“第n个”参考电压的第一偏移电压处执行感测，包括：向第一组中的非易失性存储元件施加第一栅极至源极电压差，并且响应于该第一栅极至源极电压差而感测该第一组中的非易失性存储元件的第一条件，以确定第一组中的非易失性存储元件的阈值电压高于还是低于从“第n个”参考电压的第一偏移。在从“第n个”参考电压的第二偏移电压处执行感测，包括：向第二组中的非易失性存储元件施加第二栅极至源极电压差，并且响应于该第二栅极至源极电压差而感测该第二组中的非易失性存储元件的第二条件，以确定第二组中的非易失性存储元件的阈值电压高于还是低于从“第n个”参考电压的第二偏移。
一个实施例包括其包括非易失性存储元件的多个NAND串的非易失性存储设备。NAND串包括：具有第一非易失性存储元件的第一NAND串和具有第二非易失性存储元件的第二NAND串。非易失性存储设备包括：与多个NAND串关联的多个字线和与非易失性存储元件通信的一个或多个管理电路。该一个或多个管理电路引起第一NAND串两端的第一电压差。该一个或多个管理电路引起第二NAND串两端的第二电压差。第二电压差与第一电压差不同。在引起第一电压差的同一时刻引起第二电压差。在引起第一电压差和第二电压差的同时，该一个或多个管理电路向第一字线施加读取电压。响应于第一电压差和读取电压，该一个或多个管理电路感测第一非易失性存储元件的第一条件，以确定第一非易失性存储元件的阈值电压高于还是低于第一参考电压。响应于第二电压差和读取电压，该一个或多个管理电路感测第二非易失性存储元件的第二条件，以确定第二非易失性存储元件的阈值电压高于还是低于第二参考电压。在一个实施例中，第一参考电压与第二参考电压不同。在一个实施例中，第一参考电压与第二参考电压相同。
一个实施例是包括非易失性存储元件的多个NAND串的非易失性存储设备。NAND串包括：具有第一非易失性存储元件的第一NAND串和具有第二非易失性存储元件的第二NAND串。非易失性存储设备还包括多个位线，第一位线与第一NAND串关联，第二位线与第二NAND串关联。非易失性存储设备还包括：与多个NAND串关联的多个字线、和电连接到多个NAND串的公共源极线。非易失性存储设备还包括与非易失性存储元件通信的一个或多个管理电路。该一个或多个管理电路在公共源极线上建立第一电压，该一个或多个管理电路在第一位线上建立第二电压，该一个或多个管理电路在第二位线上建立第三电压。第二电压与第三电压不同。第二电压小于第一电压。第三电压小于第一电压。该一个或多个管理电路在被选字线上建立第四电压。在第一位线和第二位线上建立第二电压和第三电压的同时建立第四电压。响应于在被选字线上建立第四电压，该一个或多个管理电路感测第一非易失性存储元件的第一条件，以确定第一非易失性存储元件的阈值电压高于还是低于第一参考电压。响应于在被选字线上建立第四电压，该一个或多个管理电路感测第二非易失性存储元件的第二条件，以确定第二非易失性存储元件的阈值电压高于还是低于第二参考电压。在一个实施例中，第一参考电压与第二参考电压不同。在一个实施例中，第一参考电压与第二参考电压相同。
一个实施例是包括非易失性存储元件的多个NAND串的非易失性存储设备。NAND串包括：具有第一非易失性存储元件的第一NAND串和具有第二非易失性存储元件的第二NAND串。非易失性存储设备还包括与多个NAND串关联的多个字线。非易失性的存储设备还包括：与非易失性存储元件通信的一个或多个管理电路。该一个或多个管理电路确定第一非易失性存储元件的阈值电压高于还是低于电压范围内的第一参考电压。该一个或多个管理电路确定第二非易失性存储元件的阈值电压高于还是低于第一参考电压。基于第一非易失性存储元件的阈值电压，该一个或多个管理电路确定在第一NAND串两端施加的第一电压差。基于第二非易失性存储元件的阈值电压，该一个或多个管理电路确定在第二NAND串两端施加的第二电压差，第一电压差与第二电压差不同，该一个或多个管理电路引起第一NAND串两端的第一电压差，而同时引起第二NAND串两端的第二电压差。在引起第一电压差和第二电压差的同时，该一个或多个管理电路将读取电压施加至与第一非易失性存储元件和与第二非易失性存储元件关联的被选字线。响应于第一电压差和读取电压，该一个或多个管理电路感测第一非易失性存储元件的第一条件，以确定第一非易失性存储元件的阈值电压高于还是低于电压范围内的第二参考电压，响应于第二电压差和读取电压，该一个或多个管理电路感测第二非易失性存储元件的第二条件，以确定第二非易失性存储元件的阈值电压高于还是低于电压范围内的第三参考电压的，第三参考电压与第二参考电压不同。
一个实施例包括其包括非易失性存储元件的多个NAND串的非易失性存储设备。NAND串包括：具有第一非易失性存储元件的第一NAND串和具有第二非易失性存储元件的第二NAND串，非易失性存储元件各自具有栅极和源极。非易失性存储设备包括：与多个NAND串关联的多个字线、和与非易失性存储元件通信的一个或多个管理电路。该一个或多个管理电路将非易失性存储元件编程为“n+1”个数据状态，每个数据状态对应于阈值电压范围，相邻数据状态具有重叠的阈值电压范围。该一个或多个管理电路在落入每个数据状态之间的重叠的阈值电压范围内的“n”个参考电压处执行“n”个感测操作，以确定非易失性存储元件子集中的每个非易失性存储元件的阈值电压大于还是小于“n”个参考电压中的每个。该一个或多个管理电路对“n”个感测操作中的每个执行额外感测操作。额外感测操作中的每个包括：在从“第n个”参考电压的第一偏移电压处感测具有大于“第n个”参考电压的阈值电压的子集中的第一非易失性存储元件组，而同时在从“第n个”参考电压的第二偏移电压处感测具有小于“第n个”参考电压的阈值电压的子集中的第二非易失性存储元件组。第一偏移与第二偏移不同。该一个或多个管理电路在从“第n个”参考电压的第一偏移电压处进行感测，包括：向第一组中的非易失性存储元件施加第一栅极至源极电压差，并且响应于该第一栅极至源极电压差而感测该第一组中的非易失性存储元件的第一条件，以确定第一组中的非易失性存储元件的阈值电压高于还是低于从“第n个”参考电压的第一偏移。该一个或多个管理电路在从“第n个”参考电压的第二偏移电压处进行感测，包括：向第二组中的非易失性存储元件施加第二栅极至源极电压差，并且响应于该第二栅极至源极电压差而感测该第二组中的非易失性存储元件的第二条件，以确定第二组中的非易失性存储元件的阈值电压高于还是低于从“第n个”参考电压的第二偏移。
上文中提供了对本发明的具体描述以用于进行阐述和说明。但并意图穷举或者将本发明限于所公开的精确形式。根据以上教导，可实现很多修改和变型。选取上述实施例以最佳地解释本发明的原理及其实际应用，从而使得本领域技术人员能够以不同的实施例并利用适于特定预期用途的不同变型来最佳地利用本发明。本发明的范围旨在由所附权利要求来定义。

Claims (16)

1.一种用于操作包括非易失性存储元件的多个NAND串的非易失性存储设备的方法，所述方法包括：
在所述多个NAND串的第一NAND串两端引起第一电压差，所述第一NAND串包括第一非易失性存储元件(902)；
在所述多个NAND串的第二NAND串两端引起第二电压差，所述第二NAND串包括第二非易失性存储元件，所述第二电压差与所述第一电压差不同，在与引起所述第一电压差的同一时刻引起所述第二电压差(904)；
在引起所述第一电压差和所述第二电压差的同时，将读取电压施加至与所述第一非易失性存储元件和所述第二非易失性存储元件关联的字线(908)；
响应于所述第一电压差和所述读取电压而感测所述第一非易失性存储元件的第一条件，以确定所述第一非易失性存储元件的阈值电压高于还是低于第一参考电压(912)；以及
响应于所述第二电压差和所述读取电压而感测所述第二非易失性存储元件的第二条件，以确定所述第二非易失性存储元件的阈值电压高于还是低于第二参考电压(914)。
2.根据权利要求1所述的方法，其中所述第一参考电压与所述第二参考电压不同。
3.根据权利要求1或2所述的方法，其中在所述第一NAND串两端引起所述第一电压差和在所述第二NAND串两端引起所述第二电压差包括：
为所述第一非易失性存储元件引起第一栅极至源极电压；
为所述第二非易失性存储元件引起第二栅极至源极电压，所述第二栅极至源极电压不等于所述第一栅极至源极电压。
4.根据权利要求1或2所述的方法，其中引起所述第一电压差和引起所述第二电压差包括：
在电连接到所述多个NAND串的公共源极线上建立第一电压；
在与所述第一NAND串关联的第一位线上建立第二电压，所述第二电压小于所述第一电压；以及
在与所述第二NAND串关联的第二位线上建立第三电压，所述第三电压小于所述第一电压，所述第三电压与所述第二电压不同，所述读取电压大于所述第二电压，所述读取电压大于所述第三电压。
5.根据权利要求1或2所述的方法，其中所述第一电压差基于所述第一非易失性存储元件被编程到的第一状态，并且所述第二电压差基于所述第二非易失性存储元件被编程到的第二状态。
6.根据权利要求1或2所述的方法，其中所述第一电压差基于比第三参考电压大的所述第一非易失性存储元件的阈值电压，所述第二电压差基于比所述第三参考电压小的所述第二非易失性存储元件的阈值电压。
7.根据权利要求1或2所述的方法，其中在所述第一NAND串两端引起所述第一电压差和在所述第二NAND串两端引起所述第二电压差包括：
为所述第一非易失性存储元件引起第一漏极至源极电压；
为所述第二非易失性存储元件引起第二漏极至源极电压，所述第二漏极至源极电压不等于所述第一漏极至源极电压。
8.根据权利要求1或2所述的方法，其中引起所述第一电压差和引起所述第二电压差包括：
在电连接到所述多个NAND串的公共源极线上建立第一电压；
在与所述第一NAND串关联的第一位线上建立第二电压，所述第二电压大于所述第一电压；以及
在与所述第二NAND串关联的第二位线上建立第三电压，所述第三电压大于所述第一电压，所述第三电压与所述第二电压不同。
9.一种非易失性存储设备，包括：
非易失性存储元件的多个NAND串(400)，所述NAND串包括具有第一非易失性存储元件的第一NAND串和具有第二非易失性存储元件的第二NAND串；
与所述多个NAND串关联的多个字线(WL1、WL2、…)；以及
与所述非易失性存储元件通信的一个或多个管理电路(244、220、242、240)，所述一个或多个管理电路在所述第一NAND串两端引起第一电压差，所述一个或多个管理电路在所述第二NAND串两端引起第二电压差，所述第二电压差与所述第一电压差不同，在与引起所述第一电压差的同一时刻引起所述第二电压差，在引起所述第一电压差和所述第二电压差的同时，所述一个或多个管理电路向所述多个字线中的第一字线施加读取电压，响应于所述第一电压差和所述读取电压，所述一个或多个管理电路感测所述第一非易失性存储元件的第一条件，以确定所述第一非易失性存储元件的阈值电压高于还是低于第一参考电压，响应于所述第二电压差和所述读取电压，所述一个或多个管理电路感测所述第二非易失性存储元件的第二条件，以确定所述第二非易失性存储元件的阈值电压高于还是低于第二参考电压。
10.根据权利要求9所述的非易失性存储设备，其中所述第一参考电压与所述第二参考电压不同。
11.根据权利要求9或10所述的非易失性存储设备，其中为了在所述第一NAND串两端引起所述第一电压差和在所述第二NAND串两端引起所述第二电压差，所述一个或多个管理电路为所述第一非易失性存储元件引起第一栅极至源极电压，并且为所述第二非易失性存储元件引起第二栅极至源极电压，所述第二栅极至源极电压不等于所述第一栅极至源极电压。
12.根据权利要求9或10所述的非易失性存储设备，其中为了引起所述第一电压差和引起所述第二电压差，所述一个或多个管理电路在电连接到所述多个NAND串的公共源极线上建立第一电压，所述一个或多个管理电路在与所述第一NAND串关联的第一位线上建立第二电压，所述第二电压小于所述第一电压，所述一个或多个管理电路在与所述第二NAND串关联的第二位线上建立第三电压，所述第三电压小于所述第一电压，所述第三电压与所述第二电压不同，所述读取电压大于所述第二电压，所述读取电压大于所述第三电压。
13.根据权利要求9或10所述的非易失性存储设备，其中所述第一电压差基于所述第一非易失性存储元件被编程到的第一状态，并且所述第二电压差基于所述第二非易失性存储元件被编程到的第二状态。
14.根据权利要求9或10所述的非易失性存储设备，其中所述第一电压差基于比第三参考电压大的所述第一非易失性存储元件的阈值电压，并且所述第二电压差基于比所述第三参考电压小的所述第二非易失性存储元件的阈值电压。
15.根据权利要求9或10所述的非易失性存储设备，其中为了在所述第一NAND串两端引起所述第一电压差，所述一个或多个管理电路为所述第一非易失性存储元件引起第一漏极至源极电压，为了在所述第二NAND串两端引起所述第二电压差，所述一个或多个管理电路为所述第二非易失性存储元件引起第二漏极至源极电压，所述第二漏极至源极电压不等于所述第一漏极至源极电压。
16.一种包括非易失性存储元件的多个NAND串的非易失性存储设备，所述设备包括：
用于在所述多个NAND串的第一NAND串两端引起第一电压差的装置，所述第一NAND串包括第一非易失性存储元件；
用于在所述多个NAND串的第二NAND串两端引起第二电压差的装置，所述第二NAND串包括第二非易失性存储元件，所述第二电压差与所述第一电压差不同，在与引起所述第一电压差的同一时刻引起所述第二电压差；
用于在引起所述第一电压差和所述第二电压差的同时，将读取电压施加至与所述第一非易失性存储元件和所述第二非易失性存储元件关联的字线的装置；
用于响应于所述第一电压差和所述读取电压而感测所述第一非易失性存储元件的第一条件，以确定所述第一非易失性存储元件的阈值电压高于还是低于第一参考电压的装置；以及
用于响应于所述第二电压差和所述读取电压而感测所述第二非易失性存储元件的第二条件，以确定所述第二非易失性存储元件的阈值电压高于还是低于第二参考电压的装置。
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