CN105190763B - 在编程期间降低nand串选择栅极电压的非易失性存储装置 - Google Patents

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Abstract

本文所公开的技术可以通过防止未选择的NAND串的选择晶体管无意间导通来防止编程干扰。NAND串的选择晶体管的Vgs可以多次从一个编程脉冲到下一编程脉冲被降低。选择晶体管可以是漏极侧选择晶体管或源极侧选择晶体管。随着编程进行逐步降低未选择的NAND串的选择晶体管的Vgs可以防止选择晶体管无意间导通。因此，防止或降低了编程干扰。可以通过将较低电压施加至与选择晶体管关联的选择线来降低Vgs。可以通过随着编程进行将较高电压施加至与未选择的NAND串关联的位线来降低Vgs。可以通过随着编程进行将较高电压施加至公共源极线来降低Vgs。

Description

在编程期间降低NAND串选择栅极电压的非易失性存储装置
优先权声明
本申请要求保护于2012年12月6日提交的题为“Select Gate Bias DuringProgram of Non-Volatile Storage”的美国临时申请No.61/734,270的权益，其通过引用合并至本文。
技术领域
本公开涉及非易失性存储装置。
背景技术
半导体存储器已变得日益普遍用于各种电子设备中。例如，非易失性半导体存储器被用在蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备及其他设备中。电可擦除可编程只读存储器(EEPROM)和闪存处于最流行的非易失性半导体存储器之中。与传统的全特征的EEPROM相比，对于同样是一种类型的EEPROM的闪存，整个存储器阵列的内容或存储器的一部分的内容可以在一步中被擦除。
传统的EEPROM和闪存二者都利用位于半导体衬底中的沟道区上方并且与半导体衬底中的沟道区绝缘的浮置栅极。该浮置栅极位于漏极和源极扩散区之间。在浮置栅极上并且与浮置栅极绝缘地提供控制栅极。如此形成的晶体管的阈值电压(VTH)由在浮置栅极上保持的电荷量来控制。也就是说，在晶体管导通以允许其漏极和源极之间的导电之前必须施加到控制栅极的电压的最小量由在浮置栅极上的电荷水平来控制。
在NAND构造中，存储器单元被布置成NAND串。NAND串包括在衬底上串联连接的存储器单元(每个均包括浮置栅极)。在NAND串的每个端部均存在选择晶体管(也被称为选择栅极)。选择晶体管中的一个选择晶体管(源极侧选择晶体管)将NAND串与源极线连接/断开，该源极线是一大组NAND串的公共源极线。每个NAND串均与一个位线关联。另一选择晶体管(漏极侧选择晶体管)将其NAND串与位线连接/断开。在一种方法中，NAND串上的存储器单元可以通过将电压施加至其控制栅极并且感测位线上的信号而被读取。
通常，在编程操作期间施加到控制栅极的编程电压VPGM被施加作为幅度随着编程进行增加的一连串脉冲。在一种可能的方法中，脉冲的幅度随着每个连续脉冲增加预定步长，例如0.2V至0.4V。可以将VPGM施加至闪存单元的控制栅极。在编程脉冲之间的时间间隔内，执行验证操作。也就是说，在连续地编程脉冲之间读取正被并行编程的一组单元中的每个元件的编程电平以确定其是否等于或大于正被编程的元件的验证电平。
在被选择用于编程的字线上的给定存储器单元达到其预期的阈值电压后，可以禁止针对该存储器单元的编程。在一种方法中，通过将禁止电压施加至与未选择的NAND串关联的位线来禁止编程。施加至漏极侧选择晶体管的栅极的电压应当足够低以保持晶体管关断，从而使得未选择的NAND串的沟道可以浮置。同样地，施加至源极侧选择晶体管的栅极的电压应当足够低以保持晶体管关断，从而使得未选择的NAND串的沟道可以浮置。此外，可以将电压施加至未选择的存储器单元的控制栅极，这对在禁止的NAND串上的存储器单元的沟道区的电压进行了升压。该升压的沟道电压有助于降低或消除编程干扰。
然而，如果未选择的NAND串的选择晶体管不期望地导通，则未选择的NAND串的沟道电压将不会被适当地升压。如果沟道电压未被适当地升压，则这可以导致编程干扰。
发明内容
根据本发明的一个方面，提供了一种操作非易失性存储装置的方法，所述非易失性存储装置包括多个字线和被布置为NAND串的多个非易失性存储元件，所述NAND串中的每个NAND串具有在该NAND串的第一端部处的第一选择晶体管和在该NAND串的第二端部处的第二选择晶体管，其中所述第一选择晶体管耦接到第一选择线，并且所述第二选择晶体管耦接到第二选择线，其中每个NAND串与多个位线中的一条位线相关联，并且每个NAND串与公共源极线相关联，所述方法包括：在具有多个编程循环的编程处理期间将编程电压的序列施加至所述多个字线中的所选择的字线，所选择的字线与一组非易失性存储元件关联(1302)；以及将最大幅度在所述编程处理期间从一个编程循环到下一编程循环逐步降低多次的栅极到源极电压施加至所述NAND串中的第一NAND串的所述第一选择晶体管，包括将第一电压施加到所述第一选择线并将第二电压施加到与该第一NAND串相关联的位线或者施加到与该第一NAND串相关联的公共源极线，同时将对于给定编程循环的编程电压施加到所选择的字线，包括从一个编程循环到下一编程循环多次逐步降低该第一电压与该第二电压之差的最大幅度(1304)。
根据本发明的另一方面，提供了一种非易失性存储设备，包括：多个NAND串(320，340，360)，所述NAND串中的每个NAND串具有：多个非易失性存储元件、在第一端部处的第一选择晶体管(424或406)以及在第二端部处的第二选择晶体管(406或424)；多个位线(BL0，BL1，…)，所述多个位线与所述多个NAND串关联；与所述多个NAND串相关联的源极线；多个字线(WL0，WL1，WL2，…)，所述多个字线与所述多个非易失性存储元件关联；第一选择线(SGD或SGS)，所述第一选择线耦接至每个NAND串的所述第一选择晶体管；第二选择线(SGS或SGD)，所述第二选择线耦接至每个NAND串的所述第二选择晶体管；以及一个或更多个管理电路(220，230，240，242，244)，所述一个或更多个管理电路与所述多个位线、所述多个字线、所述第一选择线以及所述第二选择线通信，所述一个或更多个管理电路在具有多个编程循环的编程处理期间将编程电压的序列施加至所述多个字线中的所选择的字线，所述一个或更多个管理电路将最大幅度在所述编程处理期间从一个编程循环到下一编程循环逐步降低多次的栅极到源极电压施加至所述NAND串中的第一NAND串的所述第一选择晶体管，为了施加所述栅极到源极电压，所述一个或更多个管理电路将第一电压施加到所述第一选择线并将第二电压施加到与该第一NAND串相关联的位线或者施加到所述源极线，同时将对于给定编程循环的编程电压施加到所选择的字线，包括所述一个或更多个管理电路从一个编程循环到下一编程循环多次逐步降低该第一电压与该第二电压之差的最大幅度。
附图说明
图1A是NAND串的顶视图。
图1B是图1A的NAND串的等效电路图。
图2是描绘了三个NAND串的电路图。
图3描绘形成在衬底上的NAND串的截面图。
图4示出了非易失性存储设备。
图5A描绘了存储器单元阵列的示例性结构。
图5B是单独的感测块的框图。
图6A描绘了一组Vt分布的示例。
图6B描绘了一组Vt分布的示例。
图7A描绘了针对其中每个存储元件存储两位数据的四状态存储器设备的一组阈值电压分布的示例。
图7B示出了可以用于对图7A的分布进行编程的一连串编程脉冲。
图8是描述编程处理的一种实施方式的流程图。
图9(A)至图9(H)是示出根据一种实施方式的在编程操作期间的电压的时序图。
图10A、图10B和图10C是示出在编程期间可以施加至三个邻近的NAND串的电压的图。
图11示出了可能的Vsgd窗。
图12描绘了随着编程进行在对选择晶体管的Vgs进行任意调节的情况下的上限(cliff)的可能移动。
图13是施加编程条件的处理的一种实施方式的流程图。
图14描绘了可以在图13的处理中使用的编程电压和Vgs的序列的一个示例。
图15描绘了图13的处理的一种实施方式的进一步细节。
图16A是确定是否降低对选择晶体管的偏置的处理的一种实施方式的流程图。
图16B描绘了用于选择晶体管的Vgs偏置的一种实施方式。
图17A是确定是否降低对选择晶体管的偏置的处理的一种实施方式的流程图。
图17B描绘了Vgs偏置的一种实施方式
图17C是其中使用对状态进行编程的完成来触发开始或停止降低对选择晶体管的Vgs偏置的处理的一种实施方式的流程图。
图18A是随着编程进行降低施加至漏极选择晶体管的偏置的处理的一种实施方式的流程图。
图18B和图18C是可以在图18A的处理期间施加的Vsgd的两个示例序列。
图19A是随着编程进行升高BL禁止电压的处理的一种实施方式的流程图。
图19B是可以在图19A的处理期间施加的VBL_inhibit的示例序列。
图19C是将取决于邻近NAND串的编程状态的电压施加至与未选择的位线关联的位线的处理的一种实施方式的流程图。
图19D示出了基于相邻的编程状态来确定BL禁止电压的处理的一种实施方式的细节。
图20A是随着编程进行降低施加至源极侧选择晶体管的偏置的处理的一种实施方式的流程图。
图20B和图20C是可以在图20A的处理期间施加的Vsgs的两个示例序列。
图21A是随着编程进行升高施加至公共源极线的偏置的处理的一种实施方式的流程图。
图21B是可以在图21A的处理期间施加至公共源极线的V_cell_src的示例序列。
图22A是示出失效位计数可以如何与编程循环数量相关的图。
图22B示出了针对图22A的示例的上限与最大循环计数的关系的图。
具体实施方式
本公开内容提供了用于操作非易失性存储装置的方法和设备。本文所公开的技术可以防止或降低编程干扰。本文所公开的技术可以通过防止未选择的NAND串的选择晶体管在对在其他NAND串上的存储器单元进行编程期间无意间导通来防止或降低编程干扰。
在一种实施方式中，施加至NAND串的选择晶体管的栅极到源极电压(Vgs)随着编程进行逐步降低。例如，从一个编程脉冲到下一编程脉冲Vgs可以被降低。作为一个示例，Vgs可以针对开始的一些编程脉冲保持不变，然后针对接下来的一些编程脉冲逐步降低，然后针对最后的一些编程脉冲保持恒定。注意，Vgs可以在编程操作期间降低许多次。选择晶体管可以是漏极侧选择晶体管或源极侧选择晶体管。
随着编程进行逐步地降低未选择的NAND串的选择晶体管的Vgs可以有助于防止选择晶体管无意间导通。这可以有助于保持未选择的NAND串的沟道被适当地升压，从而使得编程被禁止。因此，防止或降低了编程干扰。
在一种实施方式中，通过从一个编程电压到下一编程电压将不同的电压施加至与选择晶体管的栅极关联(例如，耦接至选择晶体管的栅极)的选择线来降低Vgs。在一种实施方式中，通过随着编程进行将较高的电压施加至与未选择的NAND串关联(例如，耦接至未选择的NAND串)的位线来降低Vgs。在一种实施方式中，通过随着编程进行升高被施加至与源极侧选择晶体管关联(例如，耦接至源极侧选择晶体管)的公共源极线的电压来降低Vgs。
在一种实施方式中，施加至与未选择的NAND串关联的位线的禁止电压的幅度取决于其邻近(例如，相邻)NAND串的编程状态。在一种实施方式中，如果一个NAND串而不是两个邻近NAND串正在编程，则施加较高禁止电压。该电压与当两个邻近NAND串都正在编程时使用的电压相比可以更高。如果两个邻近NAND串都正在编程，则可以施加仍然更高的禁止电压。
适于实现实施方式的存储器系统的一个示例利用NAND闪存结构，其包括在两个选择栅极之间串联布置多个晶体管。串联的晶体管和选择栅极被称为NAND串。图1A是示出一个NAND串的顶视图。图1B是其等效电路。图1A和图1B中所描绘的NAND串包括串联并且夹在第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120栅控NAND串与位线126的连接。选择栅极122栅控NAND串与源极线128的连接。通过将适当的电压施加至控制栅极120CG来控制选择栅极120。通过将适当的电压施加至控制栅极122CG来控制选择栅极122。晶体管100、102、104和106均具有控制栅极和浮置栅极。晶体管100具有控制栅极100CG和浮置栅极100FG。晶体管102包括控制栅极102CG和浮置栅极102FG。晶体管104包括控制栅极104CG和浮置栅极104FG。晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG连接到(或者是)字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，并且控制栅极106CG连接到字线WL0。在一种实施方式中，晶体管100、102、104和106均是存储元件，也被称为存储器单元。在其他实施方式中，存储元件可以包括多个晶体管或者可以与图1A和图1B所描绘的不同。选择栅极120连接到选择线SGD。选择栅极122连接到选择线SGS。在一种实施方式中，选择栅极120和122均通过“选择晶体管”来实现。因此，选择栅极120可以被称为“漏极侧选择晶体管”(或SGD晶体管)以及选择栅极122可以被称为“源极侧选择晶体管”(或SGS晶体管)。
图2是描绘三个NAND串的电路图。利用NAND结构的闪存系统的典型构造可以包括许多NAND串。例如，在具有很多个NAND串的存储器阵列中示出三个NAND串320、340和360。每个NAND串包括两个选择栅极和四个存储元件。尽管为了简化示出了四个存储元件，但是，现在的NAND串可以具有例如三十二个、六十四个或更多个存储元件。
例如，NAND串320包括选择栅极322和327以及存储元件323至326，NAND串340包括选择栅极342和347以及存储元件343至346，NAND串360包括选择栅极362和367以及存储元件363至366。每个NAND串通过其选择栅极(例如选择栅极327、347或367)连接到源极线。选择线SGS用于控制源极侧选择栅极。在一个实施方式中，各个NAND串320、340和360通过选择晶体管连接到相应位线321、341和361。在一种实施方式中，选择晶体管在选择栅极322、342、362等中。在一种实施方式中，选择晶体管形成选择栅极322、342、362。这些选择晶体管由漏极选择线SGD控制。在其他实施方式中，选择线不一定需要在NAND串中共用；也就是说，可以针对不同的NAND串提供不同的选择线。字线WL3连接到用于存储元件323、343和363的控制栅极。字线WL2连接到用于存储元件324、344和364的控制栅极。字线WL1连接到存储元件325、345和365的控制栅极。字线WL0连接到用于存储元件326、346和366的控制栅极。可见，每个位线和相应NAND串包括存储元件组或阵列的列。字线(WL3、WL2、WL1和WL0)包括组或阵列的行。每个字线连接在行中的每个存储元件的控制栅极。或者，可以通过字线本身提供控制栅极。例如，字线WL2提供对于存储元件324、344和364的控制栅极。实际上，在字线上可以有数以千计的存储元件。
每个存储元件可以存储数据。例如，当存储一位(bit)数字数据时，存储元件的可能阈值电压(VTH)的范围被划分成两个范围，这两个范围被分配了逻辑数据“1”和“0”。在NAND型闪存的一个示例中，VTH在存储元件被擦除之后为负，并被定义为逻辑“1”。VTH在编程操作之后为正，并被定义为逻辑“0”。当VTH为负并读取被试图进行时，存储元件导通以表示逻辑“1”正被存储。当VTH为正并且读取操作被试图进行时，存储元件不导通，这表示逻辑“0”被存储。存储元件还可以存储多电平的信息，例如多位数字数据。在此情况下，VTH值的范围被划分为多个电平的数据。例如，如果存储了四个电平的信息，则将存在被分配给数据值“11”、“10”、“01”和“00”的四个VTH范围。在NAND型存储器的一个示例中，在擦除操作之后的VTH为负并被定义为“11”。正VTH值用于状态“10”、“01”和“00”。被编程到存储元件中的数据和元件的阈值电压范围之间的特定关系取决于存储元件采用的数据编码方案。例如，美国专利6,222,762和美国专利7,237,074描述了用于多状态闪存元件的各种数据编码方案，二者的全部内容通过引用合并到本文中。
在美国专利第5,386,422号、第5,570,315号、第5,774,397号、第6,046,935号、第6,456,528号和第6,522,580号中提供了NAND型闪存及其操作的相关示例，其全部通过引用合并到本文中。
当对闪存元件进行编程时，将编程电压施加至存储元件的控制栅极，并且与存储元件相关联的位线接地。来自沟道的电子被注入浮置栅极中。当电子在浮置栅极中累积时，浮置栅极变为负充电，并且存储元件的VTH升高。为了将编程电压施加至正被编程的存储元件的控制栅极，将编程电压施加在适当的字线上。如上所述，每个NAND串中的一个存储元件共享同一字线。例如，当对图2的存储元件324进行编程时，也会将编程电压施加至存储元件344和364的控制栅极。
图3描绘了形成在衬底上的NAND串的截面图。该图被简化并未按比例绘制。NAND串400包括在衬底490上形成的源极侧选择栅极(或SGS晶体管)406、漏极侧选择栅极(或SGD晶体管)424和八个存储元件408、410、412、414、416、418、420和422。在每个存储元件的每侧上提供大量源极区/漏极区，其一个示例是源极/漏极区430。在一种实施方式中，衬底490采用三阱技术，衬底490包括在阵列n阱区494内的阵列P阱区492，阵列n阱区494又在p型衬底区496内。NAND串及其非易失性存储元件可以至少部分地形成在P阱区492上。
电压VSOURCE被提供给源极线触点404。该源极线触点具有到SGS晶体管406的扩散区431的电连接。位线电压VBL被提供给位线触点426，其与SGD晶体管424的扩散区432电接触。电压例如体偏置电压还可以经由端子402施加至阵列P阱区492并且/或者经由端子403施加至阵列n阱区494。
在编程操作期间，在已选择字线上提供控制栅极电压VPGM，在该实施例中该已选择字线为与存储元件414相关联的WL3。此外，强调指出存储元件的控制栅极可以被提供为字线的一部分。例如，WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7可以分别经由存储元件408、410、412、414、416、418、420和422的控制栅极扩展。在一个可能的升压方案中，将通过电压VPASS施加至与NAND串400相关联的剩余字线。将VSGS和VSGD分别施加至选择栅极406和424。
图4示出了可以包括一个或更多个存储器管芯或芯片212的非易失性存储设备210。存储器管芯212包括存储器单元的阵列200(二维或三维)、控制电路220，以及读/写电路230A和230B。在一种实施方式中，在阵列的相对侧上，以对称的方式实现通过各种外围电路访问存储器阵列200，从而使得每一侧上的访问线和电路的密度降低一半。读/写电路230A和230B包括使得能够并行读取或编程存储器单元的页的多个感测块300。存储器阵列200可经由行解码器240A和240B通过字线并经由列解码器242A和242B通过位线来寻址。在典型的实施方式中，控制器244与一个或更多个存储器管芯212被包括在同一存储器设备210(例如，可移除存储卡或封装件)中。命令和数据经由线路232在主机与控制器244之间传递，经由线路234在控制器与一个或更多个存储器管芯212之间传递。一种实施方式可以包括多个芯片212。
控制电路220与读/写电路230A和230B协作以对存储器阵列200执行存储器操作。控制电路220包括状态机222，片上地址解码器224和功率控制模块226。状态机222提供存储器操作的芯片级控制。片上地址解码器224提供地址接口以在主机或存储器控制器所使用的地址与解码器240A，240B，242A和242B所使用的硬件地址之间进行转换。功率控制模块226控制在存储器操作期间供应到字线和位线的功率和电压。在一种实施方式中，功率控制模块226包括可以创建比电源电压大的电压的一个或更多个电荷泵。
在一种实施方式中，控制电路220、功率控制电路226、解码器电路224、状态机电路222、解码器电路242A、解码器电路242B、解码器电路240A、解码器电路240B、读/写电路230A、读/写电路230B和/或控制器244中的一个或任意组合可以被称为一个或更多个管理电路。
图5A描绘了存储器单元阵列200的示例性结构。在一种实施方式中，存储器单元的阵列被划分为M个块的存储器单元。作为很常见的快闪EEPROM系统，块为擦除的单位。也就是说，每个块包括一起被擦除的最小数量的存储器单元。每个块通常被划分成多个页。页为编程的单位。数据的一个或更多个页通常存储在存储器单元中的一行中。页可以存储一个或更多个扇区。扇区包括用户数据和开销数据。开销数据通常包括根据扇区的用户数据计算的纠错码(ECC)。当数据正被编程到阵列中时，控制器(下面描述的)的一部分计算ECC，并且当从该阵列中读取数据时也检查ECC。在一种实施方式中，基于ECC，控制器244能够校正一定数目的错读。
可替选地，与ECC和/或其他开销数据所属的用户数据相比，ECC和/或其他开销数据存储在不同页中，或者甚至存储在不同块中。用户数据的扇区通常为512字节，对应于磁盘驱动器中的扇区的大小。大量页形成块，例如，块大概由8页最高达32页、64页、128页或更多页的形成。也可以用不同大小的块和布置。
在另一实施方式中，位线被划分成奇数位线和偶数位线。在奇数/偶数位线构造中，沿着公共字线并连接到奇数位线的存储器单元被同时编程，而沿着公共字线并连接到偶数位线的存储器单元在另一时间被编程。
图5A示出了存储器阵列200的块i的更多细节。块i包括X+1个位线和X+1个NAND串。块i还包括64个数据字线(WL0至WL63)，2个伪字线(WL_d0和WL_d1)，漏极侧选择线(SGD)和源极侧选择线(SGS)。每个NAND串的一个端子经由漏极选择栅极(其连接到选择线SGD)被连接到相应的位线，另一端子经由源极选择栅极(其连接到选择线SGS)连接到源极线。因为存在64个数据字线和2个伪字线，所以每个NAND串包括64个数据存储器单元和2个伪存储器单元。在其他实施方式中，NAND串可以具有比64个数据存储器单元和2个伪存储器单元更多或更少的存储器单元。数据存储器单元可以存储用户或系统数据。伪存储器单元通常不用于存储用户或系统数据。一些实施方式不包括伪存储器单元。
图5B是被划分成称为感测模块580的核心部分和公共部分590的单个感测块300的框图。在一种实施方式中，对于每个位线存在单独的感测模块580并且对于一组多个感测模块580存在一个公共部分590。在一个示例中，感测块包括一个公共部分590和八个感测模块580。一组感测模块中的每一个经由数据总线572与相关联的公共部分通信。其他细节，参见美国专利申请公开2006/0140007，其全部内容通过引用合并到本文中。
感测模块580包括用于确定在连接的位线中的导电电流在预定阈值电平以上还是以下的感测电路570。在一些实施方式中，感测模块580包括通常称为感测放大器的电路。感测模块580还包括用于在连接的位线上设置电压条件的位线锁存器582。例如，在位线锁存器582中锁存的预定状态将导致所连接的位线被拉到指定编程禁止的状态(例如，VDD)。
公共部分590包括处理器592、一组数据锁存器594和耦接在一组数据锁存器594与数据总线520之间的I/O接口596。处理器592执行计算。例如，处理器592的功能之一是确定存储在感测的存储器单元中的数据并且将所确定的数据存储在该组数据锁存器中。该组数据锁存器594用于存储在读取操作期间由处理器592确定的数据位。数据锁存器594还可以用于存储在编程操作期间从数据总线520导入的数据位。导入的数据位表示要被编程到存储器中的写入数据。I/O接口596提供数据锁存器594与数据总线520之间的接口。
在读取或感测期间，该系统的操作在状态机222的控制下，状态机222控制向被寻址的单元供应不同的控制栅极电压。由于状态机222单步调试对应于由存储器支持的各种存储器状态的各种预定控制栅极电压，所以感测模块580可能在这些电压之一下跳变，并且从感测模块580经由总线572向处理器592提供输出。在这一点上，处理器592通过考虑感测模块的一个或更多个跳变事件和关于从状态机经由输入线593施加的控制栅极电压的信息来确定得到的存储器状态。然后，处理器592计算对于存储器状态的二进制编码，并将得到的数据位存储到数据锁存器594中。在核心部分的另一实施方式中，位线锁存器582具有双重职责，既用作用于锁存感测模块580的输出的锁存器，也用作如上所述的位线锁存器。
据预期一些实施方式包括多个处理器592。在一种实施方式中，每个处理器592包括输出线(图5中未描绘)使得每个输出线被或接线(wired-OR)在一起。在一些实施方式中，在连接到线或线(wired-OR line)之前，输出线被反转。这种配置使得能够在编程验证处理期间快速确定编程处理何时完成，这是因为接收线或线的状态机可以确定被编程的所有位何时达到期望电平。例如，当每个位达到其期望电平时，向线或线发送用于该位的逻辑零(或数据1被反转)。当所有位输出数据0(或数据1被反转)时，则状态机知道要终止编程处理。在每个处理器与八个感测模块通信的实施方式中，状态机可能需要读取线或线八次(在一些实施例中)，或者向处理器592添加逻辑以累积相关联的位线的结果，使得状态机仅需要读取线或线一次。
在编程或验证期间，待编程的数据从数据总线520被存储在该组数据锁存器594中。在状态机的控制下，编程操作包括施加到被寻址的存储器单元的控制栅极的一连串编程电压脉冲(具有增大的幅度)。每个编程脉冲之后是验证处理以确定存储器单元是否已被编程为期望的状态。处理器592监测相对于期望存储器状态的验证存储器状态。当二者一致时，处理器592设置位线锁存器582以使得位线被拉到指定编程禁止的状态。这禁止了与该位线关联的单元进一步编程，即使在其控制栅极上受到编程脉冲也是如此。在其他实施方式中，处理器最初加载位线锁存器582，感测电路在验证处理期间将其设置为禁止值。在一种实施方式中，禁止值的幅度取决于所选择的字线的位置。
数据锁存器堆栈594包含与感测模块相对应的数据锁存器的堆栈。在一种实施方式中，每个感测模块580存在有3个至5个(或另一数字)的数据锁存器。在一种实施方式中，锁存器均为一位。在一些实施方式(但不要求)中，数据锁存器被实现为移位寄存器，从而使得其中存储的并行数据被转换为用于数据总线520的串行数据，并且反之亦然。在一种实施方式中，与M个存储器单元的读/写块对应的所有数据锁存器可以链接在一起以形成块移位寄存器，从而使得数据的块可以通过串行传递被输入或输出。具体地，成排的读/写模块被适配以使得其每一组数据锁存器依次将数据移入或移出数据总线，就好像它们是用于整个读/写块的移位寄存器的一部分。
关于读取操作和感测放大器的其他信息可以在(1)美国专利7,196,931“Non-Volatile Memory And Method With Reduced Source Line Bias Errors”；(2)美国专利7,023,736，“Non-Volatile Memory And Method With Improved Sensing”；(3)美国专利7,046,568“Memory Sensing Circuit and Method for Low Voltage Operation”；(4)美国专利7,196,928“Compensating for Coupling During Read Operations of Non-Volatile Memory”和(5)美国专利7,327,619“Reference Sense Amplifier For Non-Volatile Memory”中找到。所有五个紧上面列出的专利文件都通过引用将其全部内容并入本文中。
在成功编程处理(与验证)结束时，根据相应情况，存储器单元的阈值电压应在用于编程存储器单元的阈值电压的一个或更多个分布内或者在用于擦除存储器单元的阈值电压的分布内。图6A示出了当每个存储器单元存储三位数据时与用于存储器单元阵列的数据状态对应的示例性的Vt分布。然而，其他实施方式可以使用每存储器单元多于或少于3位的数据。图6A示出了对应于擦除状态和编程状态A至G的八个Vt分布。在一种实施方式中，擦除状态中的阈值电压为负，在编程状态A至G中的阈值电压为正。
然而，编程状态A至G中的一个或更多个的阈值电压可以为负。因此，在一种实施方式中，至少VrA为负。其他电压(如VvA，VrB和VvB等)也可以为负。
在每个数据状态之间是用于读取来自存储器单元的数据的读取参考电压。例如，图6A示出了在擦除状态与A状态之间读取参考电压VrA，以及在A状态和B状态之间的VrB。通过测试给定存储器单元的阈值电压在相应的读出基准电压以上还是以下，该系统能够确定存储器单元处于什么状态。
验证参考电压在每个编程状态的下边缘处或接近每个编程状态的下边缘。例如，图6A示出了用于A状态的VvA和用于B状态的VvB。当将存储器单元编程为给定状态时，该系统将测试这些存储器单元的阈值电压是否大于或等于验证参考电压。
图6B示出了Vt分布可以部分重叠，这是因为该错误纠正算法可以处理一定百分比的处于错误状态的单元。应该注意，在一些实施方式中，在一个时间点的阈值电压分布可以类似于图6A，在另一时间的阈值电压分布可重叠，如图6B所示。例如，在刚刚编程之后，阈值电压分布可以类似于图6A。然而，随着时间的推移，存储器单元的阈值电压可以移动，以使得可能存在重叠。
还应该注意，与所描绘的阈值电压分布的相等间距/宽度不同，各种分布可具有不同的宽度/间距，以便容纳不同量的易感性的数据保留损失。
在一些实施方式中，使用“验证低”和“验证高”参考电压。图7A描绘了用于其中每个存储元件存储两位数据的四状态存储设备的一组阈值电压分布的示例。第一阈值电压分布700被提供给擦除(擦除状态)存储元件。三个阈值电压分布702、704和706分别表示编程状态A、B和C。在一种实施方式中，在擦除状态下的阈值电压为负，而在A、B和C状态下的阈值电压为正。
还提供读取参考电压VrA、VrB和VrC以从存储元件读取数据。通过测试给定的存储元件的阈值电压是在VrA、VrB和VrC之上还是之下，系统可以确定例如存储元件所处的状态。
此外，提供了验证参考电压VvA、VvB和VvC。当将存储元件编程为A状态、B状态或C状态时，系统将分别测试这些存储元件的阈值电压是否大于或等于VvA、VvB或VvC。在一种实施方式中，提供“验证低”参考电压VvaL、VvbL和VvcL。还可以在具有不同数量的状态的实施方式中使用类似的“验证低”参考电压。
在全序列编程中，可以将存储元件从擦除状态直接编程为编程状态A、B或C中的任何状态。例如，可以首先擦除要被编程的成群(population)的存储元件，从而使得群中的所有存储元件都处于擦除的状态。使用例如在图7B中所描绘的一连串编程脉冲将存储元件直接地编程为A状态、B状态和C状态。当一些存储元件从擦除状态被编程为A状态时，其他存储元件从擦除状态被编程为B状态并且/或者从擦除状态被编程为C状态。注意，不要求使用全序列编程。
慢速编程模式的一个示例将低(偏移)验证电平和高(目标)验证电平用于一个或更多个数据状态。例如，VvaL和VvA分别是用于A状态的偏移验证电平和目标验证电平，VvbL和VvB分别是用于B状态的偏移验证电平和目标验证电平。在编程期间，当正被编程为作为目标状态的A状态的存储元件(例如，A状态存储元件)的阈值电压超过VvaL时，其编程速度例如通过将位线电压升高至电平例如0.6至0.9V而被减慢，该电平例如0.6至0.9V在标称编程电平或非禁止电平例如0V与全禁止电平例如2至3V之间。中间值可以被称为快速通过写入(QPW)值。这通过避免大步升高阈值电压来提供更大的精度。
当阈值电压达到VvA时，存储元件被锁定而不能进一步编程。类似地，当B状态存储元件的阈值电压超过VvbL时，其编程速度被减慢，并且当阈值电压达到VvB时，存储元件被锁定而不能进一步编程。在一种方法中，由于某些过冲通常是可接受的，所以慢速编程模式不用于最高状态。相反，慢速编程模式可以用于在擦除状态之上并且在最高状态之下的编程的状态。
此外，在所讨论的示例编程技术中，存储元件的阈值电压随着其被编程为目标数据状态而被升高。然而，可以使用如下编程技术，在该编程技术中存储元件的阈值电压随着存储元件被编程为目标数据状态而被降低。也可以使用测量存储元件电流的编程技术。本文的概念可以适合于不同的编程技术。
图7B描绘了在编程操作期间施加至所选择的字线的一连串编程脉冲和验证脉冲。编程操作可以包括多次编程迭代，其中每次迭代将一个或更多个编程脉冲(电压)继之以一个或更多个验证电压施加至所选择的字线。在一种可能的方法中，编程电压在连续迭代中增加。此外，编程电压可以包括具有通过电压(Vpass)电平(例如6至8V)的第一部分、继之以在编程电平(例如12至25V)的第二部分。例如，第一、第二、第三和第四编程脉冲752、754、756和758的编程电压分别为Vpgm1、Vpgm2、Vpgm3和Vpgm4等。可以在每个编程脉冲之后提供一组一个或更多个验证电压。在一些实施方式中，在编程脉冲之间可能存在有两个或更多个验证脉冲。在一些情况下，一个或更多个初始编程脉冲未跟随有验证脉冲，因为不期望任何存储元件达到最低编程状态(例如，A状态)。接着，例如，编程迭代可以使用用于A状态的验证脉冲，接着是使用用于A状态和B状态的验证脉冲的编程迭代，接着是使用用于B和C状态的验证脉冲的编程迭代。
图8是描述包括一个或更多个验证步骤的编程处理800的一种实施方式的流程图。在一种实施方式中，该处理用于对在所选择的字线上的存储器单元进行编程。在一种实施方式中，该处理用于对在所选择的字线上的每个存储器单元进行编程。在一种实施方式中，该处理用于对在所选择的字线上的存储器单元每隔一个地进行编程(例如，奇/偶编程)。
在步骤810中，将编程电压(Vpgm)设置为初始值。此外，在步骤810中，将编程计数器(PC)预置为零。
在步骤820中，施加编程条件。施加编程条件可以包括将Vgs施加至NAND串的选择晶体管。在一种实施方式中，施加至选择晶体管的Vgs在编程期间逐步降低。例如，与上一次执行步骤820相比幅度降低了。下文要进行讨论的图9示出了可以在步骤820期间施加的编程条件的一些示例。
施加编程条件包括将编程信号(例如，电压脉冲)施加至所选择的字线。步骤820还可以包括将适当的电压施加至位线。在一种实施方式中，将第一电压(例如，低电压)施加至与具有当前正经历正常(或快速)编程的存储器单元的NAND串关联的位线，将第二电压(例如，中等电压)施加至与具有当前正经历慢速编程的存储器单元的NAND串关联的位线，并且将第三电压(例如，高电压)施加至与具有当前正被禁止或被锁定而不能进行进一步编程的存储器单元的NAND串关联的位线。在一种实施方式中，施加以禁止NAND串的电压的幅度在编程期间被逐步升高。例如从步骤820的一次迭代到下一迭代禁止电压可以被升高。
在一种实施方式中，步骤820包括将取决于相邻NAND串的编程状态的禁止电压施加至未选择的位线。下文要进行讨论的图19C描述了将取决于相邻NAND串的编程状态的禁止电压施加至未选择的位线的一种实施方式。下文要进行讨论的图19D描述了确定取决于相邻NAND串的编程状态的禁止电压的幅度的一种实施方式。
步骤820还可以包括将适当的电压施加至公共源极线。在一种实施方式中，施加至公共源极线的电压的幅度在编程期间被逐步升高。例如，从步骤820的一次迭代到下一迭代电压可以被升高。
步骤820还可以包括将适当的电压施加至NAND串的选择晶体管的栅极。换言之，步骤820可以包括将适当的电压施加至NAND串的选择线。选择晶体管可以用于SGS栅极406或SGD栅极424。因此，选择线可以是源极侧选择线(例如，SGS)或漏极侧选择线(例如，SGD)。在一种实施方式中，施加至NAND串的选择晶体管的选择线的电压的幅度在编程期间逐步降低。例如，从步骤820的一次迭代到下一迭代电压可以被降低。
在步骤820中施加编程条件还可以包括将通过电压施加至未选择的字线。用于每个未选择的字线的通过电压的幅度可以取决于哪个升压方案正被使用。可以使用多种升压方案，其包括但是不限于自升压(SB)、局部自升压(LSB)和擦除区自升压(EASB)。如本领域的普通技术人员所公知的那样，通过电压的幅度可以因不同的未选择的字线而异。此外，用于给定的未选择的字线的通过电压的幅度可以取决于该未选择的字线与被选择用于编程的字线的相对位置。通过电压可以有助于通过使在存储器单元下方的沟道的电压升压来降低编程干扰。将在编程期间逐步降低的栅极到源极电压施加至选择晶体管可以防止或降低升压的沟道电势的泄露。因此，可以防止或降低编程干扰。
在步骤822中，执行验证处理。在一种实施方式中，验证是并发的粗/细验证。参照图7A，作为一个示例，正被编程为A状态的一些存储器单元使用VvaL电平来验证，而正被编程为A状态的其他存储器单元使用Vva电平来验证。在存储器单元的阈值远低于最终电平(Vva)的初始编程步骤期间，可以应用粗编程。然而，在存储器单元的阈值电压达到VvaL时，可以使用细编程。因此，一些存储器单元针对粗编程进行验证，而其他存储器单元针对细编程进行验证。注意，当特定存储器单元已被验证为被编程为其预期的状态时，可以锁定该特定存储器单元而不进行进一步编程。注意，使用粗/细编程不是必需的。在一种实施方式中，未使用中间验证电平(例如，VvaL、VvbL等)。
在步骤824中，确定是否全部或几乎全部存储器单元已被验证出其阈值电压处在该存储器单元的最终目标电压处。如果是，则在步骤826中成功地完成编程处理(状态＝通过)。如果并非全部或几乎全部存储器单元被验证为已达到其最终目标电平，则确定编程计数器(PC)是否小于最大值例如20。如果编程计数器(PC)不小于最大值(步骤828)，则编程处理失效(步骤830)。
如果编程计数器(PC)小于最大值(例如，20)，则确定是否应当降低选择晶体管的Vgs。如果要降低电压，则在步骤836处降低电压。公开了用于降低Vgs的大量实施方式。否则，在步骤834处保持电压不变。注意，直到步骤820才施加Vgs。
接着，在步骤838中，编程计数器(PC)递增1并且编程电压步进至下一脉冲。注意，直到步骤820才施加编程电压。在步骤838之后，处理循环返回至步骤820并且将一组下一编程条件施加至存储器单元。
图9(A)至图9(H)是示出根据一种实施方式的在编程操作期间的电压的时序图。该时序图描绘在处理800的步骤820期间被施加的编程条件的一种实施方式。在各种实施方式中，选择晶体管的Vgs在编程期间被逐步降低。例如，从一个编程脉冲到下一编程脉冲Vgs可以被降低。因此，图9中描绘的编程条件中的一个或更多个编程条件可以相对于上一次被施加的编程条件而改变。注意，这可以在例如图8的整个编程序列期间执行多次。
将所示出的电压施加至针对在快速编程、慢速编程和编程禁止下的NAND串的存储器阵列的各种选择线、字线、位线和公共源极线。编程操作可以被分组成位线预充电阶段、编程阶段和放电阶段。
位线预充电阶段：在阶段(1)期间，SGS晶体管406通过使SGS处于Vsgs(图9(A))处而被关断，同时SGD晶体管424通过使SGD升高到Vsg(图9(B))而被导通，因此使得位线能够访问NAND串。在阶段(2)期间，使编程禁止NAND串的位线电压能够升高至由VBL_inhibit(图9(E))给定的预定电压。当编程禁止NAND串的位线电压升高至VBL_inhibit时，编程禁止NAND串将在SGD晶体管424上的栅极电压降至V_SGD时浮置，该V_SGD充分地低至足以关断SGD晶体管。在一种实施方式中，电压VBL_禁止取决于图8的PC。换言之，VBL_inhibit取决于序列中的哪个编程脉冲正被施加。
同时，编程NAND串的位线电压被拉低到VBL_Select或者如果已处于VBL_Select(图9(G))则保持在VBL_Select。此外，在阶段(2)期间，经历慢速编程的NAND串的位线电压被设置成由VBL_QPW(图9(F))给定的中间电压。电压VBL_QPW处于VBL_Select与VBL_inhibit之间。电压VBL_QPW使得所选择的存储器单元能够编程，但是与在使用VBL_Select的情况下相比以较低的速率编程。
此外，在阶段(2)期间，公共源极线上的电压被设置成由V_Cell_Source(图9(H))给定的电压。在一种实施方式中，电压V_Cell_Source取决于图8的PC。换言之，V_Cell_Source可以取决于哪个编程脉冲正被施加。注意，不管NAND串是否正在编程，其SGS晶体管406都应当关断。使V_Cell_Source取决于哪个编程脉冲正被施加可以有助于保持SGS晶体管406关断。
在阶段(3)期间，连接至NAND串的SGD晶体管424的漏极选择线(SGD)使其电压降低至V_SGD。在一种实施方式中，这将仅使其位线电压与V_SGD相当的这些编程-禁止NAND串浮置，因为其SGD晶体管424被关断(图9(B)和图9(E))。至于包含要被编程的存储器单元的NAND串，其SGD晶体管424相对于在其漏极处的位线电压(例如，0V附近)不会被关断。在一种实施方式中，电压V_SGD取决于图8的PC。换言之，V_SGD可以取决于哪个编程脉冲正被施加。
在阶段(4)期间，在NAND串中的未正被编程的存储器单元使其控制栅极电压设置成VPASS(图9(C))。此外，正被编程的存储器单元可以使其控制栅极电压设置成VPGM(图9(D))。因为编程-禁止的NAND串正被浮置，所以施加至存储器单元的控制栅极的VPASS升高其沟道的电压。VPASS可以被设置成相对于Vpgm(例如，约15至24V)的某个中间电压(例如，约10V)。取决于正被使用的升压方案，VPASS的值不必需针对每个未选择的字线保持不变。
编程阶段：在阶段(5)期间，将编程电压Vpgm施加至被选择用于编程的存储器单元的控制栅极(图9(D))。这可以通过将Vpgm施加至所选择的字线来实现。将不会对在编程禁止下的存储器单元(例如，具有升压的沟道)编程。在编程下的存储器单元将被编程。注意，Vpgm还可以有助于沟道升压。
在放电阶段中：在阶段(6)期间，使各种控制线和位线能够放电。
图10A和图10B是示出在编程期间可以施加至三个邻近NAND串的电压的图。将参照这三个图以便讨论可以导致编程干扰的可能问题。图10A示出了针对一个编程脉冲的可能位线电压而图10B示出了针对下一个编程脉冲的可能位线电压。在图10A中，中间NAND串340未被选择而两个邻近NAND串320和360被选择用于编程。在图10B中，所有NAND串320、340和360都未被选择。
首先参照图10A，编程电压(Vpgm)正被施加至所选择的字线WL2，而通过电压(Vpass)正被施加至未选择的字线(WL0、WL1、WL3)。存储器单元324和364被选择用于编程，而存储器单元344未被选择。在未被选择的字线上的存储器单元也未被选择。可以存在许多其他未被选择的字线，但是其未被描绘。
在NAND串的一个端部，将0V施加至源极侧选择线(SGS)。公共源极线可以偏置在幅度可以与Vdd类似的V_Cell_Source处。这应当保持所有源极侧选择晶体管327、347、367都关断。通过将Vdd施加至中间NAND串340的位线341，中间NAND串340被禁止编程。电压Vsgd被施加至漏极侧选择线(SGD)。Vsgd和Vdd的组合应当保持选择晶体管342关断，这将使NAND串340的沟道电势能够升压。因此，存储器单元344不应当编程。另一方面，施加至所选择的位线321、361的0V和Vsgd的组合应当导通选择晶体管322和362，这将使0V传递到NAND串320和360的沟道。因此，存储器单元324和364应当编程。
前述使下述变得清楚：未选择的NAND串的漏极侧选择栅极342应当保持关断以使沟道电势能够升压。然而，如果未选择的NAND串的漏极侧选择栅极342无意间导通，则沟道电势不可以适当地升压。因此，存储器单元344可以接收编程干扰。例如，电子会不合期望地注入存储器单元344的浮置栅极。
选择晶体管342不仅受其自身的栅极电压(施加至SGD的Vsgd)的影响，而且可以受在相邻NAND串上的电压的影响。例如，在相邻NAND串320、360的沟道中的电压会影响在NAND串340上的选择晶体管342。施加至位线321和361的电压也可能会影响在NAND串340上的选择晶体管342。返回参照图3，到位线321、361的电压可以被传输到漏极侧选择晶体管424的扩散区432。在该情况下，相邻位线321、361的电压均为0V。此外，相邻NAND串320、360的沟道电势均为0V。返回参照图3，被标记为0V的沟道电势可以是在漏极侧选择晶体管424与存储器单元422之间的源极/漏极区430。这些电压可以被认为是选择晶体管342的“侧栅极”。注意，通常在NAND串之间存在有某个类型的电绝缘。然而，侧栅极电压还可以电容耦合至选择晶体管342的沟道。
这些“侧栅极电压”在图10A中不会存在问题。即，这些低电压不应当无意间导通选择晶体管342。然而，在图10B中描绘的情况更会有问题。在图10B中，所有三个位线321、341、361现在都偏置到Vdd。这可以是当现在存储器单元324、364都完成编程时的情况。因此，所有三个NAND串320、340、360现在都未被选择。
然而，侧栅极电压可以无意间导通选择栅极晶体管342。实际上，侧栅极电压可以降低选择晶体管342的视在(apparent)Vt。如果这发生，则NAND串340的沟道不会适当地升压到足够高的电势。因此，会出现对存储器单元344的编程干扰。
在图10B的情形下，相邻位线321、361被偏置到Vdd。因此，选择栅极晶体管324会受这些侧栅极电压的影响。此外，NAND串320、340的沟道现在被升压到Vboost。Vboost的值可以取决于Vpass。Vboost可以是相当大，例如，高达6伏特或甚至更高。注意，随着存储器阵列继续缩小尺寸，NAND串可以更靠近在一起，这会增大侧栅极电压的影响。因此，侧栅极电压与选择晶体管324的耦合会随着存储器阵列尺寸的缩小而更是个问题。
类似的问题会出现在源极侧选择晶体管347处。例如，由于来自NAND串320和360的升压后的沟道的侧栅极电压的耦合(例如，Vboost的耦合)，源极侧选择晶体管347会被无意间导通。注意，所有NAND串的源极侧选择栅极(不管是否正在编程)都应当保持关断。
还应注意，前述问题无需两个相邻NAND串都未被选择。图10C描绘了以下示例：NAND串320仍被选择，而NAND串340和360未被选择。在该情况下，NAND串340仍可以负面地受来自NAND串360的侧栅极现象的影响。这可以通过比较在图10A和图10C中描绘的侧栅极电压来看出。
在一种实施方式中，用于未被选择的NAND串的禁止电压(例如，VDD)取决于其两个相邻NAND串的编程状态。如果两个相邻NAND串都正在编程(如图10A中)，则给VDD某个常规值(其可以取决于但是不必需取决于编程已经前进了多远)。如果一个相邻的NAND串正在编程而另一个NAND串被禁止(如图10C)，则VDD可以从常规值升高(其再次可以取决于但是不必需取决于编程已经前进了多远)。如果两个相邻NAND串都被禁止(如图10B)，则VDD可以从常规值进一步升高(其再次可以取决于但是不必需取决于编程已经前进了多远)。
前述提供了为什么在选择晶体管上的偏置(例如，Vgs)在编程期间是很重要的一些原因。前述可以说明为什么如果偏置太高则可能存在有编程干扰。然而，如果偏置太低，则也可能存在有编程问题。对于NAND操作，在SGD晶体管424上的偏置Vsgd可以具有最优的范围，在该范围下，SGD晶体管424应当针对正常编程和禁止操作而被进行操作。如果Vsgd太高或太低，则其可以导致可以对禁止或编程单元引起问题的一些问题，导致较高的失效位数(FBC)。因此，可能存在有指示Vsgd偏置的值的Vsgd-窗，SGD晶体管424应当在该Vsgd-窗内进行操作。
图11示出了可能的Vsgd窗。该窗示出了上限(upper cliff)和下限(lowercliff)。下文描述控制Vsgd窗的上限和下限的可能机制。曲线1101针对E->X失效。曲线1102针对A->X失效。曲线1103针对B->X失效。曲线1104针对C->X失效。此处，X表示其他状态中的任何状态。例如，E->X失效包括使得擦除后的单元被读取成A状态或B状态或C状态的所有失效。
针对图11的上限的一个可能说明为选择晶体管由于先前所讨论的侧栅极影响而被无意间导通的问题。如果Vsgd太高，则SGD晶体管424将导通并且导致升压电势通过SGD晶体管424泄露。注意，即使SGD晶体管424仅略微导通，也会泄露升压电势中的一些电势，因此导致编程干扰。类似的推理应用于SGS晶体管406。如果Vsgd进一步升高，则升压的不足会引起导致E->A失效并且最终A->B、B->C失效的编程干扰。因此，在实践中，可以通过E->X失效来确定Vsgd窗的上限。
对于图11中的下限的一个可能说明可以与可以被称为“快速通过写入”(QPW)的慢速编程模式关联。处于QPW模式下的单元可以使其关联的BL偏置到VBLC_QPW(例如，0.9V)。为了确保完全的VBLC_QPW通过SGD传递到NAND串的沟道中，漏极侧选择晶体管应当保持导通。如果Vsgd太低，则其可以引起漏极侧选择晶体管略微关断，其可以使得QPW下的沟道略微升压，因此，针对关联单元的编程速度与所预期的编程速度相比被减慢了。换言之，为了期望的编程速度，漏极侧选择晶体管不应当略微关断。更确切些，漏极侧选择晶体管应当为导通以将VBLC_QPW传递到NAND串的沟道。
下文将呈现以下假设：与针对图10A和图10B所讨论的类似但是其中中间NAND串经历慢速编程(而不是被禁止)。如上所述，如果Vsgd太低，则漏极侧选择栅极424会被略微关断而不是导通。其相邻的选择晶体管可以处于完全或慢速编程模式。因此，相邻沟道初始处于作为示例电压的0V或0.9V。在某些时候，一个或两个相邻的沟道完成编程。随着下一编程脉冲，相邻沟道将其位线偏置到Vdd。因此，其沟道将升压到Vboost。由于该相邻沟道状态(以及位线)的变化，在中间NAND串上的选择晶体管现在可以被导通。因此，VBLC_QPW现在被传递到中间NAND串的沟道。因此，编程速度会突然升高，这会导致过编程。注意，这不是本文所描述的用以解决上限和下限问题二者的技术所要求的。
注意，随着编程进行，越来越多的未选择的NAND串具有一个或两个未选择的相邻NAND串。因此，更多的未选择的NAND串将处于如图10B或图10C所描绘的情况，而更少的NAND串将处于如图10A所描绘的情况。统计地，这可以降低平均视在选择晶体管Vt。通过视在Vt，表示Vt可以不实际地改变，但是侧栅极影响使Vt看起来已降低。实际上，这可以降低上限。换言之，随着编程进行，从第一脉冲到最后一个脉冲，在每个编程脉冲处，越来越多的单元达到其目标电平而因此被禁止。因此，统计地，视在选择栅极Vt可以随着编程脉冲数的增大而降低，这可以使上限移动随着编程脉冲数的增大而降低。在一种实施方式中，使用取决于编程脉冲数的Vsgd偏置抵消以上所描述的侧栅极影响，并且因此加宽了用于完成编程操作的有效Vsgd窗。
在一种实施方式中，在下限和上限之间的窗通过使上限向右移动而加宽。这是在图12中描绘的。图12描绘了随着编程进行在对选择晶体管的Vgs没有任何调节的情况下的可能下限1202和上限1204。上限1210表示对可以通过随着编程进行降低选择晶体管的Vgs的一种实施方式来获得的Vsgd窗的有效加宽。
在一种实施方式中，上限1210可以通过随着编程进行升高施加至未选择的NAND串的禁止电压来获得。当禁止电压被升高时，Vsgd可以在漏极侧选择晶体管无意间导通之前达到更高的值。因此，Vsgd窗的上限升高了。然而，由于下限可以取决于所选择的位线偏置，所以未损害下限机制。注意，所选择的位线偏置未改变。
如上所述，在一种实施方式中，禁止电压的幅度取决于其两个相邻NAND串的编程状态。对于给定的禁止的NAND串，如果其相邻NAND串被禁止，则可以使SGD的Vt看起来降低，这使SGD难以关断。通过升高与未选择的位线关联的位线偏置(例如，Vdd)，SGD更易于关断。因此，可以通过使用该方法来抵消相邻NAND串的影响。在一种实施方式中，存在有在相邻NAND串的感测放大器300之间通信的电路，从而使得一个感测放大器300可以了解与相邻感测放大器300关联的NAND串的编程状态。
图13是施加编程条件的处理1300的一种实施方式的流程图。处理1300随着编程循环数量的增加而逐步降低选择晶体管(例如，406、424)的Vgs偏置。处理1300可以在来自图8的步骤820的一种实施方式中使用。通常，处理1300涉及步骤820(施加编程条件)的多次迭代。处理1300可以防止或降低编程干扰。当对NAND串进行编程时可以使用处理1300。
在步骤1302中，将编程脉冲的序列施加至所选择的字线。例如，随着处理800的步骤820的每次迭代(还参见图9(D)中的Vpgm)可以施加一个电压脉冲。在步骤1304中，在施加编程电压中的每个编程电压的同时将Vgs施加至选择晶体管406、424。Vgs可以在图9的编程阶段期间被施加。Vgs的幅度可以在编程期间逐步地被降低多次。该幅度可以在编程电压的序列期间被降低多次。通过这个，表示某编程脉冲到下一编程脉冲Vgs的幅度可以被降低，然后，从某编程脉冲到下一编程脉冲再次被降低。
在步骤1304的一种实施方式中，选择晶体管为漏极侧选择晶体管424。步骤1304的一种实施方式包括将在编程电压的序列期间不止一次降低的电压施加至与漏极侧选择晶体管关联的选择线。在一种实施方式中，Vgs的幅度针对在序列中的至少两个连续的编程电压而被降低。
在步骤1304中施加至选择晶体管的电压不必是栅极到源极电压。例如，在以下情况下电压可以是基极到发射极电压：选择晶体管是双极性晶体管(BJT)。在一种实施方式中，选择晶体管可以具有耦接至位线或公共源极线的第一端子(例如，扩散区432或扩散区431)，以及耦接至选择线的第二端子(例如，栅极)。在一种实施方式中，步骤1304包括将第二端子到第一端子电压施加至选择晶体管。
在一种实施方式中，选择晶体管为未选择的NAND串的漏极侧选择晶体管424。步骤1304的一种实施方式包括将在编程电压的序列期间不止一次降低的电压施加至与未选择的NAND串关联(例如耦接至其)的位线。
在一种实施方式中，选择晶体管为源极侧选择晶体管406。步骤1304的一种实施方式包括将在编程电压的序列期间不止一次降低的电压施加至与源极侧选择晶体管关联(例如耦接至其)的选择线。
图14描绘了可以在处理1300中使用的编程电压和Vgs的序列的一个示例。编程电压(脉冲)的序列被标记为Vpgm 1至Vpgm n+1。例如，可以随着处理800的步骤820的每次迭代施加一个编程脉冲。在该示例中，编程脉冲随着每个连续脉冲升高幅度。然而，该升高模式不是必需的。在Vpgm 5与Vpgm n之间描绘的中断指示可以使用任何数量的脉冲。因为编程可以使用与图14所描绘的脉冲相比较少的脉冲来完成，所以不要求使用所有脉冲。
还描述了施加至选择晶体管406、424的Vgs。这可以是漏极侧选择晶体管424、源极侧选择晶体管406、或二者。Vgs在“开始偏置”处开始并且随着在该示例中的每个编程脉冲降低某增量。不要求偏置(例如，Vgs)随着每个编程脉冲降低。作为一个示例，偏置随着处理800的每次迭代会降低25mV。降低可以更大或更小。不要求偏置每次降低相同量。本文公开了用于将偏置施加至选择晶体管的许多技术。
图15描绘了针对处理1300的一种实施方式的进一步细节。在步骤1502中，将偏置施加至选择晶体管。在一种实施方式中，偏置是Vgs偏置。在步骤1504中，将编程电压施加至所选择的字线。在步骤1506中，选择性地升高编程电压。在步骤1508中，确定是否降低对选择栅极晶体管的Vgs偏置。Vgs偏置可以在步骤1510中被降低或者在步骤1512中保持不变。然后，处理1500返回步骤1502。
图16A是确定是否降低对选择晶体管的偏置的处理1600的一种实施方式的流程图。在一种实施方式中，偏置是Vgs偏置。处理1600可以用于执行处理1500的步骤1508。因此，可以在处理1500期间多次使用处理1600。参照图16B中描绘的偏置的示例序列。在图16B中未明确地描绘电压脉冲。然而，标记“P1”、“P2”指代在处理例如图8的实施方式中使用的脉冲序列中的编程脉冲的编号。偏置在脉冲P1处的V_bias_start处开始。偏置在脉冲“n1”处降低某增量。然后，偏置继续降低某增量直到达到脉冲“n2”为止。此时，对任何另外的迭代(例如，编程循环)，偏置仍保持在V_bias_end处。
现在参照处理1600，在步骤1602中确定脉冲编号是否小于“n1”。N1可以是编程脉冲的任何编号。如果脉冲编号小于脉冲n1，则保持用于选择晶体管的偏置不变(步骤1604)。如果脉冲不小于“n1”，则在步骤1606中确定脉冲编号是否小于“n2”。N2是大于n1的编号。如果脉冲编号大于n2，则保持偏置不变(步骤1608)。如果脉冲编号小于n2，则在步骤1610处降低偏置。
图17A是确定是否降低对选择晶体管的偏置的处理1700的一种实施方式的流程图。在一种实施方式中，偏置是Vgs偏置。处理1700可以用于执行处理1500的步骤1508。因此，可以在处理1500期间多次使用处理1700。参照在图17B中描绘的偏置的示例序列。在图17B中未明确描绘电压脉冲。然而，标记“P1”、“P2”指代在处理例如图8的实施方式中使用的脉冲序列中的编程脉冲的编号。偏置在脉冲P1处的V_bias_start处开始。该偏置不必与图16B中描绘的偏置相同。偏置在脉冲“n1”处降低某增量。然后，偏置继续降低某增量直到偏置达到最小电压为止。此时，对于任何另外的迭代(例如，编程循环)，偏置保持在V_bias_min处。
现在参照处理1700，在步骤1702中，确定脉冲编号是否小于“n1”。N1可以是编程脉冲的任何编号。注意。这可以是与图16A中涉及到的n1相比不同的n1。如果脉冲编号小于脉冲n1，则保持用于选择晶体管的偏置不变(步骤1704)。如果脉冲不小于“n1”，则在步骤1706中确定当前偏置值是否小于最小偏置。对于漏极侧选择晶体管应当导通的这些所选择的NAND串而言，将偏置降低太多会使得漏极侧选择晶体管难以导通。如果当前偏置值是在最小偏置处，则保持偏置不变(步骤1708)。如果当前偏置值大于最小偏置，则在步骤1710处降低偏置。
在一些实施方式中，基于对某状态编程的完成来确定何时开始或停止降低选择晶体管的Vgs。例如，替代当脉冲计数达到PN1时开始降低偏置，这可以在某状态已完成编程时发生。作为另一示例，替代当脉冲计数达到PN2时停止降低偏置，这可以在某状态已完成编程时发生。图17C是使用对A状态和B状态编程的完成来触发开始或停止对偏置的降低的处理1750的一种实施方式的流程图。可以使用其他状态。
在步骤1752中，确定A状态是否完成编程。注意，以A状态为目标的所有存储器单元不需要都达到用于对要完成的A状态编程的目标电平。如果A状态未完成，则保持偏置不变(步骤1754)。如果A状态完成了，则确定(步骤1756)B状态是否也完成了。如果完成了，则不降低偏置(步骤1758)。然而，如果B状态未完成，则在步骤1760中降低偏置。实际上，在A状态完成之后但是B状态仍正在编程时降低偏置。这可以通过在A状态完成之后等待一个或更多个脉冲以开始降低偏置、或者在B状态完成之后等待一个或更多个脉冲以停止降低偏置来进行修改。
注意，测试状态的完成可以有助于说明WL间或芯片间的编程速度的差异。如果确定到这样的差异，则其还可以被考虑进基于脉冲计数的算法中。因此，在图16A和图17A的处理中，脉冲计数(例如，PN1、PN2)的值可以因WL、块、芯片等而异。
注意，存在有可以使用的许多可能的编程序列。例如，状态被编程的顺序可以完全不同。因此，对于哪个状态被完成以开始或停止降低偏置的测试可以取决于状态被编程的序列。
在一种实施方式中，降低被施加至选择晶体管的偏置包括降低施加至漏极侧选择晶体管424的选择线的电压。图18A是随着编程进行降低施加至漏极侧选择晶体管的偏置的处理1800的一种实施方式的流程图。图18B和图18C是可以在处理1800期间施加的Vsgd的两个示例序列。
在步骤1802中，将电压施加至漏极侧选择晶体管。例如，将Vsgd施加至如在图9(B)中的编程阶段中所描绘的SGD。在一种实施方式中，该电压连同位线电压引起Vgs。对于未选择的NAND串的漏极侧选择晶体管而言，Vgs可以基于Vsgd与VBL_inhibit之间的差。VBL_inhibit的示例是Vdd。如上所述，可以期望保持未选择的NAND串的漏极侧选择晶体管关断。注意，如果Vsgd的值太高，则这些漏极侧选择晶体管可以不合期望地导通。还应该注意，进一步进入编程循环(例如，更高数量的编程循环)，未选择的NAND串的漏极侧选择晶体管的视在Vt可以由于侧栅极影响而降低。在一种实施方式中，随着更高数量的编程循环而逐步降低Vsgd的值，使得未选择的NAND串的漏极侧选择栅极晶体管保持关断。因此。可以防止或降低编程干扰。
对于所选择的NAND串的漏极侧选择栅极晶体管而言，Vgs可以基于Vsgd与VBL_Select之间的差。VBL_Select的示例是0V。如上所述，可以期望保持所选择的NAND串的漏极侧选择栅极晶体管导通，使得位线电压可以传递到所选择的NAND串的沟道。
对于接收慢速编程的NAND串的漏极侧选择晶体管而言，Vgs可以基于Vsgd与VBL_QPW之间的差。VBL_QPW的示例是0.8V。如上所述，可以期望保持接收慢速编程的NAND串的漏极侧选择晶体管导通，从而使得VBL_QPW电压可以传递到所选择的NAND串的沟道。
在步骤1804中，将编程电压施加至所选择的字线。例如，将电压Vpgm在图9(D)中所描绘的编程阶段期间施加至所选择的字线。还应该注意，可以将升压电压例如Vpass施加至未选择的字线(图9(C))，从而使得未选择的字线的沟道电势可以升压。
在步骤1806中，选择性地升高编程电压。在步骤1808中，确定是否降低Vsgd。Vsgd可以在步骤1810中降低或者在步骤1812中保持不变。可以使用处理例如图16A的实施方式、图17A的实施方式或图17C的实施方式来进行该确定。然后，处理1800返回步骤1802。
在一种实施方式中，步骤1810包括：在从序列中的一个编程电压到序列中的下一编程电压不降低施加至所选择的位线的最大电压的情况下，从序列中的编程电压中的一个编程电压到序列中下一编程电压降低Vsgd的幅度。例如，可以在不降低VBL_inhibit或VBL_OPW的情况下降低Vsgd。
图18B描绘了在处理1800中可以使用的Vsgd的序列。该序列与图16B中的序列类似。在图18B中未明确描绘电压脉冲。偏置在脉冲P1处的V_sgd_start处开始。Vsgd在脉冲“n1”处降低某些量。然后，Vsgd继续降低某些量直到达到脉冲“n2”为止。此时，对于另外的编程循环，Vsgd稳定在Vsgd_end。
图18C描绘了在处理1800中可以使用的Vsgd的序列。该序列与图17B中的序列类似。在图18C中未明确描绘电压脉冲。偏置在脉冲P1处的V_sgd_start处开始。Vsgd在脉冲“n1”处降低某些量。然后，Vsgd继续降低某些量直到达到Vsgd的最小值为止。如上所述，Vsgd的值应当保持足够高以保持所选择的NAND串(快速编程和慢速编程二者)的漏极侧选择晶体管导通。此时，对于另外的编程循环，Vsgd稳定在V_sgd_min。
可以用于降低对漏极侧选择晶体管424的偏置的另一技术是随着编程进行升高禁止电压。注意，这仅影响未选择的NAND串。图19A是随着编程进行升高BL禁止电压的处理1900的一种实施方式的流程图。图19B是可以在处理1900期间施加的VBL_inhibit的示例序列。
在可选择的步骤1901中，基于相邻NAND串的编程状态来调节VBL_inhibit的幅度。这将参照图19C进一步讨论。
在步骤1902中，将电压施加至未选择的位线。例如，如在图9(E)中的编程阶段所描绘的将VBL_inhibit施加至未选择的位线。在一种实施方式中，该BL电压连同Vsgd引起针对未选择的NAND串的选择晶体管的Vgs。在该情况下，Vgs可以基于Vsgd与VBL_inhibit之间的差。在一种实施方式中，随着更高数量的编程循环来逐步升高VBL_inhibit的值，以使得未选择的NAND串的选择栅极晶体管保持关断。因此，防止或降低了编程干扰。注意，从未选择的NAND串的选择栅极晶体管的角度来看，升高VBL_inhibit或降低Vsgd具有类似的影响。二者趋向于帮助关断与未选择的NAND串关联的选择栅极晶体管。
在一种实施方式中，从一个编程阶段到下一编程阶段保持Vsgd的值不变。在一种实施方式中，从一个编程阶段到下一编程阶段时，降低Vsgd的值而升高VBL_inhibit的值。在一种实施方式中，对于编程循环中的一些编程循环，升高VBL_inhibit的值，而对于其他编程循环，降低Vsgd的值。
在步骤1904中，将编程电压施加至所选择的字线。例如，将电压Vpgm在图9(D)中所描绘的编程阶段期间施加至所选择的字线。还应该注意，可以将升压电压例如Vpass施加至未选择的字线，以使得未选择的字线的沟道电势可以升压。
在步骤1906中，选择性地升高编程电压。在步骤1908中，确定是否升高VBL_inhibit。VBL_inhibit可以在步骤1910中升高或者在步骤1912中保持不变。可以使用处理例如图16A的实施方式、图17A的实施方式或图17C的实施方式来进行该确定。然后，处理1900返回步骤1901。
图19B描绘了可以在处理1900中使用的VBL_inhibit的序列。在图19B中未明确描绘电压脉冲。VBL_inhibit在脉冲P1处的Vdd低处开始。VBL_inhibit在脉冲“n1”处升高某些量。所述量被表示为+ΔVdd。然后VBL_inhibit随着每个脉冲继续升高某些量直到达到脉冲“n2”为止。注意，不要求+ΔVdd针对每次编程循环都为相同量。在脉冲n2处，对于另外的编程循环，VBL_inhibit稳定在Vdd_nominal处。通过在Vdd nominal之下开始并且工作(如与从Vdd nominal处开始相反)，可以降低功耗。
在一种实施方式中，针对给定NAND串的禁止电压取决于其相邻的NAND串的编程状态。图19C描绘了将取决于邻近NAND串的编程状态的电压施加至与未选择的位线关联的位线的处理1950的一种实施方式的流程图。可以在随着编程进行降低或不降低选择栅极的Vgs的情况下使用该处理。该处理可以在处理1900的步骤1901中使用。然而，不要求该处理1950与处理1900一起使用。处理1950可以与处理1300、或在编程序列期间降低Vgs的另外的处理一起使用。在一种实施方式中，对于处理1300的步骤1304，使用处理1950来确定未选择的NAND串的位线电压。处理1950可以执行作为施加编程条件例如图8的步骤820的一部分。
在步骤1952中，访问相邻NAND串的编程状态。例如，访问了与未选择的NAND串邻近的第一NAND串和第二NAND串的编程状态。通过NAND串的编程状态，表示存储器单元是与NAND串正经历编程的所选择字线关联还是与NAND串正被禁止的所选择字线关联。经历慢速编程(例如，QPW)的存储器单元可以被看作正在编程。在一种实施方式中，从与一个NAND串关联的感测放大器300和与相邻NAND串关联的感测放大器300通信该信息。可以在图9中示出的阶段(1)期间或之前执行步骤1952。
在步骤1954中，将取决于邻近(或相邻)NAND串的编程状态的电压施加至与未选择的NAND串关联的位线。图19D示出了步骤1954的一种实施方式的细节。可以使用步骤1954来确定如图9E中所示的要被施加的VBL_inhibit的幅度。
图19D示出了确定施加至未选择的NAND串的禁止电压的处理1960的一种实施方式的细节。如上所述，可以在处理1950的步骤1954的一种实施方式中使用处理1960。
如果两个相邻的NAND串都正在编程(步骤1962＝是)，则在步骤1964中将VBL_inhibit设置成低幅度。该幅度可以但是不要求基于编程循环。在一种实施方式中，该低值是在处理1900的步骤1910或1912中确定的值。然而，低幅度无需基于编程循环计数。在一种实施方式中，VBL_inhibit的低幅度与循环计数无关。
如果一个相邻的NAND串而不是两个相邻的NAND串正在编程(步骤1966＝是)，则在步骤1968中将VBL_inhibit设置成中间幅度。该幅度可以但是不要求基于编程循环计数。在一种实施方式中，中间值略微大于在处理1900的步骤1910或1912中确定的值。然而，中间幅度无需基于编程循环计数。在一种实施方式中，VBL_inhibit的中间幅度与循环计数无关。在一种实施方式中，中间幅度是低幅度加上dVDD。dVDD的示例为近似0.1V；然而dVDD可以更高或更低。
如果两个相邻的NAND串都未在编程(步骤1966＝否)，则在步骤1970中将VBL_inhibit设置成高幅度。该幅度可以基于编程循环。在一种实施方式中，该高幅度基于在处理1900的步骤1910或1912中确定的值。然而，高幅度无需基于编程循环计数。在一种实施方式中，VBL_inhibit的高幅度与循环计数无关。在一种实施方式中，高幅度是低幅度加上2dVDD。
在处理1960中选择的低、中间和高VBL_inhibit的幅度是相对于彼此而言的。注意，在步骤1964中建立的低幅度可以大于针对不同的编程循环执行的在步骤1970中建立的高幅度。例如，参照图19B，VDD的幅度随着编程进行升高。在图19B中的VDD的幅度可以是在步骤1964中选择的低(或常规)值。然而，如上所述，低、中间和高VBL_inhibit的幅度可以与编程循环计数无关。此外，在随着编程进行不降低Vgs的情况下可以使用处理1960。在该情况下，VBL_inhibit低的值可以是标称值。因此，中间值和高值可以从该标称值升高。
在一种实施方式中，降低施加至选择晶体管的偏置包括降低施加至源极侧选择晶体管406的选择线的电压。图20A是随着编程进行降低施加至源极侧选择晶体管的偏置的处理2000的一种实施方式的流程图。图20B和图20C是可以在处理2000期间施加的Vsgs的两个示例序列。
在步骤2002中，将电压施加至源极侧选择晶体管。例如，如在图9(A)的编程阶段中所描绘的将电压Vsgs施加至SGS。在一种实施方式中，该电压连同公共源极线电压(例如，图9(H)中的V_Cell_Source)引起用于源极侧选择晶体管的Vgs。如上所述，可以期望保持所有NAND串的源极侧选择晶体管关断。注意，如果Vsgs的值太高，则这些源极侧选择晶体管可以不合期望地导通。还应该注意，进一步进入编程循环(例如，更高数量的编程循环)，由于侧栅极影响，未选择的NAND串的源极侧选择晶体管的视在Vt可以降低。在一种实施方式中，Vsgs的值随着更高数量的编程循环而逐步地降低，使得所有NAND串的源极侧选择晶体管保持关断。因此，可以防止或降低对未选择的NAND串的编程干扰。
在步骤2004中，将编程电压施加至所选择的字线。例如，将电压Vpgm在图9(D)中所描绘的编程阶段期间施加至所选择的字线。还应该注意，可以将升压电压例如Vpass施加至未选择的字线(图9(C))，使得未选择的字线的沟道电势可以升压。
在步骤2006中，选择性地升高编程电压。在步骤2008中，确定是否降低Vsgs。Vsgs可以在步骤2010中降低或者在步骤2012中保持不变。可以使用处理例如图16A的实施方式、图17A的实施方式或图17C的实施方式来进行该确定。然后，处理2000返回步骤2002。
图20B描绘在处理2000中可以使用的Vsgs的序列。该序列与图16B中的序列类似。在图20B中未明确描绘电压脉冲。偏置在脉冲P1处的Vsgs_start处开始。Vsgs在脉冲“n1”处降低某些量。然后，Vsgs继续降低某些量直到达到脉冲“n2”为止。此时，对于另外的编程循环，Vsgs稳定在Vsgs_end。
图20C描绘了在处理2000中可以使用的Vsgs的序列。该序列与图17B中的序列类似。在图20C中未明确描绘电压脉冲。偏置在脉冲P1处的Vsgs_start处开始。Vsgs在脉冲“n1”处降低某些量。然后，Vsgs继续降低某些量直到达到Vsgs的最小值为止。此时，对于另外的编程循环，Vsgs稳定在Vsgs_min。太低的Vsgs值可以潜在地导致SGS GIDL(栅极感应漏极泄漏)，该SGS GIDL会导致对未选择的NAND串的编程干扰。因此Vsgs_min起到保护作用，以防止SGS GIDL。
在一种实施方式中，降低施加至选择晶体管的偏置包括升高施加至与源极侧选择晶体管406连接的公共源极线的电压。图21A是随着编程进行升高施加至公共源极线的偏置的处理2100的一种实施方式的流程图。图21B是可以在处理2100期间施加至公共源极线的V_cell_src的示例序列。
在步骤2102中，将电压施加至公共源极线。例如，如在图9(H)的编程阶段中所描绘的将电压V_cell_src施加至公共源极线。在一种实施方式中，该电压连同源极线电压(例如，图9(A)中的Vsgs)引起用于源极侧选择晶体管的Vgs。如上所述，可以期望保持所有NAND串的源极侧选择晶体管关断。此外，如结合图10A至图10C所讨论的那样，未选择的NAND串的源极侧选择晶体管可以经受侧栅极影响，这可以使得难以保持这些晶体管关断。在一种实施方式中，随着更高数量的编程循环而逐步地升高V_cell_src的值，使得所有NAND串的源极侧选择栅极晶体管都保持关断。因此，可以防止或降低针对未选择的NAND串的编程干扰。
在步骤2104中，将编程电压施加至所选择的字线。例如，将电压Vpgm在图9(D)中所描绘的编程阶段期间施加至所选择的字线。还应该注意，可以将升压电压例如Vpass施加至未选择的字线(图9(C))，使得未选择的字线的沟道电势可以升压。
在步骤2106中，选择性地升高编程电压。在步骤2108中，确定是否升高V_cell_src。V_cell_src可以在步骤2110中升高或者在步骤2112中保持不变。可以使用处理例如图16A的实施方式、图17A的实施方式或图17C的实施方式来进行该确定。然后，处理2100返回步骤2102。
图21B描绘了可以在处理2100中使用的V_cell_src的序列。在图21B中未明确描绘电压脉冲。偏置在脉冲P1处的V_cell_src_start处开始。V_cell_src在脉冲“n1”处升高某些量。然后，V_cell_src继续升高某些量直到达到脉冲“n2”为止。此时，对于另外的编程循环，V_cell_src稳定在V_cell_src_max处。
在一种实施方式中，处理2100与处理2000结合以控制源极侧选择晶体管的Vgs。例如，对于一个编程循环，可以降低Vsgs，而对于另一编程循环，可以升高V_cell_src。在一个编程循环中，可以降低Vsgs并且可以升高V_cell_src。
图22A是示出失效位计数(FBC)可以如何与编程循环数量相关的图。曲线针对其中在编程期间未调节Vsgd的示例。每个曲线与用于对一组存储器单元进行编程的最大数量或编程循环对应。每个曲线表示失效位计数与针对该最大循环计数的Vsgd的关系。该曲线示出随着最大编程循环计数越高其越向左移动。这说明了Vsgd窗的上限随着编程进行进一步到较高编程循环计数而越向低侧移动。如之前所描述的，该行为可以通过由于来自禁止的NAND串的侧栅极影响而降低选择栅极晶体管的视在Vt来说明。
图22B示出了图22A的示例的上限与最大循环计数的关系的图。曲线2203示出了针对较高的循环计数上限会降低(具有较低Vsgd)。标记Δbias的箭头示出了可以进行的一个可能调节，使得上限贯穿编程保持相同位置。在一种实施方式中，在编程期间升高位线禁止电压的值以有助于保持上限。换言之，随着更高数量的编程循环升高位线禁止电压可以防止上限向左移动。例如，可以基于曲线2203与虚线2205之间的差来升高禁止电压。也可以进行其他调节。例如，可以逐步降低Vsgd的值。此外，可以对Vsgs和/或公用源极线进行调节。
考虑了以上所公开的实施方式和示例的许多替代例。如在现有的NAND实施方式中，与现有的NMOS实现相比，替代例从针对各种操作具有相反极性偏置条件的PMOS设备来制造存储器单元。在以上示例中，衬底是由硅制作的。然而，也可以使用本领域公知的其他材料例如，砷化镓等。可以考虑使用不同于场效应管(FET)的晶体管。例如，如果使用双极性晶体管(BJT)，则作为一种可能在编程期间降低的偏置可以是基极到发射极偏置。
一种实施方式，包括：操作非易失性存储装置的方法，所述非易失性存储装置包括多个字线和被布置为NAND串的多个非易失性存储元件。NAND串中的每个NAND串具有在第一端部处的第一选择晶体管和在第二端部处的第二选择晶体管。所述方法包括将编程电压的序列施加至多个字线中的所选择的字线。所选择的字线与一组非易失性存储元件关联。所述方法还包括将幅度在编程电压的序列期间降低了多次的Vgs施加至NAND串中的第一NAND串的第一选择晶体管。在施加编程电压中的一个编程电压的同时将Vgs施加至第一选择晶体管。
一种方法，包括：非易失性存储设备,该非易失性存储设备包括多个NAND串。NAND串中的每个NAND串具有：多个非易失性存储元件、在第一端部处的第一选择晶体管以及在第二端部处的第二选择晶体管。该非易失性存储设备还包括：与多个非易失性存储元件关联的多个字线、与每个NAND串的第一选择晶体管关联的第一选择线、与每个NAND串的第二选择晶体管关联的第二选择线，以及与多个位线、多个字线、第一选择线和第二选择线通信的一个或更多个管理电路。一个或更多个管理电路将编程电压的序列施加至多个字线中的所选择的字线。一个或更多个管理电路将幅度在编程电压的序列期间被降低多次的Vgs施加至NAND串中的第一NAND串的第一选择晶体管。一个或更多个管理电路在施加编程电压中一个编程电压的同时将Vgs施加至第一选择晶体管。
一种实施方式，包括：操作非易失性存储装置的方法，所述非易失性存储装置包括：具有非易失性存储元件的多个NAND串、多个字线以及与NAND串关联的多个位线。所述方法包括将编程电压的序列施加至多个字线中的所选择的字线。所选择的字线与一组非易失性存储元件关联。所述方法还包括将幅度取决于对一组非易失性存储元件的编程已前进了多远的禁止电压施加至未选择的NAND串的位线。在施加编程电压中的一个编程电压的同时施加禁止电压。
一种实施方式，包括：非易失性存储设备，该非易失性存储设备包括多个NAND串。NAND串中的每个NAND串具有多个非易失性存储元件。该非易失性存储设备还包括：与多个NAND串关联的多个位线、与多个非易失性存储元件关联的多个字线，以及与多个位线和多个字线通信的一个或更多个管理电路。一个或更多个管理电路将编程电压的序列施加至多个字线中的所选择的字线。所选择的字线与一组非易失性存储元件关联。一个或更多个管理电路将幅度取决于对一组非易失性存储元件的编程已前进了多远的禁止电压施加至未选择的NAND串的位线。在施加编程电压中的一个编程电压的同时施加禁止电压。
一种实施方式，包括：非易失性存储设备，该非易失性存储设备包括多个NAND串。NAND串中的每个NAND串具有：多个非易失性存储元件、第一侧选择晶体管以及第二侧选择晶体管。第一侧选择晶体管具有：第一端子、第二端子以及第三端子。第二侧选择晶体管具有：第一端子、第二端子以及第三端子。非易失性存储设备还具有与多个NAND串关联的多个位线。位线中的每个位线被耦接至NAND串中的一个NAND串的第一侧选择晶体管的第一端子。非易失性存储设备还具有耦接至NAND串中的每个NAND串的第二侧选择晶体管的第一端子的公共线。非易失性存储设备还具有与多个非易失性存储元件关联的多个字线。非易失性存储设备还具有与每个NAND串的第一侧选择晶体管的第二端子关联的第一侧选择线。非易失性存储设备还具有与每个NAND串的第二侧选择晶体管的第二端子关联的第二侧选择线。非易失性存储设备还具有与多个位线、多个字线、第一侧选择线和第二侧选择线通信的一个或更多个管理电路。一个或更多个管理电路将编程电压的序列施加至多个字线中的所选择的字线。一个或更多个管理电路将第二端子到第一端子电压施加至NAND串中的第一NAND串的第一侧选择晶体管或第二侧选择晶体管二者之一。第二端子到第一端子电压的幅度在编程电压的序列期间逐步降低。一个或更多个管理电路在施加编程电压中的一个编程电压的同时将第二端子到第一端子电压施加至第一侧选择晶体管或第二侧选择晶体管。一个或更多个管理电路多次从编程电压中的一个编程电压到下一编程电压降低第二端子到第一端子电压。
一种实施方式，包括：操作非易失性存储装置的方法，所述非易失性存储装置包括布置成NAND串的多个非易失性存储元件。所述方法包括：访问均与未选择的NAND串邻近的第一NAND串和第二NAND串的编程状态；并且将取决于第一邻近NAND串和第二邻近NAND串的编程状态的禁止电压施加至与未选择的NAND串关联的位线。
一种实施方式，包括：确定取决于第一邻近NAND串和第二邻近NAND串的编程状态的禁止电压的幅度的方法。所述方法可以与前面段落中的方法一起使用。该实施方式包括：如果第一邻近NAND串和第二邻近NAND串二者都正在编程，则建立用于未选择的NAND串的位线电压的第一幅度，如果第一邻近NAND串和第二邻近NAND串中的一个NAND串而不是两个NAND串正在编程，则建立用于未选择的NAND串的位线电压的第二幅度，以及如果第一邻近NAND串和第二邻近NAND串都未在编程，则建立用于未选择的NAND串的位线电压的第三幅度，所述第三幅度高于所述第二幅度，所述第二幅度高于所述第一幅度。
一种实施方式，包括：非易失性存储设备，所述非易失性存储设备包括：多个NAND串、与多个NAND串关联的多个位线，以及与多个位线和多个NAND串通信的一个或更多个管理电路。NAND串中的每个NAND串具有多个非易失性存储元件。一个或更多个管理电路访问均与未选择的NAND串邻近的第一NAND串和第二NAND串的编程状态。一个或更多个管理电路将取决于第一邻近NAND串和第二邻近NAND串的编程状态的禁止电压施加至与未选择的NAND串关联的位线。
一种实施方式，包括：确定取决于第一邻近NAND串和第二邻近NAND串的编程状态的禁止电压的幅度的管理电路。所述实施方式可以与前面段落中的实施方式一起使用。如果第一邻近NAND串和第二邻近NAND串二者都正在编程，则一个或更多个管理电路建立用于未选择的NAND串的位线电压的第一幅度。如果第一邻近NAND串和第二邻近NAND串中的一个NAND串而不是两个NAND串正在编程，则一个或更多个管理电路建立用于未选择的NAND串的位线电压的第二幅度。如果第一邻近NAND串和第二邻近NAND串都未在编程，则一个或更多个管理电路建立用于未选择的NAND串的位线电压的第三幅度。所述第三幅度高于所述第二幅度，所述第二幅度高于所述第一幅度。
用于说明和描述的目的已经给出前面的详细描述。其不旨在穷尽或限制实施方式为所公开的精确形式。根据上述教导可以进行许多修改和变化。选择所描述的实施例以最好地解释原理和实际应用，从而使本领域技术人员能够最佳地利用适合于预期的特定用途的各种实施方式和各种修改。其旨在范围由所附的权利要求来限定。

Claims (15)

1.一种操作非易失性存储装置的方法，所述非易失性存储装置包括多个字线和被布置为NAND串的多个非易失性存储元件，所述NAND串中的每个NAND串具有在该NAND串的第一端部处的第一选择晶体管和在该NAND串的第二端部处的第二选择晶体管，其中所述第一选择晶体管耦接到第一选择线，并且所述第二选择晶体管耦接到第二选择线，其中每个NAND串与多个位线中的一条位线相关联，并且每个NAND串与公共源极线相关联，所述方法包括：
在具有多个编程循环的编程处理期间将编程电压的序列施加至所述多个字线中的所选择的字线，所选择的字线与一组非易失性存储元件关联(1302)；以及
将最大幅度在所述编程处理期间从一个编程循环到下一编程循环逐步降低多次的栅极到源极电压施加至所述NAND串中的第一NAND串的所述第一选择晶体管，包括将第一电压施加到所述第一选择线并将第二电压施加到与该第一NAND串相关联的位线或者施加到与该第一NAND串相关联的公共源极线，同时将对于给定编程循环的编程电压施加到所选择的字线，包括从一个编程循环到下一编程循环多次逐步降低该第一电压与该第二电压之差的最大幅度(1304)。
2.根据权利要求1所述的方法，其中，所述第一选择晶体管是漏极侧选择晶体管，将栅极到源极电压施加至所述NAND串中的第一NAND串的所述第一选择晶体管包括：将施加到所述第一选择线的第一电压在所述编程电压的序列中多次从一个编程电压降低到下一编程电压。
3.根据权利要求1所述的方法，其中，所述第一选择晶体管是漏极侧选择晶体管，所述NAND串中的每个NAND串的所述漏极侧选择晶体管具有耦接至位线的端子，将栅极到源极电压施加至所述NAND串中的第一NAND串的所述第一选择晶体管包括：
将施加到与所述第一NAND串相关联的位线的第二电压在所述编程电压的序列中多次从一个编程电压升高到下一编程电压。
4.根据权利要求1所述的方法，还包括：
基于与未选择的NAND串相邻的NAND串的编程状态来确定施加至与所述未选择的NAND串关联的位线的电压。
5.根据权利要求4所述的方法，其中，基于与所述未选择的NAND串相邻的NAND串的编程状态来确定施加至与所述未选择的NAND串关联的位线的电压包括：
如果所述未选择的NAND串的两个相邻NAND串都正在编程，则建立用于所述未选择的NAND串的所述位线电压的第一幅度；
如果所述未选择的NAND串的相邻NAND串中的一个NAND串而不是两个NAND串正在编程，则建立用于所述未选择的NAND串的所述位线电压的第二幅度；以及
如果所述未选择的NAND串的相邻NAND串都未在编程，则建立用于所述未选择的NAND串的所述位线电压的第三幅度，所述第三幅度高于所述第二幅度，所述第二幅度高于所述第一幅度。
6.根据权利要求1所述的方法，其中，所述第一选择晶体管是源极侧选择晶体管，将栅极到源极电压施加至所述NAND串中的第一NAND串的所述第一选择晶体管包括：将施加到所述第一选择线的第一电压在编程电压的序列中多次从一个编程电压降低到下一编程电压。
7.根据权利要求1所述的方法，其中，所述第一选择晶体管是源极侧选择晶体管，所述NAND串中的每个NAND串的所述源极侧选择晶体管具有耦接至所述公共源极线的端子，将栅极到源极电压施加至所述NAND串中的第一NAND串的所述第一选择晶体管包括：
将施加到所述公共源极线的第二电压在所述序列中多次从一个编程电压升高到下一编程电压。
8.根据权利要求1所述的方法，其中，将最大幅度在所述编程处理期间从一个编程循环到下一编程循环逐步降低多次的栅极到源极电压施加至所述NAND串中的第一NAND串的所述第一选择晶体管包括：
确定所述栅极到源极电压的最大幅度，所述最大幅度取决于所述序列中的哪个编程电压正被施加。
9.根据权利要求1所述的方法，其中，将最大幅度在所述编程处理期间从一个编程循环到下一编程循环逐步降低多次的栅极到源极电压施加至所述NAND串中的第一NAND串的所述第一选择晶体管包括：
确定所述栅极到源极电压的最大幅度，所述最大幅度取决于对多个状态中的第一状态的编程的完成，所述一组非易失性存储元件正在被编程为所述第一状态。
10.根据权利要求1至9中任一项所述的方法，其中，将最大幅度在所述编程处理期间从一个编程循环到下一编程循环逐步降低多次的栅极到源极电压(Vgs)施加至所述NAND串中的第一NAND串的所述第一选择晶体管包括：
针对所述序列中的两个连续编程电压来降低所述栅极到源极电压的最大幅度。
11.根据权利要求1所述的方法，还包括：
将一个或更多个电压施加至与所述NAND串关联的所选择的位线，所述第一选择晶体管是漏极侧选择晶体管，将最大幅度在所述编程处理期间从一个编程循环到下一编程循环逐步降低多次的栅极到源极电压施加至所述NAND串中的第一NAND串的所述第一选择晶体管包括：
在不将施加至所选择的位线的最大电压从所述序列中的一个编程电压降低到所述序列中的下一编程电压的情况下，将到所述第一选择线的第一电压的最大幅度从所述序列中的所述编程电压中的所述一个编程电压降低到所述序列中的所述下一编程电压。
12.一种非易失性存储设备，包括：
多个NAND串(320，340，360)，所述NAND串中的每个NAND串具有：多个非易失性存储元件、在第一端部处的第一选择晶体管(424或406)以及在第二端部处的第二选择晶体管(406或424)；
多个位线(BL0，BL1，…)，所述多个位线与所述多个NAND串关联；
与所述多个NAND串相关联的源极线；
多个字线(WL0，WL1，WL2，…)，所述多个字线与所述多个非易失性存储元件关联；
第一选择线(SGD或SGS)，所述第一选择线耦接至每个NAND串的所述第一选择晶体管；
第二选择线(SGS或SGD)，所述第二选择线耦接至每个NAND串的所述第二选择晶体管；以及
一个或更多个管理电路(220，230，240，242，244)，所述一个或更多个管理电路与所述多个位线、所述多个字线、所述第一选择线以及所述第二选择线通信，所述一个或更多个管理电路在具有多个编程循环的编程处理期间将编程电压的序列施加至所述多个字线中的所选择的字线，所述一个或更多个管理电路将最大幅度在所述编程处理期间从一个编程循环到下一编程循环逐步降低多次的栅极到源极电压施加至所述NAND串中的第一NAND串的所述第一选择晶体管，为了施加所述栅极到源极电压，所述一个或更多个管理电路将第一电压施加到所述第一选择线并将第二电压施加到与该第一NAND串相关联的位线或者施加到所述源极线，同时将对于给定编程循环的编程电压施加到所选择的字线，包括所述一个或更多个管理电路从一个编程循环到下一编程循环多次逐步降低该第一电压与该第二电压之差的最大幅度。
13.根据权利要求12所述的非易失性存储设备，其中，所述第一选择晶体管是耦接至所述第一选择线的漏极侧选择晶体管，所述一个或更多个管理电路将最大幅度在所述编程处理期间逐步降低多次的栅极到源极电压施加至所述NAND串中的第一NAND串的所述第一选择晶体管包括：所述一个或更多个管理电路将在所述编程电压的序列中多次从一个编程电压降低到下一编程电压的电压施加至所述第一选择线。
14.根据权利要求12所述的非易失性存储设备，其中，所述第一选择晶体管是耦接至所述第一选择线的漏极侧选择晶体管，所述NAND串中的每个NAND串的所述漏极侧选择晶体管具有耦接至所述位线中的一个位线的端子，所述一个或更多个管理电路将栅极到源极电压(Vgs)施加至所述NAND串中的第一NAND串的所述第一选择晶体管包括：所述一个或更多个管理电路将在所述编程电压的序列中多次从一个编程电压升高到下一编程电压的电压施加至与未选择的NAND串关联的位线。
15.根据权利要求12所述的非易失性存储设备，其中，所述一个或更多个管理电路基于与第一未选择NAND串相邻的NAND串的编程状态来确定施加至所述位线中的第一位线的电压，所述第一位线与所述NAND串中的未选择的第一NAND串关联。
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