CN106157997B - 存储器装置与其读取方法 - Google Patents

Abstract

本发明公开了一种存储器装置与其读取方法，存储器装置包括：多个导电叠层结构，包括至少一串选择线、多条字线与至少一接地选择线；多个存储器单元，形成于这些导电叠层结构之内；多条位线，形成于这些导电叠层结构之上；以及至少一奇共同源极线，与至少一偶共同源极线，形成于这些导电叠层结构之上。该奇共同源极线耦接至这些位线的多条奇位线，该偶共同源极线耦接至这些位线的多条偶位线。

Description

存储器装置与其读取方法

技术领域

本发明是有关于一种存储器装置与其读取方法。

背景技术

在存储器读取过程中，有可能会发生读取干扰误差(read disturbance error)。读取干扰误差是指，由于存储器晶体晶体管的栅极电压太高，使得通道的电子或源极/漏极内的电子/空穴被吸引到浮动栅内，造成储存的数据改变(由1变成0)。比如，被选页(page)正在被读取时，施加至未读取页晶体管栅极的电压如果太高的话，可能会对其他未被读取页造成读取干扰误差。如果读取次数高达数千或数百万次的话，则读取干扰误差可能变成更严重。

故而，本发明提出一种存储器装置与其读取方法，其能减少读取干扰误差。

发明内容

本发明是有关于一种存储器装置，包括一偶源极线(耦接至多条偶位线)与一奇源极线(耦接至多条奇位线)，但此偶数源极线与奇数源极线彼此电性绝缘。

本发明是有关于另一种存储器装置，包括一偶接地选择线(耦接至多条偶位线)与一奇接地选择线(耦接至多条奇位线)，但该偶接地选择线与该奇接地选择线彼此电性绝缘。

本发明是有关于一种存储器装置的读取方法，在读取时，利用强迫偏压或自我升压，来降低未读取/未被选的存储器单元的栅极-源极跨压，以减少读取干扰误差的出现。

根据本发明一实施例，提出一种存储器装置，包括：多个导电叠层结构，包括至少一串选择线、多条字线与至少一接地选择线；多个存储器单元，形成于这些导电叠层结构之内；多条位线，形成于这些导电叠层结构之上；以及至少一奇共同源极线，与至少一偶共同源极线，形成于这些导电叠层结构之上。该奇共同源极线耦接至这些位线的多条奇位线，该偶共同源极线耦接至这些位线的多条偶位线。

根据本发明另一实施例，提出一种存储器装置，包括：多个导电叠层结构，包括至少一串选择线、多条字线、至少一奇接地选择线与至少一偶接地选择线；多个存储器单元，形成于这些导电叠层结构之内；多条位线，形成于这些导电叠层结构之上；以及至少一共同源极线，形成于这些导电叠层结构之上。该奇接地选择线耦接至这些位线的多条奇位线，该偶接地选择线耦接至这些位线的多条偶位线。

根据本发明又一实施例，提出一种存储器装置的读取方法。该存储器装置包括多个第一位线，多个第二位线，耦接至这些第一位线的至少一第一共同源极线，与耦接至这些第二位线的至少一第二共同源极线。于读取一被选页的这些第一位线时：施加一参考电压至该被选页的该第一共同源极线；施加一位线电压至该被选页的这些第一位线；以及施加该位线电压与一另一参考电压两者的任一者至该被选页的这些第二位线与该第二共同源极线，该位线电压高于该参考电压，该另一参考电压高于该参考电压，使得该被选页的这些第一位线上的多个存储器单元的一第一跨压高于该被选页的这些第二位线上的多个存储器单元的一第二跨压。对于一未选页：施加该参考电压至该未选页的该第一共同源极线；施加该位线电压至该未选页的这些第一位线；以及施加该位线电压与该另一参考电压两者的任一者至该未选页的这些第二位线与该第二共同源极线，使得该未选页的这些第一位线上的多个存储器单元的该第一跨压高于该未选页的这些第二位线上的多个存储器单元的该第二跨压。

根据本发明更一实施例，提出一种存储器装置的读取方法。该存储器装置包括多个第一位线，多个第二位线，耦接至这些第一位线与这些第二位线的至少一共同源极线，控制这些第一通道的一第一接地选择线，控制这些第二通道的一第二接地选择线。于读取一被选页的这些第一位线时，施加一参考电压至该被选页的该共同源极线；施加一位线电压至该被选页的这些第一位线；以及施加该位线电压与一另一参考电压两者的任一者至该被选页的这些第二位线，该位线电压高于该参考电压，该另一参考电压高于该参考电压，施加该另一参考电压至该第一接地选择线以导通这些第一位线上的多个接地选择开关，施加一关闭电压至该第二接地选择线以关闭这些第二位线上的多个接地选择开关，使得该被选页的这些第一位线上的多个存储器单元的一第一跨压高于该被选页的这些第二位线上的多个存储器单元的一第二跨压。对于一未选页：施加该参考电压至该未选页的该共同源极线；施加该位线电压至该未选页的这些第一位线；以及施加该位线电压与该另一参考电压两者的任一者至该未选页的这些第二位线，施加该另一参考电压至该第一接地选择线以导通该未选页的这些第一通道上的多个接地选择开关，施加该关闭电压至该第二接地选择线以关闭该未选页的这些第二通道上的多个接地选择开关，使得该未选页的这些第一位线上的多个存储器单元的该第一跨压高于该未选页的这些第二位线上的多个存储器单元的该第二跨压。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1显示根据本发明第一实施例的存储器装置的一部份的剖面图。

图2A与图2B显示根据本发明第一实施例的一读取方法(强迫偏压(force-bias))的示意图。

图3A与图3B显示根据本发明第一实施例的另一读取方法(自我升压(self-boosting))的示意图。

图4显示根据本发明第二实施例的存储器装置的一部份的剖面图。

图5A与图5B显示根据本发明第二实施例的一读取方法(强迫偏压)的示意图。

图6A与图6B显示根据本发明第二实施例的另一读取方法(自我升压)的示意图。

【符号说明】

100：存储器装置 BL1-BL4：位线

SSL0-SSL3：串选择线 GSL：接地选择线

WL1-WLN：字线 CSL_odd：奇共同源极线

CSL_even：偶共同源极线 110：基板

120：介电层 130：绝缘层

140：存储器单元 I1-I2：电流路径

T01-TG1、T02-TG2、T03-TG3、T04-TG4：晶体管

BL1’-BL4’：位线

T01’-TG1’、T02’-TG2’、T03’-TG3’、T04’-TG4’： 晶体管

400：存储器装置 GSL_odd：奇接地选择线

GSL_even：偶接地选择线

CSL：共同源极线 410：基板

420：介电层 430：绝缘层

440：存储器单元 I3-I4：电流路径

具体实施方式

本说明书的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。本发明的各个实施例分别具有一或多个技术特征。在可能实施的前提下，本技术领域具有通常知识者可选择性地实施任一实施例中部分或全部的技术特征，或者选择性地将这些实施例中部分或全部的技术特征加以组合。

现请参考图1，其显示根据本发明第一实施例的存储器装置100的一部份的剖面图。如图1所示，根据本发明第一实施例的存储器装置100包括：位线BL1-BL3、串选择线(string select line，SSL)SSL0-SSL3、接地选择线GSL(ground select line)、字线WL1-WLN(N为正整数)、奇共同源极线(common source line)CSL_odd、偶共同源极线CSL_even、基板110、介电层120、多个绝缘层130与多个存储器单元140。

串选择线SSL0与字线WL1之间夹有绝缘层130；相邻两字线之间也夹有绝缘层130；以及字线WLN与接地选择线GSL之间也夹有绝缘层130。

绝缘层130比如包括层间介电材质，如二氧化硅(silicon dioxide)，或者其他具有介电常数的材质等。

上述结构形成于介电层120之上，而介电层120则形成于基板110之上。

此外，存储器单元140，其可用于储存数据，比如包括多层隧道结构(multilayertunneling structure)、介电电荷捕捉层(dielectric charge trapping layer)与阻挡层(blocking layer)。

在图1的存储器装置100中，共同源极线CSL包括奇共同源极线CSL_odd与偶共同源极线CSL_even，其中，奇共同源极线CSL_odd耦接至所有奇位线(如BL1，BL3…)；而偶共同源极线CSL_even耦接至所有偶位线(如BL2，…)。

图1的存储器装置100中，该串选择线、这些字线与该接地选择线叠层成多个导电叠层结构，其中，比如，串选择线与这些字线的第一字线群组(如字线WL1、WL2…)叠层成一第一导电叠层结构，而接地选择线与这些字线的第二字线群组(如字线WLN…)叠层成第二导电叠层结构。而存储器装置100的这些存储器单元140则是形成这些导电叠层结构之内，比如，这些存储器单元140形成于这些导电叠层的侧壁(sidewall)之上。这些位线形成于这些导电叠层结构之上。

奇共同源极线CSL_odd绝缘于偶共同源极线CSL_even。奇共同源极线CSL_odd与偶共同源极线CSL_even形成于这些导电叠层结构之上。

不论是哪个页被选择，由奇位线所传来的串电流(string current)流经通道后(亦即，流经一相关导电叠层结构)，流向奇共同源极线CSL_odd，如电流路径I1所示。相同地，由偶位线所传来的串电流流经通道后(亦即，流经一相关导电叠层结构)，流向偶共同源极线CSL_even，如电流路径I2所示。

现请参考图2A与图2B，其显示根据本发明第一实施例的一读取方法(强迫偏压(force-bias))的示意图。图2A显示根据本发明第一实施例的强迫偏压读取方法对选择页的操作示意图。图2B显示根据本发明第一实施例的强迫偏压读取方法对未选择页的操作示意图。

在图2A中，一页至少包括位线BL1-BL4，每一条位线BL1-BL4则分别耦接多个晶体管T01-TG1、T02-TG2、T03-TG3、T04-TG4。当然，本发明并不受限于图标所显示的位线或晶体管的数量。

晶体管T01-T04的栅极皆耦接至串选择线SSL(所以，晶体管T01-T04也可称为串选择开关)；晶体管T11-T14的栅极皆耦接至第一字线WL1；晶体管T21-T24的栅极皆耦接至第二字线WL2；晶体管T31-T34的栅极皆耦接至第三字线WL3；…；晶体管TN1-TN4的栅极皆耦接至第N字线WLN；晶体管TG1-TG4的栅极皆耦接至接地选择线GSL(所以，晶体管TG1-TG4也可称为接地选择开关)。

图2B的耦接情况类似。另一页至少包括位线BL1’-BL4’，每一条位线BL1’-BL4’则分别耦接多个晶体管T01’-TG1’、T02’-TG2’、T03’-TG3’、T04’-TG4’。晶体管T01’-TG1’(串选择开关)的栅极皆耦接至串选择线SSL；晶体管T11’-T14’的栅极皆耦接至第一字线WL1；晶体管T21’-T24’的栅极皆耦接至第二字线WL2；晶体管T31’-T34’的栅极皆耦接至第三字线WL3；…；晶体管TN1’-TN4’的栅极皆耦接至第N字线WLN；晶体管TG1’-TG4’(接地选择开关)的栅极皆耦接至接地选择线GSL。

在图2A与图2B中，各晶体管T11-TN1、T12-TN2、T13-TN3、T14-TN4、T11’-TN1’、T12’-TN2’、T13’-TN3’、T14’-TN4’构成一个存储器单元。图3A、图3B、图5A、图5B、图6A与图6B也是如此。

如图2A所示，对于选择页，所有位线BL1-BL4皆施加电压VBL，VBL为大于0V的正电压，通常值为0.6-1V。串选择线SSL被施加电压Vssl，使得晶体管T01-T04被导通。在此以读取字线WL3上的晶体管为例做说明。字线WL3被施加读取电压Vread以导通耦接至字线WL3的晶体管T31-T34，其余的字线则被施加通过电压Vpass以导通所耦接的晶体管。接地选择线GSL则被施加电压Vgsl，以导通耦接至接地选择线GSL的晶体管TG1-TG4。也就是说，在此读取方法中，被选页的所有通道皆为导通，其中，通道是指，由耦接至同一位线的所有晶体管所组成的。

在本发明第一实施例的第一种读取方法(强迫偏压)中，如果要读取被选页的奇位线的话，则奇共同源极线CSL_odd被施加接地电位(0V)，而偶共同源极线CSL_even则施加电压VBL。相似地，如果要读取被选页的偶位线的话，则奇共同源极线CSL_odd被施加电压VBL，而偶共同源极线CSL_even则施加接地电位(0V)。

透过上式的电压施加方式，可减轻未读取/未选择晶体管的栅极-源极跨压，以减缓读取干扰误差。比如，以图2A为例，当在读取被选页的奇位线时，偶位线(如BL2)上的晶体管(如T32)的栅极-源极跨压为(Vpass-VBL)。相较之下，于目前做法中，当在读取被选页的奇位线时，偶位线(如BL2)上的晶体管(如T32)的栅极-源极跨压为(Vpass-0)。所以，由此可知，在本发明第一实施例中，对于被选页上的未读取晶体管而言，其栅极-源极跨压较为降低，所以，可以减缓读取干扰误差。

相似地，对于未选页而言，串选择线SSL被施加电压Vunssl，使得晶体管T01’-T04’被关闭。至于施加至位线BL1’-BL4’、字线WL1-WLN、接地选择线GSL的电压则相同或相似于施加至被选页的位线BL1-BL4、字线WL1-WLN、接地选择线GSL的电压，其细节在此不重述。

同样地，对于未选页而言，偶位线上的晶体管(比如，位线BL2’上的晶体管T32’)的栅极-源极跨压为(Vpass-VBL)(如果目前是在读取被选页的奇位线的话)，较为降低，故而可有效减缓读取干扰误差。至于未选页的奇位线上的晶体管(比如，位线BL1’上的晶体管T31’)的栅极-源极跨压为(Vpass-0V)(如果目前是在读取被选页的奇位线的话)。

现请参考图3A与图3B，其显示根据本发明第一实施例的另一读取方法(自我升压(self-boosting))的示意图。图3A显示利用本发明第一实施例的自我升压读取方法对选择页的操作示意图。图3B显示利用本发明第一实施例的自我升压读取方法对未选择页的操作示意图。

如图3A所示，以读取被选页的奇位线为例做说明，奇位线BL1、BL3…皆施加位线电压VBL，而偶位线BL2、BL4…皆施加参考电压Vcc(其高于电压Vssl)。串选择线SSL被施加电压Vcc，使得晶体管T01-T04被导通。在此以读取字线WL3上的晶体管为例。字线WL3被施加读取电压Vread以导通耦接至字线WL3的晶体管T31-T34，其余的字线则被施加通过电压Vpass以导通耦接至其他字线的晶体管。接地选择线GSL则被施加电压Vcc(其高于电压Vgsl)，以导通所耦接的晶体管。

在本发明第一实施例的第二种读取方法(自我升压)中，如果要读取被选页的奇位线的话，则奇共同源极线CSL_odd被施加接地电位(0V)，而偶共同源极线CSL_even则施加电压Vcc，所以，如图3A所示，晶体管TG1与TG3为导通，而晶体管TG2与TG4则为关闭。相似地，如果要读取被选页的偶位线的话，则奇共同源极线CSL_odd被施加电压Vcc，而偶共同源极线CSL_even则施加接地电位(0V)。

在读取过程中，在被选页中，在未选择位线(如BL2)上，其通道一端的接地选择开关(如晶体管TG2)处于关闭，而其通道的另一端的串选择开关(如晶体管T02)则导通。

之后，字线WL1-WLN被施加通过电压Vpass(除了要被读取的字线WL3被施加读取电压Vread)。透过耦合效应，晶体管TN2的源极电压被上拉至电位Vch，其中，电位Vch的值有关于通过电压Vpass与耦合系数C。比如，以耦合系数C为0.8，而通过电压Vpass为8V，则电位Vch＝Vpass*C＝6.4V。故而，对于被选页的未读取位线上的晶体管TN2而言，其栅极-源极跨压为Vpass-Vch。相较于已知技术中，被选页的未读取位线上的晶体管的栅极-源极跨压为Vpass-0V，本发明第一实施例的第二种读取方式可有效减缓读取干扰误差。

也就是说，在此读取方法中，在被选页中，位于未被读取位线上的晶体管处于浮接(除了通道两端的晶体管(如T02与TG2))，如晶体管T12-TN2、T14-TN4等，这些处于浮接的晶体管会受到电压耦合的影响，使其栅极-源极跨压降低为Vpass-Vch。

相似地，对于未选页而言，如图3B，串选择线SSL被施加电压Vunssl，使得晶体管T01’-T04’被关闭。至于施加至位线BL1’-BL4’与字线WL1-WLN的电压则相同或相似于施加至被选页的位线BL1-BL4与字线WL1-WLN的电压，其细节在此不重述。未选页的接地选择线GSL也被施加电压Vcc。

同样地，当在读取被选页的奇位线时，未选页的偶位线上的晶体管(如T12’-TN2’)也为浮接，故而也被施加自我升压操作。比如，偶位线BL2’上的晶体管(如T32’)的栅极-源极跨压为(Vpass-Vch)，较为降低，故而可有效减缓读取干扰误差。

现请参考图4，其显示根据本发明第二实施例的存储器装置的一部份的剖面图。如图4所示，存储器装置400包括：位线(BL1-BL2)、串选择线(SSL0)、奇接地选择线GSL_odd、偶接地选择线GSL_even、字线WL1-WLN、共同源极线CSL、基板410、介电层420、多个绝缘层430与多个存储器单元440。

基本上，基板410、介电层420、多个绝缘层430与多个存储器单元440相同或相似于图1的基板110、介电层120、多个绝缘层130与多个存储器单元140，故其细节在此省略。

不同于图1的存储器装置100之处在于，在图4的存储器装置400中，共同源极线CSL是耦接至多条字线。奇接地选择线GSL_odd耦接至所有奇位线(如BL1，…)，偶接地选择线GSL_even耦接至所有偶位线(如BL2，…)。不论是哪个页被选择，由奇位线所传来的串电流(string current)流经通道后，流向共同源极线CSL，如电流路径I3所示。相似地，由偶位线所传来的串电流流经通道后，流向共同源极线CSL，如电流路径I4所示。

现请参考图5A与图5B，其显示根据本发明第二实施例的一读取方法(强迫偏压)的示意图。图5A显示根据本发明第二实施例的强迫偏压读取方法对选择页的操作示意图。图5B显示根据本发明第二实施例的强迫偏压读取方法对未选择页的操作示意图。

在图5A与图5B中，接地选择线分为奇接地选择线GSL_odd与偶接地选择线GSL_even。奇接地选择线GSL_odd耦接至所有奇位线，而偶接地选择线GSL_even耦接至所有偶位线。此外，共同源极线CSL则耦接至所有位线。

如图5A所示，对于选择页，所有位线BL1-BL4皆施加电压VBL。串选择线SSL被施加电压Vpass或者是Vcc，使得晶体管T01-T04被导通。在此以读取字线WL3上的晶体管为例。字线WL3被施加读取电压Vread以导通耦接至字线WL3的晶体管T31-T34，其余的字线则被施加通过电压Vpass以导通耦接至其他字线的晶体管。耦接至要被读取奇位线的奇接地选择线GSL_odd被施加电压Vpass或者是Vcc，以导通耦接至奇接地选择线GSL_odd的晶体管TG1、TG3…。耦接至未读取偶位线的偶接地选择线GSL_even被施加电压VGSL，以关闭耦接至偶接地选择线GSL_even的晶体管TG2、TG4…。共同源极线CSL则被施加接地电位(0V)。

在本发明第二实施例的第一种读取方法(强迫偏压)中，透过上式的电压施加方式，可减轻未读取/未选择晶体管的栅极-源极跨压，以减缓读取干扰误差。比如，以图5A为例，当在读取被选页的奇位线时，偶位线(如BL2)上的晶体管(如T32)的栅极-源极跨压为(Vpass-VBL)(因为自我升压的关系)。其原因在于，在偶位线上的晶体管，除了晶体管TG2、TG4外，晶体管T12-TN2、T14-TN4处于浮接，所以，浮接晶体管T12-TN2、T14-TN4的源极电压被自我升压为VBL。

相较之下，于目前做法中，当在读取被选页的奇位线时，偶位线(如BL2)上的晶体管(如T32)的栅极-源极跨压为(Vpass-0)。所以，由此可知，在本发明第二实施例中，对于被选页上的未读取位线上的晶体管而言，其栅极-源极跨压较为降低，所以，可以减缓读取干扰误差。

此外，在第二实施例的第一种读取方法中，由于所有的位线皆施加相同电压，故而，位线间的耦合电容值大幅降低，故能有效改善预充电。

相似地，对于未选页而言，如图5B所示，串选择线SSL被施加电压Vunssl，使得晶体管T01’-T04’被关闭。至于施加至位线BL1’-BL4’、字线WL1-WLN的电压则相同或相似于施加至被选页的位线BL1-BL4、字线WL1-WLN的电压，其细节在此不重述。耦接至被读取奇位线的奇接地选择线GSL_odd被施加电压Vpass或者是Vcc，以导通耦接至奇接地选择线GSL_odd的晶体管TG1、TG3…。耦接至未读取偶位线的偶接地选择线GSL_even被施加电压VGSL，以关闭耦接至偶接地选择线GSL_even的晶体管TG2、TG4…。共同源极线CSL则被施加接地电位(0V)。

同样地，在图5B中，未选页的偶位线上的导通晶体管(如晶体管T02’-TN2’)则会被自我升压，其理由如上所述。也就是说，未选页的偶位线上的导通晶体管的栅极-源极电压降低为(Vpass-Vch)，故而可有效减缓读取干扰误差。至于未选页的奇位线的晶体管的栅极-源极电压则为Vpass-0V。

亦即，在图6A中，虽其为强迫偏压读取法，但未读取位线上的晶体管仍会被自我升压。

现请参考图6A与图6B，其显示根据本发明第二实施例的另一读取方法(自我升压)的示意图。图6A显示根据本发明第二实施例的自我升压读取方法对选择页的操作示意图。图6B显示根据本发明第二实施例的自我升压读取方法对未选择页的操作示意图。

在此以读取被选页的奇位线为例做说明。如图6A所示，所有被选页的奇位线BL1、BL3…皆被施加电压VBL，而所有被选页的偶位线BL2、BL4…皆被施加电压Vcc。串选择线SSL被施加电压Vpass或者是Vcc，使得晶体管T01-T04被导通。在此以读取字线WL3上的晶体管为例。字线WL3被施加读取电压Vread以导通耦接至字线WL3的晶体管T31-T34，其余的字线则被施加通过电压Vpass以导通耦接至其他字线的晶体管。耦接至要被读取的奇位线的奇接地选择线GSL_odd被施加电压Vpass或者是Vcc，以导通耦接至奇接地选择线GSL_odd的晶体管TG1、TG3…。耦接至未读取的偶位线的偶接地选择线GSL_even被施加电压VGSL，以关闭耦接至偶接地选择线GSL_even的晶体管TG2、TG4…。共同源极线CSL则被施加接地电位(0V)。

在本发明第二实施例的第二种读取方法(自我升压)中，透过上式的电压施加方式，可减轻未读取/未选择晶体管的栅极-源极跨压，以减缓读取干扰误差。比如，以图6A为例，当在读取被选页的奇位线时，偶位线(如BL2)上的晶体管(如T32)的栅极-源极跨压为(Vpass-VBL)(因为自我升压的关系)，其中，在偶位线上的晶体管，晶体管T12-TN2、T14-TN4处于浮接，故而，浮接晶体管T12-TN2、T14-TN4…的源极电压会被自我升压为VBL。

相较之下，于目前做法中，当在读取被选页的奇位线时，偶位线(如BL2)上的晶体管(如T32)的栅极-源极跨压为(Vpass-0)。所以，由此可知，在本发明第二实施例中，对于被选页上的未读取位线上的晶体管而言，其栅极-源极跨压较为降低，所以，可以减缓读取干扰误差。

至于被选页的奇位线上的晶体管的栅极-源极电压则仍为Vpass-0V或者是Vread-0V。

相似地，对于未选页而言，如图6B所示，串选择线SSL被施加电压Vunssl，使得晶体管T01’-T04’被关闭。至于施加至位线BL1’-BL4’、字线WL1-WLN的电压则相同或相似于施加至被选页的位线BL1-BL4、字线WL1-WLN的电压，其细节在此不重述。耦接至奇位线的奇接地选择线GSL_odd被施加电压Vpass或者是Vcc，以导通耦接至奇接地选择线GSL_odd的晶体管TG1、TG3…。耦接至未读取的偶位线的偶接地选择线GSL_even被施加电压VGSL，以关闭耦接至偶接地选择线GSL_even的晶体管TG2、TG4…。共同源极线CSL则被施加接地电位(0V)。

同样地，对于未选页而言，在图6B中，偶位线上的导通晶体管(如晶体管T02’-TN2’)则会被自我升压，其理由如上所述，于此不再重述。也就是说，未选页的偶位线上的导通晶体管的栅极-源极电压降低为(Vpass-Vch)，故而可有效减缓读取干扰误差。至于未选页的奇位线的晶体管的栅极-源极电压则为Vpass-0V。

在本发明第二实施例中，下表1显示在读取操作期间，当选择串选择线SSL与位线时，如何施加电压给奇接地选择线GSL_odd与偶接地选择线GSL_even。

表1

在上表1中，当选择要读取相关于SSL0的页时，(1)在读取奇位线时，施加至奇共同源极线GSL_odd的电压为Vcc，而施加至偶共同源极线GSL_even的电压为VGSL；(2)在读取偶位线时，施加至奇共同源极线GSL_odd的电压为VGSL，而施加至偶共同源极线GSL_even的电压为Vcc。

相似地，当选择要读取相关于SSL1的页时，(1)在读取奇位线时，施加至奇共同源极线GSL_odd的电压为VGSL，而施加至偶共同源极线GSL_even的电压为Vcc；(2)在读取偶位线时，施加至奇共同源极线GSL_odd的电压为Vcc，而施加至偶共同源极线GSL_even的电压为VGSL。

选择要读取SSL2、SSL4、SSL6…的页时，其电压施加情形相同于SSL0的电压施加情形。选择要读取SSL3、SSL5、SSL7…的页时，其电压施加情形相同于SSL1的电压施加情形。

综上所述可知，在本发明上述两个实施例中，不论是以强迫偏压或者是以自我升压来读取，未被选/未读取的晶体管的栅极-源极跨压可被有效降低，所以，可以有效减少读取干扰误差的出现。

此外，对于预充电而言，在本发明上述实施例中，如果奇位线与偶位线皆被施加相同电压的话，则其耦合电容值可被有效降低，故而，可有效改善预充电、感应噪声与电流消耗。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (8)

1.一种存储器装置，包括：

多个导电叠层结构，包括至少一串选择线、多条字线、至少一奇接地选择线与至少一偶接地选择线；

多个存储器单元，形成于这些导电叠层结构之内；

多条位线，形成于这些导电叠层结构之上；以及

至少一共同源极线，形成于这些导电叠层结构之上；

其中，该奇接地选择线耦接至这些位线的多条奇位线，该偶接地选择线耦接至这些位线的多条偶位线，该奇接地选择线绝缘于该偶接地选择线；

该串选择线与这些字线的一第一字线群组叠层成这些导电叠层结构的一第一导电叠层结构；

该奇、偶接地选择线与这些字线的一第二字线群组叠层成这些导电叠层结构的一第二导电叠层结构；以及

这些存储器单元形成这些导电叠层结构的多个侧壁之上。

2.根据权利要求1所述的存储器装置，其中，

由这些奇位线的任一奇位线所传来的一串电流流经这些导电叠层结构的一相关导电叠层结构后，流向该共同源极线；

由这些偶位线的任一偶位线所传来的另一串电流流经这些导电叠层结构的另一相关导电叠层结构后，流向该共同源极线。

3.一种存储器装置的读取方法，该存储器装置包括多个第一位线，多个第二位线，耦接至这些第一位线的至少一第一共同源极线，与耦接至这些第二位线的至少一第二共同源极线，该读取方法包括：

于读取一被选页的这些第一位线时，

施加一参考电压至该被选页的该第一共同源极线；

施加一位线电压至该被选页的这些第一位线；以及

施加该位线电压与一另一参考电压两者的任一者至该被选页的这些第二位线与该第二共同源极线，该位线电压高于该参考电压，该另一参考电压高于该参考电压，使得该被选页的这些第一位线上的多个存储器单元的一第一跨压高于该被选页的这些第二位线上的多个存储器单元的一第二跨压；

对于一未选页：

施加该参考电压至该未选页的该第一共同源极线；

施加该位线电压至该未选页的这些第一位线；以及

施加该位线电压与该另一参考电压两者的该者至该未选页的这些第二位线与该第二共同源极线，使得该未选页的这些第一位线上的多个存储器单元的该第一跨压高于该未选页的这些第二位线上的多个存储器单元的该第二跨压。

4.根据权利要求3所述的读取方法，其中，

于读取该被选页的这些第一位线时，

如果施加该位线电压至该被选页的这些第二位线与该第二共同源极线：

施加一串选择导通电压至该被选页的该第一位线与该第二位线上的多个串选择开关，以导通该被选页的这些串选择开关；以及

施加一接地选择导通电压至该被选页的该第一位线与该第二位线上的多个接地选择开关，以导通该被选页的这些接地选择开关；以及

对于该未选页：

如果施加该位线电压至该未选页的这些第二位线与该第二共同源极线：

施加一串选择关闭电压至该未选页的该第一位线与该第二位线上的多个串选择开关，以关闭该未选页的这些串选择开关；以及

施加该接地选择导通电压至该未选页的该第一位线与该第二位线上的多个接地选择开关，以导通该未选页的这些接地选择开关。

5.根据权利要求3所述的读取方法，其中，

于读取该被选页的这些第一位线时，

如果施加该另一参考电压至该被选页的这些第二位线与该第二共同源极线：

施加该另一参考电压至该被选页的该第一位线与该第二位线上的多个串选择开关，以导通该被选页的这些串选择开关；

施加该另一参考电压至该被选页的这些第一位线上的多个接地选择开关，以导通该被选页的这些第一位线上的这些接地选择开关；

施加该另一参考电压至该被选页的这些第二位线上的多个接地选择开关，以关闭该被选页的这些第二位线上的这些接地选择开关；以及

于关闭该被选页的这些第二位线上的这些接地选择开关之后，施加一通过电压或一读取电压至多条字线，以使得该被选页的这些第二位线上的这些存储器单元处于浮接，以将该被选页的这些第二位线上的这些浮接存储器单元的一端电压透过电压耦合而自我升压至一电压，该电压有关于该另一参考电压与一耦合系数；以及

对于该未选页：

如果施加该另一参考电压至该未选页的这些第二位线与该第二共同源极线：

施加一串选择关闭电压至该未选页的该第一位线与该第二位线上的多个串选择开关，以关闭该未选页的该第一位线与该第二位线上的这些串选择开关；

施加该另一参考电压至该未选页的这些第一位线上的多个接地选择开关，以导通该未选页的这些第一位线上的这些接地选择开关；

施加该另一参考电压至该未选页的这些第二位线上的多个接地选择开关，以关闭该未选页的这些第二位线上的这些接地选择开关；以及

于关闭该未选页的这些第二位线上的这些接地选择开关之后，施加该通过电压或该读取电压至这些字线，以使得该未选页的这些第二位线上的这些存储器单元处于浮接，以将该未选页的这些第二位线上的这些浮接存储器单元的一端电压透过电压耦合而自我升压至该电压。

6.一种存储器装置的读取方法，该存储器装置包括多个第一位线，多个第二位线，耦接至这些第一位线与这些第二位线的至少一共同源极线，控制多个第一通道的一第一接地选择线，控制多个第二通道的一第二接地选择线，该读取方法包括：

于读取一被选页的这些第一位线时，

施加一参考电压至该被选页的该共同源极线；

施加一位线电压至该被选页的这些第一位线；以及

施加该位线电压与一另一参考电压两者的任一者至该被选页的这些第二位线，该位线电压高于该参考电压，该另一参考电压高于该参考电压，施加该另一参考电压至该第一接地选择线以导通这些第一位线上的多个接地选择开关，施加一关闭电压至该第二接地选择线以关闭这些第二位线上的多个接地选择开关，使得该被选页的这些第一位线上的多个存储器单元的一第一跨压高于该被选页的这些第二位线上的多个存储器单元的一第二跨压；

对于一未选页：

施加该参考电压至该未选页的该共同源极线；

施加该位线电压至该未选页的这些第一位线；以及

施加该位线电压与该另一参考电压两者的该者至该未选页的这些第二位线，施加该另一参考电压至该第一接地选择线以导通该未选页的这些第一通道上的多个接地选择开关，施加该关闭电压至该第二接地选择线以关闭该未选页的这些第二通道上的多个接地选择开关，使得该未选页的这些第一位线上的多个存储器单元的该第一跨压高于该未选页的这些第二位线上的多个存储器单元的该第二跨压。

7.根据权利要求6所述的读取方法，其中，

于读取该被选页的这些第一位线时，

如果施加该位线电压至该被选页的这些第二位线：

导通该被选页的该第一位线与该第二位线上的多个串选择开关；以及

对于该未选页：

如果施加该位线电压至该未选页的这些第二位线：

施加一串选择关闭电压至该未选页的该第一位线与该第二位线上的多个串选择开关，以关闭该未选页的该第一位线与该第二位线上的这些串选择开关。

8.根据权利要求6所述的读取方法，其中，

于读取该被选页的这些第一位线时，

如果施加该另一参考电压至该被选页的这些第二位线：

施加该另一参考电压至该被选页的该第一位线与该第二位线上的多个串选择开关，以导通该被选页的该第一位线与该第二位线上的这些串选择开关；以及

于关闭该被选页的这些第二位线上的这些串选择开关之后，施加一通过电压或一读取电压至多条字线，以使得该被选页的这些第二位线上的这些存储器单元处于浮接，以将该被选页的这些第二位线上的这些浮接存储器单元的一端电压透过电压耦合而自我升压至一电压，该电压有关于该另一参考电压与一耦合系数；以及

对于该未选页：

如果施加该另一参考电压至该未选页的这些第二位线：

施加一串选择关闭电压至该未选页的该第一位线与该第二位线上的多个串选择开关，以关闭该未选页的该第一位线与该第二位线上的这些串选择开关；以及

于关闭该未选页的这些第二位线上的这些接地选择开关之后，施加该通过电压或该读取电压至这些字线，以使得该未选页的这些第二位线上的这些存储器单元处于浮接，以将该未选页的这些第二位线上的这些浮接存储器单元的一端电压透过电压耦合而自我升压至该电压。