TWI550617B - 三維記憶體裝置及其資料抹除方法 - Google Patents

Description

三維記憶體裝置及其資料抹除方法

本發明是有關於一種積體電路及其操作方法，且特別是有關於一種三維記憶體裝置及其資料抹除方法。

隨著積體電路製造技術的進步，堆疊多個平面之記憶單元之三維記憶裝置被發展出來，藉此獲得更大的儲存容量。傳統上，對記憶裝置進行資料抹除時，電洞需透過在串接選擇線閘端或接地選擇線閘端之閘極引發汲極洩漏(gated-induce drain leakage,GIDO)電流來產生。然而，少數載子通常移動緩慢且容易受接面(junction)製程的影響，進而使資料抹除速度降低。

因此，如何提供一種可改善三維記憶裝置之資料抹除速度之技術，乃目前業界所致力的課題之一。

本發明係有關於一種三維記憶體裝置及其資料抹除方法，利用多階段的抹除，在每一階段中對被選擇之半導體通道施加抹除電壓，並對未被選擇之半導體通道(鄰近於被選擇之半導體通道)施加相異於抹除電壓之偏壓以改善整體資料抹除時間，並 產生更大的操作記憶體窗。

根據本發明之一方面，提出一種三維記憶體裝置之資料抹除方法，其中三維記憶體裝置包括複數條字元線以及複數條半導體通道，該些半導體通道與該些字元線交叉設置以形成複數個記憶胞，該資料抹除方法包括以下步驟：首先，在抹除操作之第一階段，施加第一電壓至該些半導體通道之第一半導體通道以抹除定義於第一半導體通道之該些記憶胞所儲存之資料，並施加第二電壓至該些半導體通道之第二半導體通道，第二半導體通道係鄰近於第一半導體通道。接著，在抹除操作之第二階段，施加第二電壓至第一半導體通道，並施加第一電壓至第二半導體通道。

根據本發明之另一方面，提出一種三維記憶體裝置，包括複數條字元線以及複數條半導體通道，該些半導體通道與該些字元線交叉設置以形成複數個記憶胞。其中，在抹除操作之第一階段，該些半導體通道之第一半導體通道被施加第一電壓以抹除定義於第一半導體通道之該些記憶胞所儲存之資料，該些半導體通道之第二半導體通道被施加第二電壓，第二半導體通道係鄰近於第一半導體通道。在抹除操作之第二階段，第一半導體通道被施加第二電壓，第二半導體通道被施加第一電壓。

根據本發明之又一方面，提出一種三維記憶體裝置，包括複數條字元線以及複數條半導體通道，該些半導體通道與該些字元線交叉設置以形成複數個記憶胞。該些半導體通道包 括複數個第一半導體通道以及複數個第二半導體通道，該些第二半導體通道與該些第一半導體通道交錯設置。其中，在抹除操作之第一階段，該些第一半導體通道被施加第一電壓以抹除定義於該些第一半導體通道之該些記憶胞所儲存之資料，該些第二半導體通道被施加第二電壓。在抹除操作之第二階段，該些第一半導體通道被施加第二電壓，該些第二半導體通道被施加第一電壓。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

102、104‧‧‧步驟

202‧‧‧記憶體堆疊

P1-P4、P1’-P9’‧‧‧半導體通道

BL1-BL4‧‧‧位元線

SL1、SL2‧‧‧源極線

WL‧‧‧字元線

SSL‧‧‧串接選擇線

GSL‧‧‧接地選擇線

第1圖繪示依據本發明之一實施例之三維記憶體裝置之資料抹除方法之流程圖。

第2圖繪示3DVG架構之記憶體裝置之局部示意圖。

第3圖繪示3DVG架構之記憶體裝置之記憶體堆疊示意圖。

第4圖繪示依據本發明實施例之抹除操作之一階段之波形圖。

第5圖繪示3DVC架構之記憶體裝置之局部示意圖。

第6圖繪示針對3DVC架構之記憶體裝置之抹除操作示意圖。

第7圖繪示當未被選擇之半導體通道被偏壓於8V、1V或-4V時，抹除時間與記憶胞閥電壓(V_T)之關係圖。

以下係提出實施例進行詳細說明，實施例僅用以作為範例說明，並不會限縮本揭露欲保護之範圍。此外，實施例中之圖式係省略不必要之元件，以清楚顯示本揭露之技術特點。

第1圖繪示依據本發明之一實施例之三維記憶體裝置之資料抹除方法之流程圖。三維記憶體裝置包括多條字元線以及多條半導體通道，此些半導體通道與此些字元線交叉設置以形成多個記憶胞。在步驟102，在抹除操作之第一階段，第一電壓被施加至此些半導體通道中的第一半導體通道以抹除定義於此第一半導體通道之記憶胞所儲存之資料，且第二電壓被施加至此些半導體通道中鄰近於第一半導體通道之第二半導體通道。在步驟104，在抹除操作之第二階段，第二電壓被施加至第一半導體通道，而第一電壓被施加至第二半導體通道。

上述實施例中的半導體通道可以是多晶矽或其他合適的材料。第一電壓為用以抹除記憶體資料之抹除電壓。在進行抹除操作時，藉由半導體通道以及字元線之間的跨壓，可使電洞往浮閘移動以補償電子，進而抹除記憶胞中的資料。

在本實施例中，第一電壓之位準係相異於第二電壓之位準。在一例子中，第一電壓與第二電壓可具有相反電性。舉例來說，第一電壓之位準可為14伏特，第二電壓之位準可為-4伏特。在抹除操作之第一階段時，被施加第二電壓的第二半導體通道係作為背閘極(back gate)。基於電性耦合效應，背閘極可對第一半導體通道感應出額外電洞，藉此加速第一半導體通道之記 憶胞之資料抹除速度。接著在抹除操作之第二階段時，改由被施加第二電壓的第一半導體通道係作為背閘極。基於電性耦合效應，背閘極可對第二半導體通道感應出額外電洞，藉此加速第二半導體通道之記憶胞之資料抹除速度。由於針對第一半導體通道的資料抹除時間及針對第二半導體通道的資料抹除時間皆大幅縮減，故可有效提升三維記憶體裝置的整體資料抹除速度。

第一半導體通道及第二半導體通道之數量可以為複數個。此些第一半導體通道與此些第二半導體通道可為交錯設置。在抹除操作之第一階段，此些第一半導體通道被選擇並被施加第一電壓以抹除定義於此些第一半導體通道之記憶胞所儲存之資料，而未被選擇之第二半導體通道係被施加第二電壓。在抹除操作之第二階段，改由第二半導體通道被選擇。未被選擇之第一半導體通道被施加第二電壓，而被選擇之第二半導體通道被施加第一電壓。藉由多階段的抹除，可有效提升記憶體之資料抹除速度。

本發明實施例之資料抹除方法可應用在三維垂直閘極(three dimensional vertical gate,3DVG)架構或三維垂直通道(three dimensional vertical channel,3DVG)架構之記憶體裝置上。

請參考第2圖以及第3圖。第2圖繪示3DVG架構之記憶體裝置之局部示意圖。第3圖繪示第2圖之記憶體裝置之記憶體堆疊示意圖。如第2、3圖所示，多個半導體通道P1-P4係設置於一記憶體堆疊202中的不同層。多條字元線WL設置於 記憶體堆疊202之側壁。位於相鄰層之兩半導體通道，例如通道P1及P2，係以一介電條D隔開。

在抹除操作之第一階段時，位在奇數層之半導體通道P1、P3被選擇。第一電壓係被施加至被選擇之半導體通道P1、P3之兩端以進行資料抹除，而位在偶數層之未被選擇之半導體通道P2、P4例如被施加第二電壓。此時，未被選擇之半導體通道P2、P4例如維持在一非抹除狀態。接著在抹除操作之第二階段時，改由半導體通道P2、P4被選擇。未被選擇之半導體通道P1、P3之兩端被施加第二電壓，而被選擇之半導體通道P2、P4之兩端被施加第一電壓。由於定義於半導體通道P1、P3之記憶胞在第一階段時已完成資料抹除，故被施加第二電壓之半導體通道P1、P3係維持在已抹除狀態。透過上述兩階段的抹除操作，可對整個資料區塊進行抹除，並可大幅提升資料抹除速度。

在第2、3圖的例子中，各半導體通道P1-P4之兩端分別連接位元線以及源極線。各半導體通道P1-P4透過串接選擇線SSL連接至位元線，並透過接地選擇線GSL連接至源極線。在本實施例中，半導體通道P1、P3所連接之源極線SL1係獨立於半導體通道P2、P4所連接之源極線SL2。舉例來說，在抹除操作之第一階段時，第一電壓係透過半導體通道P1、P3個別連接之位元線BL1、BL3以及第一源極線SL1同時施加至半導體通道P1、P3之兩端，而第二電壓係透過半導體通道P2、P4個別連接之位元線BL2、BL4以及第二源極線SL2同時施加至半導體通道 P2、P4之兩端。在抹除操作之第二階段時，第二電壓係透過半導體通道P1、P3個別連接之位元線BL1、BL3以及第一源極線SL1同時施加至半導體通道P1、P3之兩端，而第一電壓係透過半導體通道P2、P4個別連接之位元線BL2、BL4以及第二源極線SL2同時施加至半導體通道P2、P4之兩端。可以理解的是，上述實施例之半導體通道、字元線、位元線以及源極線的數目並不限於如第2、3圖所示的數目，可視實際狀況分別設計成更多或更少的數目。此外，上述實施例中抹除操作之第一階段及第二階段之實施次序亦可互換。

請參考第4圖，其繪示依據本發明實施例之抹除操作之一階段之波形圖。如第4圖所示，位元線WL在抹除操作中係被施加0伏特電壓，閘極選擇線GSL及串接選擇線SSL係被施加約6伏特電壓。被選位元線及源極線(sel,BL/SL)係被施加約14伏特之電壓以抹除被選半導體通道上記憶胞之資料。而其它未被選擇之位元線及源極線(desel,BL/SL)係被施加約-4伏特之電壓以使鄰近之半導體通道作為背閘極。

請參考第5、6圖。第5圖繪示3DVC架構之記憶體裝置之局部示意圖。第6圖繪示針對第5圖之記憶體裝置之抹除操作示意圖。如第5圖所示，多個半導體通道P1’-P9’係垂直貫穿字元線WL以形成3DVC記憶體架構。第一組半導體通道P1’、P3’、P5’、P7’、P9’係與第二組半導體通道P2’、P4’、P6’、P8’、P10’交錯排列。

在第6圖的例子中，在抹除操作之第一階段時，半導體通道P1’、P3’、P5’、P7’、P9’被選擇進行資料抹除。被選擇之半導體通道P1’、P3’、P5’、P7’、P9’之兩端係被施加第一電壓V1。未被選擇之半導體通道P2’、P4’、P6’、P8’係被施加第二電壓V2。此時，未被選擇之半導體通道P2’、P4’、P6’、P8’例如維持在一非抹除狀態。在抹除操作之第二階段時，改由半導體通道P2’、P4’、P6’、P8’被選擇。未被選擇之半導體通道P1’、P3’、P5’、P7’、P9’之兩端被施加第二電壓V2，而被選擇之半導體通道P2’、P4’、P6’、P8’係被施加第一電壓V1以進行資料抹除。此時，由於半導體通道P1’、P3’、P5’、P7’、P9’在第一階段時已完成資料抹除，故被施加第二電壓之半導體通道P1’、P3’、P5’、P7’、P9’係維持在已抹除狀態。透過上述兩階段S1、S2的抹除操作，可對整個資料區塊進行抹除，並可提升資料抹除速度。

第7圖繪示當未被選擇之半導體通道被偏壓於不同電壓時，抹除時間與記憶胞閥電壓(V_T)之關係圖。針對曲線802，區塊抹除操作係被執行(即，所有半導體通道同時被施加抹除電壓)。針對曲線804，未被選擇之半導體通道被偏壓於8V之電壓。針對曲線806，未被選擇之半導體通道被偏壓於1V之電壓。針對曲線808，未被選擇之半導體通道被偏壓於-4V之電壓。由第7圖可知，當被選擇之半導體通道與未被選擇之半導體通道之電壓差越大，所需的抹除時間大幅縮短。與區塊抹除操作相比，多階段抹除操作所需之抹除時間可降低數個數量級。

依據上述實施例，係利用多階段的抹除，在每一階段中對被選擇之半導體通道施加抹除電壓，並對未被選擇之半導體通道(鄰近於被選擇之半導體通道)施加相異於抹除電壓之偏壓以改善整體資料抹除時間，並產生更大的操作記憶體窗。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102、104‧‧‧步驟

Claims (14)

1. 一種三維記憶體裝置之資料抹除方法，其中該三維記憶體裝置包括複數條字元線以及複數條半導體通道，該些半導體通道與該些字元線交叉設置以形成複數個記憶胞，該資料抹除方法包括：在一抹除操作之一第一階段，施加一第一電壓至該些半導體通道之一第一半導體通道以抹除定義於該第一半導體通道之該些記憶胞所儲存之資料，並施加一第二電壓至該些半導體通道之一第二半導體通道，該第二半導體通道鄰近於該第一半導體通道；以及在該抹除操作之一第二階段，施加該第二電壓至該第一半導體通道，並施加該第一電壓至該第二半導體通道；其中該第一電壓之位準相異於該第二電壓之位準，且該第一電壓與該第二電壓電性相反。
2. 如申請專利範圍第1項所述之資料抹除方法，其中該第一半導體通道與該第二半導體通道位於一記憶體堆疊之相鄰層並以一介電條隔開，該些字元線設置於該記憶體堆疊之側壁，該資料抹除方法更包括：在該第一階段時，對該第一半導體通道之兩端施加該第一電壓，並對該第二半導體通道之兩端施加該第二電壓；以及在該第二階段時，對該第一半導體通道之兩端施加該第二電 壓，並對該第二半導體通道之兩端施加該第一電壓。
3. 如申請專利範圍第1項所述之資料抹除方法，其中該些半導體通道垂直貫穿該些字元線以形成一三維垂直通道記憶體架構，該資料抹除方法更包括：在該第一階段時，對該第一半導體通道之兩端施加該第一電壓，並對該第二半導體通道之兩端施加該第二電壓；以及在該第二階段時，對該第一半導體通道之兩端施加該第二電壓，並對該第二半導體通道之兩端施加該第一電壓。
4. 如申請專利範圍第1項所述之資料抹除方法，其中該第一半導體通道之兩端分別電性連接一第一位元線以及一第一源極線，第二半導體通道之兩端分別電性連接一第二位元線以及一第二源極線，該資料抹除方法更包括；在該第一階段時，透過該第一位元線以及該第一源極線同時施加該第一電壓至該第一半導體通道，以及透過該第二位元線以及該第二源極線同時施加該第二電壓至該第二半導體通道；以及在該第二階段時，透過該第一位元線以及該第一源極線同時施加該第二電壓至該第一半導體通道，以及透過該第二位元線以及該第二源極線同時施加該第一電壓至該第二半導體通道。
5. 如申請專利範圍第1項所述之資料抹除方法，更包括： 在該第一階段時，維持定義於該第二半導體通道之該些記憶胞在一非抹除狀態；以及在該第二階段時，維持定義於該第一半導體通道之該些記憶胞維持在該已抹除狀態，並抹除定義於該第二半導體通道之該些記憶胞所儲存之資料。
6. 一種三維記憶體裝置，包括：複數條字元線；以及複數條半導體通道，與該些字元線交叉設置以形成複數個記憶胞；其中，在一抹除操作之一第一階段，該些半導體通道之一第一半導體通道被施加一第一電壓以抹除定義於該第一半導體通道之該些記憶胞所儲存之資料，該些半導體通道之一第二半導體通道被施加一第二電壓，該第二半導體通道係鄰近於該第一半導體通道；在該抹除操作之一第二階段，該第一半導體通道被施加該第二電壓，該第二半導體通道被施加該第一電壓；其中該第一電壓之位準相異於該第二電壓之位準，且該第一電壓與該第二電壓電性相反。
7. 如申請專利範圍第6項所述之三維記憶體裝置，其中該第一半導體通道與該第二半導體通道位於相鄰層並以一介電條隔 開，該些字元線設置於該記憶體堆疊之側壁。
8. 如申請專利範圍第6項所述之三維記憶體裝置，其中該些半導體通道垂直貫穿該些字元線以形成一三維垂直通道記憶體架構。
9. 如申請專利範圍第6項所述之三維記憶體裝置，其中該第一半導體通道之兩端分別電性連接一第一位元線以及一第一源極線，第二半導體通道之兩端分別電性連接一第二位元線以及一第二源極線；其中，在該第一階段時，該第一位元線以及該第一源極線同時施加該第一電壓至該第一半導體通道，該第二位元線以及該第二源極線同時施加該第二電壓至該第二半導體通道；在該第二階段時，該第一位元線以及該第一源極線同時施加該第二電壓至該第一半導體通道，該第二位元線以及該第二源極線同時施加該第一電壓至該第二半導體通道。
10. 如申請專利範圍第6項所述之三維記憶體裝置，其中在在該第一階段時，定義於該第二半導體通道之該些記憶胞係維持在一非抹除狀態；在該第二階段時，定義於該第一半導體通道之該些記憶胞維持在該已抹除狀態，且定義於該第二半導體通道之該些記憶胞所 儲存之資料係被抹除。
11. 一種三維記憶體裝置，包括：複數條字元線；以及複數條半導體通道，與該些字元線交叉設置以形成複數個記憶胞，該些半導體通道包括：複數個第一半導體通道；以及複數個第二半導體通道，與該些第一半導體通道交錯設置；其中，在一抹除操作之一第一階段，該些第一半導體通道被施加一第一電壓以抹除定義於該些第一半導體通道之該些記憶胞所儲存之資料，該些第二半導體通道被施加一第二電壓；在該抹除操作之一第二階段，該些第一半導體通道被施加該第二電壓，該些第二半導體通道被施加該第一電壓；其中該第一電壓之位準相異於該第二電壓之位準，且該第一電壓與該第二電壓電性相反。
12. 如申請專利範圍第11項所述之三維記憶體裝置，其中該些第一半導體通道與該些第二半導體通道於一記憶體堆疊中交錯設置，該些字元線設置於該記憶體堆疊之側壁。
13. 如申請專利範圍第11項所述之三維記憶體裝置，其中該 些半導體通道垂直貫穿該些字元線以形成一三維垂直通道記憶體架構。
14. 如申請專利範圍第11項所述之三維記憶體裝置，其中在在該第一階段時，定義於該些第二半導體通道之該些記憶胞係維持在一非抹除狀態；在該第二階段時，定義於該些第一半導體通道之該些記憶胞維持在該已抹除狀態，且定義於該些第二半導體通道之該些記憶胞所儲存之資料係被抹除。