TWI631692B - 記憶裝置及其製造方法 - Google Patents

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Abstract

一種記憶裝置，包含與絕緣條交替之導電條的複數個堆疊，絕緣條具有第一和第二側，且導電條具有相對於絕緣條的第一側內凹的第一側壁，其在堆疊側定義出第一內凹區。垂直通道柱設置在堆疊之間，垂直通道柱具有設置在相鄰堆疊上的第一和第二通道膜、及位在第一和第二通道膜之間並接觸第一和第二通道膜的介電材料。位在垂直通道柱與導電條的交點的資料儲存結構包含接觸垂直通道柱的穿隧層、位在第一內凹區中接觸穿隧層的不連續的電荷捕捉元件、及位在不連續的電荷捕捉元件與導電條的第一側壁之間的阻障層。

Description

記憶裝置及其製造方法
本發明是關於高密度記憶裝置及其製造方法，特別是關於其中係配置記憶胞的多個面以提供一三維(3D)陣列的記憶裝置及其製造方法。
隨著積體電路中的裝置的臨界尺寸縮小到一般記憶胞技術的極限，設計者一直在尋求堆疊記憶胞的多個面以達成更大的儲存容量、和達成更低的位元成本的技術。舉例來說，在Lai, et al., “A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006、以及Jung et al., “Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structurefor Beyond 30nm Node,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006中，薄膜電晶體技術被應用於電荷捕捉記憶體技術。
具有電荷捕捉層(氮化矽(SiN))的三維堆疊的反及(NAND)快閃記憶體，具有橫向電荷遷移問題，其中因為電荷捕捉層分享於字元線之間，橫向電荷遷移被預期會造成問題。橫向電荷遷移會在寫入之後立刻產生臨界電壓(threshold voltage, VT)的負向偏移、和串列讀取電流的正向偏移的不想要的結果。請見Choi et al., “Comprehensive evaluation of early retention (fast charge loss within a few seconds) characteristics in tube-type 3-D NAND Flash Memory,” IEEE 2016 Symposium on VLSI Technology Digest of Technical Papers。
希望能提供用於包含電荷捕捉層(SiN)的三維積體電路記憶體，而沒有橫向電荷遷移問題的結構。
係敘述一種垂直通道記憶體，其能夠被配置作為3D NAND快閃記憶裝置。該記憶裝置能夠包含位在導電條的堆疊中的導電條的相對側壁上的內凹區中的不連續的電荷捕捉元件。在複數實施例中，不連續的電荷捕捉元件是介電電荷捕捉元件。
於在此敘述的一範例中，記憶裝置包括與複數絕緣條交替之複數導電條的複數個堆疊，其中該些堆疊中的該些絕緣條具有複數第一側和複數第二側，且該些堆疊中的該些導電條具有相對於絕緣條的第一側內凹的複數個第一側壁，該些第一側壁在該些堆疊的複數側定義出複數個第一內凹區。
該記憶裝置包括複數個垂直通道柱，設置在堆疊之間，其中該些垂直通道柱具有設置在該些堆疊中的相鄰堆疊上的複數個第一通道膜和複數個第二通道膜、及位在該些第一通道膜與該些第二通道膜之間並接觸第一通道膜和第二通道膜的一介電材料。
該記憶裝置包括複數個資料儲存結構，位在堆疊之間的該些垂直通道柱與堆疊中的該些導電條的交點。該些資料儲存結構能夠包含接觸垂直通道柱的複數穿隧層、接觸穿隧層的複數個不連續的電荷捕捉元件、及位在該些不連續的電荷捕捉元件與導電條的該些第一側壁之間的複數阻障層。不連續的電荷捕捉元件設置在導電條的第一側壁上的該些第一內凹區中。在複數實施例中，設置在第一內凹區中的該些不連續的電荷捕捉元件是介電電荷捕捉元件。
堆疊中的該些導電條能夠具有與第一側壁相對、相對於絕緣條的第二側內凹的複數個第二側壁，該些第二側壁在導電條的第二側壁上定義出複數個第二內凹區。該些資料儲存結構能夠包含設置在該些第二內凹區中、接觸穿隧層的複數個不連續的電荷捕捉元件、以及位在第二內凹區中的該些不連續的電荷捕捉元件與導電條的該些第二側壁之間的複數阻障層。在複數實施例中，設置在第二內凹區中的該些不連續的電荷捕捉元件是介電電荷捕捉元件。
如在此所述，該些不連續的電荷捕捉元件，係設置在位在導電條的堆疊中的該些導電條的相對之第一和第二側壁上的該些第一和第二內凹區中，其中設置在位在一特定堆疊中的導電條之第一側壁上的該些第一內凹區中的該些不連續的電荷捕捉元件，係藉由設置在該特定堆疊與一相鄰堆疊之間的一垂直通道柱，從設置在位在該相鄰堆疊中的導電條之第二側壁上的該些第二內凹區中的該些不連續的電荷捕捉元件分離，該垂直通道柱具有設置在該些堆疊中的相鄰堆疊上的第一通道膜和第二通道膜、及位在該第一通道膜與該第二通道膜之間並接觸第一通道膜和第二通道膜的一介電材料。在堆疊中的導電條的層中，於沿著該些導電條的一方向(例如第10圖的X方向)中，該些不連續的電荷捕捉元件和該些垂直通道柱，係藉由通過該些導電條的層的絕緣結構(例如第10圖的1001~1009)隔絕。
在一實施例中，導電條的該些堆疊中的導電條，能夠包含一半導體材料，例如多晶矽。在另一實施例中，導電條的該些堆疊中的導電條，能夠包含一金屬材料，例如鎢。
垂直通道柱，係能夠配置成使得設置在導電條的一特定堆疊的第一側壁上之該些垂直通道柱的一第一列，在一列方向中，從設置在導電條的該特定堆疊的第二側壁上之該些垂直通道柱的一第二列偏離。
係提供用於製造如在此所述的記憶裝置的方法。在一實施例中，一種用於製造的方法，包含形成含有一半導體材料例如多晶矽的複數導電條之複數個堆疊。在另一實施例中，包含形成含有一金屬材料例如鎢的複數導電條之複數個堆疊。
本發明的其他方面和優點，能夠藉由參照接下來的圖式、細節敘述、和請求項而知悉。
對於本發明的實施例的詳細敘述，係參照所附圖式而提供。應當理解的是，並不存在將技術限制在具體揭露的結構性實施例和方法的意圖，而可以使用其他特徵、元件、方法、和實施例來實行技術。係敘述較佳的實施例來描述本技術，並非限制由請求項所定義出的範圍。本發明所屬技術領域中具有通常知識者，將認知到以下敘述的各種等價變化型。各種不同的實施例中的相似的元件，係通常以類似的元件符號加以指示。
第1圖是一3D NAND快閃記憶裝置的簡化透視圖，該3D NAND快閃記憶裝置係根據具有如同在2015年3月3日所申請之同樣處於申請狀態的美國專利申請案第14/637,204號(Attorney Docket No. MXIC 2147-1B)中所敘述的一結構的3D垂直通道技術，所述申請案通過引用併入本文，如同在本文中完全闡述一般。
該記憶裝置包含導電條的複數個堆疊。導電條的該些堆疊包含偶數堆疊(例如112和114)和奇數堆疊(例如111和113)。導電條的偶數堆疊112和114，包含配置作為串列選擇線(例如串列選擇線SSL0和SSL1)的上部條、以及配置作為字元線(例如字元線WL)的中間條。偶數堆疊(例如112)也能夠包含位在該偶數堆疊的上部條(例如SSL0)與中間條(例如WL)之間的虛置條(例如虛置條DG1)，其未被配置成形成用於資料儲存的記憶胞。
記憶裝置中的導電條的奇數堆疊(例如111和113)，能夠包含配置作為接地選擇線(例如接地選擇線GSL0和GSL1)的上部條。奇數堆疊(例如111)也能夠包含位在該奇數堆疊的上部條(例如GSL0)與中間條(例如WL)之間的虛置條(例如虛置條DG0)，其未被配置成形成用於資料儲存的記憶胞。導電條的偶數堆疊和奇數堆疊中至少一種，能夠包含配置作為輔助閘極(輔助閘極AG)、設置在中間條之下的底部條。
導電條的堆疊能夠設置在一絕緣層101上，絕緣層101能夠包括位在一半導體基板上的氧化矽或其他介電質。堆疊111~114包含絕緣材料的層121、122、123、124、125、和126，將堆疊中的導電條彼此分離。導電材料能夠是多晶矽材料、或其他基於與資料儲存結構之相容性而選擇的材料。絕緣材料的層能夠包括以本發明所屬技術領域中已知之各種方式沉積的二氧化矽。絕緣材料的層也能夠包括其他絕緣材料、和絕緣材料的組合。在這個範例中，所有的絕緣層皆由相同的材料組成。在其他範例中，不同的材料能夠被用在不同的層中，以配合特定的設計目標。
資料儲存結構130設置在對應的導電條的偶數和奇數堆疊的側壁上。半導體膜140設置在位在對應的導電條的偶數和奇數堆疊的側壁上的資料儲存結構130上。一絕緣材料150，例如二氧化矽，係填充在堆疊之間，於半導體膜140的內側表面上。在一實施例中，絕緣材料150能夠完全填滿堆疊之間的區域。在另一實施例中，絕緣材料150能夠留下一氣隙161在至少相鄰於導電條的中間條(例如WL)的區域。
半導體膜140包含分別在奇數堆疊111和113上面的部分170和171。半導體膜140的複數個部分173、174、和175位在偶數堆疊112的上面。半導體膜140的複數個部分177、178、和179位在偶數堆疊114的上面。所述部分170和171，將位在NAND串列的共同源極側上、具有設置在位在奇數堆疊111和113的側壁上的資料儲存結構上的外側表面的半導體膜連接在一起，並提供用於到共同源極線的連接的層間連接元件複數個著陸區。所述部分173、174、175、177、178、和179係分離，並提供形成到位元線的獨立連接的層間連接元件複數個著陸區。
一或複數個圖案化導體層位在堆疊上面的。一第一層間連接元件，將一第一導體(例如位元線BL0、BL1、BL2)連接到位在所述堆疊中的偶數堆疊(例如112、114)的側壁上的資料儲存結構上的一第一半導體膜的一頂表面。一第二層間連接元件，將一第二導體(例如源極參考導體線190和194)連接到位在所述堆疊中的奇數堆疊(例如111和113)的側壁上的資料儲存結構上的一第二半導體膜的一頂表面。
資料儲存結構130能夠包含一穿隧層132、一電荷儲存層131、和一阻障層133。資料儲存結構130能夠包含例如被知悉為ONO(氧化物-氮化物-氧化物)、ONONO(氧化物-氮化物-氧化物-氮化物-氧化物)、SONOS(矽-氧化物-氮化物-氧化物-矽)、BE-SONOS(能隙工程矽-氧化物-氮化物-氧化物-矽)、TANOS(氮化鉭、氧化鋁、氮化矽、氧化矽、矽)、以及MA BE-SONOS(金屬-高介電能隙工程矽-氧化物-氮化物-氧化物-矽)的介電電荷捕捉材料。
半導體膜140具有外側表面和內側表面。外側表面設置在位在形成記憶胞(例如記憶胞135)的一3D陣列的所述堆疊中對應的偶數和奇數堆疊的側壁上的資料儲存結構上。半導體膜140被連接，以形成從位在對應的偶數堆疊上的半導體膜的上端到下端、和從位在對應的奇數堆疊上的半導體膜的下端到上端的一電流路徑145。
所述堆疊中的偶數堆疊(例如114)包含耦接到第一串列選擇線(例如SSL1)的串列選擇開關(例如串列選擇開關137)。串列選擇開關能夠包含位在所述堆疊中的偶數堆疊(例如114)的側壁上的資料儲存結構130。如上所述，資料儲存結構130能夠包含電荷捕捉氮化物材料，例如ONO。
第2~10圖繪示包含含有不連續的電荷捕捉元件的資料儲存結構的一記憶體架構的範例製程流程。為了形成第2圖所示的結構，由絕緣材料的層分離的多個導電材料的層係設置在一基板(例如基板200)之上，導電材料例如是摻雜多晶矽、或其他適合用於作為字元線的材料。
第2圖繪示所述製程流程，在蝕刻該些導電材料的層，以定義出與絕緣條交替之導電條的複數個堆疊，包含堆疊210和220，之後的階段。舉例來說，堆疊210包含導電條211、213、215、和217，其與絕緣條212、214、216、和218交替，堆疊220包含導電條221、223、225、和227，其與絕緣條222、224、226、和228交替。導電條設置在正交於由一Y方向與一Z方向定義出的一YZ面的一X方向中。各個堆疊能夠包含導電條的一底部面(GSL)、導電條的多個中間面(WL)、和導電條的一頂部面(SSLs)，如第1圖所示。雖然如第2圖的範例所示，分離二個相鄰堆疊(例如210、220)的一溝槽(例如溝槽250)，係與基板(例如200)的頂表面齊平。在複數實施例中，所述溝槽能夠延伸到基板中。
如第2圖的範例所示，一堆疊(例如220)或一絕緣條(例如228)能夠具有約110nm(奈米)的寬度，一絕緣條(例如228)能夠具有約20nm的厚度，一導電條(例如227)能夠具有約50nm的厚度。
堆疊中的絕緣條具有第一側和第二側。舉例來說，一絕緣條218具有一第一側218a和一第二側218b。堆疊中的導電條具有第一側壁和第二側壁。舉例來說，一導電條217，一絕緣條218具有一第一側壁217a和一第二側壁217b。
第3圖繪示所述製程流程，在使導電條的第一側壁相對於絕緣條的第一側內凹，以在所述堆疊的複數側定義出複數個第一內凹區，之後的階段。舉例來說，導電條217的第一側壁217a，係相對於絕緣條218的第一側218a內凹，以在堆疊210的一側定義出一第一內凹區317a。類似地，第一內凹區311a、313a、和315a，分別形成在堆疊210之一第一側的導電條211、213、和215的第一側壁上。第二內凹區311b、313b、315b、和317b，分別形成在堆疊210之一第二側的導電條211、213、和215的第二側壁上。
導電條中的導電材料能夠藉由使用蝕刻技術內凹。如第3圖的範例所示，一導電條(例如227)，能夠在其第一側壁上和/或在其第二側壁上，內凹約15nm(奈米)。多晶矽橫向內凹製程能夠藉由伴隨著在多晶矽蝕刻工具中適合的氣體和功率，加入NF 3、CH 3F、CH 2F 2來進行。多晶矽橫向內凹製程的一範例配方能夠包含180mT/500T/TCCT 1.0/100V(DC25%, Freq 200)/相等氣體(gas equal)/400NF 3/10CH 3F/30CH 2F 2/60-60-56-56/20-He/20。
第4~8圖繪示形成一記憶層於所述堆疊中的導電條的側壁上。記憶層接觸所述堆疊中的導電條的側壁。記憶層能夠包括一多層資料儲存結構，該多層資料儲存結構包含複數穿隧層、一電荷捕捉材料、以及多層資料儲存結構阻障層，其範例係如上所討論者。在一較佳的範例中，記憶層以參照第4~8圖描述如下的方式實施。
第4圖繪示所述製程流程，在沉積複數阻障層(例如阻障層410)於第一內凹區(例如第3圖的317a)中的導電條(例如第2圖的217)的第一側壁(例如第2圖的217a)之上，之後的階段。阻障層(例如410)能夠沉積於第二內凹區(例如第3圖的317b)中的導電條(例如第2圖的217)的第二側壁(例如第2圖的217b)之上。阻障層(例如410)能夠沉積於絕緣條(例如第2圖的218)的第一側(例如第2圖的218a)和/或第二側(例如第2圖的218b)之上。舉例來說，阻障層能夠具有約10nm的厚度。
阻障層能夠包含一多層薄膜的組合，以最佳化抹除飽和(erase saturation)。舉例來說，該多層薄膜的組合能夠包含例如是高介電係數(相較於二氧化矽是高介電係數))、覆蓋型SiN(capped SiN)、用於雙重捕捉型BE-SONOS(能隙工程矽-氧化物-氮化物-氧化物-矽)的ONO(氧化物-氮化物-氧化物，例如O4、N3、O3)之材料的層。阻障層進一步地敘述在2015年3月3日所申請之同樣處於申請狀態的美國專利申請案第14/637,204號(Attorney Docket No. MXIC 2147-1B)，所述申請案通過引用併入本文，如同在本文中完全闡述一般。
第5圖繪示所述製程流程，在沉積電荷捕捉材料(例如電荷捕捉材料510)於第一內凹區(例如第3圖的311a、313a、315a、317a)中的阻障層(例如410)之上，之後的階段。在複數實施例中，電荷捕捉材料是介電電荷捕捉材料。電荷捕捉材料能夠沉積於第二內凹區(例如第3圖的311b、313b、315b、317b)中的阻障層(例如410)之上。電荷捕捉材料能夠沉積於位在絕緣條(例如218)的第一側(例如218a)和/或第二側(例如218b)之上的阻障層之上。電荷捕捉材料能夠包含SiN(氮化矽)。電荷捕捉材料能夠在第一內凹區和/或第二內凹區中具有約15nm到30nm的厚度。雖然電荷捕捉材料典型地包含SiN，電荷捕捉材料能夠包含SiON、HfO 2、Al 2O 3等等。
如第5圖的範例所示，沉積在一堆疊(例如210)之第一側的第一內凹區(例如第3圖的311a、313a、315a、317a)中的電荷捕捉材料(例如510)，在相鄰的第一內凹區之間可不分離，這是因為沉積在所述絕緣條之複數側上的電荷捕捉材料(例如電荷捕捉材料520)可連接在相鄰的內凹區中的電荷捕捉材料。類似地，沉積在一堆疊(例如210)之第二側的第二內凹區(例如第3圖的311b、313b、315b、317b)中的電荷捕捉材料(例如510)，在相鄰的第二內凹區之間可不分離。
第6、7、以及10圖繪示將電荷捕捉材料分離成不連續的電荷捕捉元件的方法。在複數實施例中，不連續的電荷捕捉元件是介電電荷捕捉元件。第6和7圖繪示在一垂直方向(例如Z方向)中，分離位在相鄰的第一內凹區之間、和相鄰的第二內凹區之間的電荷捕捉材料的方法。第10圖繪示分離在X方向中的電荷捕捉材料的方法。在Y方向中，電荷捕捉材料(例如第10圖的510)在一側藉由垂直通道柱(例如第10圖的910、920、和930)分離，並在相對側藉由導電條(例如第10圖的217)分離。Z方向正交於由X方向與Y方向定義出的面，且X方向正交於Y方向。
第6圖繪示所述製程流程，在施加一等向性蝕刻製程到電荷捕捉材料(例如510)，以將電荷捕捉材料朝向其側壁之上沉積有阻障層(例如第4圖的410)和電荷捕捉材料(例如第5圖的510)的導電條回拉，之後的階段。等向性蝕刻製程能夠移除大部分沉積在位在絕緣條的第一側和第二側之上的阻障層之上的電荷捕捉材料，同時保留第一內凹區和第二內凹區中的電荷捕捉材料。但少量的電荷捕捉材料(例如電荷捕捉材料620)可能仍留在絕緣條的該些側之上，連接相鄰之內凹區中的電荷捕捉材料。
第7圖繪示所述製程流程，在施加一氧化製程，以氧化位在堆疊的複數側上的電荷捕捉材料(例如510)，使得沉積在絕緣條的複數側上的電荷捕捉材料(例如SiN)能夠被氧化成位在堆疊的複數側上的一氧化物層(例如SiON)，同時保留第一內凹區和第二內凹區中的電荷捕捉材料(例如SiN)，之後的階段。因此而形成的氧化物層能夠作為部分的穿隧層，其敘述在與第8圖關聯處。於是，與經由在絕緣條之複數側上、位在相鄰的第一內凹區之間的電荷捕捉材料被連接相反，相鄰的位在堆疊的一第一側上的第一內凹區中的電荷捕捉材料，係在一垂直方向(例如Z方向)中彼此分離。類似地，與經由在絕緣條之複數側上、位在相鄰的第二內凹區之間的電荷捕捉材料被連接相反，相鄰的位在堆疊的一第二側上的第二內凹區中的電荷捕捉材料，係在該垂直方向中彼此分離。
第8圖繪示所述製程流程，在沉積複數穿隧層(例如穿隧層810)於位在堆疊的所述第一側上的第一內凹區中、和位在堆疊的所述第二側上的第二內凹區中的電荷捕捉材料之上，之後的階段。穿隧層能夠包含一能隙工程複合穿隧介電層，其包括低於2nm厚的一二氧化矽的層。在一實施例中，該複合穿隧介電層由一極薄的氧化矽層O1(例如≦15Å)、一極薄的氮化矽層N1(例如≦30Å)、和一極薄的氧化矽層O2(例如≦35Å)組成，其在從與半導體本體之介面算起15Å或更小的一偏離範圍，產生在價帶能階約2.6eV的增加。O2層，在一第二偏離範圍(例如從介面算起約30Å到45Å)，將N1層以一具有較低價帶能階(高於電洞穿隧能障)和較高導電帶能階的區從電荷捕捉層分離。足以引發電洞穿隧的電場，在一第二位置之後，將價帶能階提高到有效消除電洞穿隧能障的能階，這是因為該第二位置是位在從介面算起較遠的距離。因此，O2層並不會大幅地干擾電場輔助電洞穿隧，而同時間改善工程穿隧介電質在低電場期間阻擋漏電的能力。這些層能夠共形地沉積，例如是使用低壓化學氣相沉積(LPCVD)。
第9圖繪示所述製程流程，在形成設置在堆疊之間、例如設置在一奇數堆疊210和一偶數堆疊220之間的複數個垂直通道柱，之後的階段。垂直通道柱的形成係藉由形成複數個第一通道膜和複數個第二通道膜(例如第一通道膜910和第二通道膜920)於位在相鄰堆疊的複數個側壁上的資料儲存結構上，和沉積一介電材料(例如介電材料930)於第一通道膜和第二通道膜(例如910和920)之間，其中該介電材料接觸位在所述相鄰堆疊的該些側壁上的第一通道膜和第二通道膜(例如910和920)。於是，該些垂直通道柱具有設置在位在所述堆疊中之相鄰堆疊的側壁上的資料儲存結構上的複數個第一通道膜和複數個第二通道膜、及位在該些第一通道膜與該些第二通道膜之間並接觸第一通道膜和第二通道膜的一介電材料。在一實施例中，該介電材料(例如930)能夠完全填滿堆疊之間的區域。在另一實施例中，該介電材料(例如930)能夠留下一氣隙961在至少相鄰於堆疊中的導電條(例如211、213、215、217、221、223、225、和227)的中間條的區域。
被應用來形成資料儲存結構和通道膜中之材料的層的沉積技術，能夠藉由LPCVD製程來執行，其提供絕佳的成膜品質和所要求的共形性。資料儲存結構能夠包含阻障層(例如410)、電荷捕捉材料(例如510)、和穿隧層(例如810)。另一方面，例如是原子層沉積(ALD)工具的工具能夠被用於這些膜。
一個偶數/奇數層解碼器(even/odd level decoder)(例如第19圖的1950)能夠耦接到複數條偶數/奇數字元線，例如奇數堆疊210和偶數堆疊220中能夠作為字元線的導電條(例如211、213、215、217、221、223、225、和227)。
第10圖繪示所述製程流程，在蝕刻以沿著導電條(例如217、227、237)隔絕所述資料儲存結構(例如資料儲存結構1010)，以形成複數個不連續的電荷捕捉元件(例如510)，和沿著導電條隔絕所述第一通道膜和第二通道膜(例如910和920)以及位在所述第一通道膜和第二通道膜之間的介電材料(例如930)，以形成位在堆疊之間的複數個垂直通道柱，之後的階段。不連續的電荷捕捉元件(例如510)接觸穿隧層(例如810)和位在該些不連續的電荷捕捉元件與導電條(例如217)的該些第一側壁之間的阻障層(例如410)。資料儲存結構(例如1010)能夠包含阻障層(例如410)、不連續的電荷捕捉元件(例如510)、和穿隧層(例如810)。垂直通道柱能夠包含第一通道膜和第二通道膜(例如910和920)、及位在第一通道膜與第二通道膜之間的介電材料(例如930)。
第10圖是沿著第9圖中以A-A’線標示的XY面的剖面圖。該剖面圖繪示一佈局圖，其中一介電材料(例如930)位在所述第一通道膜和所述第二通道膜(例如910和920)之間，且一絕緣結構(例如絕緣體1001~1009)沿著一導電條(例如227)隔絕資料儲存結構(例如1010)和垂直通道柱(例如910、930、920)。在一實施例中，介電材料(例如930)能夠完全填滿堆疊之間的區域。在另一實施例中，介電材料(例如930)能夠留下一氣隙961在至少相鄰於堆疊中的導電條(例如211、213、215、217、221、223、225、和227)的中間條的區域。
在該佈局圖中，繪示導電條217、227、和237。剖面圖中的各個導電條，係設置在個別的導電條的堆疊中。雖然對於每一個堆疊分別示出一個導電條，各個堆疊能夠包含垂直設置並由絕緣條分離的多個導電條。垂直通道柱(例如910、930、和920)設置在導電條(例如217、227、和237)之間。
在這個實施例中，所述垂直通道柱，係配置成使得設置在導電條(例如227)的一特定堆疊的第一側壁(例如第一側壁1031)上之該些垂直通道柱的一第一列(例如垂直通道柱1011~1014)，在一列方向(例如X方向)中，從設置在導電條的該特定堆疊的第二側壁(例如第二側壁1032)上之該些垂直通道柱的一第二列(例如垂直通道柱1021~1023)偏離(例如偏離範圍1090)。這產生允許配置在上方的位元線有更緊密的節距(pitch)的一扭轉型佈局。
第2~10圖繪示的範例製程流程，能夠產生包含含有不連續的電荷捕捉元件的資料儲存結構的一單閘極垂直通道(single gate vertical channel, SGVC)架構。資料儲存結構設置在堆疊之間的該些垂直通道柱與堆疊中的該些導電條的交點。資料儲存結構包含接觸垂直通道柱的穿隧層、接觸穿隧層的不連續的電荷捕捉元件、及位在不連續的電荷捕捉元件與導電條的第一側壁之間的阻障層，其中不連續的電荷捕捉元件設置在導電條的第一側壁上的該些第一內凹區中。資料儲存結構能夠包含位在不連續的電荷捕捉元件與導電條的第二側壁之間的阻障層，其中不連續的電荷捕捉元件設置在導電條的第二側壁上的該些第二內凹區中。
第11圖是描述一記憶體架構的一製造方法的流程圖，該記憶體架構包含複數個垂直通道柱及複數個資料儲存結構，該些垂直通道柱設置在導電條的所述堆疊之間的，其中該些垂直通道柱具有設置在該些堆疊中的相鄰堆疊上的複數個第一通道膜和複數個第二通道膜、及位在該些第一通道膜與該些第二通道膜之間並接觸第一通道膜和第二通道膜的一介電材料，該些資料儲存結構包含位在堆疊之間的該些垂直通道柱與堆疊中的該些導電條的交點的複數個不連續的電荷捕捉元件。所述方法包含形成與複數絕緣條交替之複數導電條的複數個堆疊，其中堆疊中的該些絕緣條具有複數第一側和複數第二側，且堆疊中的該些導電條具有複數個第一側壁，如敘述在與第2圖關聯處(步驟1111)。所述方法包含使導電條的第一側壁相對於絕緣條的第一側內凹，以在該些堆疊的複數側定義出複數個第一內凹區，如敘述在與第3圖關聯處(步驟1112)。
所述方法包含形成複數個資料儲存結構於該些第一內凹區中(步驟1113)。這個步驟能夠包含沉積複數阻障層於該些第一內凹區中的導電條的該些第一側壁之上，如敘述在與第4圖關聯處，沉積電荷捕捉材料於該些第一內凹區中的該些阻障層之上，如敘述在與第5~7圖關聯處，以及沉積複數穿隧層於該些第一內凹區中的電荷捕捉材料之上，如敘述在與第8圖關聯處。
此外，沉積阻障層的步驟，能夠包含沉積該些阻障層於絕緣條的該些第一側之上，並且，沉積電荷捕捉材料的步驟，能夠包含沉積該電荷捕捉材料於位在絕緣條的第一側之上的該些阻障層之上，以及分離相鄰第一內凹區之間的該電荷捕捉材料。分離該電荷捕捉材料的步驟，能夠包含移除位在絕緣條的第一側之上的該些阻障層之上的該電荷捕捉材料，同時保留該些第一內凹區中的該電荷捕捉材料。
所述方法包含形成複數個垂直通道柱，其是藉由形成複數個第一通道膜和複數個第二通道膜於位在相鄰堆疊的複數個側壁上的該些資料儲存結構上(步驟1114)，以及沉積一介電材料於該些第一通道膜與該些第二通道膜之間，該介電材料接觸位在所述相鄰堆疊的該些側壁上的該些第一通道膜和該些第二通道膜(步驟1115)。
所述方法能夠更包含蝕刻以沿著導電條隔絕該些資料儲存結構，以形成複數個不連續的電荷捕捉元件接觸該些穿隧層和位在該些不連續的電荷捕捉元件與導電條的該些第一側壁之間的該些阻障層，如敘述在與第10圖關聯處。
導電條的堆疊中的該些導電條，能夠具有與所述第一側壁相對的複數個第二側壁。所述製造方法能夠更包含使導電條的第二側壁相對於絕緣條的第二側內凹，以在該些堆疊的複數側定義出複數個第二內凹區，以及形成所述資料儲存結構於該些第二內凹區中，該些資料儲存結構包含如在此所述的不連續的電荷捕捉元件。
第12~17圖繪示包含含有不連續的電荷捕捉元件的資料儲存結構的一替代性記憶體架構的範例製程流程。第12圖繪示類似於第9圖所示的架構。差異在於第9圖繪示複數導電條(例如在堆疊210中的211、213、215、和217，以及在堆疊220中的221、223、225、227)的複數個堆疊，其中該些導電條能夠包含一半導體材料，而第12圖繪示複數犧牲條(例如在堆疊1210中的犧牲條1211、1213、1215、和1217，以及在堆疊1220中的犧牲條1221、1223、1225、1227)的複數個堆疊，其中該些犧牲條能夠包含例如是氮化矽(SiN)的一材料。
第12圖繪示所述製程流程，在類似於繪示在第2~9圖之製程步驟，使用犧牲條取代第2~9圖中的導電條的一系列製程步驟之後的階段。產生繪示於第12圖的階段的該系列製程步驟包含：
步驟1：形成與複數絕緣條(例如在堆疊1210中的絕緣條1212、1214、1216、和1218，以及在堆疊1220中的絕緣條1222、1224、1226、和1228)交替之複數犧牲條(例如在堆疊1210中的1211、1213、1215、和1217，以及在堆疊1220中的1221、1223、1225、1227)的複數個堆疊，堆疊中的該些絕緣條具有複數第一側和複數第二側，且堆疊中的該些犧牲條具有複數個第一側壁。這個步驟類似於敘述在與第2圖關聯處的製程步驟，使用犧牲條取代導電條。
步驟2：使犧牲條的第一側壁相對於絕緣條的第一側內凹，以在該些堆疊的複數側定義出複數個第一內凹區。這個步驟類似於敘述在與第3圖關聯處的製程步驟，使用犧牲條取代導電條。
步驟3：形成複數個資料儲存結構於該些第一內凹區中。這個步驟類似於敘述在與第4~8圖關聯處的製程步驟。這個步驟能夠包含沉積複數阻障層(例如阻障層1240)於第一內凹區中的犧牲條(例如在堆疊1210中的1211、1213、1215、和1217)的該些第一側壁之上，沉積電荷捕捉材料(例如電荷捕捉材料1250)於該些第一內凹區中的該些阻障層之上，以及沉積複數穿隧層(例如穿隧層1280)於該些第一內凹區中的電荷捕捉材料之上。
此外，在步驟3中的沉積阻障層，能夠包含沉積該些阻障層於絕緣條犧牲條的該些第一側之上。在步驟3中的沉積電荷捕捉材料，能夠包含沉積該電荷捕捉材料於位在絕緣條犧牲條的第一側之上的該些阻障層之上，以及分離相鄰第一內凹區之間的該電荷捕捉材料。分離該電荷捕捉材料的步驟，能夠包含移除位在絕緣條的第一側之上的該些阻障層之上的該電荷捕捉材料，同時保留該些第一內凹區中的該電荷捕捉材料。
步驟4：形成複數個第一通道膜和複數個第二通道膜(例如第一通道膜1291和第二通道膜1292)於位在相鄰堆疊(例如1210和1220)的複數個側壁上的該些資料儲存結構上。這個步驟類似於敘述在與第9圖關聯處的製程步驟。
步驟5：沉積一介電材料(例如介電材料1293)於該些第一通道膜與該些第二通道膜(例如1291和1292)之間，該介電材料接觸位在所述相鄰堆疊的該些側壁上的第一通道膜和第二通道膜。
第13~17圖繪示在製程流程中以一金屬材料取代堆疊中的犧牲條的階段，所述金屬材料例如是鎢。第13圖繪示所述製程流程，在蝕刻該些堆疊(例如1210和1220)以形成一溝槽(例如1310、1320)，暴露出該溝槽中的犧牲條(例如在溝槽1310中的1211、1213、1215、和1217，以及在溝槽1320中的1221、1223、1225、1227)，之後的階段。
第14圖繪示所述製程流程，在移除溝槽中的該些犧牲條(例如在溝槽1310中的1211、1213、1215、和1217，以及在溝槽1320中的1221、1223、1225、和1227)之後的階段。第15圖繪示所述製程流程，在沉積所述金屬材料(例如金屬材料1510)於溝槽(例如1310、1320)中之後的階段。
第16和17圖繪示所述製程流程，在如ZY面和ZX面所示，分離溝槽中的該些絕緣條之間的所述金屬材料(例如1510)之後的階段。舉例來說，如果金屬材料包含鎢(W)，則能夠施加一鎢蝕刻製程到溝槽中的金屬材料(例如1510)，以分離位在溝槽中的絕緣條之間的該金屬材料。
第12~17圖繪示的範例製程流程，使用一閘極取代製程，能夠產生包含含有不連續的電荷捕捉元件的資料儲存結構，並在閘極使用一金屬材料的一SGVC(單閘極垂直通道)架構。資料儲存結構設置在堆疊之間的該些垂直通道柱與堆疊中的該些金屬條(例如第16圖的1510)的交點。資料儲存結構包含接觸垂直通道柱的穿隧層、接觸穿隧層的不連續的電荷捕捉元件、及位在不連續的電荷捕捉元件與所述金屬的第一側壁之間的阻障層，其中不連續的電荷捕捉元件設置在金屬條的第一側壁上的該些第一內凹區中。資料儲存結構能夠包含位在不連續的電荷捕捉元件與金屬條的第二側壁之間的阻障層，其中不連續的電荷捕捉元件設置在金屬條的第二側壁上的該些第二內凹區中。
第18圖是描述一替代性記憶體架構的一製造方法的範例流程圖，包含首先形成含有位在犧牲條的堆疊的複數側的內凹區中的不連續的電荷捕捉元件的資料儲存結構，以及接著以一金屬材料取代堆疊中的犧牲條，以形成金屬閘極。所述方法包含形成與複數絕緣條(例如1212、1214、1216、和1218)交替之複數犧牲條(例如1211、1213、1215、和1217)的複數個堆疊(例如1210、1220)，其中堆疊中的該些絕緣條具有複數第一側和複數第二側，且堆疊中的該些犧牲條具有複數個第一側壁，如敘述在與第12圖關聯處(步驟1811)。所述方法包含使犧牲條的第一側壁相對於絕緣條的第一側內凹，以在該些堆疊的複數側定義出複數個第一內凹區，如敘述在與第12圖關聯處(步驟1812)。
所述方法包含形成複數個資料儲存結構於該些第一內凹區中(步驟1813)。這個步驟能夠包含沉積複數阻障層(例如1240)於該些第一內凹區中的犧牲條的該些第一側壁之上，如敘述在與第12圖關聯處，沉積電荷捕捉材料(例如1250)於該些第一內凹區中的該些阻障層之上，如敘述在與第5~7圖關聯處，以及沉積複數穿隧層(例如1280)於該些第一內凹區中的電荷捕捉材料之上，如敘述在與第12圖關聯處。
此外，沉積阻障層的步驟，能夠包含沉積該些阻障層於絕緣條的該些第一側之上，並且，沉積電荷捕捉材料的步驟，能夠包含沉積該電荷捕捉材料於位在絕緣條的第一側之上的該些阻障層之上，以及分離相鄰第一內凹區之間的該電荷捕捉材料。分離該電荷捕捉材料的步驟，能夠包含移除位在絕緣條的第一側之上的該些阻障層之上的該電荷捕捉材料，同時保留該些第一內凹區中的該電荷捕捉材料。
所述方法包含形成複數個垂直通道柱，其是藉由形成複數個第一通道膜和複數個第二通道膜於位在相鄰堆疊的複數個側壁上的該些資料儲存結構上(步驟1814)，以及沉積一介電材料於該些第一通道膜與該些第二通道膜之間，該介電材料接觸位在所述相鄰堆疊的該些側壁上的該些第一通道膜和該些第二通道膜(步驟1815)。
所述方法能夠更包含蝕刻以沿著犧牲條隔絕該些資料儲存結構，以形成複數個不連續的電荷捕捉元件接觸該些穿隧層和位在該些不連續的電荷捕捉元件與犧牲條的該些第一側壁之間的該些阻障層，如敘述在與第10圖關聯處，在堆疊包含取代導電條(例如第10圖的217和227)的犧牲條(例如第12圖的1217和1227)時。
導電條的堆疊中的該些犧牲條，能夠具有與所述第一側壁相對的複數個第二側壁。所述製造方法能夠更包含使犧牲條的第二側壁相對於絕緣條的第二側內凹，以在該些堆疊的複數側定義出複數個第二內凹區，以及形成所述資料儲存結構於該些第二內凹區中，該些資料儲存結構包含如在此所述的不連續的電荷捕捉元件。
所述方法包含以一金屬材料取代堆疊中的該些犧牲條(步驟1816)。所述取代步驟，能夠包含蝕刻該些堆疊(例如1210和1220)以形成一溝槽(例如第13圖的1310、1320)，暴露出該溝槽中的犧牲條(例如在溝槽1310中的1211、1213、1215、和1217，以及在溝槽1320中的1221、1223、1225、1227)，移除溝槽中的該些犧牲條(例如第14圖)，沉積所述金屬材料(例如第14圖的1510)於溝槽中，以及分離溝槽中的該些絕緣條之間的金屬材料(第16和17圖)，如敘述在與第13~17圖關聯處。
第19圖是包含一3D記憶體陣列的一積體電路記憶體的方塊圖，該3D記憶體陣列含有位在導電條的側壁上的內凹區中的不連續的電荷捕捉元件。積體電路1901包含一記憶體陣列1960，記憶體陣列1960包含如在此所述的具有單閘極垂直通道記憶胞的一或多個記憶體區塊該些單閘極垂直通道記憶胞包含含有位在導電條的相對側壁上的內凹區中的不連續之電荷捕捉元件的資料儲存結構。
資料儲存結構設置在堆疊之間的該些垂直通道柱與堆疊中的該些導電條的交點。資料儲存結構包含接觸垂直通道柱的穿隧層、接觸穿隧層的不連續的電荷捕捉元件、及位在不連續的電荷捕捉元件與導電條的第一側壁之間的阻障層，其中不連續的電荷捕捉元件設置在導電條的第一側壁上的該些第一內凹區中。資料儲存結構能夠包含位在不連續的電荷捕捉元件與導電條的第二側壁之間的阻障層，其中不連續的電荷捕捉元件設置在導電條的第二側壁上的該些第二內凹區中。在複數實施例中，導電條能夠包含一半導體材料，例如多晶矽，或包含一金屬材料，例如鎢。
一串列選擇線解碼器1940耦接到配置在記憶體陣列1960中的複數條串列選擇線1945。一偶數/奇數層解碼器1950耦接到複數條偶數/奇數字元線1955。如敘述在與第9圖關聯處，一個偶數/奇數層解碼器1950能夠耦接到複數條偶數/奇數字元線，例如奇數堆疊210和偶數堆疊220中能夠作為字元線的導電條(例如211、213、215、217、221、223、225、和227)。一總體位元線行解碼器1970耦接到沿著記憶體陣列1960中的行配置的複數條總體位元線1965，以從記憶體陣列1960讀取資料，以及寫入資料到記憶體陣列1960。位址係供應在從控制邏輯1910到解碼器1970、解碼器1940、和解碼器1950的匯流排1930。感測放大器和寫入緩衝器電路1980耦接到行解碼器1970，在這個範例中是經由第一資料線1975。電路1980中的寫入緩衝器能夠儲存用於多層寫入的程式碼，以指示被選取的位元線的寫入或抑止狀態。行解碼器1970能夠包含用於回應寫入緩衝器中的資料值，選擇性地施加寫入和抑止電壓到記憶體中的位元線的電路。
來自感測放大器/寫入緩衝器電路的感測資料經由第二資料線1985供應到多層資料緩衝器(multi-level data buffer)1990，其接著經由一資料路徑1993耦接到輸入/輸出電路1991。並且，在這個範例中，輸入資料係施加到用於支持陣列中的各個單閘極垂直通道記憶胞的多層寫入操作的多層資料緩衝器1990。
輸入/輸出電路1991驅動資料往積體電路1901外部的目的地。輸入/輸出資料和控制信號經由資料匯流排1905輸入/輸出電路1991、控制邏輯1910和積體電路1901上的輸入/輸出埠或其他在積體電路1901內部或外部的資料源之間移動，所述其他資料源例如是一般用途處理器或特殊用途應用電路、或記憶體陣列1960所支持的具有系統整合晶片功能的模組組合。
在第19圖所示的範例中，控制邏輯1910使用一偏壓配置狀態機，控制通過方塊1920中的一或複數個電壓供應器所產生或提供的供應電壓的應用，例如讀取、抹除、驗證、和寫入偏壓。控制邏輯1910耦接到多層緩衝器1990和記憶體陣列1960。控制邏輯1910包含控制多層寫入操作的邏輯。
控制邏輯1910能夠使用本發明所屬技術領域中已知之特殊用途邏輯電路來實行。在替代性的實施例中，控制邏輯包括一般用途處理器，其能夠被實行在相同的積體電路上，該積體電路執行電腦程式以控制裝置的操作。在又另外的實施例中，特殊用途邏輯電路和一般用途處理器的組合，能夠用於控制邏輯的實行。
雖然本發明已以較佳實施例和詳細的範例揭露如上，但可以理解這些範例係用來描述，而非限定本發明。可以預期，本發明所屬技術領域中具有通常知識者，在不脫離本發明的精神和申請專利的範圍內，合理地進行調整和組合。
101‧‧‧絕緣層
111、112、113、114、210、220、1210、1220‧‧‧堆疊
121、122、123、124、125、126‧‧‧絕緣材料的層
130、1010‧‧‧資料儲存結構
131‧‧‧電荷儲存層
132、810、1280‧‧‧穿隧層
133、410、1240‧‧‧阻障層
135‧‧‧記憶胞
137‧‧‧串列選擇開關
140‧‧‧半導體膜
145‧‧‧電流路徑
150‧‧‧絕緣材料
161、961‧‧‧氣隙
170、171、173、174、175、177、178、179‧‧‧部分
190、194‧‧‧源極參考導體線
200‧‧‧基板
211、213、215、217、221、223、225、227、237‧‧‧導電條
212、214、216、218、222、224、226、228、1212、1214、1216、1218、1222、1224、1226、1228‧‧‧絕緣條
217a、1031‧‧‧第一側壁
217b、1032‧‧‧第二側壁
218a‧‧‧第一側
218b‧‧‧第二側
250、1310、1320‧‧‧溝槽
311a、313a、315a、317a‧‧‧第一內凹區
311b、313b、315b、317b‧‧‧第二內凹區
510、520、620、1250‧‧‧電荷捕捉材料
910、1291‧‧‧第一通道膜
920、1292‧‧‧第二通道膜
930、1293‧‧‧介電材料
1001、1002、1003、1004、1005、1006、1007、1008、1009‧‧‧絕緣體
1011、1012、1013、1014、1021、1022、1023‧‧‧垂直通道柱
1090‧‧‧偏移範圍
1111、1112、1113、1114、1115、1811、1812、1813、1814、1815、1816‧‧‧步驟
1211、1213、1215、1217、1221、1223、1225、1227‧‧‧犧牲條
1510‧‧‧金屬材料
1901‧‧‧積體電路
1905‧‧‧資料匯流排
1910‧‧‧控制邏輯
1920‧‧‧方塊
1930‧‧‧匯流排
1940、1950、1970‧‧‧解碼器
1945、SSL0、SSL1‧‧‧串列選擇線
1955、WL‧‧‧字元線
1960‧‧‧記憶體陣列
1965‧‧‧總體位元線
1975‧‧‧第一資料線
1980‧‧‧電路
1985‧‧‧第二資料線
1990‧‧‧緩衝器
1991‧‧‧輸入/輸出電路
1993‧‧‧資料路徑
AG‧‧‧輔助閘極
BL0、BL1、BL2‧‧‧位元線
DG0、DG1‧‧‧虛置條
GSL0、GSL1‧‧‧接地選擇線
第1圖是一3D SGVC NAND記憶裝置的簡化透視圖。 第2~10圖繪示包含含有不連續的電荷捕捉元件的資料儲存結構的一記憶體架構的範例製程流程。 第11圖是描述包含含有不連續的電荷捕捉元件的資料儲存結構的一記憶體架構的一製造方法的範例流程圖。 第12~17圖繪示包含含有不連續的電荷捕捉元件的資料儲存結構的另一記憶體架構的範例製程流程。 第18圖是描述包含含有不連續的電荷捕捉元件的資料儲存結構的另一記憶體架構、在形成資料儲存結構之後使用一閘極取代製程的一製造方法的範例流程圖。 第19圖是包含含有位在導電條的側壁上的內凹區中的不連續的電荷捕捉元件之一3D記憶體陣列的一積體電路記憶體的方塊圖。

Claims (10)

  1. 一種記憶裝置，包括： 與複數絕緣條交替之複數導電條的複數個堆疊，該些堆疊中的該些絕緣條具有複數第一側和複數第二側，且該些堆疊中的該些導電條具有相對於該些絕緣條的該些第一側內凹的複數個第一側壁，該些第一側壁在該些堆疊的複數側定義出複數個第一內凹區； 複數個垂直通道柱，設置在該些堆疊之間，該些垂直通道柱具有設置在該些堆疊中的相鄰堆疊上的複數個第一通道膜和複數個第二通道膜、及位在該些第一通道膜與該些第二通道膜之間並接觸該些第一通道膜和該些第二通道膜的一介電材料；以及 複數個資料儲存結構，位在該些堆疊之間的該些垂直通道柱與該些堆疊中的該些導電條的交點，該些資料儲存結構包含接觸該些垂直通道柱的複數穿隧層、接觸該些穿隧層的複數個不連續的電荷捕捉元件、及位在該些不連續的電荷捕捉元件與該些導電條的該些第一側壁之間的複數阻障層，該些不連續的電荷捕捉元件設置在該些導電條的該些第一側壁上的該些第一內凹區中。
  2. 如申請專利範圍第1項所述之記憶裝置，其中設置在該些第一內凹區中的該些不連續的電荷捕捉元件是介電電荷捕捉元件。
  3. 如申請專利範圍第1項所述之記憶裝置，其中該些堆疊中的該些導電條具有與該些第一側壁相對、相對於該些絕緣條的該些第二側內凹的複數個第二側壁，該些第二側壁在該些導電條的該些第二側壁上定義出複數個第二內凹區；且 該些資料儲存結構包含設置在該些第二內凹區中、接觸該些穿隧層的複數個不連續的電荷捕捉元件、以及位在該些第二內凹區中的該些不連續的電荷捕捉元件與該些導電條的該些第二側壁之間的複數阻障層。
  4. 如申請專利範圍第3項所述之記憶裝置，其中設置在該些第二內凹區中的該些不連續的電荷捕捉元件是介電電荷捕捉元件。
  5. 一種記憶裝置，包括： 與複數絕緣條交替之複數導電條的複數個堆疊，該些堆疊中的該些絕緣條具有複數第一側和複數第二側，且該些堆疊中的該些導電條具有相對於該些絕緣條的該些第一側內凹的複數個第一側壁，該些第一側壁在該些堆疊的複數側定義出複數個第一內凹區，該些堆疊中的該些導電條並具有與該些第一側壁相對、相對於該些絕緣條的該些第二側內凹的複數個第二側壁，該些第二側壁在該些堆疊的複數側定義出複數個第二內凹區； 複數個垂直通道柱，設置在該些堆疊之間，該些垂直通道柱具有設置在該些堆疊中的相鄰堆疊上的複數個第一通道膜和複數個第二通道膜、及位在該些第一通道膜與該些第二通道膜之間並接觸該些第一通道膜和該些第二通道膜的一介電材料；以及 複數個資料儲存結構，位在該些堆疊之間的該些垂直通道柱與該些堆疊中的該些導電條的交點，該些資料儲存結構包含接觸該些垂直通道柱的複數穿隧層、接觸該些穿隧層的複數個不連續的電荷捕捉元件、以及位在該些不連續的電荷捕捉元件與該些導電條的該些第一側壁之間與位在該些不連續的電荷捕捉元件與該些導電條的該些第二側壁之間的複數阻障層，該些不連續的電荷捕捉元件設置在該些導電條的該些第一側壁上的該些第一內凹區中並設置在該些導電條的該些第二側壁在上的該些第二內凹區中， 其中該些垂直通道柱，係配置成使得設置在該些導電條的一特定堆疊的該些第一側壁上之該些垂直通道柱的一第一列，在一列方向中，從設置在該些導電條的該特定堆疊的該些第二側壁上之該些垂直通道柱的一第二列偏離。
  6. 一種記憶裝置的製造方法，包括： 形成與複數絕緣條交替之複數導電條的複數個堆疊，該些堆疊中的該些絕緣條具有複數第一側和複數第二側，且該些堆疊中的該些導電條具有複數個第一側壁； 使該些導電條的該些第一側壁相對於該些絕緣條的該些第一側內凹，以在該些堆疊的複數側定義出複數個第一內凹區； 形成複數個資料儲存結構於該些第一內凹區中； 形成複數個第一通道膜和複數個第二通道膜於位在相鄰堆疊的複數個側壁上的該些資料儲存結構上；以及 沉積一介電材料於該些第一通道膜與該些第二通道膜之間，該介電材料接觸位在該些相鄰堆疊的該些側壁上的該些第一通道膜和該些第二通道膜。
  7. 如申請專利範圍第6項所述之製造方法，包括： 蝕刻以沿著該些導電條隔絕該些資料儲存結構，以形成複數個不連續的電荷捕捉元件接觸複數穿隧層和位在該些不連續的電荷捕捉元件與該些導電條的該些第一側壁之間的複數阻障層。
  8. 如申請專利範圍第6項所述之製造方法，其中該些導電條的該些堆疊中的該些導電條具有與該些第一側壁相對的複數個第二側壁，該製造方法包括： 使該些導電條的該些第二側壁相對於該些絕緣條的該些第二側內凹，以在該些堆疊的複數側定義出複數個第二內凹區；以及 形成該些資料儲存結構於該些第二內凹區中。
  9. 如申請專利範圍第8項所述之製造方法，包括： 蝕刻以沿著該些導電條隔絕該些第一通道膜和該些第二通道膜及位在該些第一通道膜和該些第二通道膜之間的該介電材料，以形成複數個垂直通道柱於該些堆疊之間，使得設置在該些導電條的一特定堆疊的該些第一側壁上之該些垂直通道柱的一第一列，在一列方向中，從設置在該些導電條的該特定堆疊的該些第二側壁上之該些垂直通道柱的一第二列偏離。
  10. 一種記憶裝置的製造方法，包括： 形成與複數絕緣條交替之複數犧牲條的複數個堆疊，該些堆疊中的該些絕緣條具有複數第一側和複數第二側，且該些堆疊中的該些犧牲條具有複數個第一側壁； 使該些犧牲條的該些第一側壁相對於該些絕緣條的該些第一側內凹，以在該些堆疊的複數側定義出複數個第一內凹區； 形成複數個資料儲存結構於該些第一內凹區中； 形成複數個第一通道膜和複數個第二通道膜於位在相鄰堆疊的複數個側壁上的該些資料儲存結構上； 沉積一介電材料於該些第一通道膜與該些第二通道膜之間，該介電材料接觸位在該些相鄰堆疊的該些側壁上的該些第一通道膜和該些第二通道膜；以及 以一金屬材料取代該些堆疊中的該些犧牲條。
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