JP2015167200A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】不揮発性半導体記憶装置の高信頼性を図る。
【解決手段】実施例に係わる不揮発性半導体記憶装置は、半導体基板１と、第１の方向に積み重ねられる複数の半導体層３ａ，３ｂ，３ｃ，３ｄを有し、第２の方向に延びる積層構造Ｆｉｎ１，Ｆｉｎ２と、複数の半導体層３ａ，３ｂ，３ｃ，３ｄの第３の方向に面する表面上にそれぞれ配置される複数のメモリセルＭＣと、を備える。複数のメモリセルＭＣの各々は、第１の絶縁層６、電荷蓄積層７、第２の絶縁層８、及び、コントロールゲート電極９の順に配置される第２の積層構造を備える。第２の絶縁層８の酸化膜換算膜厚は、第１の絶縁層６の酸化膜換算膜厚よりも小さい。
【選択図】図１

Description

実施形態は、不揮発性半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリは、大容量データの記憶装置として広く普及している。現在、記憶素子を微細化することによってビットあたりのコスト削減や大容量化が進められており、今後の一層の微細化が進展することが要求されている。しかし、フラッシュメモリをさらに微細化するためには、リソグラフィー技術開発や、短チャネル効果、素子間干渉、素子間ばらつきの抑制など、解決すべき多くの課題がある。このため、単純な平面内の微細化技術の開発だけでは、今後継続的に記憶密度を向上させることは困難となる可能性が高い。
そこで、近年、メモリセルの集積度を高めるために、その構造を従来の二次元（平面）構造から三次元（立体）構造へと移行させる開発が行われ、様々な三次元不揮発性半導体記憶装置が提案されている。その内の１つである垂直ゲート(Vertical Gate；VG)型半導体メモリ構造は、周辺素子などを含むレイアウトが平面構造とほぼ等しく、積層されたアクティブエリア(AA)およびゲートコンタクト(GC)を一括形成できる、という特徴を有している。
VG型半導体メモリ構造は、メモリセル構造によって大きく２つに分類される。その１つは、電荷蓄積層として電気的にフローティング状態の導電層（フローティングゲート電極）を用いるVG-FG（Vertical gate-Floating gate）型であり、もう１つは、電荷蓄積層として電荷をトラップする絶縁層（電荷トラップ層）を用いるVG-MONOS（Vertical gate-Metal/Oxide/Nitride/Oxide/Si）型である。
いずれのタイプも、半導体基板上の半導体層（チャネル）の側面上に、トンネル絶縁層、電荷蓄積層、ブロック絶縁層（ＩＰＤ層）、及び、コントロールゲート電極の順で積み重ねられるゲート積層構造（メモリセル）を備えている点に特徴を有する。
上述のVG型半導体メモリ構造において、書き込み／消去は、チャネルとしての半導体層とフローティングゲート電極との間の電荷の移動により実行される。しかし、書き込み／消去が繰り返されると、トンネル絶縁層にダメージ（欠陥）が発生し、かつ、そのダメージに電荷がトラップされる。トンネル絶縁層にトラップされた電荷は、読み出しにおいて、メモリセルの閾値電圧を変動させる。また、読み出しにおいて、その電荷がデトラップされると、それによってチャネル電流が変動する。これらの現象は、誤読み出しの原因となる。
米国特許公開第２０１３／００１５５１９号明細書 米国特許公開第２０１２／０２８０３０３号明細書
実施形態は、不揮発性半導体記憶装置の高信頼性を図る技術を提案する。
実施形態によれば、不揮発性半導体記憶装置は、
半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｎの半導体層（ｎは、２以上の自然数）を有し、前記半導体基板の表面に対して平行な第２の方向に延びる第１の積層構造と、前記第１乃至第ｎの半導体層の前記第１及び第２の方向に垂直な第３の方向に面する表面上にそれぞれ配置される第１乃至第ｎのメモリセルと、を具備し、前記第ｉ（ｉは、１乃至ｎのうちの１つ）のメモリセルは、前記第ｉの半導体層の前記第３の方向に面する表面上から、第１の絶縁層、電荷蓄積層、第２の絶縁層、及び、コントロールゲート電極の順に配置される第２の積層構造を備え、前記第２の絶縁層の酸化膜換算膜厚は、前記第１の絶縁層の酸化膜換算膜厚よりも小さい。
第１の実施例の構造を示す斜視図。 図１の平面図。 図２のＩＩＩ−ＩＩＩ線に沿う断面図。 図１乃至図３の構造を利用した書き込み／消去動作を示す断面図。 図１乃至図３の構造を利用した読み出し動作を示す断面図。 製造方法の例を示す断面図。 製造方法の例を示す断面図。 製造方法の例を示す断面図。 製造方法の例を示す断面図。 製造方法の例を示す断面図。 製造方法の例を示す断面図。 製造方法の例を示す断面図。 第２の実施例の構造を示す斜視図。 図１３の平面図。 図１４のＸＶ−ＸＶ線に沿う断面図。 製造方法の例を示す断面図。 製造方法の例を示す断面図。 第３の実施例の構造を示す斜視図。 図１８の平面図。 図１９のＸＸ−ＸＸ線に沿う断面図。 図２０の領域Ｘを詳細に示す断面図。 製造方法の例を示す断面図。 製造方法の例を示す断面図。 製造方法の例を示す断面図。 製造方法の例を示す断面図。 製造方法の例を示す断面図。 第４の実施例の構造を示す斜視図。 図２７の平面図。 図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図。 製造方法の例を示す断面図。 製造方法の例を示す断面図。 適用例としてのＶＧ型半導体メモリ構造を示す斜視図。 適用例としてのＶＧ型半導体メモリ構造を示す斜視図。
以下、図面を参照しながら実施例を説明する。
１． 第１の実施例
(1) 構造
図１は、不揮発性半導体記憶装置の斜視図、図２は、図１の平面図である。図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図である。
半導体基板１は、例えば、シリコン基板である。下地絶縁層２は、例えば、酸化シリコン層であり、半導体基板１上に配置される。
フィン型積層構造Ｆｉｎ１，Ｆｉｎ２は、下地絶縁層２上に配置される。フィン型積層構造Ｆｉｎ１，Ｆｉｎ２の各々は、例えば、半導体基板１の表面に垂直な第１の方向に積み重ねられる複数（本例では、４つ）のアクティブエリア層３ａ，３ｂ，３ｃ，３ｄを有する。また、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２は、半導体基板１の表面に平行な第２の方向に延び、第１及び第２の方向に交差する第３の方向に並ぶ。
アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、例えば、半導体層である。アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、単結晶状態であるのが望ましいが、多結晶状態や、アモルファス状態などであってもよい。
アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、例えば、層間絶縁層４ａ，４ｂ，４ｃ，４ｄにより互いに絶縁される。但し、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、互いに絶縁されていればよいので、例えば、空洞により互いに絶縁されていてもよい。
本例では、４つのアクティブエリア層３ａ，３ｂ，３ｃ，３ｄを積み重ねているが、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２内のアクティブエリア層の数は、これに限定されることはない。フィン型積層構造Ｆｉｎ１，Ｆｉｎ２内のアクティブエリア層の数が多いほど、不揮発性半導体記憶装置のメモリ容量の増大にとっては望ましい。
メモリセルＭＣは、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第３の方向の側面上に配置される。例えば、メモリストリングＮａ，Ｎｂ，Ｎｃ，Ｎｄは、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄ上に配置される。メモリストリングＮａ，Ｎｂ，Ｎｃ，Ｎｄの各々は、第２の方向に直列接続される複数のメモリセルＭＣを含む。
メモリストリングＮａ，Ｎｂ，Ｎｃ，Ｎｄは、複数のメモリセルＭＣの両端に１つずつ接続される２つの選択トランジスタを備えていてもよい。
メモリセルＭＣは、例えば、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第３の方向の側面上に配置されるゲート積層構造を備える。ゲート積層構造は、ブロック絶縁層（ＩＰＤ層）６、電荷蓄積層（フローティングゲート電極）７、トンネル絶縁層８、及び、コントロールゲート電極（ワード線）９の順で積み重ねられる積層構造を含む。
ここで、ブロック絶縁層６とは、書き込み／消去において、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄと電荷蓄積層７との間の電荷の移動をブロックする絶縁層のことである。本例では、ブロック絶縁層６は、チャネルとしてのアクティブエリア層３ａ，３ｂ，３ｃ，３ｄに接触するため、ゲート絶縁層としても機能する。
また、トンネル絶縁層８とは、書き込み／消去において、電荷蓄積層７とコントロールゲート電極９との間で、ＦＮトンネル現象による電荷の移動を行う絶縁層のことである。従って、トンネル絶縁層８の酸化膜換算膜厚（EOT：Equivalent Oxide Thickness）は、ブロック絶縁層６の酸化膜換算膜厚よりも小さいことが必要条件となる。
このように、ブロック絶縁層６は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄ側に配置され、トンネル絶縁層８は、コントロールゲート電極９側に配置される。
本例では、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第３の方向の幅は、層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第３の方向の幅よりも狭い。これにより、電荷蓄積層７は、層間絶縁層４ａ，４ｂ，４ｃ，４ｄ間の凹部内に配置され、第１の方向においてメモリセルＭＣごとに分断される。
ハードマスク層５は、最上層である層間絶縁層４ｄ上に配置される。ハードマスク層５は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２を形成するときのマスクとなると共に、電荷蓄積層７を第２の方向においてメモリセルＭＣごとに分断するときのマスクとなる。
例えば、電荷蓄積層７を第２の方向においてメモリセルＭＣごとに分断するとき、ハードマスク層５の第３の方向の幅Ｗ１は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第３の方向の幅と、ブロック絶縁層６の第３の方向の幅の２倍と、の合計Ｗ２よりも狭くする。これにより、コントロールゲート電極９をライン＆スペースにパターニングするとき、電荷蓄積層７も分断される。
コントロールゲート電極９は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２間のスペースを満たす。但し、コントロールゲート電極９は、トンネル絶縁層８を覆うように形成されていれば、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２間のスペースを満たしていなくてもよい。
コントロールゲート電極９は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２の第３の方向の側面上においては、第１の方向に延び、第１の方向に並ぶ複数のメモリセルＭＣに共有される。また、コントロールゲート電極９は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２上からみたときは、第３の方向に延びる。
(2) 材料例
次に、図１乃至図３の構造の各要素を構成する材料例を説明する。
上述の不揮発性半導体記憶装置を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。
アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、例えば、シリコン層である。シリコン層は、単結晶状態であるのが望ましいが、多結晶状態や、アモルファス状態などであってもよい。また、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、例えば、Ｇｅなどの半導体層や、ＳｉＧｅなどの化合物半導体層であってもよい。
下地絶縁層２及び層間絶縁層４ａ，４ｂ，４ｃ，４ｄは、例えば、酸化シリコン層である。層間絶縁層４ａ，４ｂ，４ｃ，４ｄは、例えば、酸化シリコン層、窒化シリコン層など、を含む積層構造であってもよい。
ハードマスク層５は、層間絶縁層４ａ，４ｂ，４ｃ，４ｄと異なる絶縁層、例えば、窒化アルミニウム層である。
ブロック絶縁層６及びトンネル絶縁層８は、例えば、酸化シリコン層、窒化シリコン層など、である。ブロック絶縁層６及びトンネル絶縁層８は、酸窒化シリコン層や、酸化シリコン層と窒化シリコン層との組み合わせなど、とすることもできる。
ブロック絶縁層６及びトンネル絶縁層８は、酸化ハフニウム層（ＨｆＯ２）、酸化アルミニウム層（Ａｌ２Ｏ３）、酸化ランタンアルミニウム層（ＬａＡｌＯ３）、酸化ランタンアルミニウムシリコン層（ＬａＡｌＳｉＯ）、及び、これらの組成比を変化させた材料など、であってもよい。
ブロック絶縁層６及びトンネル絶縁層８は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
電荷蓄積層７及びコントロールゲート電極９は、例えば、導電性シリコン層を含んでいるのが一般的である。但し、加工が可能であることを条件に、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。
例えば、電荷蓄積層７及びコントロールゲート電極９は、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）など、のような金属化合物であってもよい。また、電荷蓄積層７及びコントロールゲート電極９は、金属的な電気伝導特性を示す、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、及び、これらのシリサイドでもよい。
(3) 書き込み／消去、及び、読み出し
第１の実施例の特徴は、書き込み／消去において、電荷蓄積層７とコントロールゲート電極９との間で電荷の移動を行うことにある。そのため、コントロールゲート電極８に接触するトンネル絶縁層８の酸化膜換算膜厚は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄに接触するブロック絶縁層６の酸化膜換算膜厚よりも小さい。
図４は、書き込み／消去の様子を示している。
書き込み／消去においては、例えば、アクティブエリア層３ｄに電位Ｖ１を印加し、コントロールゲート電極９に電位Ｖ２を印加することにより、電荷蓄積層７とコントロールゲート電極９との間で、トンネル絶縁層８を介して電荷の移動（Ｉｅ）が実行される。
例えば、Ｖ１＞Ｖ２の関係にしたとき、電子がコントロールゲート電極９からトンネル絶縁層８を介して電荷蓄積層７に注入される。この時、ブロック絶縁層６の酸化膜換算膜厚は、トンネル絶縁層８の酸化膜換算膜厚よりも大きいため、アクティブエリア層３ｄと電荷蓄積層７との間の電荷の移動はブロックされる。
また、Ｖ１＜Ｖ２の関係にしたとき、電子が電荷蓄積層７からトンネル絶縁層８を介してコントロールゲート電極９に放出される。この時、ブロック絶縁層６の酸化膜換算膜厚は、トンネル絶縁層８の酸化膜換算膜厚よりも大きいため、アクティブエリア層３ｄと電荷蓄積層７との間の電荷の移動はブロックされる。
図５は、読み出しの様子を示している。
読み出しにおいては、例えば、コントロールゲート電極９に読み出し電位Ｖreadを印加することにより、メモリセルのデータ（電荷蓄積層７内の電荷量）に応じた読み出し電流Ｉｒがアクティブエリア層（チャネル）３ｄに流れる。読み出しは、この読み出し電流Ｉｒをセンスアンプにより検出することにより行われる。
本例によれば、書き込み／消去の繰り返しにより、トンネル絶縁層８にダメージ（欠陥）が発生しても、以下の２つの点で従来よりも有利となる。
第一に、トンネル絶縁層８の欠陥に電荷がトラップされたとしても、トンネル絶縁層８は、チャネルとしてのアクティブエリア層３ａ，３ｂ，３ｃ，３ｄから離れた位置にあるため、それがメモリセルの閾値電圧に与える影響を小さくすることができる。
第二に、トンネル絶縁層８から電荷がデトラップされたとしても、その電荷は、コントロールゲート電極９に放出されるため、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄを流れるチャネル電流に影響を与えることがない。
このため、誤読み出しを防止し、不揮発性半導体記憶装置の信頼性を向上させることができる。
第一の点について考察する。
例えば、トンネル絶縁層８にトラップされた電子の持つ電荷ΔＱが、メモリセルの閾値電圧に与える影響は、クーロンの法則により、
ΔＱ＝ＣΔＶ …（１）
のΔＶに相当する。但し、Ｃは静電容量である。
（１）式を変形すると、
ΔＶ＝ΔＱ／Ｃ …（２）
となる。
Ｃ＝εＳ／ｄを（２）式に代入すると、
ΔＶ＝（ΔＱ×ｄ）／εＳ …（３）
となる。
（３）式は、メモリセルの閾値電圧に与える影響ΔＶが、トンネル絶縁層８内にトラップされた電子とチャネルとしてのアクティブエリア層３ａ，３ｂ，３ｃ，３ｄとの間の距離ｄに比例することを意味する。但し、εは、トンネル絶縁層８内にトラップされた電子とチャネルとしてのアクティブエリア層３ａ，３ｂ，３ｃ，３ｄとの間の絶縁物の誘電率である。
この考察から分かることは、トラップされた電子の位置がチャネルとしてのアクティブエリア層３ａ，３ｂ，３ｃ，３ｄから遠ざかることにより、そのトラップされた電子がメモリセルの閾値電圧に与える影響を小さくすることができる、ということである。
(4) 製造方法
図１乃至図３の構造を製造する方法の例を説明する。
まず、図６に示すように、例えば、面方位（１００）及び比抵抗１０〜２０Ωｃｍを有する第１の導電型（例えば、Ｐ型）の半導体基板（例えば、シリコン基板）１を用意する。この半導体基板１上に、下地絶縁層（例えば、酸化シリコン層）２、層間絶縁層（例えば、酸化シリコン層）４ａ，４ｂ，４ｃ，４ｄ、及び、アクティブエリア層（例えば、単結晶シリコン層）３ａ，３ｂ，３ｃ，３ｄの積層構造を形成する。
また、最上層である層間絶縁層４ｄ上に、ハードマスク層（例えば、窒化アルミニウム層）５を形成する。
次に、図７に示すように、例えば、ハードマスク層５をマスクにして、異方性エッチングにより、この積層構造をエッチングする。その結果、第２の方向に延び、第３の方向に並ぶ複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２が形成される。
次に、図８に示すように、例えば、ウェットエッチングにより、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄ及びハードマスク層５を、それぞれ、選択的にシュリンクする。即ち、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第３の方向の幅、及び、ハードマスク層５の第３の方向の幅は、それぞれ、層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第３の方向の幅よりも狭くなる。
次に、図９に示すように、例えば、ＣＶＤ法により、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２を覆うブロック絶縁層６を形成する。ブロック絶縁層６は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第３の方向に面する表面、及び、層間絶縁層４ａ，４ｂ，４ｃ，４ｄの凸部を覆う。
次に、図１０に示すように、例えば、ＣＶＤ法により、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２を覆う第１の導電体を形成した後、第１の導電体を選択的にシュリンクすることにより、第１の導電体を備える電荷蓄積層（フローティングゲート電極）７を形成する。電荷蓄積層７は、層間絶縁層４ａ，４ｂ，４ｃ，４ｄ間の凹部内に満たされる。
次に、図１１に示すように、例えば、ＣＶＤ法により、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２を覆うトンネル絶縁層８を形成する。トンネル絶縁層８は、少なくとも、電荷蓄積層７の第３の方向に面する表面を覆っていればよい。このため、トンネル絶縁層８は、例えば、熱酸化などの方法により、電荷蓄積層７の第３の方向に面する表面のみを覆っていてもよい。
次に、図１２に示すように、例えば、ＣＶＤ法により、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２を覆い、かつ、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２間のスペースを満たす第２の導電体を形成する。
この後、例えば、レジスト層をマスクにして、異方性エッチングにより、第２の導電体を、第３の方向に延びるライン＆スペースパターンにパターニングする。その結果、第２の導電体を備えるコントロールゲート電極（ワード線）９が形成される。
このパターニングにおいては、ハードマスク層５をマスクとすることにより、電荷蓄積層７の分断も同時に行われる。
以上のステップにより、図１乃至図３の構造を得ることができる。
(5) まとめ
以上、第１の実施例によれば、ブロック絶縁層６が、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄ側に配置され、トンネル絶縁層８が、コントロールゲート電極９側に配置されることにより、不揮発性半導体記憶装置の信頼性を向上させることができる。
２． 第２の実施例
(1) 構造
図１３は、不揮発性半導体記憶装置の斜視図、図１４は、図１３の平面図である。図１５は、図１４のＸＶ−ＸＶ線に沿う断面図である。
第２の実施例は、第１の実施例の変形例である。
第２の実施例の構造が第１の実施例の構造と異なる点は、メモリセルＭＣのブロック絶縁層６のレイアウトにある。
即ち、第１の実施例では、図１乃至図３に示すように、ブロック絶縁層６は、層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第３の方向の端部を覆い、かつ、アクティブエリア層（半導体層）３ａ，３ｂ，３ｃ，３ｄ上に配置される複数のメモリセルＭＣに共有される。
これに対し、第２の実施例では、図１３至図１５に示すように、ブロック絶縁層６は、層間絶縁層４ａ，４ｂ，４ｃ，４ｄ間の凹部内のアクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第３の方向に面する表面上のみに配置される。
この場合、電荷蓄積層７の第１の方向の幅Ｗ３は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第１の方向の幅Ｗ４と実質的に等しくできる。これは、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄと電荷蓄積層７との対向面積の増加により、書き込み／消去におけるメモリセルＭＣのカップリング比が向上することを意味する。
従って、第２の実施例によれば、書き込み／消去において、トンネル絶縁層８に高い電界が印加されることにより、電荷蓄積層７とコントロールゲート電極９との間の電荷の移動が多くなり、書き込み／消去効率が向上する。
その他の点については、第１の実施例と同じであるため、図１３乃至図１５において、図１乃至図３と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
(2) 材料例
図１３乃至図１５の構造の各要素を構成する材料例については、第１の実施例で説明した材料をそのまま使用可能であるため、ここでの説明を省略する。
(3) 書き込み／消去、及び、読み出し
図１３乃至図１５の構造を用いた書き込み／消去、及び、読み出しについては、第１の実施例で説明した動作をそのまま適用可能であるため、ここでの説明を省略する。
(4) 製造方法
図１３乃至図１５の構造を製造する方法の例を説明する。
まず、図１６に示すように、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄ及びハードマスク層５をシュリンクするまでのプロセスを、第１の実施例（図６乃至図８参照）と同様に行う。
次に、図１７に示すように、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第３の方向に面する表面上に、ブロック絶縁層６を形成する。
ブロック絶縁層６は、例えば、熱酸化、プラズマ酸化などの酸化処理、又は、熱窒化、プラズマ窒化などの窒化処理により、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第３の方向に面する表面上のみに形成するのが望ましい。
この後、第１の実施例（図１０乃至図１２参照）と同様のプロセスを行えば、図１３乃至図１５の構造を得ることができる。
(5) まとめ
以上、第２の実施例によれば、第１の実施例と同様に、不揮発性半導体記憶装置の信頼性を向上させることができる。また、ブロック絶縁層６が、電荷蓄積層７を配置するエリアを狭めることがないため、書き込み／消去効率を向上させることができる。
３． 第３の実施例
(1) 構造
図１８は、不揮発性半導体記憶装置の斜視図、図１９は、図１８の平面図である。図２０は、図１９のＸＸ−ＸＸ線に沿う断面図である。
第３の実施例も、第１の実施例の変形例である。
第３の実施例の構造が第１の実施例の構造と異なる点は、層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第３の方向の端部における層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第１の方向の幅Ｗ５が、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄ間又は上における層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第１の方向の幅Ｗ６よりも狭い点にある。
即ち、第１の実施例では、図１乃至図３に示すように、層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第１の方向の幅は、実質的に等しいのに対し、第３の実施例では、図１８至図２０に示すように、層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第１の方向の幅は、フィン型積層構造Ｆｉｎ１、Ｆｉｎ２の中央部と第３の方向の端部とで異なる。
この場合、ブロック絶縁層６が、層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第３の方向の端部（凸部）を覆っていても、電荷蓄積層７の第１の方向の幅Ｗ３は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第１の方向の幅Ｗ４と実質的に等しくできる。これにより、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄと電荷蓄積層７との対向面積の増加により、書き込み／消去におけるメモリセルＭＣのカップリング比を向上させることができる。
従って、第３の実施例によれば、書き込み／消去において、トンネル絶縁層８に高い電界が印加されることにより、電荷蓄積層７とコントロールゲート電極９との間の電荷の移動が多くなり、書き込み／消去効率が向上する。
その他の点については、第１の実施例と同じであるため、図１８乃至図２０において、図１乃至図３と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
(2) 電荷蓄積層とアクティブエリア層の関係
図２１は、図２０の領域Ｘを詳細に示している。
ブロック絶縁層６が、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄ側に配置され、トンネル絶縁層８が、コントロールゲート電極９側に配置される場合、ブロック絶縁層６を、層間絶縁層４ａ，４ｂ，４ｃ，４ｄ間の凹部内に形成しなければならない。
しかし、ブロック絶縁層６は、一般的に、トンネル絶縁層８よりも厚い。また、ブロック絶縁層６に高誘電体（high-k絶縁層）を用いるときは、物理膜厚（physical thickness）がさらに大きくなる。このため、電荷蓄積層７を配置するエリアを拡大し、電荷蓄積層７の第１の方向の幅を広げるためには、第３の実施例の構造は、非常に有効である。
ここでは、第３の実施例を採用した場合において、電荷蓄積層７の第１の方向の幅とアクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第１の方向の幅との望ましい関係について説明する。
まず、層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第３の方向の端部における層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第１の方向の幅Ｗ５は、電荷蓄積層（フローティングゲート電極）７を互いに絶縁するため、零にならないこと、例えば、１ｎｍ以上であるのが望ましい。
従って、Ｗ５＞０、望ましくは、Ｗ５≧１ｎｍである。
ｔsh/oxは、層間絶縁層４ａ，４ｂ，４ｃ，４ｄのシュリンク処理、又は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの酸化処理により形成される量である。
即ち、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄ間又は上における層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第１の方向の幅をＷ６とする場合、ｔsh/oxが、層間絶縁層４ａ，４ｂ，４ｃ，４ｄのシュリンク量に相当するとき、Ｗ５＝Ｗ６−２×ｔsh/ox（シュリンク量）の関係が成立する。また、ｔsh/oxが、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの酸化量に相当するとき、Ｗ６＝Ｗ５＋２×ｔsh/ox（酸化量）の関係が成立する。
次に、書き込み／消去の観点から、メモリセルのカップリング比を向上させるためには、電荷蓄積層７の第１の方向の幅ｔｆは、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第１の方向の幅ｔｃと同じ又はそれよりも小さいことが必要である。
即ち、ｔｆ≦ｔｃ…（１）
である。
なぜなら、ｔｆ＞ｔｃになると、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄと電荷蓄積層７との対向面積が、電荷蓄積層７とコントロールゲート電極９との対向面積よりも小さくなり、カップリング比が低下するためである。
また、電荷蓄積層７内により多くの電荷を蓄積するという観点からは、電荷蓄積層７の体積はできるだけ大きいのが望ましい。従って、ｔｆ≦ｔｃという範囲内において、電荷蓄積層７の体積を最も大きくできる条件は、
ｔｆ＝ｔｃ…（２）
である。
即ち、電荷蓄積層７の第１の方向の幅ｔｆは、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第１の方向の幅ｔｃと実質的に同じであるのが望ましい。
ここで、電荷蓄積層７と層間絶縁層４ａ，４ｂ，４ｃ，４ｄとの間において、ブロック絶縁層６の第１の方向の幅を、ｔipdとしたとき、上記（１）式を満足するためには、
ｔsh/ox≦ｔipd…（３）
であることが必要である。
また、上記（２）式を満足するためには、
ｔsh/ox＝ｔipd…（４）
であることが必要である。
従って、最も望ましい電荷蓄積層とアクティブエリア層との関係、即ち、上記（２）式を満たすためには、上記（４）式を満たすように、図１８乃至図２０の不揮発性半導体記憶装置を製造することが必要である。
(3) 材料例
図１８乃至図２０の構造の各要素を構成する材料例については、第１の実施例で説明した材料をそのまま使用可能であるため、ここでの説明を省略する。
(4) 書き込み／消去、及び、読み出し
図１８乃至図２０の構造を用いた書き込み／消去、及び、読み出しについては、第１の実施例で説明した動作をそのまま適用可能であるため、ここでの説明を省略する。
(5) 製造方法
図１８乃至図２０の構造を製造する方法の例を説明する。
まず、図２２に示すように、例えば、面方位（１００）及び比抵抗１０〜２０Ωｃｍを有する第１の導電型（例えば、Ｐ型）の半導体基板（例えば、シリコン基板）１を用意する。この半導体基板１上に、下地絶縁層（例えば、酸化シリコン層）２、層間絶縁層（例えば、酸化シリコン層）４ａ，４ｂ，４ｃ，４ｄ、及び、アクティブエリア層（例えば、単結晶シリコン層）３ａ，３ｂ，３ｃ，３ｄの積層構造を形成する。
本例は、第１の実施例の製造方法と比べると、層間絶縁層４ａ，４ｂ，４ｃ，４ｄの厚さ（第１の方向の幅）が大きく、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの厚さ（第１の方向の幅）が小さい点に特徴を有する。本例は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄが薄いため、メモリセルの微細化に有利である。
この後、最上層である層間絶縁層４ｄ上に、ハードマスク層（例えば、窒化アルミニウム層）５を形成する。
また、例えば、ハードマスク層５をマスクにして、異方性エッチングにより、この積層構造をエッチングする。その結果、第２の方向に延び、第３の方向に並ぶ複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２が形成される。
次に、図２３に示すように、例えば、ウェットエッチングにより、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄ及びハードマスク層５を、それぞれ、選択的にシュリンクする。即ち、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第３の方向の幅、及び、ハードマスク層５の第３の方向の幅は、それぞれ、層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第３の方向の幅よりも狭くなる。
次に、図２４に示すように、例えば、ウェットエッチングにより、層間絶縁層４ａ，４ｂ，４ｃ，４ｄを選択的にシュリンクする。即ち、層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第３の方向の端部（凸部）において、層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第１の方向の幅は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄ間又は上における層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第１の方向の幅よりも２×tsh/ox狭くなる。
このステップにより、メモリセルの電荷蓄積層を配置するエリア、即ち、層間絶縁層４ａ，４ｂ，４ｃ，４ｄ間の凹部の第１の方向の幅、を広げることができる。
この後、第１の実施例（図９乃至図１２参照）と同様のプロセスを行えば、図１８乃至図２０の構造を得ることができる。
図１８乃至図２０の構造は、以下の製造方法により形成することも可能である。
まず、図２５に示すように、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄ及びハードマスク層５をシュリンクし、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２を覆うブロック絶縁層６を形成するまでのプロセスを、第１の実施例（図６乃至図９参照）と同様に行う。
次に、図２６に示すように、例えば、酸素雰囲気中でアニールを行い、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第１の方向の端部、即ち、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄのうち層間絶縁層４ａ，４ｂ，４ｃ，４ｄに接触する部分を、酸化する。但し、層間絶縁層４ａ，４ｂ，４ｃ，４ｄは、酸素を含む絶縁層（例えば、酸化シリコン層）とする。
このステップにより、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの厚さ、即ち、第１の方向の幅を、２×tsh/oxだけ狭めることができる。
この後、第１の実施例（図１０乃至図１２参照）と同様のプロセスを行えば、図１８乃至図２０の構造を得ることができる。
(6) まとめ
以上、第３の実施例によれば、第１の実施例と同様に、不揮発性半導体記憶装置の信頼性を向上させることができる。また、ブロック絶縁層６が、層間絶縁層４ａ，４ｂ，４ｃ，４ｄ間の凸部を覆っていても、電荷蓄積層７の第１の方向の幅を、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第１の方向の幅と実質的に同じにすることができるため、書き込み／消去効率を向上させることができる。さらに、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄを薄くできるため、メモリセルの微細化にも有利である。
４． 第４の実施例
(1) 構造
図２７は、不揮発性半導体記憶装置の斜視図、図２８は、図２７の平面図である。図２９は、図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図である。
第４の実施例は、第１乃至第３の実施例と比べると、メモリセルＭＣの構造が大きく異なっている。
即ち、第１乃至第３の実施例では、メモリセルＭＣは、電気的にフローティング状態の導電層（フローティングゲート電極）を電荷蓄積層７として用いるのに対し、第４の実施例では、メモリセルＭＣは、電荷をトラップする機能を有する絶縁層（電荷トラップ層）を電荷蓄積層７として用いる。
半導体基板１は、例えば、シリコン基板である。下地絶縁層２は、例えば、酸化シリコン層であり、半導体基板１上に配置される。
フィン型積層構造Ｆｉｎ１，Ｆｉｎ２は、下地絶縁層２上に配置される。フィン型積層構造Ｆｉｎ１，Ｆｉｎ２の各々は、例えば、半導体基板１の表面に垂直な第１の方向に積み重ねられる複数（本例では、４つ）のアクティブエリア層３ａ，３ｂ，３ｃ，３ｄを有する。また、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２は、半導体基板１の表面に平行な第２の方向に延び、第１及び第２の方向に交差する第３の方向に並ぶ。
アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、例えば、半導体層である。アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、単結晶状態であるのが望ましいが、多結晶状態や、アモルファス状態などであってもよい。
アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、例えば、層間絶縁層４ａ，４ｂ，４ｃ，４ｄにより互いに絶縁される。但し、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、互いに絶縁されていればよいので、例えば、空洞により互いに絶縁されていてもよい。
本例では、４つのアクティブエリア層３ａ，３ｂ，３ｃ，３ｄを積み重ねているが、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２内のアクティブエリア層の数は、これに限定されることはない。フィン型積層構造Ｆｉｎ１，Ｆｉｎ２内のアクティブエリア層の数が多いほど、不揮発性半導体記憶装置のメモリ容量の増大にとっては望ましい。
メモリセルＭＣは、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第３の方向の側面上に配置される。例えば、メモリストリングＮａ，Ｎｂ，Ｎｃ，Ｎｄは、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄ上に配置される。メモリストリングＮａ，Ｎｂ，Ｎｃ，Ｎｄの各々は、第２の方向に直列接続される複数のメモリセルＭＣを含む。
メモリストリングＮａ，Ｎｂ，Ｎｃ，Ｎｄは、複数のメモリセルＭＣの両端に１つずつ接続される２つの選択トランジスタを備えていてもよい。
メモリセルＭＣは、例えば、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第３の方向の側面上に配置されるゲート積層構造を備える。ゲート積層構造は、ブロック絶縁層６、電荷蓄積層（電荷トラップ層）７、トンネル絶縁層８、及び、コントロールゲート電極（ワード線）９の順で積み重ねられる積層構造を含む。
このように、本例においても、第１乃至第３の実施例と同様に、ブロック絶縁層６は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄ側に配置され、トンネル絶縁層８は、コントロールゲート電極９側に配置される。
本例では、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第３の方向の幅は、層間絶縁層４ａ，４ｂ，４ｃ，４ｄの第３の方向の幅と実質的に同じである。
ハードマスク層５は、最上層である層間絶縁層４ｄ上に配置される。ハードマスク層５は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２を形成するときのマスクとなる。
コントロールゲート電極９は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２間のスペースを満たす。但し、コントロールゲート電極９は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２間のスペースを満たしていなくてもよい。
コントロールゲート電極９は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２の第３の方向の側面上においては、第１の方向に延び、第１の方向に並ぶ複数のメモリセルＭＣに共有される。また、コントロールゲート電極９は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２上からみたときは、第３の方向に延びる。
尚、本例においては、ブロック絶縁層６、電荷蓄積層７、及び、トンネル絶縁層８は、コントロールゲート電極９の直下に配置され、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２の第３の方向の側面上においては、第１の方向に延びる。即ち、第１の方向において、複数のメモリセルＭＣの電荷蓄積層７は、互いに接続される。
本例では、電荷蓄積層７は、電荷トラップ層を用いているため、このように、複数のメモリセルＭＣの電荷蓄積層７が互いに接続されていても問題ない。
また、本例においては、第１の方向において、複数のメモリセルＭＣ、即ち、メモリストリングＮａ，Ｎｂ，Ｎｃ，Ｎｄの電荷蓄積層７は、互いに分断される。
但し、同様の理由により、第１の方向において、複数のメモリセルＭＣの電荷蓄積層７は、互いに接続されていてもよい。この場合、コントロールゲート電極９をライン＆スペースにパターニングするときに、電荷蓄積層７をパターニングしなければよい。
(2) 材料例
次に、図２７乃至図２９の構造の各要素を構成する材料例を説明する。
上述の不揮発性半導体記憶装置を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。
電荷蓄積層７は、例えば、シリコンリッチＳｉＮ、シリコンと窒素の組成比ｘ、ｙが任意であるＳｉｘＮｙ、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）のグループから選択される少なくとも１つである。
その他の構成要素の材料例については、第１の実施例で説明した材料をそのまま使用可能であるため、ここでの説明を省略する。
(3) 書き込み／消去、及び、読み出し
図２７乃至図２９の構造を用いた書き込み／消去、及び、読み出しについては、第１の実施例で説明した動作をそのまま適用可能であるため、ここでの説明を省略する。
(4) 製造方法
図２７乃至図２９の構造を製造する方法の例を説明する。
まず、図３０に示すように、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２を形成するまでのプロセスを、第１の実施例（図６及び図７参照）と同様に行う。
次に、図３１に示すように、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２を覆うように、ブロック絶縁層６、電荷蓄積層７、トンネル絶縁層８、及び、コントロールゲート電極９を、それぞれ形成する。
この後、例えば、レジスト層をマスクにして、異方性エッチングにより、コントロールゲート電極９を、第３の方向に延びるライン＆スペースパターンにパターニングする。この時、コントロールゲート電極９と同様に、トンネル絶縁層８、電荷蓄積層７、及び、ブロック絶縁層６を、それぞれ、パターニングしてもよい。
以上のステップにより、図２７乃至図２９の構造を得ることができる。
(5) まとめ
以上、第４の実施例によれば、第１の実施例と同様に、不揮発性半導体記憶装置の信頼性を向上させることができる。また、メモリセルＭＣの電荷蓄積層７として、電荷トラップ層を用いることにより、不揮発性半導体記憶装置の構造及び製造方法を簡略化することができる。
５． 適用例
上述の第１乃至第４の実施例を、例えば、VLB (Vertical gate ladder-Bit cost scalable memory)に適用した場合を説明する。
図３２及び図３３は、VLBの斜視図を示している。
複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の各々は、アクティブエリア層３ａ，３ｂ，３ｃを有する。上述の第１及び第４の実施例では、アクティブエリア層の積層数が４層であったが、本例では、アクティブエリア層の積層数が３層である。
VG(Vertical gate)-NANDは、上述の第１乃至第４の実施例で説明したメモリストリングＮａ、Ｎｂ，Ｎｃ（図１参照）を含む。
複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第２の方向の両端は、第３の方向に延びる梁１１−１，１１−２に接続される。梁１１−１，１１−２は、複数のフィン型積層構造Ｆｉｎ１、Ｆｉｎ２，Ｆｉｎ３と同様に、アクティブエリア層３ａ，３ｂ，３ｃを有する。
但し、梁１１−１内のアクティブエリア層３ａ，３ｂ，３ｃは、低抵抗化のため、不純物領域１２ａ，１２ｂ，１２ｃを有し、梁１１−２内のアクティブエリア層３ａ，３ｂ，３ｃは、低抵抗化のため、不純物領域１４ａ，１４ｂ，１４ｃを有する。
梁１１−１，１１−２の第３の方向の端部は、複数のメモリストリングＮａ、Ｎｂ，Ｎｃのうちの１つを選択するための機能を備える。
例えば、図２２の例では、梁１１−１，１１−２の第３の方向の端部は、階段形状を有する。また、ビット線ＢＬａ，ＢＬｂ，ＢＬｃは、コンタクトプラグ１３ａ，１３ｂ，１３ｃを介して、梁１１−１内のアクティブエリア３ａ，３ｂ，３ｃに、それぞれ、独立に接続される。ソース線ＳＬは、コンタクトプラグ１５ａ，１５ｂ，１５ｃを介して、梁１１−２内のアクティブエリア３ａ，３ｂ，３ｃに、それぞれ、独立に接続される。
また、図２３の例では、梁１１−１，１１−２の第３の方向の端部は、アクティブエリア３ａ，３ｂ，３ｃに共通に接続される共通半導体層１６−１，１６−２と、レイヤー選択トランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃとを有する。
ビット線ＢＬは、コンタクトプラグ１７−１を介して、共通半導体層１６−１に接続され、ソース線ＳＬは、コンタクトプラグ１７−２を介して、共通半導体層１６−２に接続される。
レイヤー選択トランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃは、選択ゲート電極ＳＧａ，ＳＧｂ，ＳＧｃを有する。
レイヤー選択トランジスタＬＳＴａは、選択ゲート電極ＳＧａにより覆われる最下層としてのアクティブエリア３ａ内に不純物領域１８ａを有する。レイヤー選択トランジスタＬＳＴｂは、選択ゲート電極ＳＧｂにより覆われる中間層としてのアクティブエリア３ｂ内に不純物領域１８ｂを有する。レイヤー選択トランジスタＬＳＴｃは、選択ゲート電極ＳＧｃにより覆われる最上層としてのアクティブエリア３ｃ内に不純物領域１８ｃを有する。
これにより、複数のメモリストリングＮａ、Ｎｂ，Ｎｃのうちの１つ（フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の１つのアクティブエリア層）を選択することができる。
６． むすび
以上、実施形態によれば、不揮発性半導体記憶装置の高信頼性を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１： 半導体基板、 ２： 下地絶縁層、 ３ａ，３ｂ，３ｃ，３ｄ： アクティブエリア（半導体層）、 ４ａ，４ｂ，４ｃ，４ｄ： 層間絶縁層、 ５： ハードマスク層、 ６： ブロック絶縁層、 ７： 電荷蓄積層、 ８： トンネル絶縁層、 ９： コントロールゲート電極。

Claims (5)

  1. 半導体基板と、
    前記半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｎの半導体層（ｎは、２以上の自然数）を有し、前記半導体基板の表面に対して平行な第２の方向に延びる第１の積層構造と、
    前記第１乃至第ｎの半導体層の前記第１及び第２の方向に垂直な第３の方向に面する表面上にそれぞれ配置される第１乃至第ｎのメモリセルと、
    を具備し、
    前記第ｉ（ｉは、１乃至ｎのうちの１つ）のメモリセルは、前記第ｉの半導体層の前記第３の方向に面する表面上から、第１の絶縁層、電荷蓄積層、第２の絶縁層、及び、コントロールゲート電極の順に配置される第２の積層構造を備え、
    前記第２の絶縁層の酸化膜換算膜厚は、前記第１の絶縁層の酸化膜換算膜厚よりも小さい
    不揮発性半導体記憶装置。
  2. 前記第１乃至第ｎの半導体層を互いに絶縁する第１乃至第（ｎ−１）の層間絶縁層をさらに具備し、
    前記第ｊの層間絶縁層（ｊは、１乃至（ｎ−１）のうちの１つ）は、前記第ｊ及び第（ｊ＋１）の半導体層間に配置され、
    前記第ｊの層間絶縁層の前記第３の方向の第１の幅は、前記第ｊ及び第（ｊ＋１）の半導体層の前記第３の方向の第２の幅よりも広い
    請求項１に記載の不揮発性半導体記憶装置。
  3. 前記第ｊの層間絶縁層の前記第３の方向の端部における前記第ｊの層間絶縁層の前記第１の方向の第３の幅は、前記第ｊ及び第（ｊ＋１）の半導体層間における前記第ｊの層間絶縁層の前記第１の方向の第４の幅よりも狭い
    請求項２に記載の不揮発性半導体記憶装置。
  4. 前記第１の絶縁層は、前記第１乃至第（ｎ−１）の層間絶縁層の前記第３の方向の端部を覆い、かつ、前記第１乃至第ｎのメモリセルに共通に設けられる
    請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
  5. 前記第ｉのメモリセルは、書き込み／消去動作において、前記電荷蓄積層及び前記コントロールゲート電極間で電荷の移動を行い、かつ、読み出し動作において、前記第ｉの半導体層に読み出し電流を流す
    請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
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