JP2019197772A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置は、半導体基板ＳＢの上面から選択的に突出したフィンＦＡと、フィンＦＡの上面上および側面上に形成され、且つ、絶縁膜Ｘ１および電荷蓄積層ＣＳＬを有するゲート絶縁膜ＧＦ１と、ゲート絶縁膜ＧＦ１上に形成されたメモリゲート電極ＭＧと、を有する。ここで、フィンＦＡの上面における電荷蓄積層ＣＳＬの厚さは、フィンＦＡの側面における電荷蓄積層ＣＳＬの厚さよりも厚い。【選択図】図３

Description

本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
電気的に書込・消去が可能な不揮発性メモリとして、フラッシュメモリまたはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの記憶装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極またはトラップ性絶縁膜を有し、浮遊ゲートまたはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積層への電荷の注入および放出によって、ＭＩＳＦＥＴのしきい値をシフトさせることで、このＭＩＳＦＥＴを不揮発性メモリとして使用することが可能となる。このフラッシュメモリは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型トランジスタとも呼ばれる。また、ＭＯＮＯＳ型トランジスタをメモリトランジスタとして用い、更に制御トランジスタを追加したスプリットゲート型メモリセルが広く用いられている。
また、動作速度の高速化、リーク電流および消費電力の低減、並びに、半導体素子の微細化が可能な電界効果トランジスタとして、フィン型トランジスタが知られている。フィン型トランジスタ（ＦＩＮＦＥＴ：FIN Field Effect Transistor）は、例えば、半導体基板上に突出した半導体層をチャネル領域として有し、この突出した半導体層上を跨ぐように形成されたゲート電極を有する半導体素子である。
特許文献１には、ＭＯＮＯＳ型トランジスタを含むスプリットゲート型メモリセルを、ＦＩＮＦＥＴ構造で形成する技術が開示されている。
特開２００６−４１３５４号公報
フィン型トランジスタでは、フィンの上面および側面にゲート絶縁膜が形成されるが、ゲート絶縁膜にかかる電界の強さは、フィンの各箇所で異なる。このため、ゲート絶縁膜の絶縁破壊が起こり易い箇所と、ゲート絶縁膜の絶縁破壊が起こり難い箇所とが混在している。従って、フィンを覆うゲート絶縁膜において、絶縁破壊が起こり易い箇所の改善が求められる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、半導体基板の主面に形成された素子分離部と、素子分離部により規定された半導体基板の主面に形成され、且つ、素子分離部よりも上部に突出した半導体層で形成された突出部と、を有する。また、半導体装置は、突出部を覆うように形成された第１絶縁膜、および、第１絶縁膜上を覆うように形成され、且つ、電荷の保持が可能である第１トラップ性絶縁膜を含む第１ゲート絶縁膜と、第１ゲート絶縁膜を覆うように形成された第１ゲート電極と、を有する。ここで、突出部は、第１側面と、第１側面に対向する第２側面と、平面視において、第１側面と第２側面との間に位置する上面とを有し、突出部の上面における第１トラップ性絶縁膜の厚さは、第１側面および第２側面における第１トラップ性絶縁膜の厚さよりも厚い。
また、一実施の形態である半導体装置は、半導体基板の上面上に形成された素子分離部と、半導体基板上に形成され、素子分離部から突出した突出部上に形成された不揮発性メモリセルと、を有する。ここで、不揮発性メモリセルは電荷の保持が可能である電荷蓄積層を有し、突出部の上面おける電荷蓄積層の厚さは、突出部の側面における電荷蓄積層の厚さよりも厚い。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態１の半導体装置を示す平面図である。 実施の形態１の半導体装置を示す斜視図である。 実施の形態１の半導体装置を示す断面図である。 メモリセルの等価回路図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態１の半導体装置の製造工程を説明する斜視図である。 図６に続く製造工程を説明する斜視図である。 図７に続く製造工程を説明する斜視図である。 図８に続く製造工程を説明する斜視図である。 図９に続く製造工程を説明する斜視図である。 図１０に続く製造工程を説明する斜視図である。 図１１に続く製造工程を説明する断面図である。 図１２に続く製造工程を説明する断面図である。 図１３に続く製造工程を説明する断面図である。 図１４に続く製造工程を説明する断面図である。 図１５に続く製造工程を説明する断面図である。 図１６に続く製造工程を説明する断面図である。 図１７に続く製造工程を説明する断面図である。 図１８に続く製造工程を説明する断面図である。 図１９に続く製造工程を説明する断面図である。 図２０に続く製造工程を説明する断面図である。 本願発明者が検討した電界シミュレーションの説明図である。 実施の形態２の半導体装置を示す断面図である。 実施の形態２の半導体装置の製造工程を説明する断面図である。 図２４に続く半導体装置の製造工程を説明する断面図である。 実施の形態３の半導体装置を示す断面図である。 実施の形態３の半導体装置の製造工程を説明する断面図である。 実施の形態４の半導体装置を示す断面図である。 実施の形態４の半導体装置の製造工程を説明する断面図である。 実施の形態５の半導体装置を示す断面図である。 実施の形態５の半導体装置の製造工程を説明する断面図である。
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
（実施の形態１）
本実施の形態におけるフィン型トランジスタのメモリセル（不揮発性メモリセル）ＭＣを有する半導体装置について、図面を参照しながら説明する。図１は、メモリセルＭＣの平面図である。図２は、メモリセルＭＣの斜視図である。図３は、図１のＡ−Ａ線およびＢ−Ｂ線に対応する断面図を示している。
なお、本実施の形態の半導体装置は、上記のメモリセルＭＣの他に、ロジック回路、アナログ回路、ＳＲＡＭ回路および入出力回路などを含むが、本実施の形態の主な特徴はメモリセルＭＣにあるため、他の回路についての詳細な説明は省略する。
＜半導体装置の構造について＞
図１〜図３を用いて、本実施の形態のメモリセルＭＣの構造を以下に説明する。
平面視において、半導体基板ＳＢ上には、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり、Ｘ方向はＹ方向に対して直交している。Ｘ方向におけるフィンＦＡの長さは、Ｙ方向におけるフィンＦＡの長さよりも長い。すなわち、Ｘ方向はフィンＦＡの長辺方向であり、Ｙ方向はフィンＦＡの短辺方向である。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの上面から選択的に突出した直方体の突出部（凸部）である。
複数のフィンＦＡ間の半導体基板ＳＢの主面には、素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩの上面の位置は、フィンＦＡの上面の位置よりも低い。言い換えれば、フィンＦＡの一部は、素子分離部ＳＴＩよりも上部に突出した半導体層であり、フィンＦＡのその他の部分は、Ｙ方向において素子分離部ＳＴＩに挟まれるように位置している。このように、各フィンＦＡの上部は、素子分離部ＳＴＩによって絶縁分離されている。また、本実施の形態において、素子分離部ＳＴＩの上面よりも高い位置にあるフィンＦＡを、フィンＦＡの上部と称し、素子分離部ＳＴＩの上面よりも低い位置にあるフィンＦＡを、フィンＦＡの下部と称することもある。
フィンＦＡの上部は、主に、メモリセルＭＣを形成するための活性領域である。すなわち、半導体基板ＳＢのうち、素子分離部ＳＴＩによって区画された領域が活性領域である。
なお、フィンＦＡは、必ずしも直方体である必要はなく、Ｙ方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＡの側面は半導体基板ＳＢの主面に対して垂直でもよいが、垂直に近い傾斜角度を有していてもよい。なお、フィンＦＡの上面は、平面視において、フィンＦＡの２つの側面の間に位置する領域である。
また、フィンＦＡの上面は、フィンＦＡのうち最も高い位置である頂部を有し、フィンＦＡの側面は、フィンＦＡのうち頂部と素子分離部ＳＴＩの上面との中間に位置する側部を有する。本実施の形態では、フィンＦＡの頂部はフィンＦＡの上面の一部であり、フィンＦＡの側部はフィンＦＡの側面の一部であるものとして説明する。
複数のフィンＦＡ上には、Ｙ方向に延在する複数のメモリゲート電極ＭＧおよび複数の制御ゲート電極ＣＧが配置されている。複数のメモリゲート電極ＭＧおよび複数の制御ゲート電極ＣＧは、それぞれ、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２を介して、フィンＦＡの上面および側面を覆うように形成されている。
制御ゲート電極ＣＧ側のフィンＦＡには、ドレイン領域の一部であるｎ型の拡散領域ＭＤが形成され、メモリゲート電極ＭＧ側のフィンＦＡには、ソース領域の一部であるｎ型の拡散領域ＭＳが形成されている。拡散領域ＭＤおよび拡散領域ＭＳは、フィンＦＡのうち制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに覆われた箇所であるチャネル領域を、Ｘ方向において挟むように形成されている。すなわち、Ｘ方向において、１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、拡散領域ＭＳと拡散領域ＭＤとの間に位置している。
また、拡散領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成され、拡散領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。このように、Ｘ方向に隣接する２つのメモリセルＭＣは、拡散領域ＭＤまたは拡散領域ＭＳを共有している。拡散領域ＭＤを共有する２つのメモリセルＭＣは、拡散領域ＭＤを軸としてＸ方向に線対称であり、拡散領域ＭＳを共有する２つのメモリセルＭＣは、拡散領域ＭＳを軸としてＸ方向に線対称である。
また、制御ゲート電極ＣＧ側のフィンＦＡには、ドレイン領域の一部として、拡散領域ＭＤよりも低い不純物濃度を有するｎ型のエクステンション領域ＥＸＤが形成されている。また、メモリゲート電極ＭＧ側のフィンＦＡには、ソース領域の一部として、拡散領域ＭＳよりも低い不純物濃度を有するｎ型のエクステンション領域ＥＸＳが形成されている。エクステンション領域ＥＸＤは、拡散領域ＭＤと接続し、制御ゲート電極ＣＧ側のサイドウォールスペーサＳＷ下まで延在している。エクステンション領域ＥＸＳは、拡散領域ＭＳと接続し、メモリゲート電極ＭＧ側のサイドウォールスペーサＳＷ下まで延在している。
本実施の形態のメモリセルＭＣは、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＦ１、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＦ２、拡散領域ＭＤ、エクステンション領域ＥＸＤ、拡散領域ＭＳおよびエクステンション領域ＥＸＳを有するＭＩＳＦＥＴであり、不揮発性メモリセルである。
各メモリセルＭＣ上には、層間絶縁膜ＩＬ１およびエッチングストッパ膜ＥＳが形成されているが、図１および図２では、これらの図示を省略している。また、層間絶縁膜ＩＬ１およびエッチングストッパ膜ＥＳには、各メモリセルＭＣの拡散領域ＭＤおよび拡散領域ＭＳが、それぞれ、ビット線となる配線およびソース線となる配線に、電気的に接続されるためのプラグが設けられている。
以下に、図３を用いて、本実施の形態の半導体装置の断面構造を詳細に説明する。上述のように、図３は、図１のＡ−Ａ線およびＢ−Ｂ線に対応する断面図であり、Ａ−Ａ断面は、Ｘ方向における２つのメモリセルＭＣを示し、Ｂ−Ｂ断面は、Ｙ方向におけるメモリゲート電極ＭＧ下の２つのフィンＦＡを示している。
フィンＦＡを含む半導体基板ＳＢには、ｐ型の導電性を有する半導体領域であるウェル領域ＰＷが形成されている。
Ａ−Ａ断面に示されるように、素子分離部ＳＴＩから突出しているフィンＦＡの上部において、フィンＦＡの上面上には、ゲート絶縁膜ＧＦ１を介してメモリゲート電極ＭＧと、ゲート絶縁膜ＧＦ２を介して制御ゲート電極ＣＧとが形成されている。Ｘ方向において、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、ゲート絶縁膜ＧＦ１が介在し、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、ゲート絶縁膜ＧＦ１によって電気的に分離されている。
Ｂ−Ｂ断面に示されるように、ゲート絶縁膜ＧＦ１は、フィンＦＡの上部において、フィンＦＡの上面および側面を覆うように形成され、互いに隣接する２つのフィンＦＡの間の素子分離部ＳＴＩの上面上にも形成されている。また、図示はしていないが、ゲート絶縁膜ＧＦ２は、フィンＦＡの上部において、フィンＦＡの上面および側面を覆うように形成されている。
本実施の形態において、ゲート絶縁膜ＧＦ１は、絶縁膜Ｘ１、絶縁膜Ｘ１上に形成された電荷蓄積層ＣＳＬ、および、電荷蓄積層ＣＳＬ上に形成された絶縁膜Ｘ２を含む積層膜からなる。
絶縁膜Ｘ１は、フィンＦＡの上面上および側面上に形成された酸化シリコン膜であり、３〜５ｎｍ程度の厚さを有する。
電荷蓄積層ＣＳＬは、フィンＦＡの上面上および側面上に、絶縁膜Ｘ１を介して形成され、互いに隣接する２つのフィンＦＡの間の素子分離部ＳＴＩの上面上にも形成されている。電荷蓄積層ＣＳＬは、例えばハフニウム（Ｈｆ）およびシリコン（Ｓｉ）を含む酸化金属膜である。本実施の形態では、このような酸化金属膜として、ハフニウムシリケート膜（ＨｆＳｉＯ膜）を代表的に例示する。電荷蓄積層ＣＳＬは、メモリセルＭＣのデータを蓄積するために設けられた膜であり、電荷の保持が可能なトラップ準位を備えるトラップ性絶縁膜である。
本実施の形態の主な特徴として、フィンＦＡの上面上に形成された電荷蓄積層ＣＳＬの厚さが、フィンＦＡの側面上に形成された電荷蓄積層ＣＳＬの厚さよりも厚いことが挙げられる。例えば、フィンＦＡの上面上に形成された電荷蓄積層ＣＳＬの厚さは、１０〜２８ｎｍ程度であり、フィンＦＡの側面上に形成された電荷蓄積層ＣＳＬの厚さは、５〜７ｎｍ程度である。これにより、フィンＦＡの上面において、絶縁膜Ｘ１にかかる電界を緩和することができ、メモリセルＭＣの信頼性を向上することができる。このような特徴の効果の詳細については、後で説明する。
絶縁膜Ｘ２は、フィンＦＡの上面上および側面上に、絶縁膜Ｘ１および電荷蓄積層ＣＳＬを介して形成され、例えば酸化シリコン膜、または、アルミニウム（Ａｌ）を含む酸化金属膜であり、８〜１０ｎｍ程度の厚さを有する。本実施の形態では、絶縁膜Ｘ２の酸化金属膜として、アルミナ膜（ＡｌＯ膜）を代表的に例示する。絶縁膜Ｘ２は、電荷蓄積層ＣＳＬとメモリゲート電極ＭＧとの間の絶縁耐圧を向上させるために設けられた膜である。絶縁膜Ｘ２は、酸化シリコン膜でもよいが、酸化シリコン換算厚さを大きくし、且つ、物理的な厚さを薄くしたい場合には、酸化シリコン膜よりも誘電率の高い酸化金属膜を適用できる。
メモリゲート電極ＭＧは、絶縁膜Ｘ２上に形成され、例えばｎ型の導電性を有する多結晶シリコン膜からなる導電性膜である。また、メモリゲート電極ＭＧ上には、シリサイド層ＳＩ２が形成されている。シリサイド層ＳＩ２は、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、または、コバルトシリサイド（ＣｏＳｉ２）からなる。
このように、フィンＦＡの上面とメモリゲート電極ＭＧとの間には、絶縁膜Ｘ１と、電荷蓄積層ＣＳＬと、絶縁膜Ｘ２とが順番に形成されている。
ゲート絶縁膜ＧＦ２は、例えばフィンＦＡの上面上および側面上に形成された酸化シリコン膜であり、２〜４ｎｍ程度の厚さを有する。ゲート絶縁膜ＧＦ２は、酸化シリコン膜に代えて、酸化ハフニウム膜などの酸化金属膜によって形成されていてもよい。
制御ゲート電極ＣＧは、ゲート絶縁膜ＧＦ２上に形成され、例えばｎ型の導電性を有する多結晶シリコン膜からなる導電性膜である。また、制御ゲート電極ＣＧ上には、メモリゲート電極ＭＧ上と同様のシリサイド層ＳＩ２が形成されている。
メモリセルＭＣのソース領域側のメモリゲート電極ＭＧの側面は、サイドウォールスペーサＳＷにより覆われている。また、メモリセルＭＣのドレイン領域側の制御ゲート電極ＣＧの側面は、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜からなる単層の絶縁膜、または、窒化シリコン膜および酸化シリコン膜の積層構造からなる。
フィンＦＡのうち、サイドウォールスペーサＳＷから露出している領域には溝が設けられ、溝の底部は、素子分離部ＳＴＩの表面よりも若干高く位置している。この溝内にはエピタキシャル層ＥＰが形成されている。Ａ−Ａ断面に示されるように、エピタキシャル層ＥＰは、溝内を埋め込むように形成され、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧが形成されているフィンＦＡの上面よりも、高い位置まで形成されている。
エピタキシャル層ＥＰの全体には、ｎ型の不純物が導入されている。よって、エピタキシャル層ＥＰは、メモリセルＭＣのドレイン領域の一部である拡散領域ＭＤ、または、メモリセルＭＣのソース領域の一部である拡散領域ＭＳとなっている。このようなエピタキシャル層ＥＰを設けたことで、拡散領域ＭＤおよび拡散領域ＭＳと、層間絶縁膜ＩＬ中に形成されるプラグとの接触面積を大きくすることができる。
フィンＦＡには、拡散領域ＭＤおよび拡散領域ＭＳであるエピタキシャル層ＥＰを囲むように、ｎ型の不純物領域である、エクステンション領域ＥＸＤおよびエクステンション領域ＥＸＳが形成されている。エクステンション領域ＥＸＳは、拡散領域ＭＳと接続し、メモリセルＭＣのソース領域の一部として機能する。エクステンション領域ＥＸＤは、拡散領域ＭＤと接続し、メモリセルＭＣのドレイン領域の一部として機能する。
エピタキシャル層ＥＰ上には、プラグとの接触抵抗を低減させる目的で、シリサイド層ＳＩ１が形成されている。シリサイド層ＳＩ１は、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、または、コバルトシリサイド（ＣｏＳｉ２）からなる。
エピタキシャル層ＥＰの上面上および側面上には、窒化シリコン膜などの絶縁膜からなるエッチングストッパ膜ＥＳが形成されている。また、エッチングストッパ膜ＥＳの一部は、サイドウォールスペーサＳＷの側面上にも形成されている。
エッチングストッパ膜ＥＳ上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、ＣＭＰ（Chemical Mechanical Polishing）法により研磨されている。このため、層間絶縁膜ＩＬ１は、メモリセルＭＣの全体を覆ってはおらず、メモリゲート電極ＭＧ上のシリサイドＳＩ２の上面、制御ゲート電極ＣＧのシリサイドＳＩ２の上面、ゲート絶縁膜ＧＦ１の上部、サイドウォールスペーサＳＷの上部、および、エッチングストッパ膜ＥＳの上部が、層間絶縁膜ＩＬ１から露出している。
また、図示は省略しているが、層間絶縁膜ＩＬ１上には、ビット線となる配線およびソース線となる配線が形成され、層間絶縁膜ＩＬ１およびエッチングストッパ膜ＥＳには、これらの配線に電気的に接続されるためのプラグが設けられている。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図４および図５を参照して説明する。
図４は、不揮発性メモリのメモリセルＭＣの等価回路図である。図５は、「書込」、「消去」および「読出」時における選択メモリセルＭＣの各部位への電圧の印加条件の一例を示す表である。図５の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、ドレイン領域である拡散領域ＭＤに印加される電圧Ｖｄ、制御ゲート電極ＣＧに印加される電圧Ｖｃｇ、メモリゲート電極ＭＧに印加される電圧Ｖｍｇ、ソース領域である拡散領域ＭＳに印加される電圧Ｖｓ、および、ウェル領域ＰＷに印加される電圧Ｖｂが記載されている。
なお、図５の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、電荷蓄積層ＣＳＬへの電子の注入を「書込」と定義し、電荷蓄積層ＣＳＬへのホール（正孔）の注入を「消去」と定義する。
書込動作は、ＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入を用いた書込み方式によって行われる。例えば図５の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルＭＣの各部位に印加し、選択メモリセルＭＣの電荷蓄積層ＣＳＬに電子を注入することで書込みを行う。
この際、ホットエレクトロンは、フィンＦＡのうちメモリゲート電極ＭＧおよび制御ゲート電極ＣＧに覆われた箇所（チャネル領域）で発生し、メモリゲート電極ＭＧの下の電荷蓄積層ＣＳＬにホットエレクトロンが注入される。注入されたホットエレクトロンは、電荷蓄積層ＣＳＬ中のトラップ準位に捕獲され、その結果、メモリゲート電極ＭＧを有するメモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込状態となる。
消去動作は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）方式と呼ばれる、ＢＴＢＴによるホットホール注入を用いた消去方式によって行われる。すなわち、ＢＴＢＴにより発生したホールを電荷蓄積層ＣＳＬに注入することにより消去を行う。例えば図５の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルＭＣの各部位に印加し、ＢＴＢＴ現象によりホールを発生させ、電界加速することで選択メモリセルＭＣの電荷蓄積層ＣＳＬ中にホールを注入する。それによって、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
読出動作には、例えば図５の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルＭＣの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加される電圧Ｖｍｇを、書込状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込状態と消去状態とを判別することができる。
＜半導体装置の製造工程について＞
以下に、図６〜図２１を用いて、本実施の形態の半導体装置の製造方法について説明する。
まず、図６〜図１１を用いて、フィンＦＡの製造工程を説明する。なお、図６〜図１１は製造工程中の斜視図であり、図１２〜図２１は製造工程中の断面図である。
図６に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１、絶縁膜ＩＦ２および導電性膜ＣＦを順に形成する。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。絶縁膜ＩＦ１は、例えば酸化シリコンからなり、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。絶縁膜ＩＦ１の厚さは、２〜１０ｎｍ程度である。絶縁膜ＩＦ２は、例えば窒化シリコンからなり、例えばＣＶＤ法により形成される。絶縁膜ＩＦ２の厚さは、２０〜１００ｎｍ程度である。導電性膜ＣＦは、例えばシリコンからなり、例えばＣＶＤ法により形成される。導電性膜ＣＦの厚さは、２０〜２００ｎｍ程度である。次に、フォトリソグラフィ技術およびエッチング法を用いて、導電性膜ＣＦを加工する。これにより、絶縁膜ＩＦ２上には、Ｘ方向に延在する複数の導電性膜ＣＦのパターンが、Ｙ方向に並んで複数形成される。
次に、図７に示すように、複数の導電性膜ＣＦの各々の側面を覆うハードマスクＨＭ１を形成する。ここでは、例えばＣＶＤ法を用いて、絶縁膜ＩＦ２上に、１０〜４０ｎｍの厚さを有する酸化シリコン膜を形成した後、この酸化シリコン膜に対して異方性エッチング処理を行う。これにより絶縁膜ＩＦ２および導電性膜ＣＦの各々の上面を露出させるように、導電性膜ＣＦの側面に残ったハードマスクＨＭ１が形成される。ハードマスクＨＭ１は、隣り合う導電性膜ＣＦ同士の間を完全に埋め込んでおらず、各導電性膜ＣＦを囲むように環状に形成されている。
次に、図８に示すように、ウェットエッチング法を用いて、導電性膜ＣＦを除去する。これにより、絶縁膜ＩＦ２上に、環状のハードマスクＨＭ１が残される。次に、ハードマスクＨＭ１の一部を覆うレジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、ハードマスクＨＭ１のうち、Ｘ方向に延在する部分を覆い、Ｙ方向に延在する部分を露出するパターンを有する。すなわち、Ｘ方向におけるハードマスクＨＭ１の両端は、レジストパターンＲＰ１から露出している。
次に、図９に示すように、レジストパターンＲＰ１をマスクとして用いてエッチングを行うことで、ハードマスクＨＭ１の一部を除去する。これにより、ハードマスクＨＭ１は、Ｘ方向に延在する部分のみが残る。すなわち、絶縁膜ＩＦ２上には、Ｘ方向に延在するパターンであるハードマスクＨＭ１が、Ｙ方向に複数並んで配置される。その後、アッシング処理などによって、レジストパターンＲＰ１を除去する。
次に、図１０に示すように、ハードマスクＨＭ１をマスクとして、絶縁膜ＩＦ２、絶縁膜ＩＦ１および半導体基板ＳＢに対して異方性エッチング処理を行う。これにより、ハードマスクＨＭ１の直下に、半導体基板ＳＢから突出し、且つ、半導体基板ＳＢの一部であるパターンであるフィンＦＡが形成される。フィンＦＡの高さは１００〜２５０ｎｍ程度であり、Ｙ方向におけるフィンＦＡの幅は１０〜５０ｎｍ程度である。
次に、図１１に示すように、半導体基板ＳＢの上に、フィンＦＡ、絶縁膜ＩＦ１、絶縁膜ＩＦ２およびハードマスクＨＭ１の間を埋めるように、酸化シリコン膜などからなる絶縁膜を堆積する。続いて、この絶縁膜に対してＣＭＰ法による研磨処理を行い、ハードマスクＨＭ１の上面を露出させる。これにより、上記絶縁膜からなる素子分離部ＳＴＩが形成される。
図１１に続く製造工程を図１２〜図２１を用いて説明する。図１２〜図２１には、図１のＡ−Ａ線に対応した断面図、および、図１のＢ−Ｂ線に対応した断面図が示されている。
図１２に示すように、まず、ハードマスクＨＭ１、絶縁膜ＩＦ１および絶縁膜ＩＦ２を除去する。次に、素子分離部ＳＴＩの上面に対しエッチング処理を施すことで、素子分離部ＳＴＩの上面を高さ方向に後退させる。これにより、フィンＦＡの側面の一部および上面を露出させる。
次に、フォトリソグラフィ法およびイオン注入法などを用いて、フィンＦＡを含む半導体基板ＳＢに不純物を導入することにより、フィンＦＡ内および半導体基板ＳＢ内にｐ型ウェル領域ＰＷを形成する。ｐ型ウェル領域ＰＷを形成するための不純物は、例えばボロン（Ｂ）または二フッ化ボロン（ＢＦ２）である。ウェル領域ＰＷは、フィンＦＡの全体および半導体基板ＳＢの一部に広がって形成される。
図１３は、ゲート絶縁膜ＧＦ２、導電性膜ＦＧ、絶縁膜ＩＦ３および絶縁膜ＩＦ４の形成工程を示している。
まず、フィンＦＡの上面上および側面上に、例えば熱酸化法によって、例えば酸化シリコンからなるゲート絶縁膜ＧＦ２を形成する。ゲート絶縁膜ＧＦ２の厚さは２〜４ｎｍ程度である。また、ゲート絶縁膜ＧＦ２として、酸化シリコン膜に代えて、例えばＡＬＤ（Atomic Layer Deposition）法によって、例えば酸化ハフニウム膜などの金属酸化膜を形成してもよい。
次に、ゲート絶縁膜ＧＦ２を介してフィンＦＡの上面および側面を覆うように、例えばＣＶＤ法を用いて、例えば多結晶シリコン膜からなる導電性膜ＦＧを堆積する。次に、ＣＭＰ法を用いて、導電性膜ＦＧの上面を平坦化する。この研磨工程が終了した時点で、Ｂ−Ｂ断面のフィンＦＡの上面および側面は、ゲート絶縁膜ＧＦ２を介して導電性膜ＦＧによって覆われている。
次に、導電性膜ＦＧ上に、例えばＣＶＤ法を用いて、例えば酸化シリコンからなる絶縁膜ＩＦ３と、例えば窒化シリコンからなる絶縁膜ＩＦ４とを、順次形成する。
図１４は、制御ゲート電極ＣＧの形成工程を示している。
まず、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜ＩＦ４を選択的にパターニングする。次に、パターニングされた絶縁膜ＩＦ４をマスクとして、ドライエッチング処理を行うことで、絶縁膜ＩＦ３および導電性膜ＦＧをパターニングする。これにより、導電性膜ＦＧが加工されて制御ゲート電極ＣＧが形成される。次に、制御ゲート電極ＣＧから露出しているゲート絶縁膜ＧＦ２を除去することで、制御ゲート電極ＣＧ下にゲート絶縁膜ＧＦ２が残される。なお、制御ゲート電極ＣＧは、図１および図２に示されるように、フィンＦＡの延在方向（Ｘ方向）と直交する方向（Ｙ方向）に延在するように、パターニングされている。
図１５は、絶縁膜Ｘ１、電荷蓄積層ＣＳＬおよび絶縁膜Ｘ２を有するゲート絶縁膜ＧＦ１の形成工程を示している。
まず、ゲート絶縁膜ＧＦ１の一部である絶縁膜Ｘ１を形成する。絶縁膜Ｘ１は、例えば熱酸化法の一種であるＩＳＳＧ（In-Situ Steam Generation）法を用いて形成され、例えば酸化シリコンからなり、３〜５ｎｍ程度の厚さを有する。
絶縁膜Ｘ１は、Ａ−Ａ断面においては、制御ゲート電極ＣＧの側面上およびフィンＦＡの上面上に形成され、Ｂ−Ｂ断面においては、フィンＦＡの上面上および側面上に形成される。また、絶縁膜Ｘ１の形成にＩＳＳＧ法を用いた場合には、制御ゲート電極ＣＧ上に形成されている絶縁膜ＩＦ４の表面も酸化される。なお、本実施の形態では、絶縁膜Ｘ１の形成方法にＩＳＳＧ法を用いた場合を例示するが、他の形成方法として、絶縁膜Ｘ１をＣＶＤ法によって形成してもよい。
次に、ゲート絶縁膜ＧＦ１の一部である電荷蓄積層ＣＳＬを形成する。電荷蓄積層ＣＳＬは、電荷の保持が可能なトラップ準位を有するトラップ性絶縁膜であり、例えばスパッタリング法を用いて形成され、例えばハフニウム（Ｈｆ）およびシリコン（Ｓｉ）を含む酸化金属膜である。本実施の形態では、電荷蓄積層ＣＳＬの酸化金属膜として、ハフニウムシリケート膜（ＨｆＳｉＯ膜）を代表的に例示する。また、このスパッタリング工程では、ＨｆＳｉＯのターゲットを用いる、ＨｆのターゲットとＳｉＯのターゲットとを用いる、または、ＨｆＯ２のターゲットとＳｉのターゲットとを用いることで、ＨｆＳｉＯ膜を形成できる。また、スパッタリング工程の他の方法として、ＨｆのターゲットとＳｉのターゲットとを用い、ガス雰囲気中に酸素を含めることでも、ＨｆＳｉＯ膜を形成することができる。
電荷蓄積層ＣＳＬは、Ａ−Ａ断面においては、絶縁膜ＩＦ４の上面上、制御ゲート電極ＣＧの側面上およびフィンＦＡの上面上に、絶縁膜Ｘ１を介して形成され、Ｂ−Ｂ断面においては、フィンＦＡの上面上および側面上に、絶縁膜Ｘ１を介して形成される。また、電荷蓄積層ＣＳＬは、Ｂ−Ｂ断面においては、互いに隣接するフィンＦＡ間の素子分離部ＳＴＩの上面上にも形成される。
Ｂ−Ｂ断面に示されるように、本実施の形態の電荷蓄積層ＣＳＬは、スパッタリング法を用いて形成されるため、フィンＦＡの上面上に形成された電荷蓄積層ＣＳＬの厚さが、フィンＦＡの側面上に形成された電荷蓄積層ＣＳＬの厚さよりも厚い。例えば、フィンＦＡの上面上に形成された電荷蓄積層ＣＳＬの厚さは、１０〜２８ｎｍ程度であり、フィンＦＡの側面上に形成された電荷蓄積層ＣＳＬの厚さは、５〜７ｎｍ程度である。
次に、ゲート絶縁膜ＧＦ１の一部である絶縁膜Ｘ２を、電荷蓄積層ＣＳＬ上に形成する。絶縁膜Ｘ２は、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成され、例えば酸化アルミニウム膜（ＡｌＯ膜）のようなアルミニウム（Ａｌ）を含む酸化金属膜からなる絶縁膜であり、８〜１０ｎｍ程度の厚さを有する。
図１６は、導電性膜ＳＧの形成工程を示している。
まず、絶縁膜Ｘ２上に、例えばＣＶＤ法を用いて、例えば多結晶シリコンからなる導電性膜ＳＧを堆積する。次に、導電性膜ＳＧをＣＭＰ法によって研磨することで、隣接する制御ゲート電極ＣＧ間を導電性膜ＳＧで埋め込む。次に、ドライエッチング処理を行うことで、導電性膜ＳＧの表面を後退させる。この時、導電性膜ＳＧは、Ａ−Ａ断面において、ゲート絶縁膜ＧＦ２の一部が露出し、且つ、絶縁膜ＩＦ４の上面よりも低くなるようにエッチングされ、Ｂ−Ｂ断面において、ゲート絶縁膜ＧＦ２が露出しないようにエッチングされる。
図１７は、絶縁膜ＩＦ５およびメモリゲート電極ＭＧの形成工程を示している。
まず、後退した導電性膜ＳＧ上およびゲート絶縁膜ＧＦ１上に、例えばＣＶＤ法によって、例えば窒化シリコンからなる絶縁膜ＩＦ５を形成する。次に、異方性エッチング処理を行うことで、絶縁膜ＩＦ５をサイドウォール状に加工する。次に、加工された絶縁膜ＩＦ５をマスクとして、ドライエッチング処理を行うことで、絶縁膜ＩＦ５に覆われていない導電性膜ＳＧを除去し、メモリゲート電極ＭＧを形成する。
図１８は、絶縁膜ＩＦ５の一部およびメモリゲート電極ＭＧの一部の除去工程を示している。
まず、制御ゲート電極ＣＧの一方の側面に形成されているメモリゲート電極ＭＧを覆うレジストパターンＲＰ２を形成する。次に、このレジストパターンＲＰ２をマスクとして、ドライエッチング処理およびウェットエッチング処理を行うことで、レジストパターンＲＰ２に覆われていない絶縁膜ＩＦ５およびメモリゲート電極ＭＧを除去する。これにより、メモリセルＭＣのドレイン領域側の絶縁膜ＩＦ５およびメモリゲート電極ＭＧが除去され、メモリセルＭＣのソース領域側の絶縁膜ＩＦ５およびメモリゲート電極ＭＧが残される。その後、アッシング処理などによって、レジストパターンＲＰ２を除去する。
図１９は、エクステンション領域ＥＸＤ、エクステンション領域ＥＸＳおよびサイドウォールスペーサＳＷの形成工程を示している。
まず、ドライエッチング処理およびウェットエッチング処理を行うことで、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間、および、メモリゲート電極ＭＧとフィンＦＡとの間に形成されていた絶縁膜Ｘ２、電荷蓄積層ＣＳＬおよび絶縁膜Ｘ１を残すように、その他の領域の絶縁膜Ｘ２、電荷蓄積層ＣＳＬおよび絶縁膜Ｘ１を、順次除去する。
次に、フォトリソグラフィ法およびイオン注入法によって、例えばヒ素（Ａｓ）またはリン（Ｐ）をフィンＦＡ内に導入することにより、フィンＦＡ内にｎ型のエクステンション領域（不純物領域）ＥＸＤおよびｎ型のエクステンション領域（不純物領域）ＥＸＳを形成する。エクステンション領域ＥＸＤおよびエクステンション領域ＥＸＳは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合で形成される。
次に、メモリセルＭＣを覆うように、例えばＣＶＤ法を用いて、例えば窒化シリコンからなる絶縁膜を形成する。次に、この絶縁膜に対して異方性ドライエッチング処理を行うことで、制御ゲート電極ＣＧの側面上およびメモリゲート電極ＭＧの側面上に、サイドウォールスペーサＳＷが形成される。
図２０は、エピタキシャル層ＥＰ、拡散領域ＭＤ、拡散領域ＭＳおよびシリサイド層ＳＩ１の形成工程を示している。
まず、サイドウォールスペーサＳＷをマスクとしてドライエッチング処理を行うことで、フィンＦＡの上面を後退させ、フィンＦＡに溝を形成する。これにより、後退したフィンＦＡの上面は、素子分離部ＳＴＩの上面よりも高い位置となり、且つ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々の直下のフィンＦＡの上面よりも低い位置となる。
次に、上記溝内を埋め込むように、エピタキシャル成長法を用いて、例えばシリコンからなるエピタキシャル層（半導体層）ＥＰを形成する。この時、エピタキシャル層ＥＰの上面が、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々の直下のフィンＦＡの上面よりも高い位置となるまで、エピタキシャル層ＥＰを成長させる。
次に、フォトリソグラフィ法およびイオン注入法によって、各エピタキシャル層ＥＰにｎ型の不純物を導入させ、その後、不純物の活性化のための熱処理を実施する。これにより、エピタキシャル層ＥＰがｎ型の不純物領域となる。本実施の形態では、ドレイン領域となるエピタキシャル層ＥＰをｎ型の拡散領域ＭＤとして示し、ソース領域となるエピタキシャル層ＥＰをｎ型の拡散領域ＭＳとして示している。なお、拡散領域ＭＤおよび拡散領域ＭＳの不純物濃度は、それぞれ、エクステンション領域ＥＸＤおよびエクステンション領域ＥＸＳの不純物濃度よりも大きい。
また、上記エピタキシャル成長法に用いられる成膜ガスに、ｎ型の導電性を示す不純物となるガスを混ぜることによって、エピタキシャル層ＥＰをｎ型の不純物を含有するシリコン層として成長させてもよい。この場合には、上記のイオン注入は不要である。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域ＭＤ上および拡散領域ＭＳ上に、低抵抗のシリサイド層ＳＩ１を形成する。
シリサイド層ＳＩ１は、具体的には次のようにして形成することができる。まず、半導体基板ＳＢの主面全体に、ＣＶＤ法によって、シリサイド層ＳＩ１の形成防止用の絶縁膜として、例えば酸化シリコン膜を形成する。次に、この絶縁膜を選択的にパターニングして、シリサイド層を形成する領域のみ開口する。次に、半導体基板ＳＢの主面全体を覆うように、シリサイド層ＳＩ１形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケルプラチナ合金からなる。次に、半導体基板ＳＢに３００〜４００℃程度の第１熱処理を施し、その後、６００〜７００℃程度の第２熱処理を施すことによって、拡散領域ＭＤおよび拡散領域ＭＳに含まれる材料と、金属膜とを反応させる。これにより、拡散領域ＭＤ上および拡散領域ＭＳ上に、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなるシリサイド層ＳＩ１が形成される。その後、未反応の金属膜を除去し、続いて、シリサイド層ＳＩ１の形成防止用の絶縁膜をウェットエッチング処理によって除去する。
図２１は、エッチングストッパ膜ＥＳおよび層間絶縁膜ＩＬ１の形成工程を示している。
まず、メモリセルＭＣを覆うように、例えばＣＶＤ法を用いて、例えば窒化シリコンからなるエッチングストッパ膜（絶縁膜）ＥＳを形成する。次に、エッチングストッパ膜ＥＳ上に、例えばＣＶＤ法を用いて、例えば酸化シリコンからなる層間絶縁膜ＩＬ１を形成する。
その後、以下の製造工程を経て、図３に示される半導体装置が製造される。
まず、ＣＭＰ法を用いて、エッチングストッパ膜ＥＳが露出されるまで、層間絶縁膜ＩＬ１を研磨する。その後、更に研磨処理を続けることによって、エッチングストッパ膜ＥＳ、制御ゲート電極ＣＧ上の絶縁膜ＩＦ４および絶縁膜ＩＦ３、および、メモリゲート電極ＭＧ上の絶縁膜ＩＦ５も研磨される。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの一部も研磨処理に晒され、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々の上面が露出する。
次に、上述の図２０で説明したシリサイド層ＳＩ１の形成工程と同様の手法により、制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧ上に、それぞれシリサイド層ＳＩ２を形成する。シリサイド層ＳＩ２は、例えば、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなる。
以上のようにして、図３に示される半導体装置が製造される。
＜本実施の形態の半導体装置の主な特徴について＞
図２２は、本願発明者が検討した電界シミュレーションの説明図であり、図１のＢ−Ｂ線に沿った断面のうち、１つのフィンＦＡの断面図を示している。なお、図２２は断面図であるが、説明を判り易くするため、ハッチングを省略している。
図２２には、フィンＦＡの上面上に形成されるゲート絶縁膜ＧＦ１のうち、絶縁膜Ｘ１の最下部にかかる電界ＥＸ１と、フィンＦＡの上面の曲率半径ＲＦＡと、ゲート絶縁膜ＧＦ１の厚さＲＧＦ１とが図示されている。電界ＥＸ１は、曲率半径ＲＦＡおよび厚さＲＧＦ１を用いて、以下の式（１）で表すことができる。なお、電圧ＶＭＧは、メモリゲート電極ＭＧに印加される電圧値であり、容量Ｃは、メモリゲート電極ＭＧとフィンＦＡとの間の容量値である。
式（１）：ＥＸ１＝ＣＶＭＧ／εＴＴＲＦＡ＝ＶＭＧ／ＲＦＡ・ｌｏｇ｛（ＲＦＡ＋ＲＧＦ１）／ＲＦＡ｝
ここで、例えば、厚さＲＧＦ１が１８ｎｍであり、曲率半径ＲＦＡが１０ｎｍである場合、フィンＦＡの上面にかかる電界ＥＸ１は、フィンＦＡの側面にかかる電界ＥＸ１の約１．６倍となる。すなわち、フィンＦＡの上面上に形成される絶縁膜Ｘ１の絶縁耐性は、フィンＦＡの側面上に形成される絶縁膜Ｘ１の絶縁耐性の約１．６倍を求められる。従って、これらの電界を同等とするためには、フィンＦＡの上面上に形成されるゲート絶縁膜ＧＦ１の厚さを、フィンＦＡの側面上に形成されるゲート絶縁膜ＧＦ１の厚さの約１．６倍とする必要がある。
例えば、フィンＦＡの側面において、絶縁膜Ｘ１の厚さ、電荷蓄積層ＣＳＬの厚さおよび絶縁膜Ｘ２の厚さを、それぞれ４ｎｍ、６ｎｍおよび８ｎｍとした場合には、フィンＦＡの上面において、絶縁膜Ｘ１の厚さ、電荷蓄積層ＣＳＬの厚さおよび絶縁膜Ｘ２の厚さを、それぞれ４ｎｍ、１７ｎｍおよび８ｎｍとすることが好ましい。すなわち、フィンＦＡの上面における電荷蓄積層ＣＳＬの厚さが、フィンＦＡの上部の側面における電荷蓄積層ＣＳＬの厚さの約３倍であることが好ましい。このような値は、電荷蓄積層ＣＳＬをスパッタリング法で形成することで実現できる値である。
本願発明者の検討によれば、フィンＦＡの上面上に形成されるゲート絶縁膜ＧＦ２の厚さは、フィンＦＡの側面上に形成されるゲート絶縁膜ＧＦ２の厚さの１．３〜２．０倍の範囲内とすることが好ましく、フィンＦＡの上面における電荷蓄積層ＣＳＬの厚さは、フィンＦＡの側面における電荷蓄積層ＣＳＬの厚さの２〜４倍の範囲内とすることが好ましい。
メモリセルＭＣの書込動作時における電子、および、消去動作時における正孔は、絶縁膜Ｘ１を介して、電荷蓄積層ＣＳＬに注入される。このため、絶縁膜Ｘ１には、書き換えの度にダメージが蓄積されるので、絶縁膜Ｘ１は、他の絶縁膜と比較して、絶縁耐性の劣化が激しく、絶縁破壊が起こり易い膜となっている。
また、フィンＦＡの上面上に形成される絶縁膜Ｘ１の絶縁耐性を高めるために、絶縁膜Ｘ１自身の厚さを厚くすることも考えられるが、そうすると、書込動作時における電子、および、消去動作時における正孔が、絶縁膜Ｘ１を通過するためのエネルギーが足りなくなる恐れがある。すなわち、電荷蓄積層ＣＳＬへの電子および正孔の注入効率が低下する恐れがある。そして、注入効率を向上させるために、書込動作時および消去動作時におけるメモリゲート電極ＭＧの電圧を大きくすることも考えられるが、そうすると、昇圧回路などを余計に設ける必要があり、半導体装置の微細化を妨げることになる。従って、本実施の形態では、絶縁膜Ｘ１の厚さではなく、電荷蓄積層ＣＳＬの厚さを調整することで、上記の電界を緩和している。
上述のように、本実施の形態では、電荷蓄積層ＣＳＬは、フィンＦＡの上面における厚さが、フィンＦＡの側面における厚さよりも厚い。従って、フィンＦＡの上面において、絶縁膜Ｘ１にかかる電界の集中を緩和させることができる。このため、絶縁膜Ｘ１の絶縁耐性を向上させることができるので、メモリセルＭＣの信頼性を向上させることができる。
また、フィンＦＡの上面における電荷蓄積層ＣＳＬの厚さを厚くすることで、メモリセルＭＣの書込動作時に、電荷のトラップ量が増加するので、メモリセルＭＣの書き換え耐性および信頼性を向上させることができる。
また、図１５で説明したように、電荷蓄積層ＣＳＬの厚さを上記のように作り分けるために、本実施の形態では、スパッタリング法を用いている。例えば、ＣＶＤ法またはＡＬＤ法は、厚さの均一性を高める点では有効であるが、本実施の形態のように、所望の箇所において、電荷蓄積層ＣＳＬの厚さに２〜４倍程度の違いをつけることは難しい。更に、１度の成膜工程によって、所望の箇所の電荷蓄積層ＣＳＬの厚さに２〜４倍程度の違いをつけることは難しい。本実施の形態では、電荷蓄積層ＣＳＬをスパッタリング法によって形成することで、電荷蓄積層ＣＳＬを１度の成膜工程によって形成することができ、フィンＦＡの上面および側面において、電荷蓄積層ＣＳＬの厚さを、それぞれ異なる厚さとすることができる。従って、本実施の形態では、製造工程の簡略化を図ることができる。
（実施の形態２）
以下に、実施の形態２の半導体装置を、図２３〜図２５を用いて説明する。図２３〜図２５には、実施の形態１と同様に、図１のＡ−Ａ断面およびＢ−Ｂ断面が示されている。また、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、電荷蓄積層ＣＳＬは、フィンＦＡの上面上および側面上、並びに、素子分離部ＳＴＩの上面上に形成されていた。
実施の形態２では、図２３のＢ−Ｂ断面に示されるように、電荷蓄積層ＣＳＬは、フィンＦＡの上面上および素子分離部ＳＴＩの上面上に形成されているが、フィンＦＡの側面上には形成されていない。また、図２３のＡ−Ａ断面に示されるように、制御ゲート電極ＣＧの側面上にも、電荷蓄積層ＣＳＬは形成されていない。
実施の形態２の電荷蓄積層ＣＳＬは、実施の形態１と同様に、例えばハフニウムシリケート膜（ＨｆＳｉＯ膜）のような酸化金属膜であり、電荷の保持が可能なトラップ準位を備えるトラップ性絶縁膜である。ここで、メモリセルＭＣの書き換え回数が増加すると、電荷蓄積層ＣＳＬ中に保持された電荷は、電荷蓄積層ＣＳＬ中を移動し易くなる場合がある。
例えば、実施の形態１では、図３などのＢ−Ｂ断面に示されるように、電荷蓄積層ＣＳＬは、互いに隣り合うフィンＦＡに跨って形成されていた。このため、各フィンＦＡの間隔が小さい場合には、保持された電荷が電荷蓄積層ＣＳＬ中を移動し、隣接するメモリセルＭＣの閾値を変動させる恐れがある。
これに対して、実施の形態２では、電荷蓄積層ＣＳＬは、フィンＦＡの側面上には形成されておらず、互いに隣接するフィンＦＡの各々の上面に形成された電荷蓄積層ＣＳＬは、互いに分離されているので、保持された電荷が電荷蓄積層ＣＳＬ中を移動したとしても、隣接するメモリセルＭＣの閾値を変動させる恐れを抑制できる。従って、実施の形態２では、実施の形態１と比較して、半導体装置の信頼性を更に向上させることができる。
また、互いに隣接するフィンＦＡに形成されている電荷蓄積層ＣＳＬは、互いに分離されていればよく、フィンＦＡの側面において、電荷蓄積層ＣＳＬの少なくとも一部が分離されていればよい。言い換えれば、電荷蓄積層ＣＳＬの一部が、フィンＦＡの側面上に存在していてもよく、フィンＦＡの上面上に形成された電荷蓄積層ＣＳＬと、素子分離部ＳＴＩ上に形成された電荷蓄積層ＣＳＬとが、互いに分離されていればよい。
実施の形態２の半導体装置を形成するための製造方法の一例を、以下に説明する。
まず、実施の形態２の製造工程は、実施の形態１の図１４に至るまでの製造工程と同様に行われる。次に、図２４に示されるように、絶縁膜Ｘ１および電荷蓄積層ＣＳＬが順次される。実施の形態２における絶縁膜Ｘ１および電荷蓄積層ＣＳＬの形成方法および材料などは、実施の形態１と同様である。図２４の段階では、フィンＦＡの上面上に形成された電荷蓄積層ＣＳＬの厚さが、フィンＦＡの側面上に形成された電荷蓄積層ＣＳＬの厚さよりも厚い。
次に、等方性エッチング処理を行うことで、電荷蓄積層ＣＳＬ全体を薄くする。これにより、図２５のＢ−Ｂ断面に示されるように、フィンＦＡの側面上に形成されていた電荷蓄積層ＣＳＬが除去され、フィンＦＡの上面上に形成されていた電荷蓄積層ＣＳＬは、その厚さが薄くなるが、完全に除去されずに残される。また、図２５のＡ−Ａ断面に示されるように、制御ゲート電極ＣＧの側面上に形成されていた電荷蓄積層ＣＳＬも除去される。ここで、上述のように、フィンＦＡの側面において、電荷蓄積層ＣＳＬの少なくとも一部が分離されていればよく、フィンＦＡの側面の一部において、電荷蓄積層ＣＳＬが残されていてもよい。
以上のようにして、実施の形態２の電荷蓄積層ＣＳＬを形成することができる。次に、実施の形態１と同様の方法で、絶縁膜Ｘ２を形成する。その後の製造工程は、実施の形態１の図１６以降と同様である。
（実施の形態３）
以下に、実施の形態３の半導体装置を、図２６および図２７を用いて説明する。図２６および図２７には、実施の形態１と同様に、図１のＡ−Ａ断面およびＢ−Ｂ断面が示されている。また、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、トラップ性絶縁膜である電荷蓄積層ＣＳＬとして、例えばハフニウムシリケート膜（ＨｆＳｉＯ膜）のような単層の酸化金属膜を用いていた。
実施の形態３では、図２６に示されるように、トラップ性絶縁膜として、電荷蓄積層ＣＳＬａと、電荷蓄積層ＣＳＬｂとの積層構造を用いている。電荷蓄積層ＣＳＬａは、例えば、窒化シリコン膜（Ｓｉ３Ｎ４膜）である。電荷蓄積層ＣＳＬｂは、電荷蓄積層ＣＳＬａと異なる材料からなり、例えばハフニウムシリケート膜（ＨｆＳｉＯ膜）のような酸化金属膜である。電荷蓄積層ＣＳＬｂのトラップ準位密度は、電荷蓄積層ＣＳＬａのトラップ準位密度よりも大きいが、電荷蓄積層ＣＳＬｂのトラップ準位は、電荷蓄積層ＣＳＬａのトラップ準位よりも浅い。
図２６のＢ−Ｂ断面に示されるように、電荷蓄積層ＣＳＬａは、フィンＦＡの上面上および側面上、並びに、素子分離部ＳＴＩの上面上に形成され、電荷蓄積層ＣＳＬａの厚さは、各箇所でほぼ均一である。また、フィンＦＡの上面上に形成された電荷蓄積層ＣＳＬｂの厚さは、フィンＦＡの側面上に形成された電荷蓄積層ＣＳＬｂの厚さよりも厚い。
また、フィンＦＡの上面上に形成された電荷蓄積層ＣＳＬａおよび電荷蓄積層ＣＳＬｂの総厚さは、フィンＦＡの側面上に形成された電荷蓄積層ＣＳＬａおよび電荷蓄積層ＣＳＬｂの総厚さの２〜４倍の範囲である。従って、ゲート絶縁膜ＧＦ２の厚さは、実施の形態１と同様に、フィンＦＡの上面において相対的に厚く、フィンＦＡの側面において相対的に薄い。このため、実施の形態３でも、実施の形態１と同様に、フィンＦＡの上面において、絶縁膜Ｘ１にかかる電界を緩和することができる。
なお、実施の形態３の電荷蓄積層ＣＳＬｂの厚さは、実施の形態１の電荷蓄積層ＣＳＬの厚さよりも薄くしてもよい。
以上のように、実施の形態３では、トラップ準位の深さの異なる電荷蓄積層ＣＳＬａおよび電荷蓄積層ＣＳＬｂを設けているので、各々の膜に電荷が保持されるため、メモリセルＭＣの電荷保持量を増加させることができる。また、電荷蓄積層ＣＳＬａと、電荷蓄積層ＣＳＬｂとの界面にもトラップ準位が形成されることにより、メモリセルＭＣの電荷保持量を増加させることができる。従って、メモリセルＭＣの信頼性を向上させることができる。
実施の形態３の半導体装置を形成するための製造方法の一例を、以下に説明する。
まず、実施の形態３の製造工程は、実施の形態１の図１４に至るまでの製造工程と同様に行われる。次に、図２７に示されるように、絶縁膜Ｘ１、電荷蓄積層ＣＳＬａおよび電荷蓄積層ＣＳＬｂが順次される。実施の形態２における絶縁膜Ｘ１の形成方法は、実施の形態１と同様である。
電荷蓄積層ＣＳＬａは、電荷の保持が可能なトラップ準位を有するトラップ性絶縁膜であり、ＣＶＤ法またはＡＬＤ法によって形成され、例えば、窒化シリコン膜（Ｓｉ３Ｎ４膜）である。
電荷蓄積層ＣＳＬａは、Ａ−Ａ断面においては、制御ゲート電極ＣＧの側面上およびフィンＦＡの上面上に、絶縁膜Ｘ１を介して形成され、Ｂ−Ｂ断面においては、フィンＦＡの上部の上面上および側面上に、絶縁膜Ｘ１を介して形成される。また、電荷蓄積層ＣＳＬａは、Ｂ−Ｂ断面においては、互いに隣接するフィンＦＡ間の素子分離部ＳＴＩの上面上にも形成される。これらの各箇所において、電荷蓄積層ＣＳＬａの厚さはほぼ同じである。
次に、電荷蓄積層ＣＳＬａ上に、電荷蓄積層ＣＳＬｂを形成する。電荷蓄積層ＣＳＬｂは、電荷の保持が可能なトラップ準位を有するトラップ性絶縁膜であり、例えばスパッタリング法を用いて形成され、例えばハフニウム（Ｈｆ）およびシリコン（Ｓｉ）を含む酸化金属膜である。実施の形態３では、電荷蓄積層ＣＳＬｂの酸化金属膜として、ハフニウムシリケート膜（ＨｆＳｉＯ膜）を代表的に例示する。
Ｂ−Ｂ断面に示されるように、実施の形態２の電荷蓄積層ＣＳＬｂは、スパッタリング法を用いて形成されるため、フィンＦＡの上部の上面に形成された電荷蓄積層ＣＳＬｂの厚さが、フィンＦＡの上部の側面に形成された電荷蓄積層ＣＳＬｂの厚さよりも厚い。
また、実施の形態３では、先に、電荷蓄積層ＣＳＬａをＣＶＤ法またはＡＬＤ法によって形成し、その後、電荷蓄積層ＣＳＬｂをスパッタリング法によって形成している。このため、絶縁膜Ｘ１が直接スパッタリングに晒されないので、絶縁膜Ｘ１の絶縁耐性が低減することを防止できる。従って、実施の形態３では、実施の形態１と比較して、メモリセルＭＣの信頼性を更に向上させることができる。
次に、実施の形態１と同様の方法で、電荷蓄積層ＣＳＬｂ上に、絶縁膜Ｘ２を形成する。その後の製造工程は、実施の形態１の図１６以降と同様である。
（実施の形態４）
以下に、実施の形態４の半導体装置を、図２８および図２９を用いて説明する。図２８および図２９には、実施の形態１と同様に、図１のＡ−Ａ断面およびＢ−Ｂ断面が示されている。また、以下の説明では、実施の形態３との相違点を主に説明する。
図２８に示されるように、実施の形態４でも実施の形態３と同様に、トラップ性絶縁膜を、電荷蓄積層ＣＳＬａと、電荷蓄積層ＣＳＬａと異なる材料からなる電荷蓄積層ＣＳＬｂとの積層構造としている。
図２８のＢ−Ｂ断面に示されるように、電荷蓄積層ＣＳＬｂは、フィンＦＡの上面上および素子分離部ＳＴＩの上面上に形成されているが、フィンＦＡの側面上には形成されていない。このため、実施の形態４では、実施の形態３と比較して、メモリセルＭＣの電荷保持量は少なくなる。また、図２８のＡ−Ａ断面に示されるように、制御ゲート電極ＣＧの側面上にも、電荷蓄積層ＣＳＬｂは形成されていない。
ここで、実施の形態３と同様に、電荷蓄積層ＣＳＬｂは、電荷蓄積層ＣＳＬａと比較して、トラップ準位の浅い絶縁膜である。言い換えれば、電荷蓄積層ＣＳＬｂは、電荷蓄積層ＣＳＬａよりも、保持された電荷が電荷蓄積層ＣＳＬｂ中を移動し易い絶縁膜である。実施の形態４では、各メモリセルＭＣにおいて、フィンＦＡの上面に形成された電荷蓄積層ＣＳＬｂは、互いに分離されている。従って、保持された電荷が電荷蓄積層ＣＳＬｂ中を移動し、隣接するメモリセルＭＣの閾値を変動させる不具合を抑制できる。
すなわち、実施の形態４では、実施の形態３と比較して、メモリセルＭＣの電荷保持量は低下するが、メモリセルＭＣの閾値を変動させる不具合を、より確実に抑制することができる。
また、互いに隣接するフィンＦＡに形成されている電荷蓄積層ＣＳＬｂは、互いに分離されていればよく、フィンＦＡの側面において、電荷蓄積層ＣＳＬｂの少なくとも一部が分離されていればよい。言い換えれば、電荷蓄積層ＣＳＬｂの一部が、フィンＦＡの側面上に存在していてもよく、フィンＦＡの上面上に形成された電荷蓄積層ＣＳＬｂと、素子分離部ＳＴＩ上に形成された電荷蓄積層ＣＳＬｂとが、互いに分離されていればよい。
実施の形態４の半導体装置を形成するための製造方法の一例を、以下に説明する。
まず、実施の形態４の製造工程は、実施の形態３の図２７に至るまでの製造工程と同様に行われる。次に、図２９に示されるように、等方性エッチング処理を行うことで、電荷蓄積層ＣＳＬｂ全体を薄くする。これにより、図２９のＢ−Ｂ断面に示されるように、フィンＦＡの側面上に形成されていた電荷蓄積層ＣＳＬｂが除去され、フィンＦＡの上面上に形成されていた電荷蓄積層ＣＳＬｂは、その厚さが薄くなるが、完全に除去されずに残される。また、図２９のＡ−Ａ断面に示されるように、制御ゲート電極ＣＧの側面上に形成されていた電荷蓄積層ＣＳＬｂも除去される。
ここで、上述のように、フィンＦＡの側面において、電荷蓄積層ＣＳＬｂの少なくとも一部が分離されていればよく、フィンＦＡの側面の一部において、電荷蓄積層ＣＳＬｂが残されていてもよい。
次に、実施の形態１と同様の方法で、電荷蓄積層ＣＳＬａ上および電荷蓄積層ＣＳＬｂ上に、絶縁膜Ｘ２を形成する。その後の製造工程は、実施の形態１の図１６以降と同様である。
（実施の形態５）
以下に、実施の形態５の半導体装置を、図３０および図３１を用いて説明する。図３０および図３１には、実施の形態１と同様に、図１のＡ−Ａ断面およびＢ−Ｂ断面が示されている。また、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの材料に多結晶シリコン膜を適用し、多結晶シリコン膜上にシリサイド層ＳＩ２を形成していた。
実施の形態５では、図３０のＡ−Ａ断面に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの材料に金属膜を適用している。このような金属膜は、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜、若しくは、アルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
また、実施の形態１では、制御ゲート電極ＣＧ下に酸化シリコン膜などのゲート絶縁膜ＧＦ２を形成していたが、ゲート絶縁膜ＧＦ２に、例えば酸化ハフニウム膜のような酸化金属膜を適用してもよい。実施の形態５では、ゲート絶縁膜ＧＦ２は、制御ゲート電極ＣＧの側面および底面を覆うように形成されている。
また、図３０のＢ−Ｂ断面に示されるように、絶縁膜Ｘ２上に絶縁膜Ｘ３が形成され、絶縁膜Ｘ３上にメモリゲート電極ＭＧが形成されている。そして、図３０のＡ−Ａ断面に示されるように、絶縁膜Ｘ３は、メモリゲート電極ＭＧの側面および底面を覆うように形成されている。また、絶縁膜Ｘ３は、絶縁膜Ｘ２と同様に、電荷蓄積層ＣＳＬとメモリゲート電極ＭＧとの間の絶縁耐圧を向上させる役目を有する。このように、絶縁膜Ｘ３は、ゲート絶縁膜ＧＦ１の一部として形成されている。
なお、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＦ２、メモリゲート電極ＭＧおよび絶縁膜Ｘ３の各材料は、各トランジスタで求められる閾値電圧などに基づいて、上記の材料から適切な材料を選択することができる。
また、電荷蓄積層ＣＳＬとメモリゲート電極ＭＧとの間の絶縁耐圧が、絶縁膜Ｘ３のみで十分保てる場合には、絶縁膜Ｘ２が形成されていなくてもよい。
実施の形態５の半導体装置を形成するための製造方法の一例を、以下に説明する。
まず、実施の形態５の製造方法は、実施の形態１の図２１から図３に至る工程において、シリサイド層ＳＩ２を形成する工程の直前までと、ほぼ同じである。すなわち、ＣＭＰ法を用いて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々の上面が露出する工程が行われる。
次に、図３１に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを構成していた多結晶シリコン膜を除去する。また、制御ゲート電極ＣＧの下に形成されていた酸化シリコン膜も除去する。次に、ＣＶＤ法またはＡＬＤ法によって、多結晶シリコン膜が除去された領域に、例えば酸化ハフニウム膜のような酸化金属膜を形成する。次に、ＣＶＤ法またはスパッタリング法によって、上記酸化金属膜上に、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜、若しくは、アルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜を形成する。次に、ＣＭＰ法によって、層間絶縁膜ＩＬ１上の上記酸化金属膜および上記金属膜を除去する。
これにより、上記酸化金属膜からなるゲート絶縁膜ＧＦ２および絶縁膜Ｘ３が形成され、上記金属膜からなる制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが形成される。
また、実施の形態５では、ゲート絶縁膜ＧＦ２および絶縁膜Ｘ３を同じ工程で形成し、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを同じ工程で形成したが、これらを別工程で形成してもよい。例えば、先にゲート絶縁膜ＧＦ２と制御ゲート電極ＣＧとを形成し、その後、絶縁膜Ｘ３とメモリゲート電極ＭＧとを形成してもよい。また、ゲート絶縁膜ＧＦ２および制御ゲート電極ＣＧにのみ、上記酸化金属膜および上記金属膜を適用してもよい。
また、実施の形態５に開示した技術を、上述の実施の形態２〜４に適用することもできる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
ＣＦ 導電性膜
ＣＧ 制御ゲート電極
ＣＳＬ、ＣＳＬａ、ＣＳＬｂ 電荷蓄積層
ＥＰ エピタキシャル層
ＥＳ エッチングストッパ膜
ＥＸＤ エクステンション領域
ＥＸＳ エクステンション領域
ＦＡ フィン
ＦＧ 導電性膜
ＧＦ１、ＧＦ２ ゲート絶縁膜
ＨＭ１ ハードマスク
ＩＦ１〜ＩＦ５ 絶縁膜
ＩＬ１ 層間絶縁膜
ＭＣ メモリセル
ＭＤ 拡散領域
ＭＧ メモリゲート電極
ＭＳ 拡散領域
ＰＷ ウェル領域
ＲＰ１、ＲＰ２ レジストパターン
ＳＢ 半導体基板
ＳＧ 導電性膜
ＳＩ１、ＳＩ２ シリサイド層
ＳＴＩ 素子分離部
ＳＷ サイドウォールスペーサ
Ｘ１〜Ｘ３ 絶縁膜

Claims (20)

  1. 半導体基板の主面に形成された素子分離部と、
    前記素子分離部により規定された前記半導体基板の主面に形成され、且つ、前記素子分離部よりも上部に突出した半導体層で形成された突出部と、
    前記突出部を覆うように形成された第１絶縁膜と、前記第１絶縁膜上を覆うように形成され、且つ、電荷の保持が可能である第１トラップ性絶縁膜を含む第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜を覆うように形成された第１ゲート電極と、
    を有し、
    前記突出部は、第１側面と、前記第１側面に対向する第２側面と、平面視において、前記第１側面と前記第２側面との間に位置する上面とを有し、
    前記突出部の前記上面における前記第１トラップ性絶縁膜の厚さは、前記第１側面および前記第２側面における前記第１トラップ性絶縁膜の厚さよりも厚い、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記突出部、前記第１ゲート絶縁膜および前記第１ゲート電極は、前記第１ゲート絶縁膜および前記第１ゲート電極に覆われた前記突出部をチャネル領域とするフィン型トランジスタの一部を構成する、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記突出部は、前記突出部のうち最も高い位置である頂部と、前記突出部のうち前記頂部と前記素子分離部の上面との中間に位置する側部を有し、
    前記頂部における前記第１トラップ性絶縁膜の厚さは、前記側部における前記第１トラップ性絶縁膜の厚さよりも厚い、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記突出部の前記上面における前記第１トラップ性絶縁膜の厚さは、前記突出部の前記第１側面または前記第２側面における前記第１トラップ性絶縁膜の厚さの２〜４倍の範囲内である、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１トラップ性絶縁膜は、前記突出部上および前記素子分離部上に形成されており、
    前記第１トラップ性絶縁膜は、前記前記突出部の前記第１側面または前記第２側面において、前記突出部の前記上面上の上部第１トラップ性絶縁膜と、前記素子分離部上の下部第１トラップ性絶縁膜とに分離されている、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記突出部の前記上面上、前記第１側面上および前記第２側面上に、前記第１絶縁膜を介して形成され、電荷の保持が可能であり、且つ、前記第１トラップ性絶縁膜と異なる材料からなる第２トラップ性絶縁膜と、
    を更に有し、
    前記第１トラップ性絶縁膜は、前記第１絶縁膜および前記第２トラップ性絶縁膜を介して、少なくとも前記突出部の前記上面上に形成されている、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第１トラップ性絶縁膜のトラップ準位は、前記第２トラップ性絶縁膜のトラップ準位よりも浅い、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記突出部の前記上面上、前記第１側面上および前記第２側面上に形成された第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    を更に有し、
    前記第２ゲート電極は、前記第１のゲート電極に隣接し、平面視において前記第１ゲート電極に沿って、前記突出部の短辺方向に延伸するよう形成され、
    前記第１ゲート絶縁膜、前記第１ゲート電極、前記第２ゲート絶縁膜および前記第２ゲート電極は、それぞれ不揮発性メモリセルの一部を構成している、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記不揮発性メモリセルの書き込み動作時には、電子が前記第１トラップ性絶縁膜に注入され、
    前記不揮発性メモリセルの消去動作時には、正孔が前記第１トラップ性絶縁膜に注入される、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記第１トラップ性絶縁膜は、ハフニウムおよびシリコンを含む酸化金属膜からなる、半導体装置。
  11. （ａ）半導体基板の上面の一部を後退させることで、前記半導体基板の前記上面から突出した半導体層で形成された突出部を形成する工程、
    （ｂ）平面視において、前記半導体基板の上面に、前記突出部を囲むように素子分離部を形成する工程と、
    （ｃ）前記突出部の上面上および側面上に、第１絶縁膜を形成する工程、
    （ｄ）前記第１絶縁膜上に、電荷の保持が可能である第１トラップ性絶縁膜を形成する工程、
    （e）前記第１トラップ性絶縁膜上に、第１ゲート電極を形成する工程、
    を有し、
    前記第１トラップ性絶縁膜は、前記突出部の前記上面における厚さが、前記突出部の前記側面における厚さよりも厚い、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｄ）工程は、スパッタリング法によって行われる、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記突出部の前記上面における前記第１トラップ性絶縁膜の厚さは、前記突出部の前記側面における前記第１トラップ性絶縁膜の厚さの２〜４倍の範囲内である、半導体装置の製造方法。
  14. 請求項１１記載の半導体装置の製造方法において、
    （ｆ）前記（ｄ）工程と前記（e）工程との間に、等方性エッチング処理によって前記第１トラップ性絶縁膜を薄くすることで、前記突出部の前記側面上に形成されていた前記第１電荷蓄積層の少なくとも一部を除去し、前記突出部の前記上面上に形成されていた前記第１トラップ性絶縁膜を残す工程、
    を更に有する、半導体装置の製造方法。
  15. 請求項１１記載の半導体装置の製造方法において、
    （ｇ）前記（ｃ）工程と前記（ｄ）工程との間に、前記第１絶縁膜上に、電荷の保持が可能であり、且つ、前記第１トラップ性絶縁膜と異なる材料からなる第２トラップ性絶縁膜を形成する工程、
    を更に有し、
    前記（ｄ）工程において、前記第１トラップ性絶縁膜は、前記第１絶縁膜および前記第２トラップ性絶縁膜を介して、少なくとも前記突出部の前記上面上に形成される、半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記第１トラップ性絶縁膜のトラップ準位は、前記第２トラップ性絶縁膜のトラップ準位よりも浅い、半導体装置の製造方法。
  17. 請求項１５記載の半導体装置の製造方法において、
    前記（ｆ）工程は、ＣＶＤ法またはＡＬＤ法によって行われ、
    前記（ｃ）工程は、スパッタリング法によって行われる、半導体装置の製造方法。
  18. 半導体基板の上面上に形成された素子分離部と、
    前記半導体基板上に形成され、前記素子分離部から突出した突出部上に形成された不揮発性メモリセルと、を有し、
    前記不揮発性メモリセルは、電荷の保持が可能である電荷蓄積層を有し、
    前記突出部の上面おける前記電荷蓄積層の厚さは、前記突出部の側面における電荷蓄積層の厚さよりも厚い、半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記突出部の前記上面における前記電荷蓄積層の厚さは、前記突出部の前記側面における電荷蓄積層の厚さの２〜４倍の範囲内である、半導体装置。
  20. 請求項１９記載の半導体装置において、
    前記電荷蓄積層は、酸化金属膜を含む、半導体装置。
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