TWI418020B - 用於ｆｎ穿隧程式化及抹除之三維記憶體陣列 - Google Patents

Description

用於FN穿隧程式化及抹除之三維記憶體陣列

本發明是有關於一種高密度記憶元件(memory device)，且特別是有關於一種其中排列有多重平面(multiple planes)的記憶胞以提供三維陣列之記憶元件。

因為在積體電路(integrated circuits)中元件的關鍵尺寸受限於一般記憶胞(memory cell)技術，所以設計者正在尋求堆疊多重平面的記憶胞，以達成較大的儲存容量以及較低的單位位元成本之技術。例如，將薄膜電晶體(thin film transistor)技術應用於電荷捕捉記憶體(charge trapping memory)技術，可參閱Lai等人在2006年12月11-13日發表於IEEE Int'l Electron Devices Meeting之名為「A Multi-Layer Stackable Thin-Film Transistor(TFT) NAND-Type Flash Memory」之論文；以及Jung等人在2006年12月11-13日發表於IEEE Int'l Electron Devices Meeting之名為「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」之論文。

並且，將交叉點陣列(cross-point array)技術應用於反熔絲記憶體(anti-fuse memory)，可參閱Johnson等人在2003年11月發表於IEEE J. of Solid-State Circuits第38卷第11號之名為「512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells」之論文。在Johnson等人所述之設計中，提供多層的字元線(word lines)及位元線(bit lines)，其交叉點具有記憶體元件。上述之記憶體元件包括連接字元線的p+多晶矽陽極(polysilicon anode)，以及連接位元線的n-多晶矽陰極(polysilicon cathode)，其中陽極與陰極藉由反熔絲材料予以分開。

在Lai等人、Jung等人以及Johnson等人所述之製程中，對於每一記憶體層存在幾個關鍵微影(critical lithography)步驟。因此，製造元件所需之關鍵微影步驟的數目隨著所實施的層數而倍增。關鍵微影步驟很昂貴，所以最好在製造積體電路時予以最小化。因此，雖然利用三維陣列能有達成較高密度之優點，但是較高的製造成本卻限制此技術的使用。

在電荷捕捉記憶體技術中提供垂直的反及閘(NAND)記憶胞之另一種結構可參閱Tanaka等人在2007年6月12-14日發表於2007 Symposium on VLSI Technology Digest of Technical Papers第14-15頁之名為「Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory」之論文。Tanaka等人所述之結構包括具有其操作類似反及閘(NAND)的垂直通道(channel)之多重閘極場效電晶體結構(multi-gate field effect transistor structure)，其中利用矽-氧化矽-氮化矽-氧化矽-矽(silicon-oxide-nitride-oxide-silicon,SONOS)電荷捕捉技術，在每一個閘極/垂直通道介面(channel interface)產生儲存位置。此記憶體結構是根據當作多重閘極記憶胞的垂直通道之半導體(semiconductor)材料柱，具有鄰接基底(substrate)之下選擇閘(select gate)，以及位於頂部之上選擇閘。利用與柱相交的平面電極層(planar electrode layers)來形成多個水平的控制閘(control gates)。控制閘所使用的平面電極層不需要關鍵微影，因而得以節省成本。然而，每一個垂直的記憶胞需要許多關鍵微影步驟。並且，能以這種方式堆層的控制閘的數目有其限制，可藉由例如垂直通道的導電率、所使用的程式化(program)及抹除(erase)程序等等因子(factors)予以測定。

三維反熔絲記憶體結構可參閱Hsiang-Lan Lung所申請之名為「Stacked Bit Line Dual Word Line Nonvolatile Memory」之美國專利第7,420,242號，其中利用比其他的先前技術的結構更少的微影步驟來製造。在美國專利第7,420,242號中，反熔絲記憶體元件形成於配置在多個階層(levels)中的水平位元線的兩邊，並且水平位元線之間的垂直柱經由多個階層向下延伸至底下的水平字元線的兩個較低階層，其中一個字元線階層耦接至位於位元線的一邊之柱，而另一個字元線階層則耦接至位於位元線的另一邊之柱。這提供高密度且反熔絲記憶體。

期望能提供一種低製造成本的三維積體電路記憶體結構，其中包括可予以抹除及程式化之可靠且很小的記憶體元件。

本發明提供一種在單一積體電路基底上實現三維及閘(AND)型電荷捕捉記憶元件。上述元件可利用一種其結構的每一階層不需要額外的微影步驟且具有高密度之製程予以製造。此元件的記憶胞利用半導體基體柱(semiconductor body pillar)的通道與字元線的閘極之間的電荷穿隧(charge tunneling)來程式化及抹除，並且當受到字元線的閘極電壓控制時，可利用流經與半導體基體柱相鄰的位元線柱(bit line pillars)之間的通道之電流來讀取(read)。

本發明提供一種基於三維排列的多個雙記憶胞結構之三維記憶胞陣列。上述雙記憶胞結構包括：半導體基體柱、位於半導體基體柱之相對的第一及第二邊上之第一及第二位元線柱、位於半導體基體柱之相對的第三及第四邊上的介電電荷捕捉結構(dielectric charge trapping structures)或其他的資料儲存結構(data storage structures)、排列成鄰接位於半導體基體柱的第三邊上之介電電荷捕捉結構的一第一字元線、以及排列成鄰接位於半導體基體柱的第四邊上之介電電荷捕捉結構的一第二字元線。控制器(controller)則耦接至所述陣列，並配置成用以程式化及抹除多個雙記憶胞結構之選取的記憶胞(selected memory cells)，其方式為施加偏壓於相對應的半導體基體柱與第一及第二字元線其中之一，以便感應FN(Fowler-Nordheim)穿隧。其他的方法可能利用單一記憶胞結構，其中位於第三邊之字元線及資料儲存結構被當作記憶胞，而位於另一邊之資料儲存結構及字元線之一或兩者則不予以形成或者不被用以當作記憶胞。

本發明提供一種元件，包括：位於基底上的一半導體基體柱及位元線柱陣列、介電電荷捕捉結構、以及多個階層的字元線結構，其排列成正交於所述半導體基體柱及位元線柱陣列。半導體基體柱在相對的第一及第二邊具有相對應的位元線柱，提供源極(source)端及汲極(drain)端。半導體基體柱在相對的第三及第四邊具有第一及第二通道表面。介電電荷捕捉結構覆蓋第一及第二通道表面，並在三維陣列的每一階層的每一半導體基體柱的兩邊提供資料儲存位置(sites)。提供所述柱陣列的方式為，利用n型及p型摻雜的半導體材料來實施交替的半導體基體柱及位元線柱的列，以合於n通道記憶胞及p通道記憶胞，加上以多層介電電荷捕捉結構覆蓋這些列的側邊。以下將更詳細說明多層介電電荷捕捉結構。多層電荷捕捉結構的例子包括SONOS型氧化層-氮化層-氧化層(ONO)結構及能隙工程矽-氧化矽-氮化矽-氧化矽-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon,BE-SONOS)型氧化層-氮化層-氧化層-氮化層-氧化層(ONONO)結構。

在本發明之一實施例中，利用每一階層的字元線結構於半導體基體柱及位元線柱陣列上實現多重階層的記憶胞，因而使記憶胞形成於半導體基體柱的通道表面與每一階層的字元線結構之交叉點，加上多層電荷捕捉結構介於其間，由此提供所述三維記憶胞陣列。因此，在所述元件中，字元線結構的多個階層排列成正交於半導體基體柱及位元線柱陣列。所述字元線結構包括：第一組字元線，在例如結構的左邊共同耦接至第一驅動器(driver)，並排列成鄰接位於交替成對的半導體基體柱及位元線柱列之間的那些介電電荷捕捉結構；以及第二組字元線，與第一組字元線交錯，在例如結構的右邊共同耦接至第二驅動器，並排列成鄰接位於交錯且交替成對的半導體基體柱及位元線柱列之間的那些介電電荷捕捉結構。這使字元線提供鄰接位於半導體基體柱的第一通道表面及第二通道表面上的介電電荷捕捉結構之閘極，因而在每一半導體基體柱上提供每一階層之兩個可獨立定址的記憶胞。

在本發明之一實施例中，解碼器電路(decoder circuitry)耦接至半導體基體柱及位元線柱陣列，並且耦接至位於字元線結構的多個階層上之驅動器。解碼器電路用以存取三維陣列之選取的記憶胞。解碼器電路可用於隨機存取及閘解碼(random access AND-decoding)。在所述的一例子中，在耦接至上述陣列的半導體基體柱之基底中，解碼器電路包括存取元件陣列，用以存取個別的半導體基體柱。解碼器電路也包括列解碼器(row decoder)，此列解碼器藉由位於陣列的頂部之位元線導體(bit line conductors)耦接至位於半導體基體柱的第一邊之位元線柱，用以存取位元線柱的個別列(例如平行於字元線)。解碼器電路也包括行解碼器(column decoder)，此行解碼器藉由位於陣列的底部之位元線導體耦接至位於半導體基體柱的第二邊之位元線柱，用以存取位於半導體基體柱的第二邊之位元線柱的個別行。存取元件陣列可利用頂部及底部位元線導體，來共用列解碼器及行解碼器。解碼器電路也包括記憶體平面及字元線解碼器，此解碼器耦接至多個字元線結構之驅動器，用以存取位於結構的個別階層之第一及第二組字元線其中一組。

在本發明之另一實施例中，記憶元件的實施方式也可是半導體基體柱及位元線柱列以單元源極-通道-汲極組(unit source-channel-drain sets)排列，其中單元組(unit set)包括：第一位元線柱，半導體基體柱鄰接第一位元線柱；第二位元線柱，鄰接半導體基體柱；以及絕緣構件(insulating member)，實現源極-通道-汲極-絕緣體圖案。在此實施例中，絕緣構件隔離相鄰的源極-通道-汲極組，在程式化、抹除以及讀取期間抑制與選取的記憶胞相鄰之記憶胞的干擾。

在本發明之一實施例中，記憶元件包括控制電路(control circuits)及偏壓電路(biasing circuits)，用以施加偏壓於三維陣列之選取的記憶胞，來執行閘極側FN程式化反閘極側FN抹除操作，並且抑制未選取的記憶胞所儲存的電荷的干擾。

本發明提供一種基於閘極側注入FN電子(electron)及電洞(hole)穿隧之三維及閘(AND)型電荷捕捉記憶體陣列的操作方法。為了程式化選取的記憶胞，將施加偏壓於耦接至選取的記憶胞之半導體基體線(body line)及字元線元件(例如施加-15伏特(V)至位於柱的一側之選取的字元線，將n通道記憶胞之基體柱接地，施加-8伏特(V)至位於柱的其他側之未選取的字元線)，以便產生閘極注入電子穿隧之電場，同時斷開其他的半導體基體線，儘管已藉由施加偏壓至未選的字元線來電容性增壓。位於三維陣列中之相同的階層及其他的階層之未選的字元線則被施加偏壓(例如施加-8伏特(V)至n通道記憶胞)，以避免干擾。

本發明提供一種記憶元件的製造方法。此方法包括提供積體電路基底，此積體電路基底具有用以連接個別的半導體基體柱之存取元件陣列，以及用以連接位於半導體基體柱的第一邊的位元線柱行之位元線導體列。相對應的接點(contacts)陣列則包含於所述存取元件及位元線導體的表面。交替的絕緣材料層及字元線材料層形成於基底的表面上，以便建立多個階層的字元線材料。藉由多個階層的字元線材料蝕刻多個溝槽(trenches)，而使溝槽正交於基底的位元線導體，並且暴露位於存取元件及位元線導體兩者的表面之接點陣列的接點。電荷捕捉結構形成於溝槽的側壁上，至少形成於暴露在多個階層之側壁的字元線材料上。溝槽以具有第一型摻雜物(dopant)之半導體材料來填充，然後予以蝕刻以便定義與存取元件的相對應接點接觸之位於溝槽內的半導體基體柱，並且在半導體基體柱之相對的第一及第二邊留下開口(openings)。所述開口以包含具有相反類型的摻雜物的半導體材料之位元線柱來填充，以便定義接觸基底的位元線的接點之位於半導體基體柱的第一邊之第一位元線柱，並且定義位於半導體基體柱的第二邊之第二位元線柱(用以接觸位於頂部之位元線)。由於這製程，使得半導體基體柱在與位於溝槽的側壁之電荷捕捉結構接觸之相對的第三及第四邊上具有通道表面。藉由蝕刻多個階層的字元線材料，以便在交替成對的列之間形成交錯的左字元線元件及右字元線元件，並且耦接至位於半導體基體柱的相對的第三及第四邊之電荷捕捉結構。於頂部則形成有多個位元線導體，用以連接位於半導體基體柱的第二邊之位元線柱行。位元線導體、存取元件以及字元線元件連接位於基底上的解碼電路，其排列如上所述。

基於上述，本發明之製程需要的微影步驟很少，因而相較於其他的三維記憶體製程更實用且成本較低。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下將參考圖1至圖21詳細說明本發明的實施例。

圖1是三維記憶元件的示意圖，圖中繪示置於此三維結構的X-Z平面之「切面(slices)」10、11、12。在此示意圖中，有九個雙記憶胞單元結構(two-cell unit structures) 50-58，每一個單元結構具有兩個記憶胞，其中包含分開的電荷儲存結構(charge storage structures)與左及右閘極。在三維記憶元件的實施例中，每一切面可包括許多的雙記憶胞單元結構。上述元件包括用於及閘(AND)型解碼之記憶胞陣列，其使用左平面解碼器(left plane decoder) 20、右平面解碼器(right plane decoder) 21、頂部位元線(列)解碼器23、底部位元線(行)解碼器22以及基體線存取元件陣列(body line access device array) 24。Z-方向行(例如50、53、56)之雙記憶胞單元結構的半導體基體經由半導體基體柱(例如34)耦接至在此結構底下的積體電路基底實施之基體線存取元件陣列24的存取元件。同樣地，雙記憶胞單元結構51、54、57之半導體基體經由半導體基體柱35耦接至基體線存取元件陣列24之相對應的存取元件。雙記憶胞單元結構52、55、58之半導體基體經由半導體基體柱36耦接至基體線存取元件陣列24。

位於所有的切面10、11、12的特定階層(例如50、51、52)的雙記憶胞單元結構之左閘極，經由字元線元件60耦接至左平面解碼器20所選擇的驅動器。同樣地，位於所有的切面10、11、12的特定階層(例如50、51、52)的單元結構之右閘極經由字元線元件63耦接至右平面解碼器21所選擇的驅動器。位於包含單元結構53、54、55的階層之左閘極及右閘極分別經由字元線元件61耦接至左平面解碼器20，且經由字元線元件64耦接至右平面解碼器21。位於包含單元結構56、57、58的階層之左閘極及右閘極分別經由字元線元件62耦接至左平面解碼器20，且經由字元線元件65耦接至右平面解碼器21。

在這示意圖中，位於Z-方向行(例如50、53、56)的單元結構的右邊之源極/汲極端經由位元線柱(40、41、42)耦接至沿著X-方向記憶胞行(實施於結構上方的積體電路基底)排列的位元線導體(28、29、30)，並且耦接至頂部位元線解碼器(top bit line decoder) 23。在這示意圖中，位於Z-方向行(例如50、53、56)的單元結構的左邊之源極/汲極端經由位元線柱31、32、33耦接至沿著Y-方向行(實施於三維結構底下)排列的位元線導體37、38、39，並且耦接至底部位元線解碼器(bottom bit line decoder) 22。位於單元結構51、54、57的左邊之源極/汲極端耦接至位於其右邊之源極/汲極端分別與位元線柱32及41，這些位元線柱分別耦接至頂部位元線導體30及底部位元線導體38。位於單元記憶胞52、55、58的左邊之源極/汲極端耦接至位於其右邊之源極/汲極端分別與位元線柱33及42，這些位元線柱分別耦接至頂部位元線導體30及底部位元線導體39。位元線柱可用金屬捆住或用金屬矽化物捆住，以便改善導電率。

如圖所示，利用頂部位元線解碼器23來選擇位於位元線導體(30)之X-方向列以及利用底部位元線解碼器22來選擇位於位元線導體(37)之Y-方向行，可建立用以讀取個別記憶胞(例如單元結構53的兩個記憶胞之一)之電流路徑。而利用左平面解碼器20來選擇字元線元件61及利用右平面解碼器21來選擇字元線元件64，可施加閘極電壓至特定階層的一單元結構中的個別記憶胞。利用X-解碼及Y-解碼的基體線存取元件陣列24，可選取Z-方向行的個別半導體基體用以施加偏壓。

圖2是三維記憶元件的示意圖，圖中繪示置於此三維結構的X-Y平面之「階層(levels)」66、67、68。左平面解碼器20及右平面解碼器21繪示於圖中。在上述之示意圖中每一階層包括9個雙記憶胞單元結構。在實施例中，每一階層可包括許多的記憶胞。在示意圖中，階層66的單元結構的前列包括結構50、51、52，對應於圖1所示之切面的頂列(top row)。雙記憶胞單元結構70-75的平衡使階層的單元結構的3乘3(3-by-3) X-Y排列完整。如圖2所示，左字元線元件60利用分岔的字元線元件60-L來連接位於交替成對的列之間的閘極。同樣地，右字元線元件63與左字元線元件60交錯，並且利用分岔的字元線元件63-R來連接位於其他的交替成對的列之間的閘極。

所述的雙記憶胞單元結構繪示於圖3。圖1及圖2所使用的符號50表示單元結構，此單元結構能以所繪示之結構予以表示，其中包括字元線元件60-L、字元線元件63-R、半導體基體柱34、第一位元線柱31以及第二位元線柱32。介電電荷儲存結構(dielectric charge storage structures) 78、79位於半導體基體柱34的對邊且介於在半導體基體柱34的對邊上的個別通道表面與字元線元件60-L或63-R所提供的相對應閘極之間。因此，這種單元結構提供雙記憶胞，包括圖中所標示之CELL 1及CELL 2，每一記憶胞包括源極、汲極、電荷捕捉元件以及閘極。

施加於單元結構之偏壓包括右字元線電壓V_WL -R、左字元線電壓V_WL -L、底部位元線電壓V_BL -B、頂部位元線電壓V_BL -T以及基體線電壓V_B 。從字元線到未選取的浮接半導體基體線之電壓的電容性耦合(capacitive coupling)所造成的自增壓(self boosting)有助於避免程式化干擾情況。下列表格顯示此單元結構的兩個記憶胞(c1及c2)在讀取、閘極注入程式化以及閘極注入抹除模式下，所述端的典型操作電壓。當然，可調整電壓位準，以適應特定實施方式與程式化或抹除方法。

圖4繪示包含參考圖1至圖3所說明的記憶胞陣列之三維結構的一部分。圖中繪示四階層的字元線，其中頂部階層包括依X-方向延伸之字元線110-112，下一階層包括字元線113-115，再下一階層包括字元線116-118，並且底部階層包括字元線119-121。電荷儲存結構125-130形成於頂部階層的字元線110-112的對邊。電荷儲存結構131-132形成於字元線115的對邊，電荷儲存結構133-134形成於字元線118的對邊，並且電荷儲存結構135-136形成於字元線121的對邊。類似的電荷儲存結構同樣形成於結構的其他字元線的邊上。上述之結構包括半導體基體柱陣列，其包含位於所繪示之結構的後方之柱81-84，以及位於所繪示之結構的前方之柱93、95、97、99。位元線柱形成於半導體基體柱的對邊之間反對邊之上。因此，位元線柱86、87、88、89、90繪示於半導體基體柱81-84的對邊。位元線柱92、94、96、98、100繪示於半導體基體柱93、95、97、99的對邊。頂部位元線導體(未繪示)位於上述之結構的上面，依X-方向延伸跨越位元線柱87-90及92-94、89-98等等。底部位元線導體(未繪示)位於上述之結構的下面，依Y-方向延伸，耦接至沿著Y-方向行(例如在包含柱92及柱86之行中)的半導體位元線柱。

圖5是一階層的佈局圖，此階層繪示圖4之頂部階層之三條交錯的字元線110-112及額外的字元線155，且繪示用以連接字元線(110、111、112、155)與左平面解碼器及右平面解碼器之延伸部分(extensions) 150、151。圖4所使用的參考數字會適當地重複出現在圖5中。如圖所示，字元線110、112耦接至用以連接降落區(landing area) 153的接點插塞之延伸部分151，藉以連接位於積體電路基底之解碼器電路。同樣地，字元線155、111耦接至用以連接降落區152的接點插塞之延伸部分150，藉以連接位於積體電路基底之解碼器電路。以下將參考圖18說明一種用以連接多重階層之結構。

圖6至圖15繪示上述結構的製程的階段。在圖6中，積體電路基底的表面200繪示用以連接三維結構之接點陣列。此接點陣列包括第一組接點，其中包括耦接至個別的存取元件之接點201-204，用以連接三維結構之半導體基體線。個別的存取元件可形成於基底中，且可包括例如金屬氧化物半導體(MOS)電晶體，其閘極耦接至依X-方向排列的字元線，其源極耦接至依Y-方向排列的源極線，且其汲極連接至接點(例如201-204)。可藉由施加偏壓至字元線及源極線，來選擇個別的存取元件以符合特定操作。所述接點陣列包括接觸區(contact areas) 207-210，位於依Y-方向排列的底部位元線導體206、205上，用以連接三維結構之左側位元線柱，其說明如上所述。

圖7繪示於基底220的頂部上形成交替的絕緣材料(例如二氧化矽或氮化矽)層221、223、225、227與字元線材料(例如n+型多晶矽)層222、224、226、228之後，於製程的第一階段的一多層堆疊的材料的側邊剖面。在一典型結構中，交替的絕緣材料層的厚度可以是大約50奈米(nanometers)，並且交替的字元線材料層的厚度可以是大約50奈米。在交替層的頂部上方，可形成硬罩幕(hard mask)材料(例如氮化矽)層229。

圖8是從上方透視層229所獲得的佈局圖，圖中繪示利用第一微影製程來定義溝槽(trenches)的圖案之結果，並且用以藉由圖7所示之多層堆疊的材料來形成溝槽245-248之堆疊的圖案化蝕刻(patterned etch)，並暴露底部位元線導體(例如接觸區210)以及耦接至基體線存取電路的個別存取元件之接點(例如接點204)。可藉由非等向性反應離子蝕刻(anisotropic reactive ion etching)技術蝕刻出具有高的深寬比(aspect ratio)之多晶矽層與氧化矽層(silicon oxide)或氮化矽層。溝槽具有側壁230-233，結構的每一階層的字元線材料層暴露於其上。典型結構之溝槽245-248的寬度可以是大約50奈米。

圖9繪示在接觸字元線材料層之溝槽(245-248)的側壁上沉積所述多層電荷捕捉結構(240-243)之後，製程的後續階段。以下將參考圖17說明代表性結構及製程。在沉積多層電荷捕捉結構之後，上述製程包括沉積薄保護層(例如多層電荷捕捉結構上方的p型多晶矽)，以及利用非等向性製程蝕刻所得的形成物，以便由溝槽245-248的底部移除多層電荷捕捉結構(240-243)的材料，並且暴露底部位元線導體及接點(例如210、204)。

電荷捕捉結構240-243包括與字元線材料接觸的穿隧層，穿隧層上方的電荷捕捉層(charge trapping layer)，以及電荷捕捉層上方的阻障層(blocking layer)，像是用於典型電荷捕捉記憶元件。例如，穿隧層可包括二氧化矽層或氮氧化矽層，電荷捕捉層可包括氮化矽層或其他的電荷捕捉材料層，並且阻障層可包括二氧化矽層或SONOS型記憶元件特有的高介電係數材料層。另一方面，如同以下參考圖17所述，可利用能隙工程電荷捕捉結構(bandgap engineered charge trapping structure)。

圖10繪示在將用於半導體基體線之材料(例如p型多晶矽)填充溝槽以便形成填充溝槽250-253之後，製程的下一階段。半導體基體線接觸所述電荷捕捉結構240-243的阻障層。

圖11繪示利用第二微影製程來定義半導體基體線的圖案之結果，並且利用對於半導體基體線材料是選擇性之非等向性蝕刻製程進行填充溝槽的圖案化蝕刻，以便定義接觸接點的半導體基體柱(250-a、250-b、250-c、251-a、251-b、251-c、252-a、252-b、252-c、253-a、253-b、253-c)(所述接點包括接觸下面個別存取元件之接點204(未繪示))，並且在暴露底部位元線導體(包括接觸區210)之半導體基體線之間產生垂直的開口。

圖12繪示於開口內沉積位元線材料(例如n型多晶矽)以形成耦接至底部位元線導體之位元線柱260-a、260-b及耦接至頂部位元線導體之位元線柱261-a、261-b之後，製程的後續階段。在一製程中，利用共形製程(conformal process)沉積n型多晶矽以覆蓋開口的側壁。然後，以鎢插塞(tungsten plug)(270-273)或者其他金屬或矽化物前驅材料(precursor material)來填充所獲得的襯有多晶矽的通孔(vias)，以便改善位元線柱的導電率，並且提供用金屬或金屬矽化物捆住的位元線柱。使用被捆住的位元線柱能夠藉由降低位元線柱的電阻及增加其導電率來形成更多的三維結構之階層。其次，利用化學機械研磨製程(chemical mechanical polishing process)或其他的平面化技術來平面化所述結構，以便揭露半導體基體線。

圖13繪示在左字元線結構及右字元線結構圖案化之後，製程的後續階段。此製程包括藉由多層堆疊來蝕刻並利用絕緣材料285-289填充所得的開口，以便在元件的所有階層中產生交錯的左字元線結構281與右字元線結構280。

圖14繪示在形成經由絕緣層(insulating layer)(未繪示)向上延伸的接點290、291之後，製程的後續階段。上述之接點用以連接右側位元線柱261-a、261-b與依X-方向排列之上面的位元線導體，而且不會使基體線柱(例如290)與左側位元線柱(例如260-a、260-b)短路。如圖15所示，位元線導體294、295、296、297在結構的上方形成圖案且依X-方向平行於字元線元件延伸，用以連接頂部位元線解碼器，頂部位元線導體連接在參考圖14所述之右側位元線柱的頂部所形成之接點(例如290、291，其輪廓顯示位於位元線導體底下)。

圖16繪示另一種排列，其中用於半導體基體柱及半導體位元線柱之半導體柱列(例如在左字元線元件309與右字元線元件310之間)組成一單元組(unit set)，其包括第一位元線柱306、半導體基體柱303、第二位元線柱307以及絕緣材料柱302。這種單元沿著此列(絕緣柱(insulating pillar) 301及位元線柱305是先前的單元組的一部分)重複，以便電性隔離個別的源極-通道-汲極單元。這使溝槽的絕緣柱(例如3()1)介於第一半導體基體柱(例如300)的第二對邊的位元線柱(例如305)與第二半導體基體柱(例如303)的第一對邊的位元線柱(例如306)之間。如此將改善陣列的干擾情況。除了圖6至圖15的製程之外，可利用一個額外的微影步驟來製造圖16的結構以定義絕緣柱，或者可共用以上參考圖13所述之用以形成左側字元線元件及右側字元線元件之微影步驟。

圖17是適合用於在此所述之記憶胞且利用能隙工程介電穿隧層(BE-SONOS型)之電荷儲存結構的簡圖。上述之記憶胞包括半導體基體柱400之通道表面400a。在圖17中未繪示第一鄰接位元線柱之源極與第二鄰接位元線柱之汲極。

在這實施例中，閘極420包括n+型多晶矽。也可使用p+型多晶矽。其他的實施例將金屬、金屬化合物或金屬及金屬化合物的組合於閘極420，例如鉑、氮化鉭(tantalum nitride)、金屬矽化物、鋁或其他的金屬或金屬化合物閘極材料。對於某些應用，最好使用其功函數(work functions)高於4.5電子伏特(eV)之材料。參照上文，美國專利第6,912,163號說明多種適合當作閘極端的高功函數材料。此種材料通常利用濺鍍(sputtering)及物理氣相沉積(physical vapor deposition)技術予以沉積，並且可利用反應離子蝕刻來進行圖案化。

在圖17所示之實施例中，閘極側之介電穿隧層包括複合材料，其中二氧化矽所構成的第一層419位於閘極420的表面上，稱為電洞穿隧層(hole tunneling layer)，利用例如現場蒸氣產生(in-situ steam generation,ISSG)以沉積一氧化氮後退火(post deposition NO anneal)或在沉積期間增添一氧化氮(NO)至環境(ambient)中之選擇性氮化(nitridation)方式來形成。二氧化矽所構成的第一層419的厚度小於2奈米(nm)，並且最好是1.5奈米(nm)或更小。

氮化矽所構成的第二層418位於氧化矽所構成的第一層419上，稱為能帶偏移層(band offset layer)，利用例如低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)在680℃以二氯矽烷(dichlorosilane,DCS)及氨(NH₃ )前驅物來形成。在另外的製程中，能帶偏移層包括氮氧化矽(silicon oxynitride)，利用類似的製程以一氧化二氮(N₂ O)前驅物來製造。氮化矽層418的厚度小於3奈米(nm)，並且最好是2.5奈米(nm)或更小。

二氧化矽所構成的第三層417位於氮化矽層418上，稱為隔離層(isolation layer)，利用例如低壓化學氣相沉積(LPCVD)以高溫氧化物(high temperature oxide,HTO)沉積來形成。也可利用氮氧化矽或其他具有較大能隙的適當材料來實施第三層417。第三層417的厚度小於4奈米(nm)，並且最好是3.5奈米(nm)或更小。

在這實施例中，電荷捕捉層416包括其厚度大於5奈米(nm)之氮化矽，例如對於利用低壓化學氣相沉積(LPCVD)來形成的這實施例是大約7奈米(nm)。可利用其他的電荷捕捉材料及結構，包括例如氮氧化矽(Si_x O_y N_z )、多矽氮化矽(silicon-rich nitride)、多矽氧化矽(silicon-rich oxide)、包含內嵌的奈米粒子(embedded nano-particles)之捕捉層等等。

在這實施例中，阻障介電層(blocking dielectric layer) 415包括氧化矽，可利用濕式爐管氧化製程(wet furnace oxidation process)藉由氮化物之濕式轉換而形成。其他的實施例可利用高溫氧化物(HTO)或利用低壓化學氣相沉積(LPCVD)以二氧化矽(SiO₂ )來實施。氧化矽層415的厚度可以是例如在大約5至8奈米的範圍內，而氮化矽層416的厚度則可以是例如在5至7奈米的範圍內。在一例中，氧化矽層415是大約7奈米(nm)。另一方面，阻障介電層415可使用其他的材料，例如氧化鋁(aluminum oxide)、氧化鉿(hafnium oxide)等等的高介電係數金屬氧化物，或材料的組合。

在典型實施例中，第一層419可以是1.3奈米(nm)的二氧化矽；能帶偏移層418可以是2奈米(nm)的氮化矽；隔離層417可以是2.5奈米(nm)的二氧化矽；電荷捕捉層416可以是7奈米(nm)的氮化矽；以及阻障介電層415可以是7奈米(nm)的氧化矽。閘極材料可以是p+型多晶矽。

圖17之層419-417的堆疊在低電場下具有「U形」導電帶(conduction band)及「倒U形」價電帶(valence band)。因而在此所述之介電穿隧層的特徵是能帶偏移特性，包括在位於半導體基體介面的薄區域(第一層419)中有較大的電洞穿隧位障高度(hole tunneling barrier height)，以及在小於2奈米(nm)的第一偏移從通道表面起增加價電帶能階。能帶偏移特性也包括藉由提供較高的穿隧位障高度材料(第三層417)之薄層而在第二偏移(第二層418)從通道起減少價電帶能階，導致倒U形價電帶形狀。同樣地，導電帶具有相同的材料選擇所導致的U形。

第一位置的價電帶能階使電場足以經由半導體基體與第一位置介面之間的薄區域感應電洞穿隧，也足以提升第一位置後面的價電帶能階至可有效消除第一位置後面的複合穿隧介電質中的電洞穿隧位障(hole tunneling barrier)之位準。這結構能夠高速執行電場輔助電洞穿隧，同時有效避免在為了其他的操作(例如從記憶胞讀取資料或程式化相鄰的記憶胞)而不感應電場或感應較小的電場之情況下經由複合穿隧介電質洩漏電荷。

圖18是具有內連線結構(interconnect structure) 690的適當三維結構的剖面圖，在此元件中的導體(conductors) 680延伸至各階層660-1至660-4的字元線結構上的降落區。在所示之例子中繪示四階層660-1至660-4。導體680排列於內連線結構690內以便接觸各階層660-1至660-4上的降落區。每一特定階層之導體680經由上面的階層的開口延伸以便接觸降落區661-1a、661-1b、661-2a、661-2b、661-3a、661-3b、661-4。在本例中是使用導體680來使階層耦接至覆蓋階層660-1至660-4之佈線層(wiring layer)(未繪示)的內連線(interconnect lines) 685，並且經由此佈線層耦接至基底之解碼器。

降落區是階層660-1至660-4的一部分，用以接觸導體680。降落區的大小必須足以提供空間給導體680，來充分耦合階層660-1至660-4與上面的內連線685，同時對於不同階層的降落區而言，可解決例如導體680與某一階層上面的開口之間對不準的問題。

降落區的大小因而取決於一些因子，包括所使用的導體的大小及數目，並且將隨著不同的實施例而變動。此外，導體680的數目對於每一個降落區可以不一樣。

在所示之例子中，階層660-1至660-4由上述之各種平面字元線結構所構成，並且以絕緣材料層665來分開階層660-1至660-4。

接觸不同的階層660-1至660-4之導體680依照沿著圖18所示之橫截面延伸的方向來排列。接觸不同的階層660-1至660-4之導體680的排列所定義的這方向在此稱為「縱向(longitudinal)」方向。「橫向(transverse)」方向垂直於縱向方向，且進出圖18所示之橫截面。縱向方向及橫向方向都被認為是「橫向尺寸(lateral dimensions)」，意指在階層660-1至660-4的平面圖的二維區域中的方向。結構或特徵的「長度」是縱向方向的長度，而其「寬度」則是橫向方向的寬度。

階層660-1是多個階層660-1至660-4之最低階層。階層660-1位於絕緣層664上。

階層660-1包括用以接觸導體680之第一降落區661-1a及第二降落區661-1b。

在圖18中，階層660-1包括位於內連線結構690的相反端之兩個降落區661-1a、661-1b。在某些另外的實施例中，省略降落區661-1a、661-1b其中之一。

圖19A是階層660-1的一部分的平面圖，其中包含位於內連線結構690的佔用面積(footprint)內之降落區661-1a、661-1b。內連線結構690的佔用面積的寬度可能接近導體的通孔尺寸的寬度，並且其長度可能遠長於此寬度。如圖19A所示，降落區661-1a具有橫向方向的寬度700及縱向方向的長度701。降落區661-1b具有橫向方向的寬度702及縱向方向的長度703。在圖19A的實施例中，每一個降落區661-1a、661-1b都具有長方形橫截面。在其他的實施例中，每一個降落區661-1a、661-1b的橫截面可以是圓形、橢圓形、正方形、長方形或稍微不規則的形狀。

因為階層660-1是最低階層，所以導體680不需要通過階層660-1到下面的階層。因此，在本例中，階層660-1在內連線結構690內沒有開口。

回頭參照圖18，階層660-2覆蓋階層660-1。階層660-2包括覆蓋階層660-1上的降落區661-1a之開口750。開口750則具有定義開口750的長度752之遠端縱向側壁(distal longitudinal sidewall) 751a及近端縱向側壁(proximal longitudinal sidewall) 751b。開口750的長度752至少與下面的降落區661-1a的長度701一樣大，以便降落區661-1a之導體680可穿過階層660-2。

階層660-2也包括覆蓋降落區661-1b之開口755。開口755具有定義開口755的長度757之遠端縱向側壁756a及近端縱向側壁756b。開口755的長度757至少與下面的降落區661-1b的長度703一樣大，以便降落區661-1b之導體680可穿過階層660-2。

階層660-2也包括分別鄰接開口750、755之第一降落區661-2a與第二降落區661-2b。第一降落區661-2a及第二降落區661-2b是階層660-2的一部分，用以接觸導體680。

圖19B是階層660-2的一部分的平面圖，其中包括第一降落區661-2a及第二降落區661-2b與位於內連線結構690內的開口750、755。

如圖19B所示，開口750具有定義長度752之縱向側壁751a、751b，並且具有定義開口750的寬度754之橫向側壁(transverse sidewalls) 753a、753b。寬度754至少與下面的降落區661-1a的寬度700一樣大，以便導體680可穿過開口750。

開口755具有定義長度757之縱向側壁756a、756b，並且具有定義寬度759之橫向側壁758a、758b。寬度759至少與下面的降落區661-1b的寬度702一樣大，以便導體680可穿過開口755。

如圖19B所示，降落區661-2a鄰接開口750且具有橫向方向的寬度704及縱向方向的長度705。降落區661-2b鄰接開口755且具有橫向方向的寬度706及縱向方向的長度707。

回頭參照圖18，階層660-3覆蓋階層660-2。階層660-3包括覆蓋階層660-1上的降落區661-1a及階層660-2上的降落區661-2a之開口760。開口760具有定義開口760的長度762之遠端縱向側壁761a及近端縱向側壁761b。開口760的長度762至少與下面的降落區661-1a、661-2a的長度701、705的總和一樣大，以便降落區661-1a、661-2a之導體680可穿過階層660-3。

如圖18所示，開口760的遠端縱向側壁761a垂直地對準下面的開口750的遠端縱向側壁751a。在下文將更詳細地說明製造實施例中，可利用單一蝕刻光罩的開口及一個形成於此單一蝕刻光罩的開口上方之額外的光罩來形成開口，並且蝕刻此額外的光罩之製程沒有關鍵對準步驟，因而形成垂直對準的開口，這些開口具有沿著單一蝕刻光罩的周邊之遠端縱向側壁(761a、751a等等)。

階層660-3也包括覆蓋階層660-1上的降落區661-1b及階層660-2上的降落區661-2b之開口765。開口765具有定義開口765的長度767之外部縱向側壁766a及內部縱向側壁766b。開口765的外部縱向側壁766a垂直地對準下面的開口755的外部縱向側壁756a。

開口765的長度767至少與下面的降落區661-1b、661-2b的長度703、707的總和一樣大，以便降落區661-1b、661-2b之導體680可穿過階層660-3。

階層660-3也包括分別鄰接開口760、765之第一降落區661-3a與第二降落區661-3b。第一降落區661-3a及第二降落區661-3b是階層660-3的一部分，用以接觸導體680。

圖19C是階層660-3的一部分的平面圖，其中包括第一降落區661-3a及第二降落區661-3b與位於內連線結構690內的開口760、765。

如圖19C所示，開口760具有定義長度762之外部縱向側壁761a及內部縱向側壁761b，並且具有定義開口760的寬度764a、764b之橫向側壁763a、763b。寬度764a至少與下面的降落區661-1a的寬度700一樣大，並且寬度764b至少與下面的降落區661-2a的寬度704一樣大，以便導體680可穿過開口760。

在所示之實施例中，寬度764a與764b實質上相同。另一方面，為了包容具有不同寬度的降落區，寬度764a與764b可以不一樣。

開口765具有定義長度767之縱向側壁766a、766b，並且具有定義寬度769之橫向側壁768a、768b。寬度769a至少與下面的降落區661-1b的寬度702一樣大，並且寬度769b至少與下面的降落區661-2b的寬度706一樣大，以便導體680可通過開口765。

如圖19C所示，降落區661-3a鄰接開口760且具有橫向方向的寬度714及縱向方向的長度715。降落區661-3b鄰接開口765且具有橫向方向的寬度716及縱向方向的長度717。

回頭參照圖18，階層660-4覆蓋階層660-3。階層660-4包括覆蓋階層660-1上的降落區661-1a、階層660-2上的降落區661-2a以及階層660-3上的降落區661-3a之開口770。開口770具有定義開口770的長度772之縱向側壁771a、771b。開口770的長度772至少與下面的降落區661-1a、661-2a、661-3a的長度701、705、715的總和一樣大，以便降落區661-1a、661-2a、661-3a之導體680可通過階層660-4。如圖18所示，開口770的縱向側壁771a垂直地對準下面的開口760的縱向側壁761a。

階層660-4也包括覆蓋階層660-1上的降落區661-1b、階層660-2上的降落區661-2b以及階層660-3上的降落區661-3b之開口775。開口775具有定義開口775的長度777之縱向側壁776a、776b。開口775的縱向側壁776a垂直地對準下面的開口765的縱向側壁766a。

開口775的長度777至少與下面的降落區661-1b、661-2b、661-3b的長度703、707、717的總和一樣大，以便降落區661-1b、661-2b、661-3b之導體680可穿過階層660-4。

階層660-4也包括位於開口770、775之間的降落區661-4。降落區661-4是階層660-4的一部分，用以接觸導體680。在圖18中，階層660-4具有一個降落區661-4。另一方面，階層660-4可包含多於一個降落區。

圖19D是階層660-4的一部分的平面圖，其中包括降落區661-4及位於內連線結構690內的開口770、775。

如圖19D所示，開口770具有定義長度772之縱向側壁771a、771b，並且具有定義開口770的寬度774之橫向側壁773a、773b。寬度774a、774b、774c至少與下面的降落區661-1a、661-2a、661-3a的寬度700、704、714一樣大，以便導體680可穿過開口760。

開口775具有定義長度777之縱向側壁776a、776b，並且具有定義寬度779之橫向側壁778a、778b。寬度779a、779b、779c至少與下面的降落區661-1b、661-2b、661-3b的寬度702、706、716一樣大，以便導體680可穿過開口775。

如圖19D所示，降落區661-4位於開口770、775之間且具有橫向方向的寬度724及縱向方向的長度725。

回頭參照圖18，開口770、760、750的遠端縱向側壁771a、761a、751a垂直地對準，所以開口770、760、750的長度差是由於側壁771b、761b、751b的水平偏移。當在此使用時，元件或特徵「垂直地對準」實質上對齊一個垂直於橫向方向及縱向方向兩者的想像平面。當在此使用時，用語「實質上對齊」想要考慮到利用單一蝕刻光罩的開口及多重蝕刻製程來形成開口之製造公差(tolerance)，此製造公差可能導致側壁的平坦度(planarity)變化。

如圖18所示，開口775、765、755的縱向側壁776a、766a、756a也垂直地對準。

同樣地，上述之階層的開口的橫向側壁也垂直地對準。參照圖19A至圖19D，開口770、760、750的橫向側壁773a、763a、753a垂直地對準。此外，橫向側壁773b、763b、753b垂直地對準。對於開口775、765、755，橫向側壁(未繪示)垂直地對準，並且縱向側壁776b、766b、756b垂直地對準。

在所示之實施例中，各階層660-1至660-4的開口具有實質上相同的橫向方向的寬度。另一方面，為了考慮到具有不同寬度的降落區，開口的寬度可能沿著縱向方向變動，例如類步階方式(step-like manner)。

在圖18的橫截面中，位於內連線結構690內的開口導致上述之階層在階層660-4的降落區661-4的兩邊具有類梯狀圖案(staircase-like pattern)。亦即，每一階層的兩個開口對稱於與縱向方向及橫向方向兩者垂直的軸，並且每一階層的兩個降落區也對稱於此軸。當在此使用時，用語「對稱的」想要考慮到利用單一蝕刻光罩的開口及多重蝕刻製程來形成開口之製造公差，此製造公差可能導致開口的尺寸變化。

在每一階層包含單一開口及單一降落區之其他實施例中，階層只在一邊具有類梯狀圖案。

圖20繪示適合當作圖1所示之基體線存取元件陣列之存取元件陣列的一個實施例。如圖20所示，存取層(access layer) 804實施於一基底中，其包含絕緣材料810且具有暴露接點(例如接點812)陣列的頂部表面。在汲極接點808之頂面提供個別基體柱的接點，且其耦接至存取層的金屬氧化物半導體(MOS)電晶體的汲極端。存取層804包括半導體基體，其中具有源極區域842及汲極區域836。多晶矽字元線834配置於閘極介電層(gate dielectric layers)之上以及在源極區域842與汲極區域836之間。在所示之實施例中，相鄰的金屬氧化物半導體(MOS)電晶體共用源極區域842，因而產生雙電晶體結構(two-transistor structures) 848。源極接點840位於字元線834之間且接觸基底838內的源極區域842。源極接點840可連接至金屬層之位元線(未繪示)，其走向垂直於字元線且位於汲極接點808的行之間。矽化物覆蓋層(silicide caps) 844覆蓋字元線834。介電層(dielectric layer) 845覆蓋字元線834及覆蓋層844。隔離溝槽(isolation trenches) 846將雙電晶體結構848與相鄰的雙電晶體結構分開。在本例中，電晶體的運作有如存取元件。個別的基體柱可耦接至接點812，並且可藉由控制源極接點840及字元線834的偏壓予以個別地選擇。當然，可使用其他的結構來實施存取元件陣列，包括例如垂直的金屬氧化物半導體(MOS)元件陣列。

圖21是依照本發明之一實施例之積體電路的簡化方塊圖。積體電路975包括位於半導體基底上的三維及閘快閃記憶體陣列(3D AND flash memory array) 960，其實施方式在此描述。匯流排(bus) 965供應位址(addresses)給行解碼器963、列解碼器961以及左/右平面解碼器958。個別的基體線之存取元件陣列構成陣列960，並且共用列解碼器961及行解碼器963，在陣列960中具有頂部位元線及底部位元線，應用於如圖1所示之陣列實施例。在本例中，方塊966的感測放大器(sense amplifiers)及資料輸入結構(data-in structures)經由資料匯流排967耦接至頂部位元線及行解碼器963。資料是從位於積體電路975上的輸入/輸出埠(input/output ports)或從位於積體電路975的內部或外部之其他的資料源極經由資料輸入線(data-in line) 971供應給方塊966的資料輸入結構。在所示之實施例中，其他的電路974包含於例如通用處理器(processor)或專門應用電路之積體電路，或提供及閘(AND)快閃記憶體記憶胞陣列所支援的單晶片系統(system-on-a-chip)功能之模組的組合。資料是從方塊966的感測放大器經由資料輸出線(data-out line) 972供應給位於積體電路975上的輸入/輸出埠或位於積體電路975的內部或外部之其他的資料目的地。

本例所實施之一控制器利用偏壓安排狀態機(bias arrangement state machine) 969控制偏壓安排供應電壓之施加，例如讀取、抹除、程式化、抹除驗證以及程式化驗證電壓，其中經由電壓供應器或由方塊968中供應的電壓產生或提供所述供應電壓。所述控制器可利用在所屬技術領域中眾所周知的專用邏輯電路(special-purpose logic circuitry)予以實施。在另外的實施例中，控制器包括可在相同的積體電路上予以實施之通用處理器，此通用處理器執行電腦程式以控制元件的操作。在另外的其他實施例中，可利用專用邏輯電路及通用處理器的組合來實施控制器。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、11、12．．．切面

20．．．左平面解碼器

21．．．右平面解碼器

22．．．底部位元線解碼器

23．．．頂部位元線解碼器

24．．．基體線存取元件陣列

28、29、30、37、38、39、205、206、294、295、296、297．．．位元線導體

31、32、33、40、41、42、86、87、88、89、90、92、94、96、98、100、260-a、260-b、261-a、261-b、305、306、307．．．位元線柱

34、35、36、81、82、83、84、93、95、97、99、250-a、250-b、250-c、251-a、251-b、251-c、252-a、252-b、252-c、253-a、253-b、253-c、300、303、400．．．半導體基體柱

50、51、52、53、54、55、56、57、58、70、71、72、73、74、75．．．雙記憶胞單元結構

60、61、62、63、64、65、309、310．．．字元線元件

60-L、63-R．．．分岔的字元線元件

66、67、68、660-1、660-2、660-3、660-4．．．階層

78、79．．．介電電荷儲存結構

110、111、112、113、114、115、116、117、118、119、120、121、155、834．．．字元線

125、126、127、128、129、130、131、132、133、134、135、136．．．電荷儲存結構

150、151．．．延伸部分

152、153、661-1a、661-1b、661-2a、661-2b、661-3a、661-3b、661-4．．．降落區

200．．．積體電路基底的表面

201、202、203、204、290、291、812．．．接點

207、208、209、210．．．接觸區

220、838．．．基底

221、223、225、227．．．絕緣材料層

222、224、226、228．．．字元線材料層

229．．．硬罩幕材料層

230、231、232、233．．．溝槽的側壁

240、241、242、243．．．電荷捕捉結構

245、246、247、248．．．溝槽

250-a~c、251-a~c、252-a~c、253-a~c．．．填充溝槽

270、271、272、273．．．鎢插塞

280．．．右字元線結構

281．．．左字元線結構

285、286、287、288、289、665、810．．．絕緣材料

301、302．．．絕緣柱

400a．．．通道表面

415．．．阻障介電層

416．．．電荷捕捉層

417．．．隔離層

418．．．能帶偏移層

419．．．電洞穿隧層

420．．．閘極

664．．．絕緣層

680．．．導體

685．．．內連線

690．．．內連線結構

700、702、704、706、714、716、724．．．降落區的寬度

701、703、705、707、715、717、725．．．降落區的長度

750、755、760、765、770、775．．．開口

751a、756a、761a、766a、771a、776a．．．開口的遠端縱向側壁

751b、756b、761b、766b、771b、776b．．．開口的近端縱向側壁

752、757、762、767、772、777．．．開口的長度

753a、753b、758a、758b、763a、763b、768a、768b、

773a、773b、778a、778b．．．開口的橫向側壁

754、759、764a、764b、769a、769b、774a、774b、774c、779a、779b、779c．．．開口的寬度

804．．．存取層

808．．．汲極接點

836．．．汲極區域

840．．．源極接點

842．．．源極區域

844．．．矽化物覆蓋層

845．．．介電層

846．．．隔離溝槽

848．．．雙電晶體結構

958．．．左/右平面解碼器

960．．．三維及閘快閃記憶體陣列

961．．．列解碼器

963．．．行解碼器

965．．．匯流排

966．．．感測放大器及資料輸入結構

967．．．資料匯流排

968．．．電源供應器

969．．．偏壓安排狀態機

971．．．資料輸入線

972．．．資料輸出線

974．．．其他的電路

975．．．積體電路

CELL 1、CELL 2．．．記憶胞

V_B ．．．基體線電壓

V_{BL_} B．．．底部位元線電壓

V_BL -T．．．頂部位元線電壓

V_WL -L．．．左字元線電壓

V_WL -R．．．右字元線電壓

X、Y、Z．．．座標軸

圖1是依照本發明之一實施例之用於及閘(AND)解碼之三維記憶體結構的X-Z切面圖。

圖2是依照本發明之一實施例之用於及閘(AND)解碼之三維記憶體結構的X-Y階層圖。

圖3繪示依照本發明之一實施例之2位元單元記憶胞的結構，其符號與圖1及圖2之三維記憶體結構的單元記憶胞的符號一致。

圖4是依照本發明之一實施例之三維記憶體結構的一部分的透視圖。

圖5是依照本發明之一實施例之三維記憶體結構的一階層的X-Y平面佈局圖。

圖6至圖15繪示依照本發明之一實施例之用以製造三維記憶體結構之一系列的製程階段。

圖16繪示依照本發明之另一實施例之半導體位元線柱及半導體基體柱之列，其絕緣構件將單元源極-通道-汲極組分開。

圖17繪示依照本發明之一實施例之三維記憶體結構的BE-SONOS電荷儲存結構。

圖18及圖19A至圖19D繪示依照本發明之一實施例之用以耦合字元線階層與解碼電路之三維內連線結構。

圖20繪示依照本發明之一實施例之在基底中代表性的基體線存取元件陣列。

圖21是依照本發明之一實施例之包含三維及閘(AND)型電荷捕捉記憶體陣列的積體電路的簡化方塊圖。

10、11、12．．．切面

20．．．左平面解碼器

21．．．右平面解碼器

22．．．底部位元線解碼器

23．．．頂部位元線解碼器

24．．．基體線存取元件陣列

28、29、30、37、38、39．．．位元線導體

31、32、33、40、41、42．．．位元線柱

34、35、36．．．半導體基體柱

50、51、52、53、54、55、56、57、58．．．雙記憶胞單元結構

60、61、62、63、64、65．．．字元線元件

V_B ．．．基體線電壓

V_{BL_} B．．．底部位元線電壓

V_BL -T．．．頂部位元線電壓

Claims (24)

1. 一種三維記憶胞陣列，包括：多個三維排列的雙記憶胞結構，該雙記憶胞結構包括一半導體基體柱、位於該半導體基體柱的相對的第一及第二邊之第一及第二位元線柱、位於該半導體基體柱的相對的第三及第四邊之介電電荷捕捉結構、排列成鄰接位於該半導體基體柱的該第三邊的該介電電荷捕捉結構之一第一字元線，以及排列成鄰接位於該半導體基體柱的該第四邊的該介電電荷捕捉結構之一第二字元線；以及一控制器，用以程式化及抹除該多個雙記憶胞結構中之選取的記憶胞，其方式為施加偏壓於相對應的該些半導體基體柱與該第一及第二字元線之一以感應Fowler-Nordheim穿隧。
2. 如申請專利範圍第1項所述之三維記憶胞陣列，其中該電荷捕捉結構包括鄰接該相對應的第一或第二字元線之一穿隧層、一介電電荷捕捉層，以及鄰接該相對應的半導體基體柱之一阻障層(blocking layer)，並且配置該控制器用以經由該穿隧層感應來自該相對應的第一或第二字元線之電荷的Fowler-Nordheim穿隧。
3. 如申請專利範圍第1項所述之三維記憶胞陣列，更包括解碼器電路，該解碼器電路包括：一存取元件陣列，耦接至該些半導體基體柱且配置成用以施加偏壓於個別的該半導體基體柱；一底部位元線解碼器，耦接至該些第一位元線柱且配置成用以存取該第一位元線柱的個別行(columns)；一頂部位元線解碼器，耦接至該些第二位元線柱且配置成用以存取該第二位元線柱的個別列(rows)；以及一第四解碼器，耦接至該第一及第二字元線，且配置成用以驅動該多個雙記憶胞結構之選取的階層的該第一及第二字元線之一。
4. 如申請專利範圍第1項所述之三維記憶胞陣列，用於隨機存取及閘(AND)解碼。
5. 如申請專利範圍第1項所述之三維記憶胞陣列，其中該第一及第二位元線柱包括具有一核心的半導體材料，該核心包括一金屬或金屬矽化物。
6. 一種三維記憶胞陣列，包括：多個三維排列的結構，該些結構包括多個半導體基體柱、位於該些半導體基體柱的相對的第一及第二邊之第一及第二位元線柱、位於該些半導體基體柱的第三邊之資料儲存結構、以及排列成鄰接位於該些半導體基體柱的該些第三邊的該些資料儲存結構之一字元線；以及一控制器，用以程式化及抹除該些結構之選取的記憶胞，其方式為施加偏壓於相對應的該些半導體基體柱以感應Fowler-Nordheim穿隧。
7. 一種包含三維記憶胞陣列之記憶元件，包括：一積體電路基底；半導體基體柱及位元線柱的一陣列，位於該基底上，與包含排列成正交於半導體基體柱及位元線柱的該陣列的多個字元線結構之多個字元線階層相交，該陣列中的該些半導體基體柱在相對的第一及第二邊具有相對應的位元線柱，並且在相對的第三及第四邊具有第一及第二通道表面；多個介電電荷捕捉結構，位於該陣列的該些半導體基體柱的該第一及第二通道表面上；位於該些階層中的該些字元線結構，分別具有排列成鄰接該陣列的該些半導體基體柱上的該些介電電荷捕捉結構之一第一組字元線，以及排列成鄰接該陣列的該些半導體基體柱上的該些介電電荷捕捉結構之一第二組字元線；位於該陣列中的該些位元線柱，在該些半導體基體柱的該些第一邊具有底部解碼的柱，並且在該些半導體基體柱的該些第二邊具有頂部解碼的柱；解碼器電路，耦接至該些半導體基體柱及該些位元線柱的該陣列，並耦接至該些字元線結構的該些階層，並且配置成用以存取該三維陣列中之選取的記憶胞；以及一控制器，用以程式化及抹除該三維陣列中之選取的記憶胞，其方式為施加偏壓於該些相對應的半導體基體柱與該些相對應的階層的該第一及第二組字元線其中一組；以及讀取該三維陣列中之選取的記憶胞，其方式為在該些相對應的半導體基體柱的對邊感測該些位元線柱中的電流，以響應於施加至該相對應的階層的該第一及第二組字元線其中一組之閘極電壓。
8. 如申請專利範圍第7項所述之包含三維記憶胞陣列之記憶元件，其中該解碼器電路包括：一存取元件陣列，耦接至該陣列的該些半導體基體柱，且用以偏壓個別的該些半導體基體柱；一底部位元線解碼器，耦接至位於該陣列中的該些半導體基體柱的該些第一邊之該些位元線柱，且用以存取該些位元線柱的個別行；一頂部位元線解碼器，耦接至位於該陣列的該些半導體基體柱的該些第二邊之該些位元線柱，且用以存取該些位元線柱的個別列；以及一第四解碼器，耦接至該些字元線階層中的該些字元線結構，且用以驅動選取的字元線階層上的第一及第二組字元線其中一組。
9. 如申請專利範圍第7項所述之包含三維記憶胞陣列之記憶元件，更包括控制電路，用以施加偏壓於該三維陣列中之選取的記憶胞，以進行閘極注入Fowler-Nordheim程式化操作。
10. 如申請專利範圍第7項所述之包含三維記憶胞陣列之記憶元件，更包括控制電路，用以施加偏壓於該三維陣列之選取的記憶胞，以便進行閘極注入Fowler-Nordheim電子穿隧程式化操作及閘極注入Fowler-Nordheim電洞穿隧抹除操作。
11. 如申請專利範圍第7項所述之包含三維記憶胞陣列之記憶元件，其中該些半導體基體柱及該些位元線柱的該陣列配製成包含多個單元組柱的一圖案，該些單元組柱包括一第一位元線柱、鄰接該第一位元線柱之一半導體基體柱、鄰接該半導體基體柱之一第二位元線柱、以及使相鄰的該些單元組柱彼此絕緣的一絕緣構件。
12. 如申請專利範圍第7項所述之包含三維記憶胞陣列之記憶元件，其中該陣列中的該些位元線柱包括具有一核心之半導體材料，該核心包含一金屬或金屬矽化物。
13. 如申請專利範圍第7項所述之包含三維記憶胞陣列之記憶元件，其中該陣列中的該些半導體基體柱包括p型矽，並且該陣列中的該些位元線柱包括n型矽。
14. 如申請專利範圍第7項所述之包含三維記憶胞陣列之記憶元件，其中該三維陣列的特定記憶胞的該介電電荷捕捉結構位在該半導體基體柱與一相對應的階層的該些第一及第二組字元線的一相對應組中的該字元線之間包括一穿隧層、一電荷捕捉層以及一阻障層。
15. 如申請專利範圍第7項所述之包含三維記憶胞陣列之記憶元件，用於隨機存取及閘(AND)解碼。
16. 一種記憶元件的製造方法，包括：提供包含一存取元件陣列及一第一組位元線之一基底，該基底具有一表面，該表面具有一接點陣列，其中包括耦接至該存取元件陣列中的多個存取元件之多個接點以及耦接至該第一組位元線中的多個位元線之多個接點；在該接點陣列上形成由交替的字元線材料層及絕緣材料層所構成的一堆疊；在該堆疊中形成多個溝槽，該些溝槽暴露位於耦接至該些存取元件之該基底的該表面上的接點的個別列，且暴露位於耦接至該第一組位元線的該些位元線之該基底的該表面上的接點，並具有暴露該堆疊中的該些字元線材料層的字元線材料之多個側壁；沿該些溝槽的該些側壁形成一電荷捕捉結構，其至少位於暴露在該些溝槽的該些側壁上的字元線材料上；在該電荷捕捉結構上形成位於該些溝槽內的多個半導體基體柱，該些半導體基體柱接觸該些溝槽中的該些接點列的個別接點；在該些半導體基體柱的第一及第二對邊上及該些溝槽內形成位於該些溝槽內的多個位元線柱，其中位於該些半導體基體柱的該第一對邊之該些位元線柱接觸耦接至該第一組位元線中的一位元線之個別接點；以及在該些半導體基體柱的該第二對邊形成耦接至該些位元線柱之一第二組位元線。
17. 如申請專利範圍第16項所述之記憶元件的製造方法，其中形成該些半導體基體柱之步驟包括：在該電荷捕捉結構上以摻雜的半導體材料來填充該些溝槽，然後實施一圖案化蝕刻製程來移除位於該些溝槽內的該摻雜的半導體材料，以便留下該些半導體基體柱。
18. 如申請專利範圍第17項所述之記憶元件的製造方法，其中形成該些位元線柱之步驟包括：用位元線材料來填充該圖案化蝕刻製程所留下的區域，以便提供該些位元線柱。
19. 如申請專利範圍第16項所述之記憶元件的製造方法，其中形成該些位元線柱之步驟包括：提供具有一金屬或金屬矽化物核心的一半導體柱作為該些位元線柱。
20. 如申請專利範圍第16項所述之記憶元件的製造方法，其中形成該電荷捕捉結構之步驟包括：在該些溝槽的該些側壁上形成介電材料的一多層堆疊，該多層堆疊包括一穿隧層、一電荷捕捉層以及一阻障層。
21. 如申請專利範圍第20項所述之記憶元件的製造方法，其中該穿隧層鄰接該些溝槽的該些側壁。
22. 如申請專利範圍第16項所述之記憶元件的製造方法，其中形成該些溝槽之步驟包括利用一第一微影光罩來定義該些溝槽的一圖案，並且形成該些半導體基體柱之步驟包括利用一第二微影光罩來定義該些溝槽中的該些半導體基體柱的一圖案。
23. 如申請專利範圍第16項所述之記憶元件的製造方法，更包括蝕刻該堆疊，以定義包含位於交替成對的該些溝槽之間的第一多條字元線之左側字元線結構，以及包含位於交替成對的該些溝槽之間且與該些第一多條字元線交錯的一第二多條字元線之右側字元線結構。
24. 如申請專利範圍第16項所述之記憶元件的製造方法，更包括在位於一第一半導體基體柱的該第二對邊上之位元線柱與位於一第二半導體基體柱的該第一對邊上之位元線柱之間，形成位在該些溝槽中的絕緣柱。