CN1975930A - 非易失性存储器件及其写入方法 - Google Patents

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Abstract

本发明提供一种能够防止存储单元的误写入的非易失性存储器件及其写入方法。非易失性存储器的存储单元阵列电路(12)利用以2分割进行漏极选择的漏极选择器(102、104)对被配置在字线和位线上的存储单元(100)的漏极进行4分割地选择，在进行向存储单元(100)的写入时，选择4个漏极中的1个施加电压(CDV)，以此来减小在非选择的存储单元(100)的漏极－源极之间产生的电位差，从而可防止对非选择的存储单元(100)的误写入的发生。

Description

非易失性存储器件及其写入方法
技术领域
本发明涉及可电写入的非易失性存储器件及其写入方法。
背景技术
以往，非易失性存储器例如包括：多个存储单元分别排列在字线和位线上的存储单元阵列；针对输入地址选择任意的Row地址来控制存储单元阵列的栅极(字线)的行(Row)解码器；选择任意的Column地址来控制源极(位线)的列(Column)解码器；向存储单元的漏极提供单元漏极电压(CDV)的CDV产生电路；以及生成高电压(VPP)、并将电压VPP提供给Row解码器的VPP电路。
在写入动作时，行解码器接收地址信号Ain，把电压VPP施加在任意的字线上，列解码器选择任意位。在读出时，CDV产生电路提供接地(GND)电平(电压为0V)，在写入时，把电压电平VCC提供给存储单元的漏极侧。
作为这样的非易失性存储器，例如在专利文献1中公开了具有4条漏极线的非易失性存储器的构造及其读出方法。
[专利文献1]日本特开2000-57794号公报
[专利文献2]日本特开平6-68683号公报
[专利文献3]日本特开平11-110987号公报
但是，在以往的存储单元的写入方式中，由于构成为在2条漏极中选择1条漏极施加电压CDV，并使未被选择的漏极开放(Open)的结构，所以，未成为写入对象的存储单元的漏极也生成电压(CDV-阈值电压Vt)/2，因此，有可能造成对本来不是选择单元的部分的存储单元的误写入。
例如，在设电压VCC为电压4.4V、Vt为约0.8V的情况下，根据电压(CDV-阈值电压Vt)/2，在源极-漏极之间将产生电压1.8V左右的电位差。在这种情况下，由于有电流流过存储单元，所以有可能发生误写入。
另外，在专利文献1～3中，虽然记载了读出方法，但没有防止对存储单元的误写入的写入方法的记载。
发明内容
本发明的目的是消除这样的以往技术的缺陷，提供一种可防止对存储单元的误写入的非易失性存储器件及其写入方法。
本发明为了解决上述问题，提供一种可电写入数据并存储的非易失性存储器件，其特征在于，该器件具有存储单元阵列电路，该存储单元阵列电路具有：多个存储单元行，其中，形成存储单元的多个存储单元晶体管的源极和漏极串联连接而形成存储行；多条字线，分别与多个存储单元行的各行的存储单元晶体管的栅极连接；多条位线，在与存储单元行大致正交的方向，连接了多个存储单元行的上述存储单元晶体管的连接点；第1漏极选择器，选择以第1间隔与多条位线中的位线连接的上述存储单元晶体管的漏极；第2漏极选择器，选择错开1/2第1间隔的量与多条位线中的位线连接的存储单元晶体管的漏极；以及源极选择器，与连接了第1和第2漏极选择器的位线之间的位线连接，选择存储单元晶体管的源极；第1和第2漏极选择器分别具有多个将要选择的上述漏极分割为多个进行选择的晶体管。
另外，本发明为了解决上述的问题，提供一种可电写入数据并存储的非易失性存储器件的写入方法，其特征在于，上述非易失性存储器件具有存储单元阵列电路，该存储单元阵列电路具有：多个存储单元行，其中，形成存储单元的多个存储单元晶体管的源极和漏极串联连接而形成存储行；多条字线，分别与多个存储单元行的各行的上述存储单元晶体管的栅极连接；多条位线，在与存储单元行大致正交的方向，连接了多个存储单元行的存储单元晶体管的连接点；第1漏极选择器，选择以第1间隔与多条位线中的位线连接的上述存储单元晶体管的漏极；第2漏极选择器，选择错开1/2第1间隔的量与多条位线中的位线连接的存储单元晶体管的漏极；以及源极选择器，与连接了第1和第2漏极选择器的位线之间的位线连接，选择存储单元晶体管的源极；第1和第2漏极选择器分别将要选择的漏极分割为多个来进行选择，并向该被选择的存储单元晶体管写入数据。
根据本发明，能够防止对不进行数据写入的非选择存储单元的误写入的发生。
附图说明
图1是表示存储单元阵列电路的结构例的图。
图2是表示应用了本发明的非易失性存储器的一个实施例的方框图。
图3是表示列解码器的结构例的图。
图4是用于说明针对存储单元100的写入状态的图。
图5是表示写入动作的时序图。
图6是表示写入动作的时序图。
图7是表示非易失性存储器的其它实施例的方框图。
图8是表示控制电路的结构例的图。
图9是表示列解码器的结构例的图。
图10是表示写入动作的时序图。
图11是表示非易失性存储器的其它实施例的方框图。
图12是表示预充电电路的结构例的图。
图13是表示控制电路的结构例的图。
图14是表示写入动作的时序图。
图中：10-非易失性存储器；12-存储单元阵列电路；16-行(Row)解码器；20-列(Column)解码器；102、104-漏极选择器；106-源极选择器。
具体实施方式
下面，参照附图，对本发明的非易失性存储器件及其写入方法的实施例进行详细说明。图2表示应用了本发明的非易失性存储器的一个实施例。如图所示，本实施例的非易失性存储器10包括：多个存储单元分别排列在字线和位线上的存储单元阵列电路12；针对输入到输入13的地址(Ain[N：0])，选择任意的Row地址来控制存储单元阵列电路的栅极(字线)14的行(Row)解码器16；选择任意Column地址来控制源极(位线)18的列(Column)解码器20；通过连接线22向存储单元的漏极提供单元漏极电压(CDV)的CDV产生电路24；以及生成高电压(VPP)，并通过连接线26将电压(VPP)提供给行解码器16的VPP电路28。
在写入动作时，行解码器16接收地址信号Ain，把电压VPP施加在任意的字线上，列编码器20选择任意的位。在读出时，CDV产生电路提供接地(GND)电平(电压0V)，在写入时，把电压电平VCC提供给存储单元的漏极侧。
图1表示本实施例中的存储单元阵列电路12的结构例。如图1所示，在存储单元阵列电路12中，多个存储单元100的栅极与多条字线(WL1～WLn)14连接。存储单元100的漏极与选择偶数(EVEN)的漏极以及奇数(ODD)的漏极的漏极选择器102、104的任意一个连接，源极(位线)18与源极选择器106连接。
漏极选择器102、104是选择电路，一个漏极选择器102根据在行解码器16(图2)中生成的信号EVENM和信号EVENN，选择2个漏极中的任意一个，另一个漏极选择器104根据在行解码器16中生成的信号ODDM和信号ODDN，选择2个漏极中的任意一个。漏极选择器102、104对所选择的漏极施加来自CDV产生电路24(图2)的单元漏极电压(CDV)。
一个漏极选择器102具有：对每隔8个的存储单元100的漏极，根据信号EVENM进行选择的晶体管107、和根据信号EVENN进行选择的晶体管108，这些晶体管107、108相隔4个存储单元的间隔分别与存储单元100连接。另一个漏极选择器104具有：对每隔8个的存储单元100的漏极，根据信号ODDM进行选择的晶体管110、和根据信号ODDN进行选择的晶体管112，这些晶体管110、112相隔4个存储单元的间隔分别与存储单元100连接，并且相对于漏极选择器102侧的与存储单元100的连接，相隔2个存储单元的间隔来配置。
这样，本实施例采用了利用分别具有2个选择路径的漏极选择器102、104将漏极进行4分割来选择的4分割漏极选择方式。根据这样的结构，对于8个存储单元100，以1个的间隔对所配置的存储单元100实施写入。
漏极选择器102、104通过对4条位线中的1条施加电压CDV，来选择漏极。未被选择的漏极呈开放(Open)状态。例如，在EVENM或EVENN被选择了的情况下，与漏极选择器102连接的任意一个漏极被施加电压CDV，与漏极选择器104连接的漏极成为开放状态。另外，由源极选择器106选择的存储单元100的源极通过位线与列解码器20连接。因此，与被列解码器20选择了的位线以外的位线连接的源极，全部成为开放状态。
如图3所示，列解码器20具有分别与位线18连接的多个N沟道晶体管(NchTr)300，和与多个NchTr 300分别对应地连接、且按每条位线18配置的多个锁存电路302。多个NchTr 300根据输入到栅极的列信号(Y1～Yn)来选择位线18。
各个锁存电路302包括：利用2个反转元件310、312来锁存输入数据(DATA)的数据锁存部314；与数据锁存部314的输出连接，对该输出与进行写入动作控制的PGMB信号进行NOR运算的NOR电路316；和串联连接在电压CDV与电压VSS之间的2个NchTr 318、320。锁存电路302是在被输入了PGMB信号时，把在数据锁存部314中保持的数据通过NchTr 300提供给位线18的暂时保持电路。NchTr 318的栅极与NOR电路316连接，NchTr 320的栅极与数据锁存部314的输出连接。NchTr 318、320的连接点通过NchTr 300与位线18连接。
下面，参照图4和图5，对以上结构的非易失性存储器10的动作进行说明。在向作为写入对象的存储单元100-1写入数据“0”的情况下，栅极14被施加电压VPP(时间t0)，关于漏极400，由漏极选择器102、104以4个漏极选择1个漏极的比例选择的漏极，被施加电压CDV(时间t1～t2)。此时被选择的字线WL被施加电压VPP。源极18-4被施加来自与列解码器20所选择的位线连接的锁存电路302的电压，在此情况下电压为0V。此时，作为写入对象的存储单元中流过大量的电流，电荷注入浮置栅极(FG)，由此，由空状态的“1”变成阈值电压Vt上升了的状态，从而完成数据“0”的写入。
另外，在写入数据“1”的情况下，选择写入的存储单元100的栅极和漏极被施加同样的电压，源极被施加锁存电路302提供的电压CDV，被选择的存储单元100的源极被施加电压CDV-Vt。此时，由于漏极-源极之间的电位差为阈值电压Vt左右，所以几乎没有电流流过，不会产生电荷的注入。结果，未写入任何的数据，还保持值“1”的状态。
此时，未被选择的非选择漏极400-2～400-4和非选择源极18-1～18-3成为开放(Open)状态。因此，在各个漏极和源极上，分别生成将被施加在所选择的漏极400-1上的电压CDV分割后的电压CDV-Nα。具体是，多个存储单元100-2的各个存储单元100的漏极和源极，如图所示，分别被施加了电压CDV-α、CDV-2α、CDV-3α、CDV-4α、CDV-5α、CDV-6α以及CDV-7α。这里，值α是用于表示对1个存储单元100分割施加的电压的数。即，对与被选择的存储单元100-1相邻的非选择存储单元100-2的各个存储单元100，只形成电压0.6～0.7V左右的源极-漏极电压。因此，在不是选择存储单元的部分的存储单元中，没有电流流过，因此可防止误写入的发生。
这样，在把漏极选择器构成为4分割的结构来进行对存储单元的写入时，通过对4个漏极选择1个来施加电压CDV的方式，能够减小在非选择存储单元的漏极-源极之间所产生的电位差，从而可防止对非选择的存储单元的误写入的发生。
下面说明应用了本发明的非易失性存储器的其它实施例。在图1～图5所示的第1实施例中，由于附加在各个位线中的所选择的位线的1条上的电容成倍地增加，所以位线的充电时间会产生延迟。即，如图6所示，在进行数据“1”的写入时，将产生所选择的位线被充电到电压VCC-Vt电位的从时间t1到时间t3为止的延迟。此时，到被充电到电压VCC-Vt为止的期间，为与写入数据“0”时同样的状态，所以在该期间，有时会在所选择的存储单元100-1中继续流过电流，从而发生误写入。
图7表示本实施例的非易失性存储器。如图所示，非易失性存储器700具有在图2所示的非易失性存储器10内的列解码器20中附加了预充电电路的列解码器702，并且具有控制电路704。关于其它结构，由于与图2所示的非易失性存储器10的结构相同，所以在此省略说明。
控制电路704输入在写入动作时产生的信号PGMB，并向列解码器702输出信号PGMPREC。列解码器702具有接收该控制电路704提供的信号PGMPREC，并将位线预充电到电压VCC-Vt的功能。
具体是，在控制电路704中，与电压VCC连接的P沟道晶体管(PchTr)800、和与电压VSS连接的NchTr 802通过电阻R串联连接，PchTr 800和NchTr 802的各个栅极被提供信号PGMB。这些栅极与Nor电路804的一个输入连接，输入信号PGMB，Nor电路804的另一输入与连接了NchTr 802和电阻R的节点806连接。Nor电路804的输出进一步与反转电路806连接，反转电路806的输出形成控制电路704的输出。
列解码器702具有在图3所示的锁存电路302中追加了2个预充电电路900、902的锁存电路904。如图所示，锁存电路900具有与数据锁存部314的输出连接的反转电路904、和进行该反转电路904的输出与控制电路704的输出信号PGMPREC 706的Nor运算的Nor电路906，Nor电路906的输出形成预充电电路900的输出，并与Nor电路316和NchTr320连接。Nor电路316与预充电电路902连接，该预充电电路902的输出与NchTr 318的栅极连接。预充电电路902包括进行Nor电路316的输出信号与信号PGMPREC 706的Nor运算的Nor电路908、和对Nor电路908的输出进行反转的反转电路910，反转电路910的输出形成预充电电路902的输出。
并且，列解码器702内的各个Nchtr 300的栅极分别与预充电电路912连接。各个预充电电路912具有对信号PGMPREC 706与各个列信号Y1～Yn进行Nor运算的Nor电路914、和对Nor电路914的输出进行反转的反转电路916，反转电路916的输出形成预充电电路912的输出。
根据这样的结构，当产生了信号PGMPREC时，通过NchTr 318将所选择的位线预充电到电压VCC-Vt。另外，在产生了该信号PGMPREG时，能够选择所有位线，使得所有的位被预充电电路912预充电。
下面，参照图10对上述结构的本实施例的非易失性存储器700的动作进行说明。
如果在进行向存储单元的写入时，产生了信号PGMB(时间t1)，则控制电路704生成信号PGMPREC 706，该信号PGMPREC 706是足以将位线预充电到电压VCC-Vt的脉冲信号。该信号PGMPREC 706的脉冲宽度(时间t1～t3)由电阻R来控制。
当生成信号PGMPREC 706时，所有的位线都被选择，并且向锁存电路904输入信号PGMPREC 706，由此，使所有的位线通过NchTr 318被预充电到电压VCC-Vt。由此，进行数据“1”的写入时选择的位线预先在时间t2变成电压VCC-Vt，所以不产生延迟地成为被充电到电压VCC-Vt的状态。另外，在进行数据“0”的写入时，把位线高速地拉低到电压0V，由此使所选择的存储单元流过电流，从而高速地进行数据“0”的写入。
这样，根据本实施例，通过在列解码器702内设置接收信号PGMPREC而选择所有的位线的预充电电路912，并且在锁存电路904内设置驱动与电压CDV连接的NchTr 318的预充电电路900、902，在写入动作时，能够把所有的位线预充电到电压VCC-Vt。另外，在对所选择的存储单元写入数据“1”的情况下，由于存储单元100的源极不会被施加低电压，所以在漏极-源极之间几乎不产生电位差，从而能抑制流过存储单元100的电流，由此可防止误写入的发生。
下面，参照图11对应用了本发明的非易失性存储器的另一个实施例进行说明。
本实施例的非易失性存储器1100采用从图9所示的第2实施例中的列解码器702内的锁存电路中将预充电电路分离出来的结构，使预充电电路1102另外与位线18连接，向该预充电电路1102输入从控制电路1104输出的信号PGMPREC 1106。
在第2实施例中，由于为通过NchTr 300对位线18进行预充电的结构，所以有时基于此结构的充电时间会产生少许延迟。而且，为了选择所有的位线18而在列解码器702中追加了在输入了信号PGMPREC时选择所有位线18的电路，因此可能导致电路规模的增加。
因此，本实施例中的预充电电路1102，如图12所示，构成为对于所有的位线18，通过PchTr 1104将各个位线与电压VCC连接起来。向预充电电路1102的栅极输入来自控制电路1104的信号PGMPREC 1106。
本实施例中的控制电路1104可以是与从图8所示的实施例中的控制电路704中除去了反转电路806的结构相同的结构，Nor电路804的输出形成控制电路1104的输出1106，该输出与预充电电路1102连接。
下面，参照图14对上述结构的本实施例的非易失性存储器1100的动作进行说明。如果在进行向存储单元的写入时产生了信号PGMB(时间t1)，则控制电路1104生成信号PGMPREC 1106，该信号PGMPREC1106是足以将位线18预充电到电压VCC-Vt的脉冲信号。该信号PGMPREC 1106的脉冲宽度(时间t1～t3)由电阻R来控制。
当产生了信号PGMPREC 1106时，由预充电电路1102内的PchTr1104选择所有的位线18，并且对所有的位线18无差别地高速预充电到电压VCC。由此，进行数据“1”的写入时选择的位线18预先在时间t2变成电压VCC，所以不产生延迟地成为被充电到电压VCC的状态。另外，在进行数据“0”的写入时，把位线高速地拉低到电压0V，由此使所选择的存储单元中流过电流，从而高速地进行数据“0”的写入。
这样，根据本实施例，由于对所有位线18设置了通过PchTr 1104与电压VCC连接的预充电电路，因此，能够把在写入动作时选择的所有的位线18无差别地高速预充电到电压VCC。另外，在对所选择的存储单元写入数据“1”的情况下，由于存储单元100的源极不会被施加低电压，所以在漏极-源极之间几乎不产生电位差，因此能抑制流过存储单元100的电流，由此可防止误写入的发生。
另外，以上说明的各个实施例采用了将漏极4分割来进行选择的方式，但不限于此，也可以采用改变分割数，使得例如将漏极3分割、6分割来进行选择的结构，这种情况下，与上述各个实施例一样，也可防止误写入。另外，在图7和图11所示的实施例中，说明了使进行预充电的电压为电压VCC的情况，但不限于此，通过追加生成其它特定电压的电路，可改变进行预充电的电压。

Claims (10)

1.一种可电写入数据并存储的非易失性存储器件，其特征在于，该器件具有存储单元阵列电路，该存储单元阵列电路具有：
多个存储单元行，其中，形成存储单元的多个存储单元晶体管的源极和漏极串联连接而形成存储行；
多条字线，分别与该多个存储单元行的各行的上述存储单元晶体管的栅极连接；
多条位线，在与上述存储单元行大致正交的方向，连接了上述多个存储单元行的上述存储单元晶体管的连接点；
第1漏极选择器，以第1间隔与上述多条位线中的上述位线连接，选择上述存储单元晶体管的漏极；
第2漏极选择器，错开1/2上述第1间隔的量与上述多条位线中的上述位线连接，选择上述存储单元晶体管的漏极；以及
源极选择器，与连接了上述第1和第2漏极选择器的位线之间的上述位线连接，选择上述存储单元晶体管的源极；
上述第1和第2漏极选择器分别具有多个将要选择的上述漏极分割为多个来进行选择的晶体管。
2.根据权利要求1所述的非易失性存储器件，其特征在于，上述第1漏极选择器将上述漏极2分割来进行选择。
3.根据权利要求1所述的非易失性存储器件，其特征在于，上述第2漏极选择器将上述漏极2分割来进行选择。
4.根据权利要求1所述的非易失性存储器件，其特征在于，该器件具有选择上述存储单元晶体管、并且向该存储单元晶体管提供用于写入上述数据的第1电压的列解码器，
该列解码器具有：选择所有上述位线的选择电路、利用N沟道晶体管对上述位线进行预充电的第1预充电电路、和控制该第1预充电电路的控制电路。
5.根据权利要求1所述的非易失性存储器件，其特征在于，该器件具有：选择上述存储单元晶体管、并且向该存储单元晶体管提供用于写入上述数据的第1电压的列解码器；以及具有对所有上述位线分别提供用于进行预充电的第2电压的多个P沟道晶体管的第2预充电电路。
6.一种可电写入数据并存储的非易失性存储器件的写入方法，其特征在于，上述非易失性存储器件具有存储单元阵列电路，该存储单元阵列电路具有：
多个存储单元行，其中，形成存储单元的多个存储单元晶体管的源极和漏极串联连接而形成存储行；
多条字线，分别与该多个存储单元行的各行的上述存储单元晶体管的栅极连接；
多条位线，在与上述存储单元行大致正交的方向，连接了上述多个存储单元行的上述存储单元晶体管的连接点；
第1漏极选择器，以第1间隔与上述多条位线中的上述位线连接，选择上述存储单元晶体管的漏极；
第2漏极选择器，错开1/2上述第1间隔的量与上述多条位线中的上述位线连接，选择上述存储单元晶体管的漏极；以及
源极选择器，与连接了上述第1和第2漏极选择器的位线之间的上述位线连接，选择上述存储单元晶体管的源极；
上述第1和第2漏极选择器分别将要选择的上述漏极分割为多个来进行选择，并向该被选择的存储单元晶体管写入上述数据。
7.根据权利要求6所述的非易失性存储器件的写入方法，其特征在于，上述第1漏极选择器将上述漏极2分割来进行选择。
8.根据权利要求6所述的非易失性存储器件的写入方法，其特征在于，上述第2漏极选择器将上述漏极2分割来进行选择。
9.根据权利要求6所述的非易失性存储器件的写入方法，其特征在于，该非易失性存储器件具有选择上述存储单元晶体管、并且向该存储单元晶体管提供用于写入上述数据的第1电压的列解码器，
该列解码器选择所有上述位线，并且利用N沟道晶体管对上述位线进行预充电。
10.根据权利要求6所述的非易失性存储器件的写入方法，其特征在于，该非易失性存储器件具有选择上述存储单元晶体管、并且向该存储单元晶体管提供用于写入上述数据的第1电压的列解码器，
通过从多个P沟道晶体管向所有上述位线分别提供第2电压，对上述位线进行预充电。
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