JP3295137B2 - メモリ装置とその読出し方法 - Google Patents
メモリ装置とその読出し方法Info
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Description
【０００１】
【産業上の利用分野】本発明はＲＯＭやＥＥＰＲＯＭな
どのメモリ装置とその読出し方法に関し、特にＰＮ接合
により基板と分離された拡散配線が互いに平行に形成さ
れ、交互に拡散ビット線と拡散仮想グラウンド線とな
り、隣接する拡散ビット線と拡散仮想グラウンド線の間
にメモリトランジスタが配置されているメモリセルアレ
イを備えたメモリ装置とその読出し方法に関するもので
ある。
どのメモリ装置とその読出し方法に関し、特にＰＮ接合
により基板と分離された拡散配線が互いに平行に形成さ
れ、交互に拡散ビット線と拡散仮想グラウンド線とな
り、隣接する拡散ビット線と拡散仮想グラウンド線の間
にメモリトランジスタが配置されているメモリセルアレ
イを備えたメモリ装置とその読出し方法に関するもので
ある。
【０００２】
【従来の技術】メモリセルの高密度化を図るために、Ｌ
ＯＣＯＳフィールド酸化膜を用いた素子分離を行なうの
ではなく、ＰＮ接合によって素子分離を図り、拡散層で
形成したビット線を用いたプレーナ構造のメモリセルが
提案されている。プレーナ構造のメモリセルにおいて、
ビット線の負荷を軽減する目的でメモリセルアレイをブ
ロックに区分し、ブロックごとにビット線を選択する方
法も検討されている。その場合、ブロック内での選択方
法やブロック外での構造によってメモリセルの密度や読
出し速度に違いが生じる。
ＯＣＯＳフィールド酸化膜を用いた素子分離を行なうの
ではなく、ＰＮ接合によって素子分離を図り、拡散層で
形成したビット線を用いたプレーナ構造のメモリセルが
提案されている。プレーナ構造のメモリセルにおいて、
ビット線の負荷を軽減する目的でメモリセルアレイをブ
ロックに区分し、ブロックごとにビット線を選択する方
法も検討されている。その場合、ブロック内での選択方
法やブロック外での構造によってメモリセルの密度や読
出し速度に違いが生じる。
【０００３】プレーナ構造に限らず、ＥＥＰＲＯＭでも
ワード線方向のメモリトランジスタが連続してオンにな
る場合、拡散ビット線及び拡散仮想グラウンド線へのワ
ード線方向からの電流の流れ込みが問題となる。本発明
は拡散ビット線及び拡散仮想グラウンド線へのワード線
方向からの電流の流れ込みを防ぐとともに、消費電力を
抑え、高速読出しを可能にするメモリ装置とその読出し
方法を提供することを目的とするものである。
ワード線方向のメモリトランジスタが連続してオンにな
る場合、拡散ビット線及び拡散仮想グラウンド線へのワ
ード線方向からの電流の流れ込みが問題となる。本発明
は拡散ビット線及び拡散仮想グラウンド線へのワード線
方向からの電流の流れ込みを防ぐとともに、消費電力を
抑え、高速読出しを可能にするメモリ装置とその読出し
方法を提供することを目的とするものである。
【０００４】
【課題を解決するための手段】本発明のメモリセル読出
し方法は、ＰＮ接合により基板と分離された拡散配線が
互いに平行に形成され、交互に拡散ビット線と拡散仮想
グラウンド線となり、隣接する拡散ビット線と拡散仮想
グラウンド線の間にメモリトランジスタが配置されてい
るメモリセルアレイを拡散配線方向に複数のブロックに
分割して１つのブロックのみを動作可能に選択するとと
もに、選択されたブロックでは１本の拡散ビット線を選
択して読出し可能にし、その一方の側に隣接する一対の
拡散仮想グラウンド線を選択してグラウンド電位に下げ
る読出し方法である。
し方法は、ＰＮ接合により基板と分離された拡散配線が
互いに平行に形成され、交互に拡散ビット線と拡散仮想
グラウンド線となり、隣接する拡散ビット線と拡散仮想
グラウンド線の間にメモリトランジスタが配置されてい
るメモリセルアレイを拡散配線方向に複数のブロックに
分割して１つのブロックのみを動作可能に選択するとと
もに、選択されたブロックでは１本の拡散ビット線を選
択して読出し可能にし、その一方の側に隣接する一対の
拡散仮想グラウンド線を選択してグラウンド電位に下げ
る読出し方法である。
【０００５】その際、複数のブロックの拡散仮想グラウ
ンド線に共通に接続されるメタル仮想グラウンド線のう
ち、選択されたメタル仮想グラウンド線をグラウンド電
位に下げ、選択されなかったメタル仮想グラウンド線を
第１のプリチャージ電位とする。好ましい態様では複数
のブロックの拡散ビット線に共通に接続されたメタルビ
ット線には第１のプリチャージ電位よりわずかに低い第
２のプリチャージ電位を供給する。他の好ましい態様で
はメタルビット線に接続されたセンスアンプの検出レベ
ルを、第２のプリチャージ電位よりは低く、第１のプリ
チャージレベルの１／２と第２のプリチャージレベルの
ほぼ中間のレベルよりは高い電位に設定する。
ンド線に共通に接続されるメタル仮想グラウンド線のう
ち、選択されたメタル仮想グラウンド線をグラウンド電
位に下げ、選択されなかったメタル仮想グラウンド線を
第１のプリチャージ電位とする。好ましい態様では複数
のブロックの拡散ビット線に共通に接続されたメタルビ
ット線には第１のプリチャージ電位よりわずかに低い第
２のプリチャージ電位を供給する。他の好ましい態様で
はメタルビット線に接続されたセンスアンプの検出レベ
ルを、第２のプリチャージ電位よりは低く、第１のプリ
チャージレベルの１／２と第２のプリチャージレベルの
ほぼ中間のレベルよりは高い電位に設定する。
【０００６】本発明のメモリ装置は、ＰＮ接合により基
板と分離された拡散配線が互いに平行に形成され、交互
に拡散ビット線と拡散仮想グラウンド線となり、隣接す
る拡散ビット線と拡散仮想グラウンド線の間にメモリト
ランジスタが配置されており、拡散配線方向に複数のブ
ロックに分割されているメモリセルアレイと、各ブロッ
クの隣接する一対の拡散ビット線を複数のブロックに共
通のメタルビット線に接続する拡散ビット線ごとの選択
トランジスタ及び各一対の選択トランジスタのいずれか
をオンにするブロックごとの選択線と、各ブロックの隣
接する一対の拡散仮想グラウンド線に１本の割で複数の
ブロックに共通に設けられたメタル仮想グラウンド線、
各ブロックの隣接する３本の拡散仮想グラウンド線の中
央の拡散仮想グラウンド線を隣接する一対のメタル仮想
グラウンド線の一方のメタル仮想グラウンド線に接続
し、一方の側の拡散仮想グラウンド線も前記一方のメタ
ル仮想グラウンド線に接続し、他方の側の拡散仮想グラ
ウンド線を他方の側のメタル仮想グラウンド線に接続す
る各拡散仮想グラウンド線ごとの第１の選択トランジス
タ及びブロックごとの第１の拡散仮想グラウンド線選択
線、並びに各ブロックの隣接する３本の拡散仮想グラウ
ンド線の中央の拡散仮想グラウンド線を隣接する一対の
メタル仮想グラウンド線の一方のメタル仮想グラウンド
線に接続し、一方の側の拡散仮想グラウンド線も前記一
方のメタル仮想グラウンド線に接続し、他方の側の拡散
仮想グラウンド線を他方の側のメタル仮想グラウンド線
に接続する各拡散仮想グラウンド線ごとの第２の選択ト
ランジスタ及びブロックごとの第２の拡散仮想グラウン
ド線選択線とを備えている。
板と分離された拡散配線が互いに平行に形成され、交互
に拡散ビット線と拡散仮想グラウンド線となり、隣接す
る拡散ビット線と拡散仮想グラウンド線の間にメモリト
ランジスタが配置されており、拡散配線方向に複数のブ
ロックに分割されているメモリセルアレイと、各ブロッ
クの隣接する一対の拡散ビット線を複数のブロックに共
通のメタルビット線に接続する拡散ビット線ごとの選択
トランジスタ及び各一対の選択トランジスタのいずれか
をオンにするブロックごとの選択線と、各ブロックの隣
接する一対の拡散仮想グラウンド線に１本の割で複数の
ブロックに共通に設けられたメタル仮想グラウンド線、
各ブロックの隣接する３本の拡散仮想グラウンド線の中
央の拡散仮想グラウンド線を隣接する一対のメタル仮想
グラウンド線の一方のメタル仮想グラウンド線に接続
し、一方の側の拡散仮想グラウンド線も前記一方のメタ
ル仮想グラウンド線に接続し、他方の側の拡散仮想グラ
ウンド線を他方の側のメタル仮想グラウンド線に接続す
る各拡散仮想グラウンド線ごとの第１の選択トランジス
タ及びブロックごとの第１の拡散仮想グラウンド線選択
線、並びに各ブロックの隣接する３本の拡散仮想グラウ
ンド線の中央の拡散仮想グラウンド線を隣接する一対の
メタル仮想グラウンド線の一方のメタル仮想グラウンド
線に接続し、一方の側の拡散仮想グラウンド線も前記一
方のメタル仮想グラウンド線に接続し、他方の側の拡散
仮想グラウンド線を他方の側のメタル仮想グラウンド線
に接続する各拡散仮想グラウンド線ごとの第２の選択ト
ランジスタ及びブロックごとの第２の拡散仮想グラウン
ド線選択線とを備えている。
【０００７】好ましい態様ではメタルビット線を選択す
るＹゲートに連動した信号と左右選択用信号とを入力と
して選択されたメタルビット線の左側又は右側のいずれ
かのメタル仮想グラウンド線のみの電位をグラウンド電
位に下げ、他のメタル仮想グラウンド線を第１のプリチ
ャージ電位に保つメタル仮想グラウンド線選択回路を更
に備えている。他の好ましい態様では各メタルビット線
でＹゲートよりメモリセルアレイ側には第１のプリチャ
ージ電位がゲート電極とドレインに供給され、ソースが
メタルビット線に接続されたプリチャージ回路が接続さ
れている。
るＹゲートに連動した信号と左右選択用信号とを入力と
して選択されたメタルビット線の左側又は右側のいずれ
かのメタル仮想グラウンド線のみの電位をグラウンド電
位に下げ、他のメタル仮想グラウンド線を第１のプリチ
ャージ電位に保つメタル仮想グラウンド線選択回路を更
に備えている。他の好ましい態様では各メタルビット線
でＹゲートよりメモリセルアレイ側には第１のプリチャ
ージ電位がゲート電極とドレインに供給され、ソースが
メタルビット線に接続されたプリチャージ回路が接続さ
れている。
【０００８】
【実施例】図１は一実施例を等価回路図で表わしたもの
であり、メモリセルアレイはブロックに区分された１つ
のブロックを表わしている。１〜９は拡散配線であり、
これらは互いに平行にシリコン基板に形成されＰＮ接合
により基板と分離された拡散層による配線からなり、図
で左から順に拡散仮想グラウンド線（ＶＧ）、拡散ビッ
ト線（Ｂ）、拡散仮想グラウンド線（ＶＧ）、拡散ビッ
ト線（Ｂ）、……というように、拡散仮想グラウンド線
と拡散ビット線が交互に配列されている。これらの拡散
配線から絶縁されて基板上にはゲート配線１０，１１，
１２，１３，２０，……が互いに平行に、かつ拡散配線
と直交する方向に形成されている。ゲート配線はワード
線２０、拡散仮想グラウンド線選択線１２，１３、拡散
ビット線選択線１０，１１などに割り当てられている。
ゲート配線はポリシリコンやポリサイド化されたポリシ
リコンによる配線である。ゲート配線下で拡散配線間の
領域がチャネルとなってプレーナ構造のＭＯＳトランジ
スタのメモリセルが形成されている。メモリセル１０
１，１０２，……はそのようなプレーナ構造のＭＯＳト
ランジスタのしきい値をイオン注入などにより変化させ
ることによってデータを記憶させたり、ビット線との接
続の有無によりデータを記憶させたりしたものである。
であり、メモリセルアレイはブロックに区分された１つ
のブロックを表わしている。１〜９は拡散配線であり、
これらは互いに平行にシリコン基板に形成されＰＮ接合
により基板と分離された拡散層による配線からなり、図
で左から順に拡散仮想グラウンド線（ＶＧ）、拡散ビッ
ト線（Ｂ）、拡散仮想グラウンド線（ＶＧ）、拡散ビッ
ト線（Ｂ）、……というように、拡散仮想グラウンド線
と拡散ビット線が交互に配列されている。これらの拡散
配線から絶縁されて基板上にはゲート配線１０，１１，
１２，１３，２０，……が互いに平行に、かつ拡散配線
と直交する方向に形成されている。ゲート配線はワード
線２０、拡散仮想グラウンド線選択線１２，１３、拡散
ビット線選択線１０，１１などに割り当てられている。
ゲート配線はポリシリコンやポリサイド化されたポリシ
リコンによる配線である。ゲート配線下で拡散配線間の
領域がチャネルとなってプレーナ構造のＭＯＳトランジ
スタのメモリセルが形成されている。メモリセル１０
１，１０２，……はそのようなプレーナ構造のＭＯＳト
ランジスタのしきい値をイオン注入などにより変化させ
ることによってデータを記憶させたり、ビット線との接
続の有無によりデータを記憶させたりしたものである。
【０００９】拡散ビット線２本ごとに複数のブロックに
共通のメタルビット線３０が設けられており、各メタル
ビット線に接続される一対の拡散ビット線のうち左側の
拡散ビット線とそのメタルビット線との間にはビット線
選択用ＮＭＯＳトランジスタ１０３が設けられ、右側の
拡散ビット線とそのメタルビット線との間にはビット線
選択用ＮＭＯＳトランジスタ１０４が設けられている。
ＮＭＯＳトランジスタ１０３のゲート電極には拡散ビッ
ト線選択線１１により左側ビット線選択信号ＢＳＬが印
加され、ＮＭＯＳトランジスタ１０４のゲート電極には
拡散ビット線選択線１０により右側ビット線選択信号Ｂ
ＳＲが印加される。メタルビット線３０はＹゲート２４
によって１本のみが選択され、その選択されたメタルビ
ット線につながるメモリセルがセンスアンプによって読
み出される。
共通のメタルビット線３０が設けられており、各メタル
ビット線に接続される一対の拡散ビット線のうち左側の
拡散ビット線とそのメタルビット線との間にはビット線
選択用ＮＭＯＳトランジスタ１０３が設けられ、右側の
拡散ビット線とそのメタルビット線との間にはビット線
選択用ＮＭＯＳトランジスタ１０４が設けられている。
ＮＭＯＳトランジスタ１０３のゲート電極には拡散ビッ
ト線選択線１１により左側ビット線選択信号ＢＳＬが印
加され、ＮＭＯＳトランジスタ１０４のゲート電極には
拡散ビット線選択線１０により右側ビット線選択信号Ｂ
ＳＲが印加される。メタルビット線３０はＹゲート２４
によって１本のみが選択され、その選択されたメタルビ
ット線につながるメモリセルがセンスアンプによって読
み出される。
【００１０】各メタルビット線３０にはＹゲート２４と
メモリセルアレイの間に、ＮＭＯＳトランジスタ２６を
有するプリチャージ回路が接続されている。そのプリチ
ャージ回路ではＮＭＯＳトランジスタ２６のゲート電極
とドレインに第１のプリチャージ電圧Ｖｐｃが印加さ
れ、ソースがメタルビット線３０に接続されることによ
り、メタルビット線３０には第２のプリチャージ電位と
してＶｐｃよりＮＭＯＳトランジスタ２６のしきい値電
圧Ｖｔｈだけ低いＶｐｃ−Ｖｔｈが印加される。図でメ
タルビット線３０を左から順に３０１，３０２，３０３
とする。
メモリセルアレイの間に、ＮＭＯＳトランジスタ２６を
有するプリチャージ回路が接続されている。そのプリチ
ャージ回路ではＮＭＯＳトランジスタ２６のゲート電極
とドレインに第１のプリチャージ電圧Ｖｐｃが印加さ
れ、ソースがメタルビット線３０に接続されることによ
り、メタルビット線３０には第２のプリチャージ電位と
してＶｐｃよりＮＭＯＳトランジスタ２６のしきい値電
圧Ｖｔｈだけ低いＶｐｃ−Ｖｔｈが印加される。図でメ
タルビット線３０を左から順に３０１，３０２，３０３
とする。
【００１１】拡散仮想グラウンド線に対しては隣接する
２本の拡散仮想グラウンド線に１本の割でメタル仮想グ
ラウンド線２０１，２０２，……が設けられている。拡
散仮想グラウンド線５，６，７の３本について考える
と、中央の拡散仮想グラウンド線６とその右側の拡散仮
想グラウンド線７はそれぞれ選択用ＮＭＯＳトランジス
タ５２，５１を介してメタル仮想グラウンド線２０１に
接続され、左側の拡散仮想グラウンド線５は選択用ＮＭ
ＯＳトランジスタ５３を介して図に現われていない左側
のメタル仮想グラウンド線に接続され、それらの選択ト
ランジスタ５１，５２，５３のゲート電極には拡散仮想
グラウンド線選択線１２によって右側グラウンド線選択
信号ＧＳＲが印加される。また、その３本の拡散仮想グ
ラウンド線５，６，７のうち中央の拡散仮想グラウンド
線６とその左側の拡散仮想グラウンド線５がそれぞれ選
択用ＮＭＯＳトランジスタ６２，６３を介してメタル仮
想グラウンド線２０１に接続され、右側の拡散仮想グラ
ウンド線７が選択用ＮＭＯＳトランジスタ６１を介して
右側のメタル仮想グラウンド線２０２に接続され、それ
らの選択用ＮＭＯＳトランジスタ６１，６２，６３のゲ
ート電極には拡散仮想グラウンド線選択線１３によって
左側グラウンド線選択信号ＧＳＬが印加される。
２本の拡散仮想グラウンド線に１本の割でメタル仮想グ
ラウンド線２０１，２０２，……が設けられている。拡
散仮想グラウンド線５，６，７の３本について考える
と、中央の拡散仮想グラウンド線６とその右側の拡散仮
想グラウンド線７はそれぞれ選択用ＮＭＯＳトランジス
タ５２，５１を介してメタル仮想グラウンド線２０１に
接続され、左側の拡散仮想グラウンド線５は選択用ＮＭ
ＯＳトランジスタ５３を介して図に現われていない左側
のメタル仮想グラウンド線に接続され、それらの選択ト
ランジスタ５１，５２，５３のゲート電極には拡散仮想
グラウンド線選択線１２によって右側グラウンド線選択
信号ＧＳＲが印加される。また、その３本の拡散仮想グ
ラウンド線５，６，７のうち中央の拡散仮想グラウンド
線６とその左側の拡散仮想グラウンド線５がそれぞれ選
択用ＮＭＯＳトランジスタ６２，６３を介してメタル仮
想グラウンド線２０１に接続され、右側の拡散仮想グラ
ウンド線７が選択用ＮＭＯＳトランジスタ６１を介して
右側のメタル仮想グラウンド線２０２に接続され、それ
らの選択用ＮＭＯＳトランジスタ６１，６２，６３のゲ
ート電極には拡散仮想グラウンド線選択線１３によって
左側グラウンド線選択信号ＧＳＬが印加される。
【００１２】各メタル仮想グラウンド線２０１，２０
２，……には図２に示されるように４個のＰＭＯＳトラ
ンジスタと４個のＮＭＯＳトランジスタからなるプリチ
ャージ選択回路７０，７１，……が接続され、プリチャ
ージ電位Ｖｐｃとグラウンド電位のいずれかが印加され
る。ここで、信号４０１はＹゲート２４においてメタル
ビット線３０１が選択されたときにのみＶｃｃレベルと
なり、それ以外のときは常にＧＮＤレベルとなる信号で
ある。同様に、信号４０２とメタルビット線３０２、信
号４０３とメタルビット線３０３が対応している。メモ
リセル１０１を読み出す場合は、信号４０２と左側選択
信号ＬがＶｃｃレベルとなり、プリチャージ選択回路７
０においてメタル仮想グラウンド線２０１がＧＮＤレベ
ルとなって読出しが行なわれる。メモリセル１０２を読
み出す場合は、信号４０２と右側選択信号ＲがＶｃｃレ
ベルとなり、プリチャージ選択回路７１においてメタル
仮想グラウンド線２０２がＧＮＤレベルとなって読出し
が行なわれる。
２，……には図２に示されるように４個のＰＭＯＳトラ
ンジスタと４個のＮＭＯＳトランジスタからなるプリチ
ャージ選択回路７０，７１，……が接続され、プリチャ
ージ電位Ｖｐｃとグラウンド電位のいずれかが印加され
る。ここで、信号４０１はＹゲート２４においてメタル
ビット線３０１が選択されたときにのみＶｃｃレベルと
なり、それ以外のときは常にＧＮＤレベルとなる信号で
ある。同様に、信号４０２とメタルビット線３０２、信
号４０３とメタルビット線３０３が対応している。メモ
リセル１０１を読み出す場合は、信号４０２と左側選択
信号ＬがＶｃｃレベルとなり、プリチャージ選択回路７
０においてメタル仮想グラウンド線２０１がＧＮＤレベ
ルとなって読出しが行なわれる。メモリセル１０２を読
み出す場合は、信号４０２と右側選択信号ＲがＶｃｃレ
ベルとなり、プリチャージ選択回路７１においてメタル
仮想グラウンド線２０２がＧＮＤレベルとなって読出し
が行なわれる。
【００１３】次に、図１の実施例においてメモリセル１
０１を選択して読み出す場合の動作について説明する。
ワード線と同時に拡散仮想グラウンド線選択線１２と拡
散ビット線選択線１０がＶｃｃに引き上げられ、拡散仮
想グラウンド線選択線１３と拡散ビット線選択線１１が
グラウンドレベルにされる。このときメタル仮想グラウ
ンド線２０１のみがグラウンドレベルに下げられ、他の
全てのメタル仮想グラウンド線がプリチャージレベルＶ
ｐｃにされる。これにより、拡散仮想グラウンド線６，
７がグラウンドレベルになり、他の拡散仮想グラウンド
線５，８，９がＶｐｃレベルとなる。またメタルビット
線はＹゲート２４によりメタルビット線３０２が選択さ
れる。そして拡散ビット線選択線１０の選択信号ＢＳＲ
がＶｃｃレベル、拡散ビット線選択線１１の選択信号Ｂ
ＳＬがグラウンドレベルとされていることから、拡散ビ
ット線３が選択された状態になる。
０１を選択して読み出す場合の動作について説明する。
ワード線と同時に拡散仮想グラウンド線選択線１２と拡
散ビット線選択線１０がＶｃｃに引き上げられ、拡散仮
想グラウンド線選択線１３と拡散ビット線選択線１１が
グラウンドレベルにされる。このときメタル仮想グラウ
ンド線２０１のみがグラウンドレベルに下げられ、他の
全てのメタル仮想グラウンド線がプリチャージレベルＶ
ｐｃにされる。これにより、拡散仮想グラウンド線６，
７がグラウンドレベルになり、他の拡散仮想グラウンド
線５，８，９がＶｐｃレベルとなる。またメタルビット
線はＹゲート２４によりメタルビット線３０２が選択さ
れる。そして拡散ビット線選択線１０の選択信号ＢＳＲ
がＶｃｃレベル、拡散ビット線選択線１１の選択信号Ｂ
ＳＬがグラウンドレベルとされていることから、拡散ビ
ット線３が選択された状態になる。
【００１４】メモリセルの状態によって出力レベルが変
わる。メモリセル１０１と１０２の状態による拡散ビッ
ト線３の電位をまとめたのが図３である。いま、メモリ
セル１０１と１０２がともにオン状態のとき、拡散ビッ
ト線３はＶｐｃ／２となろうとするが、ビット線プリチ
ャージ回路２６の影響を受けてＶｐｃ／２とＶｐｃ−Ｖ
ｔｈの中間付近の電位となる。このとき、拡散仮想グラ
ウンド線５はプリチャージ電位Ｖｐｃとなっているが、
拡散仮想グラウンド線６がグラウンド電位に下げられて
いるため、拡散仮想グラウンド線５のＶｐｃから拡散仮
想グラウンド線７へ及ぼす影響は小さくなる。また、拡
散ビット線選択線１１がグラウンドレベルであるので、
ＮＭＯＳトランジスタ１０３がオフとなり、したがって
拡散ビット線２から拡散仮想グラウンド線７への電流流
込みは発生しない。
わる。メモリセル１０１と１０２の状態による拡散ビッ
ト線３の電位をまとめたのが図３である。いま、メモリ
セル１０１と１０２がともにオン状態のとき、拡散ビッ
ト線３はＶｐｃ／２となろうとするが、ビット線プリチ
ャージ回路２６の影響を受けてＶｐｃ／２とＶｐｃ−Ｖ
ｔｈの中間付近の電位となる。このとき、拡散仮想グラ
ウンド線５はプリチャージ電位Ｖｐｃとなっているが、
拡散仮想グラウンド線６がグラウンド電位に下げられて
いるため、拡散仮想グラウンド線５のＶｐｃから拡散仮
想グラウンド線７へ及ぼす影響は小さくなる。また、拡
散ビット線選択線１１がグラウンドレベルであるので、
ＮＭＯＳトランジスタ１０３がオフとなり、したがって
拡散ビット線２から拡散仮想グラウンド線７への電流流
込みは発生しない。
【００１５】次に、メモリセル１０１がオフで１０２が
オンのときは、拡散ビット線３は拡散仮想グラウンド線
８のＶｐｃの影響を強く受けてＶｐｃとなる。このと
き、メタルビット線３０２のプリチャージ回路のＮＭＯ
Ｓトランジスタ２６ではソースとゲート電極が同じＶｐ
ｃとなるのでオフとなる。メモリセル１０１がオン、１
０２がオフのときは、拡散ビット線３はグラウンドレベ
ルにある拡散仮想グラウンド線７の影響のみを受けてグ
ラウンドレベルになろうとするが、メタルビット線３０
２にはＮＭＯＳトランジスタ２６のプリチャージ回路が
接続されているので、そのプリチャージ回路とＮＭＯＳ
トランジスタ１０４、メモリセル１０１及びＮＭＯＳト
ランジスタ５１などのＭＯＳトランジスタのオン抵抗の
比で各部の電位が決定される。このときの拡散ビット線
３の電位はＶｐｃ／２よりも低くなるように調整してお
く。
オンのときは、拡散ビット線３は拡散仮想グラウンド線
８のＶｐｃの影響を強く受けてＶｐｃとなる。このと
き、メタルビット線３０２のプリチャージ回路のＮＭＯ
Ｓトランジスタ２６ではソースとゲート電極が同じＶｐ
ｃとなるのでオフとなる。メモリセル１０１がオン、１
０２がオフのときは、拡散ビット線３はグラウンドレベ
ルにある拡散仮想グラウンド線７の影響のみを受けてグ
ラウンドレベルになろうとするが、メタルビット線３０
２にはＮＭＯＳトランジスタ２６のプリチャージ回路が
接続されているので、そのプリチャージ回路とＮＭＯＳ
トランジスタ１０４、メモリセル１０１及びＮＭＯＳト
ランジスタ５１などのＭＯＳトランジスタのオン抵抗の
比で各部の電位が決定される。このときの拡散ビット線
３の電位はＶｐｃ／２よりも低くなるように調整してお
く。
【００１６】メモリセル１０１，１０２がともにオフの
ときは、拡散ビット線３はＮＭＯＳトランジスタ２６の
プリチャージ回路のみの影響を受けてＶｐｃ−Ｖｔｈと
なる。センスアンプの反転レベルは、図３に示されるよ
うに、Ｖｐｃ−Ｖｔｈよりは低く、Ｖｐｃ−ＶｔｈとＶ
ｐｃ／２のほぼ中間レベルより高くなるように設定して
おくことにより、選択されたメモリセル１０１に隣接す
る１０２の状態にかかわらず、メモリセル１０１のオ
ン，オフを読み出すことができるようになる。
ときは、拡散ビット線３はＮＭＯＳトランジスタ２６の
プリチャージ回路のみの影響を受けてＶｐｃ−Ｖｔｈと
なる。センスアンプの反転レベルは、図３に示されるよ
うに、Ｖｐｃ−Ｖｔｈよりは低く、Ｖｐｃ−ＶｔｈとＶ
ｐｃ／２のほぼ中間レベルより高くなるように設定して
おくことにより、選択されたメモリセル１０１に隣接す
る１０２の状態にかかわらず、メモリセル１０１のオ
ン，オフを読み出すことができるようになる。
【００１７】
【発明の効果】請求項１の本発明では、隣り合う２本の
拡散仮想グラウンド線をグラウンド電位に下げ、選択さ
れたメタル仮想グラウンド線以外のメタル仮想グラウン
ド線をＶｐｃにプリチャージするので、選択していない
メモリセルからの電流流れ込みを遮断することができ
る。また、選択されない拡散ビット線がプリチャージさ
れないので、拡散仮想グラウンド線の引下げ効果を妨げ
ることがない。さらに、選択されたメモリセルを効率よ
くチャージすることができる。
拡散仮想グラウンド線をグラウンド電位に下げ、選択さ
れたメタル仮想グラウンド線以外のメタル仮想グラウン
ド線をＶｐｃにプリチャージするので、選択していない
メモリセルからの電流流れ込みを遮断することができ
る。また、選択されない拡散ビット線がプリチャージさ
れないので、拡散仮想グラウンド線の引下げ効果を妨げ
ることがない。さらに、選択されたメモリセルを効率よ
くチャージすることができる。
【００１８】請求項２の本発明では、Ｙゲート側からビ
ット線をプリチャージするので、選択された拡散ビット
線の両側のメモリセルトランジスタがオフの場合でも安
定したビット線電位を得ることができる。請求項３のよ
うにセンスアンプの検出レベルを設定することにより、
隣接するメモリセルの状態に拘らず、選択されたメモリ
セルを安定して読み出すことができる。請求項４，５に
より上記の読出し方法を実現することができる。請求項
６の本発明ではメタルビット線がＹゲートによって選択
される以前からメタルビット線をプリチャージできるの
で、高速動作に寄与する。
ット線をプリチャージするので、選択された拡散ビット
線の両側のメモリセルトランジスタがオフの場合でも安
定したビット線電位を得ることができる。請求項３のよ
うにセンスアンプの検出レベルを設定することにより、
隣接するメモリセルの状態に拘らず、選択されたメモリ
セルを安定して読み出すことができる。請求項４，５に
より上記の読出し方法を実現することができる。請求項
６の本発明ではメタルビット線がＹゲートによって選択
される以前からメタルビット線をプリチャージできるの
で、高速動作に寄与する。
【図１】一実施例を示す回路図である。
【図２】同実施例におけるメタル仮想グラウンド線選択
回路の例を示す回路図である。
回路の例を示す回路図である。
【図３】同実施例におけるセンスアンプの検出レベルと
メモリセルの状態によるビット線電位を示す図である。
メモリセルの状態によるビット線電位を示す図である。
１，２，３，４ 拡散ビット線 ５，６，７，８，９ 拡散仮想グラウンド線 １０，１１ 拡散ビット線選択線 １２，１３ 拡散仮想グラウンド線選択線 ２０ ワード線 ２４ Ｙゲート ２６ メタルビット線のプリチャージ回路のＮＭＯ
Ｓトランジスタ ３０，３０１，３０２，３０３ メタルビット線 ５１，５２，５３，６１，６２，６３ 拡散仮想グ
ラウンド線選択用ＮＭＯＳトランジスタ ７０，７１ プリチャージ選択回路 １０１，１０２ メモリセル １０３，１０４ 拡散ビット線選択用ＮＭＯＳトラ
ンジスタ ２０１，２０２ メタル仮想グラウンド線
Ｓトランジスタ ３０，３０１，３０２，３０３ メタルビット線 ５１，５２，５３，６１，６２，６３ 拡散仮想グ
ラウンド線選択用ＮＭＯＳトランジスタ ７０，７１ プリチャージ選択回路 １０１，１０２ メモリセル １０３，１０４ 拡散ビット線選択用ＮＭＯＳトラ
ンジスタ ２０１，２０２ メタル仮想グラウンド線
Claims (6)
- 【請求項１】 ＰＮ接合により基板と分離された拡散配
線が互いに平行に形成され、交互に拡散ビット線と拡散
仮想グラウンド線となり、隣接する拡散ビット線と拡散
仮想グラウンド線の間にメモリトランジスタが配置され
ているメモリセルアレイを拡散配線方向に複数のブロッ
クに分割して１つのブロックのみを動作可能に選択する
とともに、選択されたブロックでは１本の拡散ビット線
を選択して読出し可能にし、その一方の側に隣接する一
対の拡散仮想グラウンド線を選択してグラウンド電位に
下げ、複数のブロックの拡散仮想グラウンド線に共通に
接続されるメタル仮想グラウンド線のうち、選択された
メタル仮想グラウンド線をグラウンド電位に下げ、選択
されなかったメタル仮想グラウンド線を第１のプリチャ
ージ電位とするメモリセル読出し方法。 - 【請求項２】 複数のブロックの拡散ビット線に共通に
接続されたメタルビット線には第１のプリチャージ電位
よりわずかに低い第２のプリチャージ電位を供給する請
求項１に記載のメモリセル読出し方法。 - 【請求項３】 メタルビット線に接続されたセンスアン
プの検出レベルを、第２のプリチャージ電位よりは低
く、第１のプリチャージレベルの１／２と第２のプリチ
ャージレベルのほぼ中間のレベルよりは高い電位に設定
した請求項２に記載のメモリセル読出し方法。 - 【請求項４】 ＰＮ接合により基板と分離された拡散配
線が互いに平行に形成され、交互に拡散ビット線と拡散
仮想グラウンド線となり、隣接する拡散ビット線と拡散
仮想グラウンド線の間にメモリトランジスタが配置され
ており、拡散配線方向に複数のブロックに分割されてい
るメモリセルアレイと、各ブロックの隣接する一対の拡
散ビット線を複数のブロックに共通のメタルビット線に
接続する拡散ビット線ごとの選択トランジスタ及び各一
対の選択トランジスタのいずれかをオンにするブロック
ごとの選択線と、各ブロックの隣接する一対の拡散仮想
グラウンド線に１本の割で複数のブロックに共通に設け
られたメタル仮想グラウンド線、各ブロックの隣接する
３本の拡散仮想グラウンド線の中央の拡散仮想グラウン
ド線を隣接する一対のメタル仮想グラウンド線の一方の
メタル仮想グラウンド線に接続し、一方の側の拡散仮想
グラウンド線も前記一方のメタル仮想グラウンド線に接
続し、他方の側の拡散仮想グラウンド線を他方の側のメ
タル仮想グラウンド線に接続する各拡散仮想グラウンド
線ごとの第１の選択トランジスタ及びブロックごとの第
１の拡散仮想グラウンド線選択線、並びに各ブロックの
隣接する３本の拡散仮想グラウンド線の中央の拡散仮想
グラウンド線を隣接する一対のメタル仮想グラウンド線
の一方のメタル仮想グラウンド線に接続し、一方の側の
拡散仮想グラウンド線も前記一方のメタル仮想グラウン
ド線に接続し、他方の側の拡散仮想グラウンド線を他方
の側のメタル仮想グラウンド線に接続する各拡散仮想グ
ラウンド線ごとの第２の選択トランジスタ及びブロック
ごとの第２の拡散仮想グラウンド線選択線とを備えたこ
とを特徴とするメモリ装置。 - 【請求項５】 メタルビット線を選択するＹゲートに連
動した信号と左右選択用信号とを入力として選択された
メタルビット線の左側又は右側のいずれかのメタル仮想
グラウンド線のみの電位をグラウンド電位に下げ、他の
メタル仮想グラウンド線を第１のプリチャージ電位に保
つメタル仮想グラウンド線選択回路を更に備えた請求項
４に記載のメモリ装置。 - 【請求項６】 各メタルビット線でＹゲートよりメモリ
セルアレイ側には第１のプリチャージ電位がゲート電極
とドレインに供給され、ソースがメタルビット線に接続
されたプリチャージ回路が接続されている請求項４又は
５に記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24564192A JP3295137B2 (ja) | 1992-08-21 | 1992-08-21 | メモリ装置とその読出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24564192A JP3295137B2 (ja) | 1992-08-21 | 1992-08-21 | メモリ装置とその読出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0668683A JPH0668683A (ja) | 1994-03-11 |
| JP3295137B2 true JP3295137B2 (ja) | 2002-06-24 |
Family
ID=17136679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24564192A Expired - Fee Related JP3295137B2 (ja) | 1992-08-21 | 1992-08-21 | メモリ装置とその読出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3295137B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2882370B2 (ja) * | 1996-06-28 | 1999-04-12 | 日本電気株式会社 | 半導体記憶装置 |
| JP3608919B2 (ja) * | 1997-10-07 | 2005-01-12 | シャープ株式会社 | 半導体記憶装置 |
| JP3582773B2 (ja) * | 1999-03-30 | 2004-10-27 | シャープ株式会社 | 半導体記憶装置 |
| JP3709132B2 (ja) * | 2000-09-20 | 2005-10-19 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| JP4859294B2 (ja) | 2001-07-10 | 2012-01-25 | 富士通セミコンダクター株式会社 | 不揮発性半導体記憶装置 |
| JP4454896B2 (ja) | 2001-09-27 | 2010-04-21 | シャープ株式会社 | 仮想接地型不揮発性半導体記憶装置 |
| JP5028007B2 (ja) | 2005-12-01 | 2012-09-19 | ラピスセミコンダクタ株式会社 | 不揮発性記憶装置およびその書込み方法 |
-
1992
- 1992-08-21 JP JP24564192A patent/JP3295137B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0668683A (ja) | 1994-03-11 |
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