KR100316418B1 - 감지증폭기의pmos소오스를풀업시키는n채널mos트랜지스터를갖는반도체메모리장치 - Google Patents

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가네꼬 히사시
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Abstract

서브워드라인(SWLO, …, SWLO', … )과 비트라인(BLO, …, BLO', … ) 사이에 접속된 복수의 메모리셀, 서브워드라인을 구동하기 위한 복수의 서브워드라인 구동기열(10, 11, 12, 13, 20, 21, 22, 23), 및 비트라인에서 전압을 감지하기 위한 복수의 감지증폭기열(30, 31, 32, 33)을 구비하는 반도체 메모리 장치에서, 복수의 감지증폭기 제어회로(40, 41, 42, 43)가 서브워드라인 구동기열과 감지증폭기열 사이의 교차영역에 설치된다. 제 1 감지증폭기 제어회로(40)는 글로벌 입력/출력라인(G10,)과 로컬 입력/출력라인(L10,

Description

감지증폭기의 ＰＭＯＳ 소오스를 풀업시키는 Ｎ 채널 ＭＯＳ 트랜지스터를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING N-CHANNEL MOS TRANSISTOR FOR PULLING UP PMOS SOURCES OF SENSE AMPLIFIERS}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 다이내믹 랜덤 억세스 메모리 (DRAM) 장치에 관한 것이다.
DRAM 장치의 집적도가 향상됨에 따라, 다중분할어레이(multi-divided array)구조가 채택되었다. 즉, 메모리셀 어레이가 복수의 블록으로 분할되어, 복수의 감지증폭기열(columb) 과 복수의 서브워드라인 구동기열이 설치된다.
서브워드라인 구동기와 감지증폭기열 사이의 교차영역에는 감지증폭기 제어회로가 설치되며, 각각은 감지증폭기열의 플립플롭의 PMOS 소오스를 기입전압까지 풀업(pull up)시키는 감지증폭기(SAP)구동기 및 감지증폭기열의 플립플롭의 NMOS 소오스를 접지전압까지 풀다운(pull down)시키는 감지증폭기(SAN)구동기를 구비한다. SAP 구동기는 P 채널 MOS 트랜지스터로 구성되고 SAN 구동기는 N 채널 MOS 트랜지스터로 구성되기 때문에, 감지증폭기 제어회로 각각은 SAP 구동기용 P 형 웰 및 SAN 구동기용 N 형 웰을 격리시키기 위한 커다란 PN 격리영역을 필요로 한다(엠. 나까무라(M. Nakamura) 등의 " A 29ns 64Mb DRAM with Hierachical Array Architecture" IEEE Journal of Solid-State Circuit, Vol.31, No.9, pp 1302-1307 1996년 9 월호 참조).
PN 격리영역을 감소시키기 위하여, 각각의 감지증폭기 제어회로가 P 형 웰 또는 N 형 웰로 구성되는 반도체 메모리 장치가 제안되었다(교이이찌 나가따(Kyoiich NAGATA) 등에 의해 발명되어 1996 년 1 월 25 일에 8-10527 의 출원번호로 출원되고 1997 년 8 월 5 일에 JP-A-9-205182 로서 공개된 일본 특허출원참조). 이것은 나중에 상세히 설명된다.
위에서 제안된 반도체 메모리 장치에서는, 그러나, 각각의 SAP 구동기가 P 채널 MOS 트랜지스터로 구성되기 때문에, SAP 구동기의 구동능력이 작다. P 채널 MOS 트랜지스터의 전류공급능력은 보통 N 채널 MOS 트랜지스터의 전류공급능력보다 작다. 또한, SAP 구동기가 P 채널 MOS 트랜지스터에 의해 형성된 감지증폭기 제어회로에만 설치되기 때문에, SAP 구동기의 수가 감소되고, 그래서 SAP 구동기의 구동능력이 감소된다. 따라서, 복원(restore)동작속도가 저하된다.
본 발명은 다중분할어레이구조의 반도체 메모리 장치에서 감지증폭기열의 플립플롭의 PMOS 소오스를 풀업시키는 구동능력을 향상시키는 것을 그 목적으로 한다.
본 발명에 따르면, 서브워드라인과 비트라인 사이에 접속된 복수의 메모리셀, 서브워드라인을 구동시키는 복수의 서브워드라인 구동기열, 및 비트라인에서 전압을 감지하기 위한 복수의 감지증폭기열을 구비하는 반도체 메모리 장치에서, 복수의 감지증폭기 제어회로는 서브워드라인 구동기열과 감지증폭기열 사이의 교차영역에 설치된다. 제 1 감지증폭기 제어회로는 글로벌 입력/출력라인과 로컬 입력/출력라인 사이의 인터페이스를 형성하는 CMOS 회로로 구성된다. 제 2 감지증폭기 제어회로는, 감지증폭기열의 플립플롭의 NMOS 소오스를 풀다운시키는 SAN 구동기 및 상기 감지증폭기열의 플립플롭의 PMOS 소오스를 풀업시키는 제 1 SAP 구동기를 형성하는 N 채널 MOS 회로로 구성된다. 제 3 감지증폭기 제어회로는 감지증폭기열의 플립플롭의 PMOS 소오스를 풀업시키는 제 2 SAP 구동기를 형성하는 P 채널 MOS 회로로 구성된다.
따라서, SAP 구동기 중 하나 이상은 N 채널 MOS 트랜지스터로 구성된다. 부가적으로, SAP 구동기들은 감지증폭기 제어회로내에 분산 배치된다. 이것이 감지증폭기열의 플립플롭의 PMOS 소오스를 풀업시키는 구동능력을 향상시키고, 이런 식으로 복원동작속도를 향상시킨다.
도 1 은 제안된 반도체 메모리 장치를 나타내는 블록 회로도;
도 2 는 도 1 의 장치의 부분 회로도;
도 3a 내지 3g 는 도 1 과 2 의 장치의 동작을 나타내기 위한 타이밍 다이어그램;
도 4 는 도 1 의 장치의 레이아웃 다이어그램;
도 5 는 본 발명에 따른 반도체 메모리 장치의 제 1 실시예를 나타내는 블록 회로도;
도 6 은 도 5 의 전원회로의 상세한 회로도;
도 7a 내지 7g 는 도 5 과 6 의 장치의 동작을 나타내기 위한 타이밍 다이어그램;
도 8 은 도 5 의 장치의 시뮬레이션 결과를 나타내기 위한 타이밍 다이어그램;
도 9 는 도 5 의 장치의 레이아웃 다이어그램;
도 10 은 본 발명에 따른 반도체 메모리 장치의 제 2 실시예를 나타내는 블록 회로도;
도 11 은 도 10 의 장치의 변형예를 나타내는 블록 회로도;
도 12 는 본 발명에 따른 반도체 메모리 장치의 제 3 실시예를 나타내는 블록 회로도;
도 13 은 도 12 의 장치의 레이아웃 다이어그램;
도 14a 와 14b 는 도 10 과 12 의 P 채널 MOS 트랜지스터 및 N 채널 MOS 트랜지스터 각각의 레이아웃 다이어그램;
도 15 는 본 발명에 따른 반도체 메모리 장치의 제 4 실시예를 나타내는 블록 회로도;
도 16a 내지 16d 는 도 15 의 장치의 동작을 나타내기 위한 타이밍 다이어그램;
도 17 은 본 발명에 따른 반도체 메모리 장치의 제 5 실시예를 나타내는 블록 회로도; 및
도 18 은 도 17 의 장치의 레이아웃 다이어그램.
*도면의 주요부분에 대한 부호의 설명*
10, 11, 12, 13, 20, 21, 22, 23 : 서브워드 구동기열
30, 31, 32, 33 : 감지증폭기열 60, 61 : 전원회로
바람직한 실시예를 설명하기 전에, 도 1, 2, 3 및 4 를 참조하여 제안된 반도체 메모리 장치를 설명한다(1996 년 1 월 25 일에 8-10527 의 출원번호로 출원되고 1997 년 8 월 5 일에 JP-A-9-205182 로서 공개된 일본 특허출원 참고).
도 1 에서, 도면부호 10, 11, 12, 13, 20, 21, 22 및 23 은 복수의 서브워드라인 SWL0, SWL1, …, SWL0', SWL1', … (도 1 에 도시되지 않고 도 2 에 도시됨)을 구동시키는 서브워드라인 구동기열(SWD) 각각을 가리킨다. 또한, 도면부호 30, 31, 32 및 33 은 복수의 감지증폭기를 포함하는 감지증폭기열(SA) 각각을 가리킨다.
서브워드라인 구동기열(10, 11, 12, 13, 20, 21, 22 및 23)과 감지증폭기(30, 31, 32 및 33) 사이에 교차영역 즉, 감지증폭기 제어회로 영역(SWC)(40, 41, 42 및 43)이 설치되어 있다.
감지증폭기 제어회로 영역(40)은 CMOS 회로 영역으로 구성되고, 감지증폭기 제어회로 영역(41)은 N 채널 MOS 회로 영역으로 구성되고, 감지증폭기 제어회로 영역(42)은 P 채널 MOS 회로 영역으로 구성되고, 감지증폭기 제어회로 영역(43)은 N 채널 MOS 트랜지스터 영역으로 구성된다.
또한, 메모리셀 어레이(500)(도 1 에 도시되지 않고 도 2 에 도시됨)와 감지증폭기열(30) 사이에는 신호 LPDL 에 의해 인에이블되는 비트라인 프리차지회로(52) 및 신호 LTG 에 의해 인에이블되는 트랜스퍼 게이트 회로(54)가 설치되어 있다. 유사하게, 메모리셀 어레이(501)(도 1 에 도시되지 않고 도 2 에 도시됨)와 감지증폭기열(30) 사이에 신호에 의해 인에이블되는 비트라인 프리차지회로(53) 및 신호에 의해 인에이블되는 트랜스퍼 게이트 회로(55)가 설치되어 있다. 게다가, 열선택신호 CSL 에 의해 인에이블되는 열선택 스위치회로(56)가 감지증폭기열(30)과 로컬 입력/출력라인 L10 과사이에 접속되어 있다.
감지증폭기 제어회로 영역(40)에서는, 입력/출력 인터페이스(401)가 로컬 입력/출력라인 L10 과과 글로벌 입력/출력라인 G10 과사이에 접속되어 있다.
감지증폭기 제어회로 영역(41)에서는, 감지증폭기열(30, 31, 32 및 33)의 각각의 감지증폭기의 교차결합된 N 채널 MOS 트랜지스터에 의해 형성된 플립플롭의 소오스 전압 SAN 이, 감지 인에이블 신호 SE 에 의해 제어되는 N 채널 MOS 트랜지스터(411)에 의해 접지전압 GND 까지 풀다운된다. 또한, 52 와 같은 비트라인 프리차지회로에 대한 신호 LPDL 의 신호라인은 신호 GPDL 에 의해 제어되는 N 채널 MOS 트랜지스터(412)에 의해 접지전압 GND 까지 풀다운된다. 유사하게, 52 와같은 비트라인 프리차지회로에 대한 신호의 신호라인은 신호에 의해 제어되는 N 채널 MOS 트랜지스터(413)에 의해 접지전압 GND 까지 풀다운된다. 게다가, 54와 같은 트랜스퍼 게이트회로에 대한 신호 LTG 의 신호라인은 신호 GTG 에 의해 제어되는 N 채널 MOS 트랜지스터(414)에 의해 접지전압 GND 까지 풀다운된다. 유사하게, 55 와 같은 트랜스퍼 게이트회로에 대한 신호의 신호라인은 신호에 의해 제어되는 N 채널 MOS 트랜지스터(415)에 의해 접지전압 GND 까지 풀다운된다.
감지증폭기 제어회로 영역(42)에서는, 감지증폭기열(30, 31, 32 및 33)의 각각의 감지증폭기의 교차결합된 P 채널 MOS 트랜지스터에 의해 형성된 플립플롭의 소오스 전압 SAP 가 감지 인에이블 신호에 의해 제어되는 P 채널 MOS 트랜지스터(421)에 의해 전원전압 Vcc 까지 풀업된다. 또한, 52 와 같은 비트라인 프리차지회로에 대한 신호 LPDL 의 신호라인도 신호 GPDL 에 의해 또한 제어되는 P 채널 MOS 트랜지스터(422)에 의해 전원전압 Vcc 까지 풀업된다. 유사하게, 52 와 같은 비트라인 프리차지회로에 대한 신호의 신호라인도 신호에 의해 제어되는 N 채널 MOS 트랜지스터(423)에 의해 전원전압 Vcc 까지 풀업된다.
감지증폭기 제어회로 영역(43)에서는, 감지증폭기열(30, 31, 32 및 33)의 각각의 감지증폭기의 교차결합된 N 채널 MOS 트랜지스터에 의해 형성된 플립플롭의 소오스 전압 SAN 이 감지 인에이블 신호 SE 에 의해 제어되는 N 채널 MOS 트랜지스터(431)에 의해 접지전압 GND 까지 풀다운된다. 또한, 52 와 같은 비트라인 프리차지회로에 대한 신호 LPDL 의 신호라인도 신호 GPDL 에 의해 제어되는 N 채널 MOS트랜지스터(432)에 의해 접지전압 GND 까지 풀다운된다. 유사하게, 52 와 같은 비트라인 프리차지회로에 대한 신호의 신호라인도 신호에 의해 제어되는 N 채널 MOS 트랜지스터(433)에 의해 접지전압 GND 까지 풀다운된다. 게다가, 54 와 같은 트랜스퍼 게이트회로에 대한 신호 LTG 의 신호라인도 신호 GTG 에 의해 제어되는 N 채널 MOS 트랜지스터(434)에 의해 접지전압 GND 까지 풀다운된다. 유사하게, 55 와 같은 트랜스퍼 게이트회로에 대한 신호의 신호라인도 신호에 의해 제어되는 N 채널 MOS 트랜지스터(435)에 의해 접지전압 GND 까지 풀다운된다.
도 2 에서는, 설명을 단순화하기 위하여 하나의 열만을 나타내었지만, 실제로는 복수의 열이 도 2 의 각각의 회로에 포함된다.
도 1 과 2 의 장치를 도 3a 내지 3g 를 참조하여 설명한다.
먼저, 도 3a 에 도시한 바와 같이, 신호 GPDL 와양쪽은 로우이고, 따라서 트랜지스터(422 와 423)가 턴온되고 트랜지스터(412, 413, 432 및 433)는 턴오프된다. 그 결과, 신호 LPDL 과양쪽은 Vcc 이고, 따라서 BLO 및(BLO' 및) 와 같은 비트라인이 GND 와 Vcc 사이의 중간레벨에서 프리차지된다.
다음에, 상부측의 서브워드 구동기열(10, 11, 12 및 13)이 선택된다고 가정하자. 그러면, 시간 t0 에서, 도 3a 에 도시한 바와 같이, 신호 GPDL 이 상승하고, 따라서 트랜지스터(412 와 432)가 턴온되고 트랜지스터(422)가 턴오프된다. 그러므로, 도 3b 에 도시한 바와 같이, 신호 LPDL 이 로우가 되어 상부측의 52 와같은 비트라인 프리차지회로에 대한 프리차지동작을 완료한다.
다음에, 시간 t1 에서, 도 3c 에 도시한 바와 같이, 신호가 상승하여 트랜지스터(411 과 431)를 턴온시킨다. 그 결과, 도 3d 에 도시한 바와 같이, 신호가 Vcc-Vth 에서 접지전압 GND 로 바뀌고, 따라서 하부측의 55 와 같은 트랜스퍼 게이트회로의 N 채널 MOS 트랜지스터가 턴오프된다. 여기서, Vth 는 N 채널 MOS 트랜지스터의 문턱전압이다. 따라서, 하부측의 미선택 비트라인이 감지증폭기열(30, 31, 32 및 33)로부터 전기적으로 절연된다.
다른 한편으로, 동시에 도 3d 에 도시한 바와 같이, LTG 가 Vcc-Vth 에서 VBOOT(>Vcc+Vth) 로 바뀐다. 그 결과, 54 와 같은 트랜스퍼 게이트회로의 N 채널 MOS 트랜지스터가 턴온된다. 따라서, 상부측의 선택된 비트라인이 감지증폭기열(30, 31, 32 및 33)에 전기적으로 접속된다.
다음에, 시간 t2 에서, 도 3e 에 도시한 바와 같이, 감지 인에이블 신호가 상승하여 트랜지스터(411 과 431)를 턴온시키고, 전압 SAN 을 Vcc/2 에서 접지전압 GND 까지 풀다운시켜, 도 3g 에 도시한 바와 같이, 이런 식으로 감지동작을 시작한다.
다음에, 시간 t3 에서, 도 3f 에 도시한 바와 같이, 감지 인에이블 신호 SE 가 하강하여 트랜지스터(421)를 턴온시키고, 전압 SAP를 Vcc/2에서 전원전압 Vcc 로 풀업시켜, 도 3g 에 도시한 바와 같이 이런 식으로 복원동작을 시작한다.
다음에, 시간 t4 에서, 도 3a 에 도시한 바와 같이, 신호 GPDL 이 하강하여, 트랜지스터(412 와 432)가 턴오프되고 트랜지스터(422)는 턴온된다. 그러므로, 도 3b 에 도시한 바와 같이, 신호 LPDL 이 하이로 되어 상부측의 52 와 같은 비트라인 프리차지회로에 대한 프리차지동작을 시작한다.
또한, 시간 t4 에서, 도 3c 에 도시한 바와 같이, 신호가 하강하여 트랜지스터(411 과 431)를 턴오프시킨다. 그 결과, 도 3d 에 도시한 바와 같이, 신호가 로우에서 Vcc-Vth 로 바뀐다.
다른 한편으로, 동시에, 도 3d 에 도시한 바와 같이, LTG 가 VBOOT에서 Vcc-Vth 로 바뀐다.
다음에, 시간 t5 에서, 도 3e 에 도시한 바와 같이, 감지 인에이블 신호가 하강하여 트랜지스터(411 과 431)를 턴오프시킨다. 동시에, 도 3f 에 도시한 바와 같이, 감지 인에이블 신호 SE 가 하강하여 트랜지스터(421)를 턴오프시킨다. 따라서, 감지동작 및 복원동작이 완료되고, 전압 SAN 과 SAP 는 Vcc/2 로 된다.
도 1 의 장치의 레이아웃 다이어그램인 도 4 에서는, P 웰 영역과 N 웰 영역이 PN 격리영역에 의해 격리된다. 즉, 감지증폭기 제어회로 영역(40, 41, 42 및 43)이 3 종류의 회로영역으로 분할된다. 달리 말하자면, 감지증폭기 제어회로 영역(40)은 P 웰 영역과 N 웰 영역으로 구성되고, 감지증폭기 제어회로 영역(41 과 43)은 N 웰 영역만으로 구성되고, 감지증폭기 제어회로 영역(42)은 P 웰 영역만으로 구성된다. 그러므로, PN 격리영역의 면적이 최소로 될 수 있다. 또한, 감지증폭기 제어회로 영역(40, 41, 42 및 43)도 크기가 줄어들 수 있다. 게다가, 감지증폭기열(30, 31, 32 및 33)의 트랜지스터는 크기가 커질 수 있고, 이런 식으로 감지동작 및 복원동작 속도를 향상시킨다.
도 1 의 장치에서, 감지증폭기열(30 과 31)은 SAN 구동기로서 N 채널 MOS 트랜지스터(411)에 의해 구동되고, 감지증폭기열(32 와 33)은 SAN 구동기로서 N 채널 MOS 트랜지스터(431)에 의해 구동된다. 그러므로, 메모리셀의 수가 증가하여 감지증폭기열(30 과 31)((32 와 33)) 사이의 거리가 커져도, SAN 구동기(411)((431))와 감지증폭기열(30 과 31)((32 와 33)) 사이 라인들의 기생저항과 커패시턴스가 그렇게 크지 않으며, 그러므로 감지동작속도가 그렇게 줄어들지 않는다.
다른 한편으로, 모든 감지증폭기열(30, 31, 32 및 33)이 SAP 구동기로서 P 채널 MOS 트랜지스터(421)에 의해 구동된다. 그러므로, 메모리셀의 수가 증가하여 감지증폭기열 사이의 거리가 커지면, SAP 구동기(421)와 감지증폭기열, 특히 SAP 구동기에서 멀리 떨어진 감지증폭기열(30 과 33) 사이 라인의 기생저항 및 커패시턴스가 매우 커져서 감지증폭기열(30 과 33)에 의한 복원동작속도가 현저하게 줄어든다.
본 발명의 제 1 실시예를 나타내는 도 5 에서는, N 채널 MOS 트랜지스터(416, 417, 418 및 419)로 형성된 SAP 구동회로가 감지증폭기 제어회로 영역(41)에 부가되고, N 채널 MOS 트랜지스터(436, 437, 438 및 439)로 형성된 SAP 구동회로가 감지증폭기 제어회로 영역(43)에 부가된다. 트랜지스터(418 과 419(438 과 439))의 소오스는 신호 SAP 의 라인에 접속되고, 트랜지스터(418 과 419(438 과 439))의 드레인은 전원회로(60(61))에 접속된다. 트랜지스터(418과 419(438 과 439))의 게이트는 트랜지스터(416 과 417(436 과 437))의 소오스에 의해 각각 제어된다. 즉, 트랜지스터(416 과 417(436 과 437))는 각각 트랜지스터(418 과 419(438 과 439))의 게이트 전압을 셀프부스팅(self-boosting)하는데 사용된다. 이 경우, 신호 LTG 가 트랜지스터(416(436))의 게이트와 드레인에 스텝업(step-up) 신호로서 공급되고, 신호는 트랜지스터(417(437))의 게이트와 드레인에 스텝업 신호로서 공급된다.
도 5 의 전원회로(60(61))의 상세한 회로도인 도 6 에서는, CMOS 트랜스퍼 게이트(600)가 제어신호 φ1 에 응답하여 신호 SAPD 로서 전원전압 Vcc 을 통과시키고, CMOS 트랜스퍼 게이트(601)는 제어신호 φ2 에 응답하여 신호 SAPD 로서 전압 Vcc/2 을 통과시킨다.
다음에 도 5 와 6 의 장치를 도 7a 내지 7g 를 참조하여 설명한다. 신호 GPDL,, LPDL 및는 도 3a 와 3b 에서와 동일하게 바뀐다.
상부측의 서브워드 구동기열(10, 11, 12 및 13)이 선택되었다고 가정하자. 그러면, 시간 t0 에서, 도 7a 에 도시한 바와 같이, 신호가 Vcc-Vth 에서 접지전위 GND 로 바뀌고, 따라서 하부측의 55 와 같은 트랜스퍼 게이트회로의 N 채널 MOS 트랜지스터가 턴오프된다. 여기서, Vth 는 N 채널 MOS 트랜지스터의 문턱전압이다. 따라서, 하부측의 미선택된 비트라인이 감지증폭기열(30, 31, 32 및 33)으로부터 전기적으로 절연된다.
다른 한편으로, 동시에, 도 7a 에 도시한 바와 같이, LTG 가 Vcc-Vth 에서VBOOT로 바뀐다. 그 결과, 54 와 같은 트랜스퍼 게이트 회로의 N 채널 MOS 트랜지스터가 턴온된다. 따라서, 상부측의 선택된 비트라인이 감지증폭기열(30, 31, 32 및 33)에 전기적으로 접속된다.
다음에, 시간 t1 에서, 도 7b 에 도시한 바와 같이, 감지 인에이블 신호 SE 가 상승하여 트랜지스터(411 과 431)를 턴온시켜, 전압 SAN 을 Vcc/2 에서 접지전압 GND 까지 풀다운시키며, 도 7g 에 도시한 바와 같이, 이런 식으로 감지동작을 시작한다.
다음에, 시간 t2 에서, 도 7c 에 도시한 바와 같이, 제어신호 φ1 이 상승하고, 제어신호 φ2 는 하강한다. 그 결과, 시간 t3 에서, 도 7e 에 도시한 바와 같이, 전원회로(60(61))의 전압이 Vcc/2 에서 Vcc 로 바뀐다. 그러므로, 신호 SAP 가 트랜지스터(416(436))의 셀프부트 효과에 의해 Vcc 로 풀업된다.
또한, 시간 t3 에서, 도 7f 에 도시한 바와 같이, 감지 인에이블 신호가 하강하여 트랜지스터(421)를 턴온시켜, 전압 SAP 를 Vcc/2 에서 전원전압 Vcc 로 풀업시키며, 도 7g 에 도시한 바와 같이, 이런 식으로 복원동작을 시작한다.
다음에, 시간 t4 에서, 감지증폭기열(30, 31, 32 및 33)을 비활성화시키기 위하여, 도 7c 에 도시한 바와 같이, 제어신호 φ1 이 하강한다.
다음에, 시간 t5 에서, 도 7a 에 도시한 바와 같이, 신호 LTG 와가 Vcc-Vth에서 프리차지되고, 도 7b 에 도시한 바와 같이, 감지 인에이블 신호 SE 가 하강한다. 또한, 도 7f 에 도시한 바와 같이, 감지 인에이블 신호가 상승한다.
다음에, 시간 t6 에서, 도 7g 에 도시한 바와 같이, 신호 SAP 와 SAN 이 Vcc/2 에서 프리차지된다. 또한, 도 7e 에 도시한 바와 같이, 신호 SAPD 가 하강된다.
마지막으로, 시간 t7 에서, 제어신호 φ2 가 상승한다.
도 8 은 도 1 과 5 의 장치에 대해 시뮬레이션을 수행하여 얻은 타이밍 다이어그램이다. 즉, 신호 SAP 의 복원이 도 1 에서 보다 도 5 에서 빠르다. 따라서, 비트라인 BLO 의 복원동작속도가 증가되어 비트라인 BLO 에서의 전압을 빠르게 증가시킨다. 그러므로, 비트라인 BLO 에서의 전압이 빠르게 상승하기 때문에, N 채널 MOS 트랜지스터형 플립플롭의 동작속도가 증가되어 전압를 빠르게 감소시킨다.
따라서, 도 5 의 제 1 실시예에서, 신호 SAP 의 라인이 3 개의 SAP 구동기 즉, 트랜지스터(416 내지 419)로 형성된 SAP 구동기, 트랜지스터(421)로 형성된 SAP 구동기 및 트랜지스터(436 내지 439)로 형성된 SAP 구동기에 의해 구동되기 때문에, 감지증폭기열(30, 31, 32 및 33) 중의 2 개만 각각의 SAP 구동기에 의해 구동되고, 이것이 하나의 SAP 구동기에 대한 SAP 의 라인의 기생저항과 커패시턴스를 감소시킨다. 그 결과, 복원동작속도가 증가될 수 있다. 게다가, 트랜지스터(416 내지 419)로 형성된 SAP 구동기와 트랜지스터(436 내지 439)로 형성된 SAP 구동기 각각이 큰 구동전력을 필요로 해도, 그런 큰 구동전력을 트랜지스터(416 과 417(436 과 437))로 형성된 부트스트랩 회로를 채택하여 신호 SAPD 의 전압을 빠르게 증가시킴으로서 얻을 수 있다. 이것이 더욱 복원동작속도를 향상시킨다.
도 5 의 장치의 레이아웃 다이어그램인 도 9 에서는, SAP 구동기(416 내지 419)가 감지증폭기 제어회로 영역(41)내에 형성된 N 채널 MOS 트랜지스터로 구성되고 SAP 구동기(436 내지 439)가 감지증폭기 제어회로 영역(43)내의 N 채널 MOS 트랜지스터로 구성되기 때문에, 도 9 의 레이아웃은 도 4 의 레이아웃과 거의 동일하다. 그러므로, PN 격리영역의 면적이 최소로 될 수 있다.
본 발명의 제 2 실시예를 나타내는 도 10 에서, 도 5 의 트랜지스터(417 과 419(437 과 439))가 생략되고, 트랜지스터(416(436))의 드레인과 게이트는 신호 SE2 에 의해 제어된다. 감지증폭기열(30, 31, 32 및 33)이 활성화되면, 신호 SE2 가 VBOOT까지 풀업된다. 다른 한편으로, 감지증폭기열(30, 31, 32 및 33)이 비활성화되면, 신호 SE2 는 GND 까지 풀다운된다. 도 10 의 장치의 동작은 도 5 의 장치의 동작과 거의 동일하다.
따라서, 제 2 실시예에서는, 도 5 의 트랜지스터(417 과 419(437 과 439))가 불필요하기 때문에, 도 10 의 장치는 칩 사이즈의 관점에서 도 5 의 장치보다 유리하다.
도 10 의 신호 SE2 대신에 신호 SE 가 도 11 에 나타낸 바와 같이 사용된다. 이 경우, 신호 SE 의 하이레벨은 VBOOT이다. 신호 SE2 의 라인이 불필요하기 때문에, 도 11 의 장치는 칩 사이즈이 관점에서 도 10 의 장치보다 유리하다.
본 발명의 제 3 실시예를 나타내는 도 12 에서는, 도 10 의 P 채널 MOS 트랜지스터(422 와 423)가 감지증폭기 제어회로 영역(42)으로부터 생략되고, 이것 대신 P 채널 MOS 트랜지스터(401 과 402)가 도 10 의 감지증폭기 제어회로 영역(40)내에 설치된다. 또한, 도 10 의 P 채널 MOS 트랜지스터(421)로 형성된 SAP 구동기도 트랜지스터(416 과 418(436 과 438))와 동일한 구성을 갖는 N 채널 MOS 트랜지스터(426 과 428)로 형성된 SAP 구동기로 대체된다. 그러므로, 감지증폭기 제어회로 영역(42)은 도 13 에 도시한 바와 같이 N 채널 MOS 회로 영역으로 구성된다.
트랜지스터(428)의 드레인은 전원회로(60 과 61)와 동일한 구성을 갖는 전원회로(62)에 접속되어 있다.
도 12 의 장치의 동작은 도 10 의 장치의 동작과 거의 동일하다. 그러나, N 채널 MOS 트랜지스터가 P 채널 MOS 트랜지스터보다 2 배의 구동능력을 갖기 때문에, 도 12 의 트랜지스터(426 과 428)로 형성된 SAP 구동기의 구동능력은 도 10 의 트랜지스터(421)로 형성된 SAP 구동기의 구동능력보다 2 배 크다.
부가적으로, 도 12 의 N 채널 MOS 트랜지스터(426 과 428)는 레이아웃의 관점에서 도 10 의 P 채널 MOS 트랜지스터(421) 보다 유리하다. 예를 들어, 도 14a 에 도시한 바와 같이, 도 10 의 P 채널 MOS 트랜지스터(421)의 경우에, P 형 불순물 확산영역은 실리사이드층(도시되지 않음)과 접촉될 수 없고, P 형 불순물 확산영역은 제 1 알루미늄층 AL1 으로 만들어진 신호 SE2 의 라인에만 접촉하는데, 그 이유는 불순물이 실리사이드층 내부로 확산되어 실리사이드층의 저항을 증가시키기 때문이다. 게다가, 다른 알루미늄층 AL1 이 존재하기 때문에 P 형 불순물영역상에 콘택트홀 CONT 을 많이 형성할 수 없고, 이것이 또한 P 형 불순물 확산영역의 저항을 실질적으로 증가시킨다. 도 14a 에서, AL2 는 제 2 알루미늄층을 나타내고, G 는 게이트 금속층을 나타낸다. 다른 한편으로, 도 14b 에 도시한 바와 같이, 도 12 의 N 채널 MOS 트랜지스터(426 과 428)의 경우에, N 형 불순물 확산영역이 콘택트홀 CONT 을 통해 실리사이드층 SIL 과 접촉할 수 있고, 이것이 N 형 불순물 확산영역의 저항을 실질적으로 낮춘다. 따라서, N 채널 MOS 트랜지스터(426 과 428) 로 형성된 SAP 구동기는 도 10 의 P 채널 MOS 트랜지스터(421)로 형성된 SAP 구동기보다 큰 전류공급능력을 갖는다.
본 발명의 제 4 실시예를 나타내는 도 15 에서는, 도 12 의 트랜지스터(416, 426 및 436) 와 신호의 라인이 생략된다. 따라서, 신호 SE2 가 트랜지스터(418, 428 및 438)의 게이트에 직접 공급된다. 이 경우, 신호 SE2 는 VBOOT까지 증가될 수 있다. 또한, 도 12 의 전원회로(60, 61 및 62)가 생략되고, 따라서 전원전압 Vcc 가 트랜지스터(418, 428 및 438)의 드레인에 직접 공급된다.
도 15 의 장치를 도 16a 내지 16d 를 참조하여 설명한다. GPDL,, LPDL 및는 도 3a 와 3b 에서와 동일하게 바뀐다.
상부측의 서브워드 구동기열(10, 11, 12 및 13)이 선택되었다고 가정한다. 그러면, 시간 t0 에서, 도 16a 에 도시한 바와 같이, 신호가 Vcc-Vth 에서 접지전압 GND 로 바뀌고, 따라서 하부측의 55 와 같은 트랜스퍼 게이트 회로의 N 채널 MOS 트랜지스터가 턴오프된다. 따라서, 하부측의 미선택 비트라인이 감지증폭기열(30, 31, 32 및 33)으로부터 전기적으로 절연된다.
다른 한편으로, 동시에, 도 16a 에 도시한 바와 같이, LTG 가 Vcc-Vth 에서 VBOOT로 바뀐다. 그 결과, 54 와 같은 트랜스퍼 게이트 회로의 N 채널 MOS 트랜지스터가 턴온된다. 따라서, 상부측의 선택된 비트라인이 감지증폭기열(30, 31, 32 및 33)에 전기적으로 접속된다.
다음에, 시간 t1 에서, 도 16b 에 도시한 바와 같이, 감지 인에이블 신호 SE 가 상승하여 트랜지스터(411 과 431)를 턴온시켜, 전압 SAN 을 Vcc/2 에서 접지전압GND 로 풀다운시키며, 도 16d 에 도시한 바와 같이, 이런 식으로 감지동작을 시작한다.
다음에, 시간 t2 에서, 도 16c 에 도시한 바와 같이, 감지 인에이블 신호 SE2 가 GND 에서 VBOOT까지 상승하여 트랜지스터(418, 428 및 438)를 턴온시켜, 전압 SAP 을 Vcc/2 에서 전원전압 Vcc 까지 풀업시키며, 도 16d 에 도시한 바와 같이, 이런 식으로 복원동작을 시작한다.
다음에, 시간 t3 에서, 도 16a 에 도시한 바와 같이, 신호 LTG 와가 Vcc-Vth 에서 프리차지되고, 도 16b 에 도시한 바와 같이, 감지 인에이블 신호 SE 가 하강한다. 또한, 도 16c 에 도시한 바와 같이, 신호 SE2 도 하강한다.
다음에, 시간 t4 에서, 도 16d 에 도시한 바와 같이, 신호 SAP 와 SAN 이 Vcc/2 에서 프리차지된다.
따라서, 제 4 실시예에서는, 도 12 에 나타낸 바와 같이 제어신호 φ1 과φ2 에 의해 제어되는 전원회로(60, 61 및 62)가 불필요하기 때문에, 장치에 대한 제어가 단순해진다. 또한, 신호 SAP 에 대한 구동능력은 제 3 실시예와 거의 동일하다.
본 발명의 제 5 실시예를 나타내는 도 17 에서는, 도 15 의 트랜지스터(418 과 438)가 설치되지 않는데, 그 이유는 트랜지스터(428)만으로도 충분한 구동능력을 갖기 때문이다. 그러므로, 감지증폭기 제어회로 영역(41 과 42)은 여유(room)를 갖는다. 그 결과, 도 1 의 감지증폭기 제어회로 영역(41)에서는, 2 개의 CMOS 인버터(I11과 I12)가 감지 인에이블 신호 SE 의 라인과 트랜지스터(411)의 게이트 사이에 직렬로 접속된다. 따라서, 감지 인에이블 신호 SE 의 부하(load)가 인버터(I11과 I12) 에 의해 감소될 수 있다. 유사하게, 도 1 의 감지증폭기 제어회로 영역(43)에서는, 2 개의 CMOS 인버터(I31과 I32)가 감지 인에이블 신호 SE 의 라인과 트랜지스터(431)의 게이트 사이에 직렬로 접속된다. 따라서, 감지 인에이블 신호 SE 의 부하가 또한 인버터(I31과 I32) 에 의해 감소될 수 있다.
도 17 의 장치의 레이아웃 다이어그램인 도 18 에서, 모든 감지증폭기 제어회로 영역(40, 41, 42 및 43)은 CMOS 회로 영역으로 구성된다.
상술된 실시예들에서는, 감지증폭기 제어회로 영역(40, 41, 42 및 43)의 시퀀스가 경우에 따라 변경될 수 있다. 또한, 기입전압으로서 전원전압 Vcc 이 장치내에서 발생될 수 있다.
상술된 바와 같이, 하나 이상의 SAP 구동기가 N 채널 MOS 트랜지스터로 구성되고 감지증폭기 제어회로내에 분산 배치되기 때문에, 감지증폭기열의 플립플롭의 PMOS 소오스를 풀업시키는 구동능력을 향상시키고 감지증폭기열에 의한 복원동작속도를 향상시키는 효과가 있다.

Claims (28)

  1. 복수의 서브워드라인(SWLO, …, SWLO', … );
    복수의 비트라인(BLO, …, BLO', … );
    상기 서브워드라인과 상기 비트라인 사이에 접속된 복수의 메모리셀;
    상기 서브워드라인을 구동시키기 위한 복수의 서브워드라인 구동기열(10, 11, 12, 13, 20, 21, 22, 23);
    상기 비트라인에서 전압을 감지하기 위한 복수의 감지증폭기열(30, 31, 32, 33); 및
    상기 서브워드라인 구동기열과 상기 감지증폭기열 사이의 교차영역에 배치된 복수의 감지증폭기 제어회로(40, 41, 42, 43)를 구비하며,
    상기 감지증폭기 제어회로 중의 제 1 제어회로(40)는 글로벌 입력/출력라인(GIO,)과 상기 감지증폭기열에 접속된 로컬 입력/출력라인(LIO,) 사이에 인터페이스를 형성하는 CMOS 회로를 구비하며,
    상기 감지증폭기 제어회로 중의 제 2 제어회로(41, 43)는 상기 감지증폭기열의 플립플롭의 NMOS 소오스(SAN)를 풀다운시키기 위한 풀다운회로(411, 431) 및 상기 감지증폭기열의 플립플롭의 PMOS 소오스(SAP)를 풀업시키기 위한 제 1 풀업회로(416~419, 436~439; 416, 418, 436, 438)를 형성하는 N 채널 MOS 회로를 구비하며,
    상기 감지증폭기 제어회로 중의 제 3 제어회로(42)는 상기 감지증폭기열의플립플롭의 PMOS 소오스를 풀업시키기 위한 제 2 풀업회로(421)를 형성하는 P 채널 MOS 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 풀다운회로가, 상기 감지증폭기열의 플립플롭의 NMOS 소오스에 접속된 드레인, 접지단자(GND)에 접속된 소오스, 및 감지 인에이블 신호(SE)를 받는 게이트를 갖는 N 채널 MOS 트랜지스터(411, 431)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 1 풀업회로가,
    전원회로(60, … )로부터 신호(SAPD)를 받는 드레인, 상기 감지증폭기열의 플립플롭의 PMOS 소오스에 접속된 소오스, 및 게이트를 갖는 제 1 의 N 채널 MOS 트랜지스터(418, 438); 및
    상기 감지증폭기열을 상기 비트라인에 접속시키기 위한 신호(LTG)를 받는 그것의 게이트에 접속된 드레인, 및 상기 제 1 의 N 채널 MOS 트랜지스터의 드레인에 접속된 소오스를 갖는 제 2 의 N 채널 MOS 트랜지스터(416, 436)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 전원회로가,
    제 1 제어신호(φ1)에 응답하여 기입전압(Vcc)을 통과시키는 제 1 CMOS 스위치(600); 및
    제 2 제어신호(φ2)에 응답하여 상기 기입전압보다 작은 전압(Vcc/2)을 통과시키는 제 2 CMOS 스위치(601)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 제 1 풀업회로가,
    전원회로(60, … )로부터 신호(SAPD)를 받는 드레인, 상기 감지증폭기열의 플립플롭의 PMOS 소오스에 접속된 소오스, 및 게이트를 갖는 제 1 의 N 채널 MOS 트랜지스터(418, 438);
    상기 감지증폭기열을 상기 비트라인의 제 1 군에 접속시키기 위한 제 1 신호(LTG)를 받는 그것의 게이트에 접속된 드레인, 및 상기 제 1 의 N 채널 MOS 트랜지스터의 드레인에 접속된 소오스를 갖는 제 2 의 N 채널 MOS 트랜지스터(416, 436);
    전원회로(60, … )로부터 신호(SAPD)를 받는 드레인, 상기 감지증폭기열의 플립플롭의 PMOS 소오스에 접속된 소오스, 및 게이트를 갖는 제 3 의 N 채널 MOS 트랜지스터(419, 436); 및
    상기 감지증폭기열을 상기 비트라인의 제 2 군에 접속시키기 위한 제 2 신호(LTG)를 받는 그것의 게이트에 접속된 드레인, 및 상기 제 3 의 N 채널 MOS 트랜지스터의 드레인에 접속된 소오스를 갖는 제 4 의 N 채널 MOS 트랜지스터(417, 437)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 전원회로가,
    제 1 제어신호(φ1)에 응답하여 기입전압(Vcc)을 통과시키는 제 1 CMOS 스위치(600); 및
    제 2 제어신호(φ2)에 응답하여 상기 기입전압보다 작은 전압(Vcc/2)을 통과시키는 제 2 CMOS 스위치(601)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 제 2 풀업회로가, 기입전압(Vcc)을 받는 소오스, 상기 감지증폭기열의 플립플롭의 PMOS 소오스에 접속된 드레인, 및 감지 인에이블 신호()를 받는 게이트를 갖는 P 채널 MOS 트랜지스터(421)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 복수의 서브워드라인(SWLO, …, SWLO', … );
    복수의 비트라인(BLO, …, BLO', … );
    상기 서브워드라인과 상기 비트라인 사이에 접속된 복수의 메모리셀;
    상기 서브워드라인을 구동시키기 위한 복수의 서브워드라인 구동기열(10, 11, 12, 13, 20, 21, 22, 23);
    상기 비트라인에서 전압을 감지하기 위한 복수의 감지증폭기열(30, 31, 32, 33); 및
    상기 서브워드라인 구동기열과 상기 감지증폭기열 사이의 교차영역에 배치된복수의 감지증폭기 제어회로(40, 41, 42, 43)를 구비하며,
    상기 감지증폭기 제어회로 중의 제 1 제어회로(40)는 글로벌 입력/출력라인(GIO,)과 상기 감지증폭기열에 접속된 로컬 입력/출력라인(LIO,) 사이에 인터페이스를 형성하는 CMOS 회로를 구비하며,
    상기 감지증폭기 제어회로 중의 제 2 제어회로(41, 43)는 상기 감지증폭기열의 플립플롭의 NMOS 소오스(SAN)를 풀다운시키기 위한 풀다운회로(411, 431) 및 상기 감지증폭기열의 플립플롭의 PMOS 소오스(SAP)를 풀업시키기 위한 제 1 풀업회로(416, 418, 436, 438; 418, 438)를 형성하는 N 채널 MOS 회로를 구비하며,
    상기 감지증폭기 제어회로 중의 제 3 제어회로(42)는 상기 감지증폭기열의 플립플롭의 PMOS 소오스를 풀업시키기 위한 제 2 풀업회로(428)를 형성하는 N 채널 MOS 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 풀다운회로가, 상기 감지증폭기열의 플립플롭의 NMOS 소오스에 접속된 드레인, 접지단자(GND)에 접속된 소오스, 및 감지 인에이블 신호(SE)를 받는 게이트를 갖는 N 채널 MOS 트랜지스터(411, 431)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서, 상기 제 1 및 2 풀업회로 각각이,
    전원회로(60, … )로부터 신호(SAPD)를 받는 드레인, 상기 감지증폭기열의 플립플롭의 PMOS 소오스에 접속된 소오스, 및 게이트를 갖는 제 1 의 N 채널 MOS트랜지스터(418, 438); 및
    상기 감지증폭기열을 활상화시키기 위한 신호(SE2)를 받는 그것의 게이트에 접속된 드레인, 및 상기 제 1 의 N 채널 MOS 트랜지스터의 드레인에 접속된 소오스를 갖는 제 2 의 N 채널 MOS 트랜지스터(416, 426, 436)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 전원회로가,
    제 1 제어신호(φ1)에 응답하여 기입전압(Vcc)을 통과시키는 제 1 CMOS 스위치(600); 및
    제 2 제어신호(φ2)에 응답하여 상기 기입전압보다 작은 전압(Vcc/2)을 통과시키는 제 2 CMOS 스위치(601)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 8 항에 있어서, 상기 제 1 및 2 풀업회로 각각이,
    기입전압(Vcc)을 받는 드레인, 상기 감지증폭기열의 플립플롭의 PMOS 소오스에 접속된 소오스, 및 제어신호(SE2)를 받는 게이트를 갖는 N 채널 MOS 트랜지스터(418, 428, 438)를 구비하며,
    상기 제어 신호는 상기 N채널 MOS 트랜지스터의 문턱전압만큼 상기 기입전압 보다 더 높은 것을 특징으로 하는 반도체 메모리 장치.
  13. 복수의 서브워드라인(SWLO, …, SWLO', … );
    복수의 비트라인(BLO, …, BLO', … );
    상기 서브워드라인과 상기 비트라인 사이에 접속된 복수의 메모리셀;
    상기 서브워드라인을 구동시키기 위한 복수의 서브워드라인 구동기열(10, 11, 12, 13, 20, 21, 22, 23);
    상기 비트라인에서 전압을 감지하기 위한 복수의 감지증폭기열(30, 31, 32, 33); 및
    상기 서브워드라인 구동기열과 상기 감지증폭기열 사이의 교차영역에 배치된 복수의 감지증폭기 제어회로(40, 41, 42, 43)를 구비하며,
    상기 감지증폭기 제어회로 중의 제 1 제어회로(40)는 글로벌 입력/출력라인(GIO,)과 상기 감지증폭기열에 접속된 로컬 입력/출력라인(LIO,) 사이에 인터페이스를 형성하는 CMOS 회로를 구비하며,
    상기 감지증폭기 제어회로 중의 제 2 제어회로(41, 43)는 상기 감지증폭기열의 플립플롭의 NMOS 소오스(SAN)을 풀다운시키는 풀다운회로(I11, I12, 411, I31, I32, 431)를 형성하는 CMOS 회로를 구비하며,
    상기 감지증폭기 제어회로 중의 제 3 제어회로(42)는 상기 감지증폭기열의 플립플롭의 PMOS 소오스를 풀업시키는 풀업회로(428)를 형성하는 CMOS 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 풀다운회로가 상기 감지증폭기열의 플립플롭의 NMOS 소오스에 접속된 드레인, 접지단자(GND)에 접속된 소오스, 및 게이트를 갖는 N 채널 MOS 트랜지스터(411, 431); 및
    상기 N 채널 MOS 트랜지스터의 게이트에 직렬로 접속된, 감지 인에이블 신호(SE)를 받는 제 1 및 2 CMOS 인버터(I11, I12, I31, I32)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13 항에 있어서, 상기 풀업회로는, 기입전압(Vcc)을 받는 소오스, 상기 감지증폭기열의 플립플롭의 PMOS 소오스에 접속된 드레인, 및 제어신호(SE2)를 받는 게이트를 갖는 P 채널 MOS 트랜지스터(428)를 구비하며,
    상기 제어신호가 상기 N 채널 MOS 트랜지스터의 문턱전압만큼 상기 기입전압보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  16. 복수의 서브워드라인(SWLO, …, SWLO', … );
    복수의 비트라인(BLO, …, BLO', … );
    상기 서브워드라인과 상기 비트라인 사이에 접속된 복수의 메모리셀;
    상기 서브워드라인을 구동시키기 위한 복수의 서브워드라인 구동기열(10, 11, 12, 13, 20, 21, 22, 23);
    상기 비트라인에서 전압을 감지하기 위한 복수의 감지증폭기열(30, 31, 32,33); 및
    상기 서브워드라인 구동기열과 상기 감지증폭기열 사이의 교차영역에 배치된 복수의 감지증폭기 제어회로(40, 41, 42, 43)를 구비하며,
    상기 감지증폭기 제어회로 중의 제 1 제어회로(40)는 글로벌 입력/출력라인(GIO,)과 상기 감지증폭기열에 접속된 로컬 입력/출력라인(LIO,) 사이의 인터페이스를 구비하며,
    상기 감지증폭기 제어회로 중의 제 2 제어회로(41, 43)는 상기 감지증폭기열의 플립플롭의 NMOS 소오스(SAN)를 풀다운시키기 위한 풀다운회로(411, 431) 및 상기 감지증폭기열의 플립플롭의 PMOS 소오스(SAP)를 풀업시키기 위한 제 1 풀업회로(416~419, 436~439; 416, 418, 436, 438; 418, 438)를 구비하며,
    상기 감지증폭기 제어회로 중의 제 3 제어회로(42)는 상기 감지증폭기열의 플립플롭의 PMOS 소오스를 풀업시키기 위한 제 2 풀업회로(421; 428; 426, 428)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 풀다운회로가, 상기 감지증폭기열의 플립플롭의 NMOS 소오스에 접속된 드레인, 접지단자(GND)에 접속된 소오스, 및 감지 인에이블 신호(SE)를 받는 게이트를 갖는 N 채널 MOS 트랜지스터(411, 431)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 16 항에 있어서, 상기 제 1 풀업회로가,
    전원회로(60, … )로부터 신호(SAPD)를 받는 드레인, 상기 감지증폭기열의 플립플롭의 PMOS 소오스에 접속된 소오스, 및 게이트를 갖는 제 1 의 N 채널 MOS 트랜지스터(418, 438); 및
    상기 감지증폭기열을 상기 비트라인에 접속시키기 위한 신호(LTG)를 받는 그것의 게이트에 접속된 드레인, 및 상기 제 1 의 N 채널 MOS 트랜지스터의 드레인에 접속된 소오스를 갖는 제 2 의 N 채널 MOS 트랜지스터(416, 436)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 전원회로가,
    제 1 제어신호(φ1)에 응답하여 기입전압(Vcc)을 통과시키는 제 1 CMOS 스위치(600); 및
    제 2 제어신호(φ2)에 응답하여 상기 기입전압보다 작은 전압(Vcc/2)을 통과시키는 제 2 CMOS 스위치(601)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 16 항에 있어서, 상기 제 1 풀업회로가,
    전원회로(60, … )로부터 신호(SAPD)를 받는 드레인, 상기 감지증폭기열의 플립플롭의 PMOS 소오스에 접속된 소오스, 및 게이트를 갖는 제 1 의 N 채널 MOS 트랜지스터(418, 438);
    상기 감지증폭기열을 상기 비트라인의 제 1 군에 접속시키기 위한 제 1신호(LTG)를 받는 그것의 게이트에 접속된 드레인, 및 상기 제 1 의 N 채널 MOS 트랜지스터의 드레인에 접속된 소오스를 갖는 제 2 의 N 채널 MOS 트랜지스터(416, 436);
    전원회로(60, … )로부터 신호(SAPD)를 받는 드레인, 상기 감지증폭기열의 플립플롭의 PMOS 소오스에 접속된 소오스, 및 게이트를 갖는 제 3 의 N 채널 MOS 트랜지스터(419, 439); 및
    상기 감지증폭기열을 상기 비트라인의 제 2 군에 접속시키기 위한 제 2 신호()를 받는 그것의 게이트에 접속된 드레인, 및 상기 제 3 의 N 채널 MOS 트랜지스터의 드레인에 접속된 소오스를 갖는 제 4 의 N 채널 MOS 트랜지스터(417, 437)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서, 상기 전원회로가,
    제 1 제어신호(φ1)에 응답하여 기입전압(Vcc)을 통과시키는 제 1 CMOS 스위치(600); 및
    제 2 제어신호(φ2)에 응답하여 상기 기입전압보다 작은 전압(Vcc/2)을 통과시키는 제 2 CMOS 스위치(601)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 16 항에 있어서, 상기 제 2 풀업회로가, 기입전압(Vcc)을 받는 소오스, 상기 감지증폭기열의 플립플롭의 PMOS 소오스에 접속된 드레인, 및 감지 인에이블신호()를 받는 게이트를 갖는 P 채널 MOS 트랜지스터(421)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 16 항에 있어서, 상기 제 1 및 2 풀업회로 각각이,
    전원회로(60, … )로부터 신호(SAPD)를 받는 드레인, 상기 감지증폭기열의 플립플롭의 PMOS 소오스에 접속된 소오스, 및 게이트를 갖는 제 1 의 N 채널 MOS 트랜지스터(418, 428, 438); 및
    상기 감지증폭기열을 활상화시키기 위한 신호(SE2, SE)를 받는 그것의 게이트에 접속된 드레인, 및 상기 제 1 의 N 채널 MOS 트랜지스터의 드레인에 접속된 소오스를 갖는 제 2 의 N 채널 MOS 트랜지스터(416, 426, 436)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서, 상기 전원회로가,
    제 1 제어신호(φ1)에 응답하여 기입전압(Vcc)을 통과시키는 제 1 CMOS 스위치(600); 및
    제 2 제어신호(φ2)에 응답하여 상기 기입전압보다 작은 전압(Vcc/2)을 통과시키는 제 2 CMOS 스위치(601)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 16 항에 있어서, 상기 제 1 및 2 풀업회로 각각이,
    기입전압(Vcc)을 받는 드레인, 상기 감지증폭기열의 플립플롭의 PMOS 소오스에 접속된 소오스, 및 제어신호(SE2)를 받는 게이트를 갖는 N 채널 MOS 트랜지스터(418, 428, 438)를 구비하며,
    상기 제어신호가 상기 N 채널 MOS 트랜지스터의 문턱전압만큼 상기 기입전압보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  26. 복수의 서브워드라인(SWLO, …, SWLO', … );
    복수의 비트라인(BLO, …, BLO', … );
    상기 서브워드라인과 상기 비트라인 사이에 접속된 복수의 메모리셀;
    상기 서브워드라인을 구동시키기 위한 복수의 서브워드라인 구동기열(10, 11, 12, 13, 20, 21, 22, 23);
    상기 비트라인에서 전압을 감지하기 위한 복수의 감지증폭기열(30, 31, 32, 33); 및
    상기 서브워드라인 구동기열과 상기 감지증폭기열 사이의 교차영역에 배치된 복수의 감지증폭기 제어회로(40, 41, 42, 43)를 구비하며,
    상기 감지증폭기 제어회로 중의 제 1 제어회로(40)는 글로벌 입력/출력라인(GIO,)과 상기 감지증폭기열에 접속된 로컬 입력/출력라인(LIO,) 사이의 인터페이스를 구비하며,
    상기 감지증폭기 제어회로 중의 제 2 제어회로(41, 43)는 상기 감지증폭기열의 플립플롭의 NMOS 소오스(SAN)를 풀다운시키기 위한 풀다운회로(I11, I12, 411, I31, I32, 431)를 구비하며,
    상기 감지증폭기 제어회로 중의 제 3 제어회로(42)는 상기 감지증폭기열의 플립플롭의 PMOS 소오스를 풀업시키기 위한 풀업회로(428)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 26 항에 있어서, 상기 풀다운회로가 상기 감지증폭기열의 플립플롭의 NMOS 소오스에 접속된 드레인, 접지단자(GND)에 접속된 소오스, 및 게이트를 갖는 N 채널 MOS 트랜지스터(411, 431); 및
    상기 N 채널 MOS 트랜지스터의 게이트에 직렬로 접속된, 감지 인에이블 신호(SE)를 받는 제 1 및 2 CMOS 인버터(I11, I12, I31, I32)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 26 항에 있어서, 상기 풀업회로는, 기입전압(Vcc)을 받는 소오스, 상기 감지증폭기열의 플립플롭의 PMOS 소오스에 접속된 드레인, 및 제어신호(SE2)를 받는 게이트를 갖는 P 채널 MOS 트랜지스터(428)를 구비하며,
    상기 제어신호가 상기 N 채널 MOS 트랜지스터의 문턱전압만큼 상기 기입전압보다 높은 것을 특징으로 하는 반도체 메모리 장치.
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