JPH06283691A - 読出し専用メモリ - Google Patents

Abstract

(57)【要約】 【目的】 ビット線の寄生容量を小さく、しかつ記憶デ
ータによってその寄生容量が変動しないようにする。 【構成】 ＭＯＳトランジスタを２個隣接させて２個の
メモリセルを構成し、ＭＯＳトランジスタのゲート電極
は対応するワード線ＷＬに接続され、双方のメモリセル
の一方の電極（例えばドレイン電極）はビット線ＢＬを
共通に使用するための第１のコンタクトホールを介して
ビット線ＢＬと接続され、双方のメモリセルの他方の電
極（例えばソース電極）は電流通路を形成するか否かを
第２のコンタクトホールの有無によって決定するように
した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特に高速かつ低消費電
力なメモリセル回路とそのレイアウトを考慮した読出し
専用メモリに関するものである。

【０００２】

【従来の技術】従来、消費電力が少なくなるように工夫
された読出し専用メモリがあり、例えば図５に示すよう
な構成となっていた。図５において、ＷＬ（ｊ）；（ｊ
＝１，・・・・Ｊ）はワード線、ＢＬ（ｐ）−ＡとＢＬ
（ｐ）−Ｂ；（ｐ＝１，・・・・Ｐ）は一対のビット
線、ＶＧ（ｐ）；（ｐ＝１，・・・・Ｐ）は疑似接地線
である。メモリセルは一個のＭＯＳトランジスタで構成
されており、ＬＳＩ製造段階でＭＯＳトランジスタが選
択状態となったとき、そのトランジスタを導通させるか
否をプログラミングすることによって情報記憶内容を決
めている。

【０００３】メモリセルからの読出動作は以下の通りで
ある。予めビット線ＢＬ（ｐ）−ＡとＢＬ（ｐ）−Ｂ
（ｐ＝１，・・・・Ｐ）はハイレベルにプリチャージ、
もしくはプルアップされている。図中には示されていな
いが、アドレスによって読出対象のメモリセルが指定さ
れると、１本のワード線と、１本の疑似接地線が活性化
されるようになっている。

【０００４】その他の疑似接地線については非活性状態
に制御することによって、消費電力の低下を図ってい
る。メモリセルを構成するトランジスタがＮチャンネル
ＭＯＳトランジスタの場合、ワード線は選択されるとハ
イレベルになり、疑似接地線は接地レベルもしくは接地
レベル近傍の低いレベルに制御される。

【０００５】その結果、ＭＯＳトランジスタはプログラ
ミングされた記憶内容に従って電流通路が形成されてい
るものは導通状態になり、電流通路の形成されていない
ものは非導通状態を維持する。導通状態となった場合は
ビット線から疑似接地線に電荷が流入し、ビット線のレ
ベルが低下する。ＭＯＳトランジスタが非導通状態を維
持する場合は、当然のことながらビット線はプリチャー
ジもしくはプルアップレベルで決まるハイレベルを維持
する。

【０００６】このときのＭＯＳトランジスタのドレイン
とソース間の電位を図示しないセンス回路で検出し、記
憶内容を読み出す。なお、図５ではＶＧ（ｐ）を活性化
することにより、一対のビット線ＢＬ（ｐ）−ＡとＢＬ
（ｐ）−Ｂに接続された二つのメモリセルが読出対象に
なる。

【０００７】このメモリは前述したプログラミングを行
うことによって特定のメモリセルが選択されたとき、そ
のＭＯＳトランジスタが導通しないように設定する。こ
れには種々の方法が可能であるが、プログラミングから
ＬＳＩチップになるまでのターンアラウンドタイムや、
集積度を考えるとＭＯＳトランジスタの電極とビット線
を接続するか否かをコンタクトホールの有無で決める方
法が有利である。

【０００８】すなわち、予めＭＯＳトランジスタのゲー
ト電極をワード線、ソースを疑似接地線にそれぞれ接続
しておき、ドレインとビット線の接続の有無だけをユー
ザがプログラミングするものである。図５ではプログラ
ミング位置を明示的に白抜きの丸印で示している。

【０００９】さて、図５のメモリ回路を高密度に実現す
るレイアウト技術として、Ｘ形ＲＯＭセルと呼ばれる手
法がある。これは詳細は電子通信学会誌、１９８４年１
１月号１１７０頁から１１７２頁に記載されているが、
拡散層の形状がアルファベットのＸに似ていることから
この名がある。コンタクトプログラミング方式による従
来のＸ形ＲＯＭのレイアウトを図６に示す。

【００１０】図において１はＭＯＳトランジスタのゲー
ト電極、２は拡散層、３はメタル配線、４は拡散層２と
メタル配線３を接続するコンタクトホールである。疑似
接地線に接続されるソース側のコンタクトホールは隣接
する４個のメモリセルで共通化している。

【００１１】一方、ドレイン側のコンタクトホール（図
６では白抜きの四角形で示している）はその有無によっ
てプログラミングを行うことから、メモリセル毎に独立
させることが必要である。ＭＯＳトランジスタのドレイ
ン側拡散層についても同様である。

【００１２】ＭＯＳトランジスタを構成する拡散層には
その下層の基板もしくはウエルとのＰＮ接合による寄生
容量が付随する。この寄生容量は一般に回路動作の遅延
を招く。従来の読出し専用メモリはビット線とメモリセ
ルを接続するコンタクトホールの有無によってプログラ
ミングを行っていた。

【００１３】

【発明が解決しようとする課題】しかしながらコンタク
トホールが配置された場合、ＭＯＳトランジスタのドレ
インの寄生容量はビット線の寄生容量になる。ワースト
ケースでは同一ビット線上の全てのメモリセルに対して
コンタクトホールが配置されるので、これで読出時間が
決定されてしまう。

【００１４】すなわち、著しくビット線の寄生容量が大
きく、高速動作に適さないという問題があった。また、
ビット線の寄生容量が記憶データに依存して変化するの
で、ビット線の遅延時間が不揃いになり、センス回路で
代表される読出回路の設計が難しいという課題があっ
た。

【００１５】本発明はこのような状況に鑑みてなされた
ものであり、ビット線の寄生容量を小さく、しかつ記憶
データによってその寄生容量が変動しないようにしたも
のである。

【００１６】

【課題を解決するための手段】このような課題を解決す
るために本発明は、ＭＯＳトランジスタを２個隣接させ
て構成した２個のメモリセルを備え、ＭＯＳトランジス
タのゲート電極は対応するワード線に接続され、双方の
メモリセルの一方の電極（例えばドレイン電極）はビッ
ト線を共通に使用するための第１のコンタクトホールを
介してビット線と接続され、双方のメモリセルの他方の
電極（例えばソース電極）は電流通路を形成するか否か
を第２のコンタクトホールの有無によって決定するよう
にしたものである。

【００１７】

【作用】ビット線の接続が共通のコンタクトホールを介
してＭＯＳトランジスタのソースあるいはドレインに接
続されるので、入力側の容量が従来の約半分になる。

【００１８】

【実施例】図１は本発明の一実施例を示すブロック図で
あり、ＳＬ（ｊ）；（ｊ＝１，・・・・Ｊ）はワード
線、ＢＬ（ｋ）；（ｋ＝１，・・・・Ｋ）はビット線、
ＶＧ（ｋ）；（ｋ＝１，・・・・Ｋ）は疑似接地線であ
る。メモリセルを一つのＭＯＳトランジスタで構成する
こと、ＭＯＳトランジスタのゲート電極をワード線に接
続することは従来技術と同じである。

【００１９】従来技術とは記憶内容の書き込み（プログ
ラミング）をソースと疑似接地線の接続の有無によって
決めることと、２つのＭＯＳトランジスタで２個のメモ
リセルが構成されるとき、そのＭＯＳトランジスタのド
レインは共通のコンタクトホールを介してビット線に接
続するようにしたことが異なる。

【００２０】図１ではプログラミング位置を明示的に白
抜きの丸印で示している。２個のＭＯＳトランジスタで
構成されるメモリは、ドレインとビット線がいずれの回
路も接続済みであるから、ビット線の寄生容量は記憶内
容に依存せず、一定に保たれる。ビット線の寄生容量は
従来のようにＭＯＳトランジスタのドレインとコンタク
トを共用しない場合は図５に示したワーストケースに相
当する状態になり得るが、ビット線方向の２つのＭＯＳ
トランジスタで共通のコンタクトホールを使用すること
によってその半分に低減できる。

【００２１】なお、第１の実施例では疑似接地線の寄生
容量が記憶データに依存することになる。しかし、現実
には疑似接地線はワード選択時までに駆動力の大きいド
ライバによって予め接地レベルに制御されるので、読出
時間には影響を与えない。

【００２２】本発明の第２の実施例を図２に示し、ＶＧ
（ｐ）は選択時に同時に活性化される一対のビット線で
ある。これは第１の実施例においてワード線方向に隣接
したメモリセル間で疑似接地線を共用した形に相当す
る。

【００２３】ＷＬ（ｊ）とＶＧ（ｐ）を活性化すると、
ビット線ＢＬ（ｐ）−ＡとＢＬ（ｐ）−Ｂでそれぞれ１
個、計２個のメモリセルが読出対象になる。疑似接地線
を共用することによってメモリセルを小形化できるの
で、特に集積度が大きいメモリで有利である。

【００２４】本発明の第１の実施例について、第１のレ
イアウトを図３に示し、これはビット線方向に隣接する
二つのメモリセルで、これらをビット線に接続するコン
タクトホールを共通化するために拡散層をアルファベッ
トのＶ字形に配置している。

【００２５】このレイアウトによりＭＯＳトランジスタ
当りの実効的なドレイン拡散層面積が１／２程度にな
り、ビット線の寄生容量を低減できる。疑似接地線とＭ
ＯＳトランジスタのソース側拡散層を接続するコンタク
トホール（図３では白抜きの四角）についてはその有無
によってプログラミングを行うことからメモリセル毎に
独立させている。

【００２６】ＭＯＳトランジスタのソース側の拡散層を
隣接セルで共通化していないのも同様の理由による。隣
接する疑似接地線ＶＧ（２ｉ−１）とＶＧ（２ｉ）；
（ｉ＝０，１，２・・・・）については、第２の実施例
で述べたように共通化可能であり、メモリセルを小形化
できる利点がある。

【００２７】本発明の第１の実施例について第２のレイ
アウトを図４に示し、図３とはゲート電極と拡散層を斜
めパターン（メタル配線３に対する４５度の傾斜を持っ
たパターン）を用いていないことが異なる。

【００２８】図４のレイアウトではメモリセルが若干大
きくなるが、ＭＯＳトランジスタのドレインとビット線
を接続するコンタクトホールと、ゲート電極のスペース
をデザインルールで許容される最小値（最少合わせ余
裕）に設定できるので、ビット線の寄生容量は最も少な
い。どのため、速度性能が要求される場合は図３のレイ
アウトより優位性がある。その他の効果については図３
に示したレイアウトと同様である。

【００２９】

【発明の効果】以上説明したように本発明は２個のＭＯ
Ｓトランジスタで２個のメモリセルを構成するとき、ビ
ット線とその２個のＭＯＳトランジスタの接続を共通の
コンタクトホールを介して接続するようにしたので、ビ
ット線の容量が従来のものの約半分になると共に、メモ
リセルが複数ある時ビット線側は全て対応するＭＯＳト
ランジスタに接続されているので、記憶容量によって寄
生容量が変動することがない。このため、読出回路を簡
略化することができるという効果を有する。

【図面の簡単な説明】

【図１】本発明の第１実施例の構成を示す回路図であ
る。

【図２】本発明の第２実施例の構成を示す回路図であ
る。

【図３】図１の回路を構成するパターンの一例を示す図
である。

【図４】図１の回路を構成するパターンの他の例を示す
図である。

【図５】従来の一例の構成を示す回路図である。

【図６】図５の回路を構成するパターンの一例を示す図
である。

【符号の説明】

１ ワード線 ２ 拡散層 ３ メタル配線 ４ コンタクトホール

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳトランジスタの電流通路を形成す
   るか否かによってプログラミングがなされており、特定
   のワード線と特定のビット線が選択されることによって
   その選択状態に対応したＭＯＳトランジスタが選択され
   前記プログラム内容に従ったデータが読み出される読出
   し専用メモリにおいて、 ＭＯＳトランジスタを２個隣接させて構成した２個のメ
   モリセルを備え、 前記ＭＯＳトランジスタのゲート電極は対応するワード
   線に接続され、 前記双方のメモリセルの一方の電極はビット線を共通に
   使用する第１のコンタクトホールを介してビット線と接
   続され、 前記双方のメモリセルの他方の電極は電流通路を形成す
   るか否かを第２のコンタクトホールの有無によって決定
   することを特徴とする読出し専用メモリ。