JP4859294B2

JP4859294B2 - 不揮発性半導体記憶装置

Info

Publication number: JP4859294B2
Application number: JP2001209639A
Authority: JP
Inventors: 修飯岡; 直人江見; 敦史庄司; 博史馬渡
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2001-07-10
Filing date: 2001-07-10
Publication date: 2012-01-25
Anticipated expiration: 2021-07-10
Also published as: JP2003022684A; US20030012051A1; US6532173B2

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくは仮想接地メモリアレイを有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
フラッシュメモリの仮想接地メモリアレイにおいては、ビット線が拡散層で形成されており、２本のビット線に対応する拡散層をグランド電位と電源電位の何れに設定するかで、ソース側とドレイン側とを入れ替えることが出来る。
【０００３】
図１は、仮想接地メモリアレイの一部を示す図である。
【０００４】
図１の仮想接地メモリアレイは、メモリセル１０−１乃至１０−７、選択トランジスタ１１−１乃至１１−８、サブビット線ＢＬ１乃至ＢＬ８、選択線ＳＬ０乃至ＳＬ３を含む。メモリセル１０−２を選択する場合には、ワード線ＷＬを活性化してワード線ＷＬに接続される全てのメモリセルを選択し、更に選択線ＳＬ１及びＳＬ３を活性化して選択トランジスタ１１−２及び１１−３を導通状態にする。これによって、サブビット線ＢＬ２及びＢＬ３の一方をＨＩＧＨに接続してドレインとし、他方をＬＯＷに接続してソースとすることで、メモリセル１０−２のデータを読み出す。
【０００５】
【発明が解決しようとする課題】
上記のようにして選択メモリセルのデータを読み出す場合、例えばサブビット線ＢＬ３がＨＩＧＨ電位側であるとすると、サブビット線ＢＬ３から非選択のメモリセル１０−３にリーク電流が流れてしまう。これによって、短時間で選択メモリセルの電圧を充分に高くすることが出来なくなり、センスマージンが低下し、読み出し効率が悪くなるという問題がある。
【０００６】
以上を鑑みて、本発明は、仮想接地メモリアレイにおいてリーク電流を防ぐ構成を備えた不揮発性半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明による不揮発性半導体記憶装置は、複数の不揮発性メモリセルと該不揮発性メモリセルに接続される複数のサブビット線とを含む仮想接地メモリアレイと、第１及び第２の選択線と、該第１の選択線を活性化することにより導通される第１及び第２の選択トランジスタと、該第２の選択線を活性化することにより導通される第３の選択トランジスタと、該第１の選択トランジスタを介して選択メモリセルのドレイン側であるサブビット線に接続されドレイン電位を供給する第１のメインビット線と、該第２の選択トランジスタを介して該選択メモリセルのソース側であるサブビット線に接続されソース電位を供給する第２のメインビット線と、該第３の選択トランジスタを介して該選択メモリセルのドレイン側である該サブビット線の隣のサブビット線に接続され該ドレイン電位と実質同電位に設定される第３のメインビット線
を含むことを特徴とする。
【０００８】
上記発明においては、選択メモリセルのデータを読み出す際に、第１のメインビット線から第１の選択トランジスタを介してドレイン電位を供給し、第２のメインビット線から第２の選択トランジスタを介してソース電位を供給し、第３のメインビット線から第３の選択トランジスタを介してドレインの隣のサブビット線にドレイン電位と実質同電位の電位を供給する。従って、ドレインのサブビット線と非選択のメモリセル側のサブビット線とは略同電位となり、ドレインであるサブビット線から非選択のメモリセルにリーク電流が流れることはない。
【０００９】
また上記発明においては、第１乃至第３のメインビット線からの各電位の供給を、２本の選択線を活性化するだけで実行可能であり、従来技術の構成と比較して、選択線の数や選択トランジスタの数を増やすことなく本発明を実現することが出来る。
【００１０】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１１】
図２は、本発明による仮想接地メモリアレイの構成を示す図である。
【００１２】
図２の仮想接地メモリアレイは、メモリセル２０−１乃至２０−７、選択トランジスタ２１−１乃至２１−８、サブビット線ＢＬ１乃至ＢＬ８、メインビット線ＭＬ１乃至ＭＬ３、及び選択線ＳＬ０乃至ＳＬ３を含む。メモリセル２０−４を選択する場合には、ワード線ＷＬを活性化してワード線ＷＬに接続される全てのメモリセルを選択し、更に選択線ＳＬ１を活性化して選択トランジスタ２１−４及び２１−６を導通状態にする。これによって、サブビット線ＢＬ４及びＢＬ５の一方をＨＩＧＨに接続してドレインとし、他方をＬＯＷに接続してソースとすることで、メモリセル２０−４のデータを読み出す。
【００１３】
この時、例えばサブビット線ＢＬ５がＨＩＧＨ側であるとすると、サブビット線ＢＬ５からメモリセル２０−５にリーク電流が流れないように、サブビット線ＢＬ６をＨＩＧＨ電位に設定する。これを実現するために、図２の仮想接地メモリアレイにおいては、メモリセル２０−４を選択する際に、選択線ＳＬ３を更に活性化して選択トランジスタ２１−５を導通状態にする。これによってサブビット線ＢＬ６を、選択トランジスタ２１−５を介してメインビット線ＭＬ２に接続することで、ＨＩＧＨ電位に設定する。この結果、サブビット線ＢＬ５とサブビット線ＢＬ６とは同電位となり、サブビット線ＢＬ５からメモリセル２０−５にリーク電流が流れることはない。
【００１４】
図１の従来の構成では、例えばサブビット線ＢＬ２及びＢＬ３をそれぞれＬＯＷ及びＨＩＧＨに設定してメモリセル１０−２を読み出す際に、サブビット線ＢＬ４はＬＯＷ電位であるサブビット線ＢＬ２と共通のメインビット線に繋がっているので、サブビット線ＢＬ４をＨＩＧＨ電位に設定することは不可能である。これに対して本発明においては、メモリセル、サブビット線、選択トランジスタ、及びメインビット線を図２のように配置することで、選択メモリセルのドレイン側ＨＩＧＨ電位のサブビット線に対して、その隣にあるサブビット線をＨＩＧＨ電位に設定して、リーク電流を防ぐことが可能になる。
【００１５】
図３は、本発明による仮想接地メモリアレイ及び周辺回路を示す図である。
【００１６】
図３の回路は、ワード線ＷＬ０乃至ＷＬ３、縦横に配列される複数のメモリセル２０、各メモリセルに接続されるサブビット線Ｂ０乃至Ｂ６３、選択トランジスタ２５−０乃至２５−６３、選択線ＳＥＬ０乃至ＳＥＬ３、選択トランジスタを介してサブビット線に接続されるメインビット線Ｍ０乃至Ｍ３１、コラム選択トランジスタ３０−０乃至３０−３１、電位選択ユニット３１−０乃至３１−３１、センスアンプ（Ｓ／Ａ）３２、グランド電位生成回路（ＧＮＤ）３３、及びプリチャージ回路（ＰＲＣ）３４を含む。
【００１７】
メモリセルアレイ内で、丸で囲んで示す一つのメモリセル２０を選択して読み出す際の動作を、以下に説明する。
【００１８】
まずワード線ＷＬ２を選択活性化して、ワード線ＷＬ２に接続される全てのメモリセルを選択する。更に、コラム選択信号ＣＳ５をＨＩＧＨにしてコラム選択トランジスタ３０−５を導通させると共に、選択線ＳＥＬ１を活性化して選択トランジスタ２５−１０を導通させる。これによってサブビット線Ｂ１０が選択トランジスタ２５−１０、メインビット線Ｍ５、及びコラム選択トランジスタ３０−５を介して電位選択ユニット３１−５に接続される。
【００１９】
同様に、コラム選択信号ＣＳ３をＨＩＧＨにしてコラム選択トランジスタ３０−３を導通させる。選択線ＳＥＬ１は活性化されているので、選択トランジスタ２５−９は導通状態である。これによってサブビット線Ｂ９が選択トランジスタ２５−９、メインビット線Ｍ３、及びコラム選択トランジスタ３０−３を介して電位選択ユニット３１−３に接続される。
【００２０】
ここで、電位選択ユニット３１−０乃至３１−３１の各々は、ドレイン選択信号Ｄ、ソース選択信号ＳＯ、及びプリチャージ選択信号Ｐの何れかをＨＩＧＨにすることによって、センスアンプ（Ｓ／Ａ）３２、グランド電位生成回路（ＧＮＤ）３３、及びプリチャージ回路（ＰＲＣ）３４の何れかをメインワード線側に接続する。なおドレイン選択信号Ｄ、ソース選択信号ＳＯ、及びプリチャージ選択信号Ｐは、それぞれが３２ビットの信号（３１：０）であり、電位選択ユニット３１−０乃至３１−３１の各々を、別々の選択状態に設定することが可能である。
【００２１】
この例では、例えば電位選択ユニット３１−５のドレイン選択信号ＤをＨＩＧＨにすることで、センスアンプ３２をメインビット線Ｍ５側に接続する。これによって、サブビット線Ｂ１０が、選択トランジスタ２５−１０、メインビット線Ｍ５、コラム選択トランジスタ３０−５、及び電位選択ユニット３１−５を介してセンスアンプ３２に接続される。また電位選択ユニット３１−３のソース選択信号ＳＯをＨＩＧＨにすることで、グランド電位生成回路３３をメインビット線Ｍ３側に接続する。これによって、サブビット線Ｂ９が、選択トランジスタ２５−９、メインビット線Ｍ３、コラム選択トランジスタ３０−３、及び電位選択ユニット３１−３を介してグランド電位生成回路３３に接続される。
【００２２】
従って、サブビット線Ｂ１０及びＢ９をそれぞれドレイン及びソースとして、丸で囲まれたメモリセル２０のデータを読み出すことが出来る。この時、サブビット線Ｂ１０からサブビット線Ｂ１１側へのリーク電流を防ぐために、以下のようにして、サブビット線Ｂ１１の電位をＨＩＧＨに設定する。
【００２３】
コラム選択信号ＣＳ４をＨＩＧＨにしてコラム選択トランジスタ３０−４を導通させると共に、選択線ＳＥＬ３を活性化して選択トランジスタ２５−１１を導通させる。これによってサブビット線Ｂ１１が選択トランジスタ２５−１１、メインビット線Ｍ４、及びコラム選択トランジスタ３０−４を介して電位選択ユニット３１−４に接続される。電位選択ユニット３１−４においては、プリチャージ選択信号ＰをＨＩＧＨにすることで、メインワード線Ｍ４側をプリチャージ回路３４に接続する。これによって、サブビット線Ｂ１１が、選択トランジスタ２５−１１、メインビット線Ｍ４、コラム選択トランジスタ３０−４、及び電位選択ユニット３１−４を介してプリチャージ回路３４に接続される。プリチャージ回路３４は、ドレイン電圧と実質的に同一の電位を生成して、サブビット線Ｂ１１に供給する。
【００２４】
従って、サブビット線Ｂ１０とサブビット線Ｂ１１とが同電位となり、サブビット線Ｂ１０からメモリセルを介してサブビット線Ｂ１１へのリーク電流を防ぐことが出来る。
【００２５】
なお例えば、サブビット線Ｂ１０及びＢ９をそれぞれソース及びドレインとして丸で囲まれたメモリセル２０のデータを読み出す際には、サブビット線Ｂ９からサブビット線Ｂ８側へのリーク電流を防ぐために、上記と同様にしてサブビット線Ｂ８をプリチャージ回路３４に接続して、その電位をＨＩＧＨに設定すればよい。
【００２６】
図４は、電位選択ユニットの回路構成を示す回路図である。電位選択ユニット３１−０乃至３１−３１はそれぞれ同じ構成であり、図４に示される構成を有する。
【００２７】
図４の電位選択ユニットは、ＮＭＯＳトランジスタ４１及び４２、ＰＭＯＳトランジスタ４３、ＮＭＯＳトランジスタ４４、及びインバータ４５を含む。ドレイン選択信号ＤをＨＩＧＨにすると、ＮＭＯＳトランジスタ４１が導通して、センスアンプ（Ｓ／Ａ）３２がメインビット線ＭＢＬに接続される。またソース選択信号ＳＯをＨＩＧＨにすると、ＮＭＯＳトランジスタ４２及びＰＭＯＳトランジスタ４３が導通し、グランド電位生成回路（ＧＮＤ）３３がメインビット線ＭＢＬに接続される。またプリチャージ選択信号ＰをＨＩＧＨにすると、ＮＭＯＳトランジスタ４４が導通し、プリチャージ回路（ＰＲＣ）３４がメインビット線ＭＢＬに接続される。なおＰＭＯＳトランジスタ４３は、イレーズ動作時にＧＮＤに負の電位を印加する必要があり、この際にＮＭＯＳトランジスタ４２がＮＭＯＳトランジスタの特性として導通しなくなるので、導通経路を確保するために設けられるものであり、本発明の本質とは無関係である。
【００２８】
図５は、本発明を適用するフラッシュメモリの構成を示す構成図である。
【００２９】
図５のフラッシュメモリは、制御回路１２０、入出力バッファ１２１、アドレスバッファ１２２、Ｘデコーダ１２３、Ｙデコーダ１２４、メモリセルアレイ１２５、Ｙゲート１２６、データラッチ１２７、アドレスラッチ１２８、書き込み回路１２９、及び消去回路１３０を含む。
【００３０】
制御回路１２０は、外部から受け取る制御信号に基づいてステートマシンとして動作し、フラッシュメモリの各部の動作を制御する。
【００３１】
アドレスバッファ１２２は、外部から供給されるアドレス信号を受け取り、このアドレス信号をアドレスラッチ１２８に供給する。アドレスラッチ１２８は、供給されるアドレス信号をラッチし、Ｘデコーダ１２３及びＹデコーダ１２４に供給する。Ｘデコーダ１２３は、アドレスラッチ１２８から供給されたアドレスをデコードして、メモリセルアレイ１２５に設けられたワード線をデコード結果に応じて活性化させる。Ｙデコーダ１２４は、アドレスラッチ１２８から供給されたアドレスをデコードし、デコード結果に基づいてＹゲート１２６を駆動する。Ｙゲート１２６は、メモリセルアレイ１２５のビット線を選択的にデータラッチ１２７に接続する。これによってメモリセルアレイ１２５に対するデータの読み出し／書き込み経路が確立される。
【００３２】
メモリセルアレイ１２５は、図３に示される構成と同様に、メモリセルの配列、ワード線、サブビット線、メインビット線、選択トランジスタ等を含み、各メモリセルに情報を記憶する。データ読み出し時には、活性化ワード線及びサブビット線で指定されるメモリセルからのデータが、Ｙゲート１２６を介してデータラッチ１２７に供給される。プログラム或いはイレーズ時には、制御回路１２０の制御の下に書き込み回路１２９或いは消去回路１３０が所定の書き込み電圧或いは消去電圧を発生して、メモリセルアレイ１２５のワード線及びサブビット線をそれぞれの動作に応じた適当な電位に設定する。これによって、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
【００３３】
データラッチ１２７は、Ｙゲート１２６を介してメモリセルアレイ１２５から供給されたデータのレベルを、読み出し基準レベルと比較することで、データが０であるか１であるかの判定を行う。判定結果は読み出しデータとして、入出力バッファ１２１から装置外部に供給される。またプログラム動作及びイレーズ動作に伴うベリファイ動作は、Ｙゲート１２６を介してメモリセルアレイ１２５から供給されたデータのレベルを、夫々に応じた基準レベルと比較することで行われる。
【００３４】
Ｙゲート１２６が図３のコラム選択トランジスタ３０−０乃至３０−３１に対応し、データラッチ１２７が、センスアンプ３２及びその周辺の回路である電位選択ユニット３１−０乃至３１−３１、グランド電位生成回路３３、プリチャージ回路３４等に対応する。
【００３５】
以下に、電荷捕獲層として窒化膜を使用したＭＮＯＳ（Metal Nitride Oxide Semiconductor）の構成について説明する。
【００３６】
本発明は、電荷捕獲層として窒化膜を使用したＭＮＯＳに適用することが出来る。
【００３７】
仮想接地メモリアレイ（バーチャルグランドアレイ）構造を使用したＭＮＯＳとは、電荷捕獲層として窒化膜を使用し、物理的に１つのメモリセルトランジスタに２ビットの情報を格納可能とする不揮発性半導体記憶装置である。このような不揮発性半導体記憶装置では、ビットライン間に存在する単一の窒化膜の両端を、２つの独立したメモリセルとして取り扱い、それぞれにホットエレクトロンを注入するか否かに応じて、合計２ビットのデータを格納することが出来る。これは、この場合の電荷捕獲層である窒化膜内では、電荷が移動しないという特性により可能となる。
【００３８】
図６は、ＭＮＯＳセルアレイの部分断面図である。
【００３９】
図６の構成は、埋め込み拡散層１１０、ワード線１１１、電荷捕獲層１１２、ビットラインオキサイド１１３を含む。電荷捕獲層１１２は、電荷蓄積膜である窒化膜１１４及び酸化膜１１５を含むＯＮＯ（Oxide Nitride Oxide）構成となっている。これによって、電荷捕獲層１１２にホットエレクトロンを格納可能なメモリセルトランジスタが形成される。ワード線１１１がメモリセルトランジスタのゲートに対応し、埋め込み拡散層１１０がメモリセルトランジスタのソース及びドレインに対応することになる。
【００４０】
あるメモリセルトランジスタに対応する２つの埋め込み拡散層１１０のうち、一方をドレインとして高電圧（例えば５Ｖ）を印加して、他方をソースとして基準電位（例えば電源グランドＶＳＳ）に接続する。更にこのメモリセルトランジスタに対応するワード線１１１に高電圧（例えば９Ｖ）を印加すると、ドレイン側（高電圧が印加されている側）の埋め込み拡散層１１０の付近にホットエレクトロンが発生し、電荷ｅが電荷蓄積膜１１４に注入される。この際、電荷蓄積膜１１４内で電荷ｅが蓄えられる位置は、ドレインとして高電圧が印加されている埋め込み拡散層１１０に近い側である。
【００４１】
次に、上記のドレイン側を今回はソース側として基準電位に接続し、上記のソース側を今回はドレイン側として高電圧を印加することで、電荷蓄積膜１１４の逆側の位置に電荷ｅを格納することが出来る。このようにして、電荷捕獲層１１２の両端にそれぞれ電荷ｅを注入することで、１つのメモリセルトランジスタに対して２ビットを格納することが可能になる。これは、電荷蓄積膜１１４の電荷捕獲材料である窒化膜１１４内では、電荷が移動しないという特性による。
【００４２】
注入された電荷（電子）の情報を読み出す場合には、書き込み時にドレイン側であった埋め込み拡散層１１０を基準電位とし、書き込み時にソース側であった埋め込み拡散層１１０に読み出し電圧（例えば1.5Ｖ）を印加する。また更に、ワード線１１１に対して読み出しゲート電圧（例えば5Ｖ）を印加する。このようにして、読み出し動作が実行される。
【００４３】
このとき従来の構成では、ドレイン側として読み出し電圧を印加する埋め込み拡散層１１０から、読み出し対象でない隣接するメモリセルトランジスタへリーク電流か発生してしまう。これに対して本発明においては、前述したように、リーク先である隣の埋め込み拡散層１１０（サブビット線）をＨＩＧＨ電位に設定することで、リーク電流の発生を防ぐことが出来る。
【００４４】
本発明は、仮想接地メモリアレイを使用する構成であれば、ＥＥＰＲＯＭ、フラッシュメモリ、ＭＮＯＳ等、種々の不揮発性半導体記憶装置に適用可能である。
【００４５】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００４６】
【発明の効果】
本発明においては、ドレインに対して非選択のメモリセル側にあるサブビット線にＨＩＧＨ電位を印加するので、ドレインのサブビット線と非選択のメモリセル側のサブビット線とは略同電位となり、ドレインであるサブビット線から非選択のメモリセルにリーク電流が流れるのを防ぐことが出来る。従って、短時間で選択メモリセルの電圧を充分に高くすることが可能となり、センスマージンが低下して読み出し効率が悪くなるという問題を回避することが出来る。
【図面の簡単な説明】
【図１】仮想接地メモリアレイの一部を示す図である。
【図２】本発明による仮想接地メモリアレイの構成を示す図である。
【図３】本発明による仮想接地メモリアレイ及び周辺回路を示す図である。
【図４】電位選択ユニットの回路構成を示す回路図である。
【図５】本発明を適用するフラッシュメモリの構成を示す構成図である。
【図６】ＮＲＯＭセルアレイの部分断面図である。
【符号の説明】
１２０制御回路
１２１入出力バッファ
１２２アドレスバッファ
１２３Ｘデコーダ
１２４Ｙデコーダ
１２５メモリセルアレイ
１２６Ｙゲート
１２７データラッチ
１２８アドレスラッチ
１２９書き込み回路
１３０消去回路

Claims

複数の不揮発性メモリセルと該不揮発性メモリセルに接続される複数のサブビット線とを含む仮想接地メモリアレイと、
第１及び第２の選択線と、
該第１の選択線を活性化することにより導通される第１及び第２の選択トランジスタと、
該第２の選択線を活性化することにより導通される第３の選択トランジスタと、
該第１の選択トランジスタを介して選択メモリセルのドレイン側であるサブビット線に接続されドレイン電位を供給する第１のメインビット線と、
該第２の選択トランジスタを介して該選択メモリセルのソース側であるサブビット線に接続されソース電位を供給する第２のメインビット線と、
該第３の選択トランジスタを介して該選択メモリセルのドレイン側である該サブビット線の隣のサブビット線に接続され該ドレイン電位と実質同電位に設定される第３のメインビット線
を含むことを特徴とする不揮発性半導体記憶装置。
該第１のメインビット線、該第２のメインビット線、及び該第３のメインビット線にそれぞれ接続される第１乃至第３の電位選択ユニットを更に含み、該電位選択ユニットは、該ドレイン電位、該ソース電位、及び該ドレイン電位と実質同電位である電位の何れか一つを選択可能であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
該ドレイン電位、該ソース電位、及び該ドレイン電位と実質同電位である電位をそれぞれ生成する独立の回路を更に含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
該不揮発性メモリセルは一つのメモリセルに２ビットの情報が格納可能であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
複数の不揮発性メモリセルと該不揮発性メモリセルに接続される複数のサブビット線とを含む仮想接地メモリアレイと、
第１乃至第３の選択線と、
該第１の選択線を活性化することにより導通される第１及び第２の選択トランジスタと、
該第２の選択線を活性化することにより導通される第３の選択トランジスタと、
該第３の選択線を活性化することにより導通される第４の選択トランジスタと、
該第１の選択トランジスタを介して第１のサブビット線に接続される第１のメインビット線と、
該第２の選択トランジスタを介して該第１のサブビット線の一方の側に隣り合う第２のサブビット線に接続される第２のメインビット線と、
該第３の選択トランジスタを介して該第１のサブビット線の他方の側に隣り合う第３のサブビット線に接続されると共に、該第４の選択トランジスタを介して該第２のサブビット線に隣り合う第４のサブビット線に接続される第３のメインビット線
を含むことを特徴とする不揮発性半導体記憶装置。
該第１のメインビット線、該第２のメインビット線、及び該第３のメインビット線にそれぞれ接続される第１乃至第３の電位選択ユニットを更に含み、該電位選択ユニットは、ドレイン電位、ソース電位、及び該ドレイン電位と実質同電位である電位の何れか一つを選択可能であり、ソース側と反対側でドレインに隣り合うサブビット線に該ドレイン電位と実質同電位である電位を印加することを特徴とする請求項５記載の不揮発性半導体記憶装置。
該ドレイン電位、該ソース電位、及び該ドレイン電位と実質同電位である電位をそれぞれ生成する独立の回路を更に含むことを特徴とする請求項６記載の不揮発性半導体記憶装置。
複数の不揮発性メモリセルと該不揮発性メモリセルに接続される複数のサブビット線とを含む仮想接地メモリアレイと、
隣り合う２本のサブビット線にそれぞれ接続され同一の選択信号で導通される２つの選択トランジスタと、
該２本のサブビット線の一方に該２つの選択トランジスタの一方を介して接続される第１のメインビット線と、
該２本のサブビット線の他方に該２つの選択トランジスタの他方を介して接続される第２のメインビット線
を含み、ソース側と反対側でドレインに隣り合うサブビット線にドレイン電位と実質同電位である電位を印加する第３のメインビット線を含むことを特徴とする不揮発性半導体記憶装置。
複数の不揮発性メモリセルと該不揮発性メモリセルに接続される複数のサブビット線とを含む仮想接地メモリアレイと、
複数のメインビット線と、
該複数のサブビット線と該複数のメインビット線とを接続する複数の選択トランジスタと、
該複数の選択トランジスタのゲートに接続され活性化時に選択トランジスタを導通させる複数の選択線
を含み、該選択線のうち２本だけを活性化することにより、ドレインであるサブビット線に第１のメインビット線からドレイン電位を供給し、ソースであるサブビット線に第２のメインビット線からソース電位を供給し、及びソース側と反対側で該ドレインに隣り合うサブビット線に第３のメインビット線から該ドレイン電位と実質同電位である電位を供給することを特徴とする不揮発性半導体記憶装置。
該複数のメインビット線にそれぞれ接続される複数の電位選択ユニットを更に含み、該複数の電位選択ユニットの各々は、該ドレイン電位、該ソース電位、及び該ドレイン電位と実質同電位である電位の何れか一つを選択可能であることを特徴とする請求項９記載の不揮発性半導体記憶装置。