JP3608919B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、仮想グランド方式の半導体記憶装置に関する。
【0002】
【従来の技術】
近年、半導体記憶装置の大容量化は著しく、低コストに対応するために、多値方式や仮想グランド方式というような実効セル面積の小さなデバイスが次々と市場に投入されている。特に、仮想グランド方式は、回路の工夫だけで小セル面積が実現できるために、同一プロセスであっても他の方式よりもチップ面積の小さなデバイスを開発できる。
【0003】
ところが、仮想グランド方式は、隣接して2列に配列されたメモリセルトランジスタのドレインおよびソースは同じ仮想ビット線に共通に接続されているために、隣接セルからのリーク電流を無視することができない。したがって、これまで製品化されたデバイスでは、(1)特開平6−68683号公報に開示されているように、8ビットおきに8回のセンス動作によって読み出しを行ってリーク電流の影響を無くしている。または、(2)8ビットおきにメモリセルを構成するトランジスタの閾値電圧を他のメモリセルを構成するトランジスタの閾値電圧(保持データ“0",“1"に相当)よりも高くして、リーク電流を防止している。
【0004】
図9は、特開平6−68683号公報に示されたメモリセルアレイの1ブロックを示す。メモリセル1に保持されているデータを読み出す場合には、ワード線4と同時に、拡散仮想グランド線選択線12と拡散ビット線選択線10がVccに引き上げられる一方、拡散仮想グランド線選択線13と拡散ビット線選択線11とがグランドレベルとなる。このとき、プリチャージ選択回路14の動作によってメタル仮想グランド線15のみがグランドレベルに下げられて、拡散仮想グランド線6,7がグランドレベルになる。一方、他の総てのプリチャージ選択回路16,…の動作によって、他の総てのメタル仮想グランド線17,…がプリチャージ電圧Vpcとなって、他の総ての拡散仮想グランド線5,8,9,…がプリチャージ電圧Vpcとなる。また、Yゲート18によってメタルビット線19が選択される。そうすると、拡散ビット線選択線10がVccに引き上げられる一方、拡散ビット線選択線11がグランドレベルとなっているために、拡散ビット線3が選択された状態となる。
【0005】
この状態において、上記メモリセル1と隣接メモリセル2との保持データの状態によって、拡散ビット線3の電位は図10に示すように変わる。したがって、センスアンプの反転レベルを、(Vpc−Vth)よりは低くて、(Vpc−Vth)とVpc/2との略中間レベルよりは高くなる矢印の位置に設定しておけば、隣接メモリセル2の状態に拘わらずメモリセル1の保持データを読み出すことができるのである。以下、Yゲート18及び拡散ビット線選択線10,11によって4本の拡散ビット線を順次選択し、その間に拡散仮想グランド線選択線12,13の電圧を切り換え制御して各拡散仮想グランド線の印加電圧を反転することによって、8回のセンス動作で1本のワード線につながる全メモリセルの保持データを読み出すのである。
【0006】
【発明が解決しようとする課題】
しかしながら、上記従来の仮想グランド方式の半導体記憶装置では、以下のような問題がある。すなわち、(1)特開平6−68683号公報に開示されている半導体記憶装置の場合には、1本のワード線につながる全メモリセルの保持データを読み出すには上述のように8回のセンス動作を必要とする。したがって、保持データの読み出しに時間が掛かり高速読み出しができないという問題がある。
【0007】
また、上述の(2)の半導体記憶装置では、通常のメモリセルのトランジスタの閾値電圧よりも高い閾値電圧を有するトランジスタで構成される無効メモリセルを8ビットおきに配置するために、実効メモリセル面積が大きくなってしまうという問題がある。
【0008】
そこで、この発明の目的は、隣接メモリセルからの干渉を最小に止めて1本のワード線に1ブロック8個で接続された全メモリセルを4回のセンス動作で読み出し可能な半導体記憶装置を提供することにある。
【0009】
【課題を解決するための手段】
上記目的を達成するため、マトリックス状に配列された複数の不揮発性メモリセルと各不揮発性メモリセルに接続されたビット線およびワード線を有すると共に,仮想グランド方式によって構成された半導体記憶装置において、上記ビット線を充電するための充電電源と、上記ビット線の夫々と上記充電電源とを断続する第1スイッチング素子と、接地された接地ラインと、上記ビット線と接地ラインとを断続する第2スイッチング素子と、連続して配列されたm( mは4以上の整数値 )本のビット線毎に,1本以上であり且つ(m−2 ) 本以下である所定本数の連続して配列されたビット線の夫々と上記接地ラインとを断続するように上記第2スイッチング素子を制御する第2スイッチング素子制御手段と、上記接地ラインに接続される互いに隣り合う2本のビット線間 , および , 上記接地ラインに接続されない互いに隣り合う2本のビット線間を接続すると共に , オン状態でリーク電流が発生するような閾値電圧を有する抵抗相当素子としての不揮発性メモリセルと、上記第2スイッチング素子制御手段によって上記第2スイッチング素子が制御されて上記ビット線と接地ラインとが接続される前に , 総ての上記抵抗相当素子としての不揮発性メモリセルをオンにする不揮発性メモリセル駆動手段を備えたことを特徴とする半導体記憶装置である。
【0010】
上記構成によれば、第1スイッチング素子によってビット線の夫々が充電電源に所定時間接続されて、全ビット線が充電される。そうした後、連続して配列されたm本のビット線のうちの1本以上且つ(m−2)本以下の所定本数の連続して配列されたビット線の夫々と上記接地ラインとが第2スイッチング素子によって接続されて、上記所定本数のビット線が放電される。したがって、上記放電ビット線と充電ビット線とに接続された不揮発性メモリセルをオンにして、このオンされた不揮発性メモリセルに接続された充電ビット線の電圧をセンスすることによって、上記不揮発性メモリセルの保持データが読み出される。その場合に、上記放電ビット線と充電ビット線とに接続された不揮発性メモリセルは2個存在するので、一度に2個の不揮発性メモリセルの保持データが読み出される。
【0011】
さらに、読み出し対象の不揮発性メモリセルに隣接する2個の不揮発性メモリセルに接続されている2本のビット線の電位は同じであり、上記読み出し対象の2個の不揮発性メモリセルは放電ビット線同士あるいは充電ビット線同士を対向させて位置している。したがって、上記読み出し対象の不揮発性メモリセルに対する隣接不揮発性メモリセルからのリーク電流の影響が最小限に止められる。
【0012】
さらに、上記放電ビット線と充電ビット線とに接続された上記不揮発性メモリセルの保持データを読み出す際に、上記接地ラインに接続されない互いに隣り合う2本のビット線に接続された抵抗相当素子としての不揮発性メモリセルがオンされる。そうすると、上記オンされた抵抗相当素子としての不揮発性メモリセルを通じて上記センスされるビット線に全充電ビット線からのリーク電流が流れ込む。こうして、上記読み出し対象の不揮発性メモリセルの充電側に隣接している不揮発性メモリセルの保持データの差異によるセンス電圧のばらつきが少なくなる。
【0013】
さらに、上記接地ラインに接続される互いに隣り合う2本のビット線に接続された上記抵抗相当素子としての不揮発性メモリセルが、上記ビット線と接地ラインとが接続される前にオンされると、上記接地ラインに接続される上記所定数のビット線間にリーク電流が発生して、上記接地されるビット線の電位が配線抵抗に拘わらず略同一電位に揃えられる。結果として、上記接地されるビット線が放電される際の放電時間が揃えられることになる。
【0014】
また、上記抵抗相当素子は、上記接地ラインに接続されない互いに隣り合う2本のビット線にソースとドレインとが接続されると共に,第1の所定電圧がゲートに印加される第1トランジスタと、上記接地ラインに接続される互いに隣り合う2本のビット線にソースとドレインとが接続されると共に,上記第1の所定電圧より高い第2の所定電圧がゲートに印加されて上記第1トランジスタよりも低いオン抵抗を呈する第2トランジスタとで構成されていることを特徴とする半導体記憶装置である。
【0015】
上記構成によれば、第1の所定電圧が第1トランジスタのゲートに印加される一方、第2の所定電圧が第2トランジスタのゲートに印加される。そうすると、上記第1,第2トランジスタがオンして、上記接地ラインに接続されるビット線間および上記接地ラインに接続されないビット線間にリーク電流が発生する。その場合に、接地されるビット線間に接続される第2トランジスタのゲートに印加される第2の所定電圧の方が上記第1トランジスタのゲートに印加される第1の所定電圧より高いのでオン抵抗が低く、上記接地されるビット線が第2スイッチング素子によって上記接地ラインに接続された際に、この接地ビット線が速やかに放電される。
【0016】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
図1は、本実施の形態の半導体記憶装置における等価回路図である。メモリセルアレイは、(n×m)個のメモリセルトランジスタ(フローティングゲートを備えた電界効果トランジスタ)がマトリックス状に配列されて構成されている。そして、1行目に配列されたメモリセルトランジスタ(以下、単にメモリセルと言う)MC00〜MC0mの制御ゲートはワード線WL0に接続されている。以下同様にして、(n+1)行目に配列されたメモリセルMCn0〜MCnmの制御ゲートはワード線WLnに接続されている。
【0017】
上記メモリセルMCは、トリプルウェルの中に構成されており、互いに接触して非対象な濃度を有する拡散領域n+と拡散領域n−とを有している。そして、この拡散領域n+を一方の側とし拡散領域n−を他方の側として仮想グランド方式のサブビット線21を構成している。各サブビット線21には、同一列に配列されたn個のメモリセルMCのソース又はドレインが接続され、さらに隣接する列に配列されたn個のメモリセルMCのソース又はドレインが接続されている。また、奇数列のサブビット線21は、セレクトゲート選択信号sgが共通にゲートに供給されるトランジスタ22,22,…を介して奇数列のメインビット線BL0,BL2,…,BLm-1に接続されている。さらに、偶数列のサブビット線21は、セレクトゲート選択信号sgが共通にゲートに供給されるトランジスタ23,23,…を介して偶数列のメインビット線BL1,BL3,…,BLmに接続されている。
【0018】
上記メモリセルアレイは、(n×8)毎に複数のブロックに分割されており、各ブロックは同じ構成を有している。以下、メインビット線BL0からメインビット線BL7までの1ブロックで代表して説明する。
【0019】
上記メインビット線BL1〜BL3は、放電信号dis0が共通にゲートに供給されるトランジスタ24,24,…を介して接地されている。また、メインビット線BL3〜BL5は、放電信号dis1が共通にゲートに供給されるトランジスタ25,25,…を介して接地されている。また、メインビット線BL5〜BL7は、放電信号dis2が共通にゲートに供給されるトランジスタ26,26,…を介して接地されている。また、メインビット線BL0,BL1,BL7(,BL8)は、放電信号dis3が共通にゲートに供給されるトランジスタ27,27,…を介して接地されている。
【0020】
さらに、隣接するメインビット線BL間には、両メインビット線BL間に積極的なリーク電流を発生させて、読み出しメモリセルの隣接メモリセルが消去状態であってもプログラム状態であっても充電されたメインビット線BLから読み出しメモリセルへのリーク電流値を略同一にするための抵抗相当素子を接続している。尚、本実施の形態においては、上記抵抗相当素子を、アジャステッド・ワード線AWL0に共通に制御ゲートが接続されたフローティングートを備えた電界効果トランジスタで成る不揮発性メモリセル(以下、アジャストセルと言う)AC00〜AC07で構成している。さらに、アジャステッド・ワード線AWL1に共通に制御ゲートが接続されたアジャストセルAC10〜AC17と、アジャステッド・ワード線AWL2に共通に制御ゲートが接続されたアジャストセルAC20〜AC27と、アジャステッド・ワード線AWL3に共通に制御ゲートが接続されたアジャストセルAC30〜AC37とで構成している。
【0021】
そして、上記アジャストセルAC00〜AC07のうち、アジャストセルAC00〜AC03は、このアジャストセルを構成するトランジスタの閾値電圧がアジャステッド・ワード線AWL0に供給されるアジャスト信号awl0の“H"レベル電圧よりも高い消去セル(図中「E」で表示)であり、アジャストセルAC04〜AC07は、このアジャストセルを構成するトランジスタの閾値電圧がアジャステッド・ワード線AWL0に供給されるアジャスト信号awl0の“H"レベル電圧よりも低いプログラムセル(図中「P」で表示)である。また、上記アジャストセルAC10〜AC17のうち、アジャストセルAC12〜AC15は上記消去セルEであり、アジャストセルAC10,AC11,AC16,AC17は上記プログラムセルPである。また、上記アジャストセルAC20〜AC27のうち、アジャストセルAC24〜AC27は上記消去セルEであり、アジャストセルAC20〜AC23は上記プログラムセルPである。また、上記アジャストセルAC30〜AC37のうち、アジャストセルAC30,AC31,AC36,AC37は上記消去セルEであり、アジャストセルAC32〜AC35は上記プログラムセルPである。
【0022】
また、奇数番目のメインビット線BL0,BL2,BL4,BL6,BL8は、充電信号φpreが共通にゲートに供給されるトランジスタ28,28,…を介して、充電電圧Vpreが印加されている充電線29に接続されている。さらに、夫々の一端は、センスアンプSA0,SA2,SA4,SA6,SA8に接続されている。また、奇数番目のメインビット線BL2,BL4,BL6,BL8の他端は、センスアンプSA1,SA3,SA5,SA7に接続されている。これに対して、偶数番目のメインビット線BL1,BL3,BL5,BL7は、充電信号φpreが共通にゲートに供給されるトランジスタ30,30,…を介して、充電電圧Vpreが印加されている充電線31に接続されている。
【0023】
上記構成のメモリセルアレイを有する半導体記憶装置は、以下に詳述するように、4回のセンス動作で1本のワード線WLにつながる全メモリセルMCの保持データを読み出すのである。図2は、上記半導体記憶装置の動作タイミングチャートである。以下、図2に従って、ワード線WL0に接続された本ブロック内のメモリセルMC00〜MC07の保持データを読み出す場合を例に、本実施の形態における半導体記憶装置の動作について説明する。先ず、選択メモリセルMC00〜MC07に接続されたワード線WL0のレベルを“H"にし、セレクトゲート選択信号sgのレベルを“H"にして総てのサブビット線21をメインビット線BLに接続して、読み出し動作が開始される。
【0024】
(a)1回目の読み出し(メモリセルMC00,MC03の読み出し)
時点t0で、上記充電信号φpreのレベルを“H"にして、総てのメインビット線BLを充電電圧Vpre(例えば1V)に充電する。また、アジャステッド・ワード線AWL0に供給されるアジャスト信号awl0が立ち上げられる。
【0025】
時点t1で、上記充電信号φpreのレベルを“L"に戻す。そうした後、時点t2で、放電信号dis0のレベルを“H"にしてメインビット線BL1〜BL3を放電する。ここで、メモリセルMC00の保持データが“0(例えば、メモリセルMC00を構成するトランジスタの閾値電圧がワード線WL0の“H"レベル(Vcc)より低い:プログラムセル)"である場合には、メインビット線BL0が、サブビット線21,メモリセルMC00及びメインビット線BL1を介して放電される。同様に、上記メモリセルMC03の保持データが“0"である場合には、メインビット線BL4が、サブビット線21,メモリセルMC03およびメインビット線BL3を介して放電される。これに対して、メモリセルMC00,MC03の保持データが“1(例えば、トランジスタの閾値電圧がワード線WL0の“H"レベル(Vcc)より高い:消去セル)"である場合には、メインビット線BL0,BL4は放電されない。
【0026】
そこで、時点t3で、上記センスアンプSA0,SA4を駆動する。そして、センスアンプSA0,SA4によってメインビット線BL0,BL4の電圧を検出し、電圧が降下すればメモリセルMC00またはメモリセルMC03の保持データは“0"であると判定し、電圧が降下しなければメモリセルMC00またはメモリセルMC03の保持データは“1"であると判定するのである。そして、時点t4において、アジャスト信号awl0を立ち下げ、放電信号dis0のレベルを“L"にして1回目の読み出しを終了する。
【0027】
その場合、上記メインビット線BL0〜BL8のうち、メインビット線BL1〜BL3は放電している。こうすることによって、読み出しメモリセルMC03につながる放電側のメインビット線BL3に隣接するメインビット線BL2の電位をメインビット線BL3と同じにし、読み出しメモリセルMC03につながる充電側(センス側)のメインビット線BL4に隣接するメインビット線BL5の電位をメインビット線BL4と同じにする。つまり、読み出しメモリセルMC03の隣接メモリセルMC02,MC04夫々のソース電位とドレイン電位とを同じにするのである。そして、読み出しメモリセルMC03とこの読み出しメモリセルMC03に最も近い読み出しメモリセルMC00とは、放電側同士を向かい合わせにし、且つ、その状態で充電側同士の距離を可能な限り離すことができる。したがって、読み出しメモリセルMC03に対する隣接メモリセルMC02,MC04からのリーク電流の影響を最小限に止めることができるのである。尚、読み出しメモリセルMC00についても同じことが言える。
【0028】
また、上記アジャスト信号awl0によって活性化されるアジャストセルAC00〜AC07のうち、放電信号dis0によって放電されるメインビット線BL1〜BL3に接続されるアジャストセルAC00〜AC03は消去セルEであり、それ以外のアジャストセルAC04〜AC07はプログラムセルPである。こうすることによって、読み出しメモリセルMC03の保持データを読み出す際に、プログラムセルPであるアジャストセルAC04〜AC07を通じてメインビット線BL4にリーク電流が流れ込み、メモリセルMC04〜MC07が総て上記消去セルである場合と何れか一つが上記プログラムセルである場合とのリーク電流のばらつき(換言すれば、メインビット線BL4の電圧のばらつき)が無くなるのである。つまり、読み出しメモリセルMC03の隣接メモリセルの保持データが“0"の場合と“1"の場合とのリーク電流のばらつきが無くなるのである。尚、読み出しメモリセルMC00についても同じことが言える。
【0029】
(b)2回目の読み出し(メモリセルMC02,MC05の読み出し)
時点t5で、上記充電信号φpreのレベルを“H"にして、総てのメインビット線BLを充電電圧Vpreに充電する。また、アジャステッド・ワード線AWL1に供給されるアジャスト信号awl1が立ち上げられる。
【0030】
時点t6で、上記充電信号φpreのレベルを“L"に戻す。そうした後、時点t7で、放電信号dis1のレベルを“H"にしてメインビット線BL3〜BL5を放電する。そして、時点t8で、センスアンプSA2,SA6を駆動してメインビット線BL2,BL6の電圧を検出して、上記メモリセルMC02,MC05の保持データを判定する。そして、時点t9で、アジャスト信号awl1を立ち下げ、放電信号dis1のレベルを“L"にして2回目の読み出しを終了する。
【0031】
その場合に、上記メインビット線BL0〜BL8のうち、メインビット線BL3〜BL5は放電している。したがって、読み出しメモリセルMC05の隣接メモリセルMC04,MC06夫々のソース電位とドレイン電位とが同じになる。また、読み出しメモリセルMC05とこの読み出しメモリセルMC05に最も近い読み出しメモリセルMC02とは、放電側同士を向かい合わせにし、且つ、その状態で充電側同士の距離を可能な限り離されている。したがって、読み出しメモリセルMC05に対する隣接メモリセルMC04,MC06からのリーク電流の影響を最小限に止めることができる。尚、読み出しメモリセルMC02についても同じことが言える。
【0032】
また、上記アジャスト信号awl1によって活性化されるアジャストセルAC10〜AC17のうち、放電信号dis1によって放電されるメインビット線BL3〜BL5に接続されるアジャストセルAC12〜AC15は消去セルEであり、それ以外のアジャストセルAC10,AC11,AC16,AC17はプログラムセルPである。したがって、読み出しメモリセルMC05の保持データを読み出す際に、メモリセルMC01,MC01,MC06,MC07が総て上記消去セルである場合と何れか一つが上記プログラムセルである場合とのリーク電流のばらつきを無くすことができる。尚、読み出しメモリセルMC02についても同じことが言える。
【0033】
(c)3回目の読み出し(メモリセルMC04,MC07の読み出し)
時点t10で、上記充電信号φpreのレベルを“H"にして、総てのメインビット線BLを充電電圧Vpreに充電する。また、アジャステッド・ワード線AWL2に供給されるアジャスト信号awl2が立ち上げられる。
【0034】
時点t11で、上記充電信号φpreのレベルを“L"に戻す。そうした後に、時点t12で、放電信号dis2のレベルを“H"にしてメインビット線BL5〜BL7を放電する。そして、時点t13で、上記センスアンプSA3,SA7を駆動してメインビット線BL4,BL8の電圧を検出し、メモリセルMC04,MC07の保持データを判定する。そして、時点t14で、アジャスト信号awl2を立ち下げ、放電信号dis2のレベルを“L"にして3回目の読み出しを終了する。
【0035】
その場合に、上記メインビット線BL0〜BL8のうち、メインビット線BL5〜BL7は放電している。したがって、読み出しメモリセルMC04の隣接メモリセルMC03,MC05夫々のソース電位とドレイン電位とが同じになる。また、読み出しメモリセルMC04とこの読み出しメモリセルMC04に最も近い読み出しメモリセルMC07とは、放電側同士を向かい合わせにし、且つ、その状態で充電側同士の距離を可能な限り離されている。したがって、読み出しメモリセルMC04に対する隣接メモリセルMC03,MC05からのリーク電流の影響を最小限に止めることができる。尚、読み出しメモリセルMC07についても同じことが言える。
【0036】
また、上記アジャスト信号awl2によって活性化されるアジャストセルAC20〜AC27のうち、放電信号dis2によって放電されるメインビット線BL5〜BL7に接続されるアジャストセルAC24〜AC27は消去セルEであり、それ以外のアジャストセルAC20〜AC23はプログラムセルPである。したがって、読み出しメモリセルMC04の保持データを読み出す際に、メモリセルMC00〜MC03が総て上記消去セルである場合と何れか一つが上記プログラムセルである場合とのリーク電流のばらつきを無くすことができる。尚、読み出しメモリセルMC07についても同じことが言える。
【0037】
(d)4回目の読み出し(メモリセルMC01,MC06の読み出し)
時点t15で、上記充電信号φpreのレベルを“H"にして、総てのメインビット線BLを充電電圧Vpreに充電する。また、アジャステッド・ワード線AWL3に供給されるアジャスト信号awl3が立ち上げられる。
【0038】
時点t16で、上記充電信号φpreのレベルを“L"に戻す。そうした後に、時点t17で、放電信号dis3のレベルを“H"にしてメインビット線BL0,BL1,BL7,BL8を放電する。そして、時点t18で、上記センスアンプSA1,SA5を駆動してメインビット線BL2,BL6の電圧を検出し、メモリセルMC01,MC06の保持データを判定する。そして、時点t19で、上記ワード線WL0のレベルを立ち下げ、上記セレクトゲート選択信号sgのレベルを“L"にし、上記アジャスト信号awl3を立ち下げ、放電信号dis3のレベルを“L"にして4回目の読み出しを終了する。
【0039】
その場合に、上記メインビット線BL0〜BL8のうち、メインビット線BL0,BL1,BL7,BL8は放電している。したがって、読み出しメモリセルMC01の隣接メモリセルMC00,MC02夫々のソース電位とドレイン電位が同じになる。また、読み出しメモリセルMC01とこの読み出しメモリセルMC01に最も近い読み出しメモリセルMC06とは、充電側同士を向かい合わせにし、且つ、その状態で充電側同士の距離を可能な限り離されている。したがって、読み出しメモリセルMC01に対する隣接メモリセルMC00,MC02からのリーク電流の影響を最小限に止めることができる。尚、読み出しメモリセルMC06についても同じことが言える。
【0040】
また、上記アジャスト信号awl3によって活性化されるアジャストセルAC30〜AC37のうち、放電信号dis3によって放電されるメインビット線BL0,BL1,BL7,BL8に接続されるアジャストセルAC30,AC31,AC36,AC37は、消去セルEであり、それ以外のアジャストセルAC32〜AC35はプログラムセルPである。したがって、読み出しメモリセルMC01の保持データを読み出す際に、メモリセルMC02〜MC05が総て上記消去セルである場合と何れか一つが上記プログラムセルである場合とのリーク電流のばらつきを無くすことができる。尚、読み出しメモリセルMC06についても同じことが言える。
【0041】
このように、本実施の形態においては、1回目でメモリセルMC00,MC03を読み出し、2回目でメモリセルMC02,MC05を読み出し、3回目でメモリセルMC04,MC07の読み出し、4回目でメモリセルMC01,MC06を読み出すので、4回で1ブロックの全メモリセルMC00〜MC07を読み出すことができる。そして、同様の動作を全ブロック同時に行うことによって、4回のセンス動作で1本のワード線WL0につながる全メモリセルMC00〜MC0mの保持データの読み出しを行うことができる。
【0042】
その場合に、全メモリセルMCを一旦充電電圧Vpreに充電した後に、1ブロックに関して、1回の読み出し動作で読み出される2つのメモリセルMCのうちの一方につながる2本のメインビット線BLと他方につながる2本のメインビット線BLとのうち、近い側に位置する2本のメインビット線BLとその2本のメインビット線BLの間に在る全メインビット線BL、または、遠い側に位置する2本のメインビット線BLとその2本のメインビット線BLの外側に在る全メインビット線BLを、放電するようにしている。
【0043】
したがって、上記読み出しメモリセルに隣接する2つのメモリセルMC夫々のソース電位とドレイン電位とを同じにできる。また、両読み出しメモリセルは、放電側同士あるいは充電側同士を向かい合わせにし、且つ、その状態で充電側同士の距離を可能な限り離すことができる。その結果、読み出しメモリセルに対する両隣接メモリセルからのリーク電流の影響を最小限に止めることができる。すなわち、同時に読み出すメモリセルの間隔を小さくでき、1ブロック8個のメモリセルMCから2個のメモリセルMCを同時に支障なく読み出すことができるのである。
【0044】
さらに、上記放電されるメインビット線BLに接続されるアジャストセルACを消去セルEとし、それ以外のアジャストセルACをプログラムセルPとするようにしている。したがって、読み出しメモリセルの保持データを読み出す際に、上記充電されたメインビット線BLに接続されるアジャストセルAC(プログラムセルP)を通じてセンスアンプSAでセンスされるメインビット線BLにリーク電流が流れ込むことになる。そのために、ソース/ドレイン共に充電メインビット線に接続されるメモリセルMCが総て上記消去セルの場合と何れか一つが上記プログラムセルの場合とのリーク電流のばらつきが少なくなる。
【0045】
図3は、1回の読み出し処理時に、上記センスアンプSAによってセンスされるメインビット線BLの電圧変化である。図中、「E」は読み出しメモリセルが上記消去セルである場合の電圧変化であり、「P」は読み出しメモリセルが上記プログラムセルである場合の電圧変化である。また、上記「E,P」の添え番号「1」は隣接メモリセルが上記消去セルの場合であり、「2」は隣接メモリセルが上記プログラムセルの場合である。図4は、アジャステッド・ワード線AWLおよびアジャストセルACを用いない従来の半導体記憶装置における図3に相当する図である。
【0046】
図4より、アジャステッド・ワード線AWLおよびアジャストセルACを用いない場合には、センスメインビット線に対する読み出しメモリセルの隣接メモリセルからのリーク電流の影響が、隣接メモリセルが上記消去セルである場合と上記プログラムセルである場合とで異なる。したがって、従来の半導体記憶装置の場合には、同時に読み出すメモリセルの間隔を大きく取る必要があり、1ブロック8個のメモリセルから同時に読み出せるメモリセル数は1個が限度である。結果として、1ブロック8個のメモリセルに対する読み出しに8回のセンス動作が必要となる。
【0047】
これに対して、本実施の形態における半導体記憶装置の場合には、センスされるメインビット線BLに、充電されたメインビット線BLに接続されるアジャストセルAC(プログラムセルP)を通じてリーク電流が流れ込む。そのため、図3に示すように、隣接メモリセルからのリーク電流の影響が、隣接メモリセルが上記消去セルである場合と上記プログラムセルである場合とでばらつかなくなり、両曲線が交差する点Aが存在する。したがって、この点Aにセンス開始時間を設定することによって、隣接メモリセルからのリーク電流によるセンスメインビット線の電圧のばらつきが小さくなる。したがって、同時に読み出すメモリセルの間隔を小さくでき、1ブロック8個のメモリセルに対する4回のセンス動作での読み出しを可能にする。
【0048】
ところで、1ブロック8本のメインビット線BLに対して3本のメインビット線BLを放電する上記実施の形態では、放電メインビット線と読み出しメモリセルとの関係を見てみると図5に示すようになっている。図5において、「0」は放電メインビット線を示し、「1」は充電メインビット線を示す。また、放電/充電を示す「0」,「1」の横にはその場合の読み出しメモリセルを示している。図5より、ソースあるいはドレインの何れか一方が放電メインビット線に接続され何れか他方が充電メインビット線に接続されている2つのメモリセルMCを読み出しメモリセルとすることによって、
(A) 読み出しメモリセルの両隣接メモリセル夫々のソース電位とドレイン電位を同じ にする。
(B) 読み出しメモリセルとこの読み出しメモリセルに最も近い読み出しメモリセルと を、放電側同士あるいは充電側同士を向かい合わせにし、且つ、その状態で充電 側同士の距離を可能な限り離す。
ことを実現している。
【0049】
そして、ソースまたはドレインの何れか一方が放電メインビット線に接続され何れか他方が充電メインビット線に接続されている2つのメモリセルMCを読み出しメモリセルとすることは、何も、1ブロック8本のメインビット線BLに対して、1回の読み出し時に、3本のメインビット線BLを放電することのみによって実現できるものではなく、図6に示すように、1ブロック8本のメインビット線BLに対して1本のメインビット線BLを放電する場合、2本のメインビット線BLを放電する場合、4本のメインビット線BLを放電する場合、5本のメインビット線BLを放電する場合、6本のメインビット線BLを放電する場合にも実現できる。つまり、1ブロック当たりm本のメインビット線BLに対して、1回の読み出し時に、「1」以上「m−2(読み出しメモリセル数)」以下の連続して配列されたメインビット線BLを放電することよって実現できるのである。尚、この場合、放電メインビット線の位置および本数の変化に応じて、アジャストセルACにおけるプログラムセルPの位置および個数も変える必要がある。
【0050】
尚、上記アジャストセルACの構成は、図1に示す構成に限定されるものではない。図7は、図1におけるアジャストセルAC00〜AC07他の構成例を示す。
【0051】
図7では、読み出しメモリセルMC00,MC03と同じメインビット線BL0,BL1,BL3,BL4に接続されているアジャストセルAC00,AC03のみを消去セルEとし、他のアジャストセルAC01,AC02,AC04〜AC07をプログラムセルPとしている。こうして、アジャストセルAC01,AC02をプログラムセルPにすることによって、放電前のメインビット線BL1〜BL3の電位を配線抵抗の差異等に拘わらず略同一に揃えて、メインビット線BL1〜BL3を放電する際の放電時間を揃えることができる。
【0052】
尚、上記実施の形態においては、上記隣接メモリセルが消去セルであってもプログラムセルであっても隣接メモリセルから読み出しメモリセルへのリーク電流のばらつきを同じにする抵抗相当素子として、アジャステッド・ワード線AWLと不揮発メモリセルであるアジャストセルACとを用いている。しかしながら、この発明はこれに限定されるものではなく、上述のようなリーク電流を発生させる抵抗相当素子であれば何でもよい。但し、上記抵抗相当素子として不揮発性メモリセルを用いた場合には、データ保持用の不揮発性メモリセルMCと同じ不揮発性メモリセルを用いることができ、上記抵抗相当素子が占める面積を小さくできる。
【0053】
図8は上記抵抗相当素子の他の例を示す。図8では、図7においてプログラムセルPとしているアジャストセルAC01,AC02,AC04〜AC07のうち、放電されるメインビット線BL1〜BL3に接続されるアジャストセルAC01,AC02に相当する素子として、アジャステッド・ワード線AWL0Hに共通にゲートが接続されたトランジスタ35,35を用いている。一方、放電されないメインビット線BL4〜BL8に接続されるアジャストセルAC04〜AC07に相当する素子として、アジャステッド・ワード線AWL0Mに共通にゲートが接続されたトランジスタ36,36,…を用いている。ここで、放電されるメインビット線BL1〜BL3間は低抵抗の方が好ましいので、アジャステッド・ワード線AWL0Hには高い電圧を与える。一方、放電されないメインビット線BL4〜BL8間は高抵抗の方が好ましいので、アジャステッド・ワード線AWL0Mには低い電圧を与える。
【0054】
また、上記メモリセルMCは、上述のようなトリプルウェルの中に構成されて非対象な濃度を有する拡散領域n+と拡散領域n−を有するメモリセルに限定されるものではなく、通常のNOR型等のメモリセルであっても構わない。また、上記実施の形態においては、1ブロックm本のメインビット線BLのうち1本〜(m−2)本のメインビット線BLを放電することと、全充電メインビット線間を抵抗相当素子で接続することとの両方を実施している。しかしながら、この発明は、何れか一方のみを実施しても構わない。
【0055】
【発明の効果】
以上より明らかなように、仮想グランド方式による半導体記憶装置において、第1スイッチング素子によって、ビット線の夫々を充電電源に接続して上記ビット線を充電し、制御手段による制御の下に第2スイッチング素子によって、連続して配列されたm本のビット線毎に、1本以上且つ(m−2)本以下の所定本数の連続して配列されたビット線の夫々を接地ラインに接続して放電するので、放電ビット線と充電ビット線とに接続された不揮発性メモリセルをオンしてこのオンされた不揮発性メモリセルに接続された充電ビット線の電圧をセンスすれば、当該不揮発性メモリセルの保持データを読み出すことができる。その場合に、上記放電ビット線と充電ビット線とに接続された不揮発性メモリセルは1ブロックm個の不揮発性メモリセル中に必ず2個存在するので、同時に2個の不揮発性メモリセルの保持データを読み出すことができる。
【0056】
さらに、読み出し対象の不揮発性メモリセル(読み出しセル)に隣接する2個の不揮発性メモリセルに接続されている2本のビット線の電位は同じであり、上記読み出しセルは放電ビット線同士あるいは充電ビット線同士を対向させて位置しているので、当該読み出しセルに対する隣接不揮発性メモリセルからのリーク電流の影響を最小限に止めることができる。したがって、上記一度に読み出せる2個の不揮発性メモリセル間の間隔を狭くでき、上記1ブロックの不揮発性メモリセル数を8個にすることが可能となる。
【0057】
さらに、上記接地ラインに接続される互いに隣り合う2本のビット線間および上記接地ラインに接続されない互いに隣り合う2本のビット線間に、オン状態でリーク電流が発生するような閾値電圧を有する抵抗相当素子としての不揮発性メモリセルを設けたので、上記放電ビット線と充電ビット線とに接続された不揮発性メモリセルの保持データを読み出す際に、上記接地ラインに接続されない互いに隣り合う2本のビット線間の抵抗相当素子としての不揮発性メモリセルをオンすることによってリーク電流が発生し、センスされるビット線に流れ込む。したがって、上記読み出しセルに隣接した不揮発性メモリセルの閾値電圧(すなわち保持データ)の差異によるセンス電圧のばらつきを少なくできる。
【0058】
すなわち、この発明によれば、上記読み出しセルに対する隣接セルの影響を更に少なくでき、上記1ブロック8個の不揮発性メモリセルにおける同時に2個の不揮発性メモリセルの読み出しを何の支承もなく実現できる。
【0059】
さらに、上記接地ラインに接続される互いに隣り合う2本のビット線間を接続している上記抵抗相当素子としての不揮発性メモリセルを、不揮発性メモリセル駆動手段によって、上記ビット線と接地ラインとが接続される前にオンするので、上記接地ラインに接続される上記所定数のビット線間にリーク電流を発生させて、上記接地されるビット線における放電前の電位を配線抵抗に拘わらず略同一電位に揃えることができる。したがって、上記接地されるビット線が放電される際の放電時間を揃えることができる。
【0060】
また、本発明の半導体記憶装置における上記抵抗相当素子は、接地されない互いに隣り合う2本のビット線にソースとドレインとが接続されてゲートに第1の所定電圧が印加される第1トランジスタと、接地される互いに隣り合う2本のビット線にソースとドレインとが接続されてゲートに上記第1の所定電圧より高い第2の所定電圧が印加されて上記第1トランジスタよりも低いオン抵抗を呈する第2トランジスタとで構成されているので、上記第1,第2トランジスタによって、接地されるビット線間および接地されないビット線間にリーク電流を発生させることができる。その場合に、接地されるビット線間に接続される第2トランジスタのオン抵抗が小さくなっているために、上記接地されるビット線を速やかに放電できる。
【図面の簡単な説明】
【図1】この発明の半導体記憶装置における等価回路図である。
【図2】図1に示す半導体記憶装置の読み出し動作のタイミングチャートである。
【図3】センスメインビット線の電圧変化に対する隣接メモリセルの保持データの影響を示す図である。
【図4】従来の半導体記憶装置におけるセンスメインビット線の電圧変化に対する隣接メモリセルの保持データの影響を示す図である。
【図5】放電メインビット線と読み出しメモリセルとの関係を示す図である。
【図6】1ブロック8本のメインビット線に対して1,2,4〜6本のメインビット線を放電する場合における放電メインビット線と読み出しメモリセルとの関係を示す図である。
【図7】図1とは異なるアジャストセルACの構成を示す図である。
【図8】図1とは異なる抵抗相当素子の構成例を示す図である。
【図9】従来の半導体記憶装置における等価回路図である。
【図10】図9に示す半導体記憶装置におけるセンスメモリセルと隣接メモリセルとの保持データによる拡散ビット線の電位を示す図である。
【符号の説明】
21…サブビット線、
22〜28,30,35,36…トランジスタ、
WL…ワード線、 BL…メインビット線、
MC…メモリセル、 AWL…アジャステッド・ワード線、
AC…アジャストセル、 SA…センスアンプ。
Claims (2)
- マトリックス状に配列された複数の不揮発性メモリセルと各不揮発性メモリセルに接続されたビット線およびワード線を有すると共に、仮想グランド方式によって構成された半導体記憶装置において、
上記ビット線を充電するための充電電源と、
上記ビット線の夫々と上記充電電源とを断続する第1スイッチング素子と、
接地された接地ラインと、
上記ビット線と接地ラインとを断続する第2スイッチング素子と、
連続して配列されたm( mは4以上の整数値 )本のビット線毎に、1本以上であり且つ(m−2 ) 本以下である所定本数の連続して配列されたビット線の夫々と上記接地ラインとを断続するように上記第2スイッチング素子を制御する第2スイッチング素子制御手段と、
上記接地ラインに接続される互いに隣り合う2本のビット線間、および、上記接地ラインに接続されない互いに隣り合う2本のビット線間を接続すると共に、オン状態でリーク電流が発生するような閾値電圧を有する抵抗相当素子としての不揮発性メモリセルと、
上記第2スイッチング素子制御手段によって上記第2スイッチング素子が制御されて上記ビット線と接地ラインとが接続される前に、総ての上記抵抗相当素子としての不揮発性メモリセルをオンにする不揮発性メモリセル駆動手段
を備えたことを特徴とする半導体記憶装置。 - マトリックス状に配列された複数の不揮発性メモリセルと各不揮発性メモリセルに接続されたビット線およびワード線を有すると共に、仮想グランド方式によって構成された半導体記憶装置において、
上記ビット線を充電するための充電電源と、
上記ビット線の夫々と上記充電電源とを断続する第1スイッチング素子と、
接地された接地ラインと、
上記ビット線と接地ラインとを断続する第2スイッチング素子と、
連続して配列されたm ( mは4以上の整数値 ) 本のビット線毎に、1本以上であり且つ ( m−2 ) 本以下である所定本数の連続して配列されたビット線の夫々と上記接地ラインとを断続するように上記第2スイッチング素子を制御する第2スイッチング素子制御手段と、
上記接地ラインに接続されない互いに隣り合う2本のビット線にソースとドレインとが接続されると共に、第1の所定電圧がゲートに印加される第1トランジスタと、
上記接地ラインに接続される互いに隣り合う2本のビット線にソースとドレインとが接続されると共に、上記第1の所定電圧より高い第2の所定電圧がゲートに印加されて上記第1トランジスタよりも低いオン抵抗を呈する第2トランジスタ
を備えたことを特徴とする半導体記憶装置。
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