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HINTERGRUND DER ERFINDUNG
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Die
Erfindung betrifft eine Halbleiterspeichervorrichtung mit virtueller
Masse.
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In
den vergangenen Jahren wurde die Speicherkapazität von Halbleiterspeichervorrichtungen erheblich
vergrößert und
zum Erreichen von Kostensenkungen wurden Vorrichtungen mit reduzierter Zellfläche wie
beispielsweise Multischichtsysteme und Systeme mit virtueller Masse
nacheinander auf den Markt gebracht. Besonders das System mit virtueller
Masse, das lediglich durch besonderes Schaltungsdesign zu einer
kleinen Zellfläche
führt,
erlaubt die Entwicklung einer Speichervorrichtung auf kleinerer
Chipfläche
verglichen mit anderen Speichersystemen trotz Verwendung gemeinsamer
Prozesstechnologien.
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Da
jedoch im System mit virtueller Masse Drain und Source von in zwei
benachbarten Spalten angeordneten Speicherzellentransistoren gewöhnlich an
eine gemeinsame virtuelle Bitleitung angeschlossen sind, kann ein
Leckstrom von den benachbarten Zellen nicht vernachlässigt werden.
Um den Leckstromeinfluss zu umgehen, wird bei bisher hergestellten
Speichervorrichtungen ein Lesevorgang alle acht Bit durch acht Sense-/Lesevorgänge (Stand der
Technik 1) ausgeführt,
wie in der Japanischen Patentoffenlegung No. HEI 6-68683 beschrieben
ist.
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Alternativ
hierzu wird die Schwellspannung von Speicherzellentransistoren eines
jeden neunten Bits verglichen mit der Schwellspannung der anderen Speicherzellentransistoren
vergrößert, womit
der Leckstrom vermieden wird (Stand der Technik 2).
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9 zeigt
einen Block einer in der Japanischen Patentoffenlegung No. HEI 6-68683
dargestellten Speicherzellenmatrix. Beim Lesen von in der Speicherzelle 1 gespeicherten
Daten werden eine diffundierte Masse-Auswahlleitung 12 und eine
diffundierte Bit-Auswahleitung 10 als auch eine Wortleitung 4 gleichzeitig
auf Vcc-Potential geleget, während
eine diffundierte Masse-Auswahlleitung 13 und eine diffundierte
Bit-Auswahlleitung 11 auf Massepotential liegen. Dann wird
eine metallische virtuelle Masseleitung 15 durch eine Vorladeauswahlschaltung 14 auf
Massepotential gelegt, wodurch die diffundierten virtuellen Masseleitungen 6 und 7 auf Massepotential
zu liegen kommen. Andererseits erhalten die weiteren metallischen
virtuellen Masseleitungen 17, ... eine Vorladespannung
Vpc durch die weiteren Vorladeauswahlschaltungen 16, 16,
...., so dass die weiteren diffundierten virtuellen Masseleitungen 5, 8, 9,
... ebenso die Vorladespannung Vpc erhalten. Ebenso wird eine metallische
Bitleitung 19 durch ein Y-Gate 18 ausgewählt. Dann
wird die diffundierte Bit-Auswahlleitung auf Vcc gelegt und eine diffundierte
Bitleitung 3 wird in einen Auswahlzustand versetzt, da
die diffundierte Bit-Auswahlleitung 11 auf Massepotential
liegt.
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In
diesem Zustand variiert das Potential der Bitleitung 3 in
Abhängigkeit
von den in der Speicherzelle 1 und ihrer benachbarten Speicherzelle 2 gespeicherten
Daten wie in 10 dargestellt. Durch Einstellen
des Inversionspotentials/Inversionsniveaus des Sense-/Leseverstärkers auf
ein durch den Pfeil gekennzeichnetes Niveau, das unterhalb (Vpc – Vth) und
oberhalb eines näherungsweise
zwischen (Vpc – Vth)
und Vpc/2 liegenden Niveaus liegt, können die in der Speicherzelle 1 gespeicherten
Daten unabhängig
vom Zustand der benachbarten Speicherzelle 2 gelesen werden.
Danach werden vier diffundierten Bitleitungen nacheinander mit Hilfe
des Y-Gates 18 und der diffundierten Bit-Auswahlleitungen 10 und 11 ausgewählt und
während
dieses Schritts werden die Spannungen der diffundierten virtuellen
Masse-Auswahlleitungen 12 und 13 zur Inversion
der an den diffundierten virtuellen Masseleitungen anliegenden Spannungen
umgeschaltet. Folglich werden die Daten aller an einer Wortleitung
angeschlossenen Speicherzellen mit acht Lesevorgängen gelesen.
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Jedoch
weist die obige gewöhnliche
Halbleiterspeichervorrichtung mit virtueller Masse die folgenden
Probleme auf. Einerseits benötigt
die in der Japanischen Patentoffenlegung No. HEI 6-68683 (Stand
der Technik 1) beschriebene Halbleiterspeichervorrichtung wie oben
beschrieben acht Sense-/Lesevorgänge zum
Lesen der Daten aller an einer Wortleitung angeschlossener Speicherzellen. Somit
erfordert das Lesen der gespeicherten Daten viel Zeit, so dass ein
Lesen mit hoher Geschwindigkeit unmöglich ist.
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Andererseits
werden in der Halbleiterspeichervorrichtung (Stand der Technik 2)
ungültige
Speicherzellen, die je einen Transistor mit einer höheren Schwellspannung
verglichen mit der Schwellspannung des normalen Speicherzellentransistors
aufweisen, in Abständen
von acht Bits angeordnet, was zu dem Problem führt, dass die effektive Fläche der Speicherzelle
vergrößert wird.
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US 5448518 , auf welche sich
die Einleitung von Anspruch 1 bezieht, beschreibt eine nichtflüchtige Halbleiterspeichervorrichtung
mit virtueller Masse zum gleichzeitigen Adressieren zweier Speicherzellen.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Es
ist wünschenswert,
eine Halbleiterspeichervorrichtung bereitzustellen, die zum Lesen
aller in Blöcken
an eine gemeinsame Wortleitung angeschlossener Speicherzellen mit
einer verminderten Anzahl von Sense-/Lesevorgängen geeignet ist, während die
Störung
durch benachbarte Speicherzellen ohne Vorsehen ungültiger Speicherzellen
auf ein Minimum unterdrückt
wird.
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Um
das oben beschriebene Ziel zu erreichen, stellt die Erfindung eine
Halbleiterspeichervorrichtung mit virtueller Masse bereit, die eine
Mehrzahl von nichtflüchtigen
und in einer Matrix angeordneten Speicherzellen sowie an die nichtflüchtigen
Speicherzellen angeschlossene Bit- und Wortleitungen aufweist, mit:
einer
Leistungsquelle zum Laden der Bitleitungen;
einer ersten Schaltvorrichtung
zum Verbinden und Trennen von jeweils einer Bitleitung und der Leistungsquelle;
einer
Masseleitung auf Massepotential;
einer zwischen jeweils einer
Bitleitung und der Masseleitung geschalteten zweiten Schaltvorrichtung; und
einer
Steuer-/Überwachungsvorrichtung
zum Steuern/Überwachen
der zweiten Schaltvorrichtung, die das Verbinden und Trennen zwischen
der Masseleitung und wenigstens einer Bitleitung pro k aufeinanderfolgender
Bitleitungen ausführt
(k: ganzzahlig; k 3), wobei eine Nummer von der wenigstens einen
Bitleitung nicht größer als
k – 2
ist und im Falle, dass die Nummer gleich zwei oder noch größer ist,
gehören die
Nummern der Bitleitungen zu aufeinanderfolgenden Bitleitungen,
wobei
gegenseitig benachbarte, nicht mit der Masseleitung verbundene Bitleitungen
miteinander über eine
einem steuerbaren Widerstand entsprechende Vorrichtung verbunden
sind.
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In
der Halbleiterspeichervorrichtung sind die Bitleitungen an die ladende
Leistungsquelle über
die erste Schaltvorrichtung für
eine bestimmte Zeit angeschlossen, wodurch alle Bitleitungen geladen
werden. Danach werden die eine oder mehrere aufeinanderfolgende
Bitleitungen der k aufeinanderfolgenden Bitleitungen an die Masseleitung
mit Hilfe der zweiten Schaltvorrichtung angeschlossen, so dass die
eine oder mehrere Bitleitungen entladen werden. Dadurch werden beim
Einschalten einer an sowohl eine entladene als auch an eine geladene
Bitleitung angeschlossenen nichtflüchtigen Speicherzelle und beim Lesen
der Spannung der an der eingeschalteten nichtflüchtigen Speicherzelle angeschlossenen
geladenen Bitleitung in der nichtflüchtigen Speicherzelle gespeicherte
Daten ausgelesen. In diesem Fall sind zwei nichtflüchtige Speicherzellen
an sowohl eine entladene und an eine geladene Bitleitung angeschlossen,
so dass in den beiden nichtflüchtigen Speicherzellen
gespeicherte Daten gleichzeitig gelesen werden.
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Des
Weiteren sind die Potentiale zweier an jede der beiden nichtflüchtigen
Speicherzellen benachbart zur zu lesenden nichtflüchtigen
Speicherzelle angeschlossenen Bitleitungen identisch, und die beiden
zu lesenden nichtflüchtigen
Speicherzellen werden mit ihren geladenen oder entladenen Bitleitungen
gegenüberliegend
angeordnet positioniert. Dadurch wird der Einfluss des Leckstroms
von benachbarten nichtflüchtigen
Speicherzellen auf die zu lesenden nichtflüchtigen Speicherzellen auf
ein Minimum reduziert.
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Bei
einer Ausführungsform
weist die zweite Schaltvorrichtung Schaltelemente für jede Bitleitung auf
und die Steuer-/Überwachungsvorrichtung
wählt nacheinander
verschiedene Gruppen von wenigstens einer Bitleitung aus k Bitleitungen
aus und schaltet die Schaltelemente an und aus um lediglich die ausgewählte Bitleitungsgruppe
an die Masseleitung anzuschließen.
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Gemäß der obigen
Anordnung wird eine Gruppe aus wenigstens einer an die Masseleitung anzuschließende Bitleitung
aus k Bitleitungen ausgewählt
und die Bitleitungsgruppe wird nacheinander gegen eine weitere Bitleitungsgruppe
mit Hilfe der zweiten Schaltvorrichtung ausgetauscht. In diesem Fall
werden die beiden zu lesenden Speicherzellen ebenso nacheinander
ausgetauscht, so dass alle nichtflüchtigen Speicherzellen eines
an eine Wortleitung angeschlossenen Blocks, wobei jeder Block k Speicherzellen
enthält,
in k/2 Lesevorgängen
gelesen werden.
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Gemäß der obigen
Anordnung wird ein Leckstrom durch die einem Widerstand entsprechende Vorrichtung
zwischen gegenseitig benachbarten Bitleitungen erzeugt, wobei die
Bitleitungen während des
Lesens der in den nichtflüchtigen
Speicherzellen gespeicherten Daten nicht an die Masseleitung angeschlossenen
sind und die Speicherzellen sowohl an die entladenen als auch an
die geladenen Bitleitungen angeschlossen sind. Während hierdurch der Leckstrom
von allen geladenen Bitleitungen zu den zu lesenden Bitleitungen fließt, reduziert
sich die Schwankung in der Lesespannung aufgrund der Unterschiede
der in den zu lesenden nichtflüchtigen Speicherzellen
gespeicherten Daten der der ladenden Seite benachbarten nichtflüchtigen
Speicherzellen.
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In
einer Ausführungsform
weist die dem Widerstand entsprechende Vorrichtung eine nichtflüchtige Speicherzelle
auf und diese hat eine Schwellspannung, die zu einem Leckstrom in
einem EIN-Zustand (eingeschalteten Zustand) dieser nichtflüchtigen
Speicherzelle führt.
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In
einer Ausführungsform
sind gegenseitig benachbarte und an die Masseleitung angeschlossene
Bitleitungen auch miteinander über
eine einem Widerstand entsprechende Vorrichtung, die eine nichtflüchtige Speicherzelle
aufweist, verbunden, wobei diese nichtflüchtige Speicherzelle eine Schwellspannung
aufweist, die zu einem Leckstrom in einem EIN-Zustand der nichtflüchtigen
Speicherzelle führt.
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Ist
gemäß der obigen
Anordnung die dem Widerstand entsprechende nichtflüchtige Speicherzelle,
die mit den gegenseitig benachbarten Bitleitungen, die ihrerseits
an die Masseleitung angeschlossen sind, verbunden, so wird ein Leckstrom
zwischen der einen oder mehrerer der an die Masseleitung angeschlossener
Bitleitungen erzeugt, so dass die Potentiale der an die Masseleitung
anzuschließenden/zu
groundenden Bitleitungen näherungsweise auf
ein gemeinsames Niveau unabhängig
vom Leitungswiderstand eingestellt werden.
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In
einer Ausführungsform
weist die dem Widerstand entsprechende Vorrichtung, welche die gegenseitig
benachbarten beiden Bitleitungen, die nicht an die Masseleitung
angeschlossen sind, verbindet einen ersten Transistor mit einer
an die beiden gegenseitig benachbarten Bitleitungen angeschlossener
Source und Drain und ein Gate mit einer anzulegenden ersten Spannung
auf, wobei die dem Widerstand entsprechende Vorrichtung, die die
beiden gegenseitig benachbarten und an die Masseleitung angeschlossenen
Bitleitungen miteinander verbindet, einen zweiten Transistor aufweist,
der eine an diese beiden gegenseitig benachbarten Bitleitungen angeschlossene
Source und Drain und ein Gate, an das eine im Vergleich zur ersten
Spannung erhöhte
zweite Spannung anzulegen ist, aufweist.
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Gemäß der obigen
Anordnung wird die erste Spannung an das Gate des ersten Transistors
angelegt, während
die zweite Spannung an das Gate des zweiten Transistors angelegt
wird. Dann werden die ersten und zweiten Transistoren zur Erzeugung
eines Leckstroms zwischen den an die Masseleitung angeschlossenen
Bitleitungen und den nicht an die Masseleitung angeschlossenen Bitleitungen
eingeschaltet. Hierbei ist die zweite Spannung, die am Gate des zweiten
mit den an die Masseleitung anzuschließenden/zu groundenden Bitleitungen
verbundenen Transistors anliegt höher verglichen mit der ersten
Spannung, die am Gate des ersten Transistors anliegt. Folglich wird
ein niedriger Widerstand im eingeschalteten Zustand erreicht, so
dass die an die Masseleitung anzuschließenden Bitleitungen/zu groundenden Bitleitungen
schnell entladen werden nachdem diese an die Masseleitung mit Hilfe
der zweiten Schaltvorrichtung angeschlossen sind.
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Zum
weiteren Verständnis
der Erfindung werden im Folgenden ausgewählte Ausführungsformen mit Bezug zu begleitenden
Zeichnungen beschrieben.
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DETAILLIERTE BESCHREIBUNG
DER ZEICHNUNGEN
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1 zeigt
ein Ersatzschaltbild einer Halbleiterspeichervorrichtung nach einer
Ausführungsform
der Erfindung;
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2 zeigt
ein Ablaufdiagramm während
eines Lesevorgangs der in 1 dargestellten
Halbleiterspeichervorrichtung;
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3 ist
ein Diagramm, das den Einfluss auf in benachbarten Speicherzellen
gespeicherten Daten bei einer Variation der Spannung einer Hauptlesebitleitung
zeigt;
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4 ist
ein Diagramm, das den Einfluss auf in benachbarten Speicherzellen
gespeicherten Daten bei einer Variation der Spannung einer Hauptlesebitleitung
einer Halbleiterspeichervorrichtung nach dem Stand der Technik zeigt;
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5 zeigt
ein Diagramm mit einem Zusammenhang zwischen der Hauptentladebitleitung
und den Lesespeicherzellen;
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6 ist
ein Diagramm mit einem Zusammenhang zwischen der Hauptentladebitleitung
und der Lesespeicherzellen für
den Fall, dass eine, zwei, vier bis sechs der acht Hauptbitleitungen
in einem Block entladen werden;
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7 zeigt
ein Diagramm mit einer Anordnung von Abstimmzellen AC, die von den
in 1 dargestellten Zellen verschieden sind;
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8 ist
ein Diagramm, das die Anordnung der einem Widerstand entsprechenden
Vorrichtungen zeigt, die von denen in 1 verschieden
sind;
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9 ist
ein Ersatzschaltbild einer Halbleiterspeichervorrichtung nach dem
Stand der Technik; und
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10 ist
ein Diagramm, welches das Potential an einer diffundierten Bitleitung
in Abhängigkeit
von der in der Sense-/Lesespeicherzelle und der benachbarten Speicherzelle
gespeicherten Daten der in 9 dargestellten
Halbleiterspeichervorrichtung zeigt.
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DETAILLIERTE
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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1 ist
ein Ersatzschaltbild einer erfindungsgemäßen Halbleiterspeichervorrichtung.
Eine Anordnung von Speicherzellen wird durch Ausrichten von {(n
+ 1) × (m
+ 1)} Speicherzellentransistoren (Feldeffekttransistoren mit floatendem
Gate) in Matrixform erstellt. Die Steuergates der in der ersten Reihe
angeordneten Speicherzellentransistoren (im Folgenden vereinfachend „Speicherzellen" genannt) MC00 bis
MC0m sind an die Wortleitung WL0 angeschlossen. Ebenso sind die
Steuergates der Speicherzellentransistoren MCn0 bis MCnm sind an
die Wortleitung WL0 angeschlossen.
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Die
Speicherzellen MC werden in einer Dreifachwanne hergestellt und
weisen Diffusionsgebiete n+ und n– auf, wobei n– Diffusionsgebiete
mit den entsprechenden n+ Diffusionsgebieten verbunden sind. Die
Diffusionsgebiete n– und
n+ haben asymmetrische Konzentrationsprofile. Diese Diffusionsgebiete
n– und
n+ bilden Subbitleitungen 21 des virtuellen Massesystems.
An jede Subbitleitung 21 sind die Source oder Drain-Gebiete
der (n + 1) in einer Spalte angeordneten Speicherzellen MC angeschlossen und
die Drain oder Source-Gebiete
der (n + 1) in der benachbarten Spalte angeordneten Speicherzellen MC.
Die ungeraden Subbitleitungen 21 sind an die ungeraden
Hauptbitleitungen BL0, BL2, ... BLm – 1 über Transistoren 22, 22,
..... angeschlossen. Ein Gateauswahlsignal sg wird in üblicher
Weise den Gates der Transistoren 22, 22, ... zugeführt. Des
Weiteren sind die geraden Subbitleitungen 21 an die geraden
Hauptbitleitungen BL1, BL3, ..., BLm über Transistoren 23, 23,
..., deren Gates ebenso in gewöhnlicher
Weise mit dem Gateauswahlsignal sg versorgt werden, angeschlossen.
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Die
obige Speicherzellenanordnung ist in eine Mehrzahl von Blöcken von
{(n + 1) × 8}
Speicherzellen unterteilt, wobei die Blöcke dieselbe Bauweise haben.
Die folgende Beschreibung basiert auf einem Beispiel mit einem Block,
der sich von der Hauptbitleitung BL0 zur Hauptbitleitung BL7 erstreckt.
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Die
Hauptbitleitungen BL1 bis BL3 sind mit Hilfe einer Masseleitung 20 und
Transistoren 24, 24, ..., deren Gates mit einem
Entladesignal dis0 versorgt werden, auf Masse geschaltet/gegroundet.
Die Hauptbitleitungen BL3 bis BL5 sind mit Hilfe einer Masseleitung 20 und
Transistoren 25, 25, ..., deren Gates mit einem
Entladesignal dis1 versorgt werden, auf Masse geschaltet/gegroundet.
Die Hauptbitleitungen BL5 bis BL7 sind mit Hilfe einer Masseleitung 20 und
Transistoren 26, 26, ..., deren Gates mit einem
Entladesignal dis2 versorgt werden, auf Masse geschaltet/gegroundet.
Die Hauptbitleitungen BL0, BL1, BL7 (,BL8) sind mit Hilfe einer
Masseleitung 20 und Transistoren 27, deren Gate
mit einem Entladesignal dis3 versorgt werden, auf Masse geschaltet/gegroundet.
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Des
Weiteren sind zwischen benachbarten Hauptbitleitungen BL einem Widerstand
entsprechende Vorrichtungen geschaltet, die einen positiven Leckstrom
zwischen benachbarten Hauptbitleitungen BL erzeugen und näherungsweise
den Wert des Leckstroms einer geladenen Hauptbitleitung BL zu einer
Lesespeicherzelle, unabhängig
davon, ob eine zur Lesespeicherzelle benachbarte Speicherzelle in einem
gelöschten
oder programmierten Zustand ist, ausgleichen. In dieser Ausführungsform
sind die dem Widerstand entsprechenden Vorrichtungen aus nichtflüchtigen
Speicherzellen (im Folgenden als „Abstimmzellen" bezeichnet) AC00
bis AC07 aufgebaut, welche jeweils einen Feldeffekttransistor mit floatendem
Gate aufweisen und an eine Abstimmwortleitung AWL0 angeschlossene
Steuergates haben. Des Weiteren sind die Abstimmzellen AC10 bis AC17,
deren Steuergates an eine Abstimmwortleitung AWL1 angeschlossen
sind, die Abstimmzellen AC20 bis AC27, deren Steuergates an eine
Abstimmwortleitung AWL2 angeschlossen sind, und die Abstimmzellen
AC30 bis AC37, deren Steuergates an eine Abstimmwortleitung AWL3
angeschlossen sind, als die dem Widerstand entsprechende Vorrichtungen
vorgesehen.
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Unter
den Abstimmzellen AC00 bis AC07 sind die Abstimmzellen AC00 bis
AC03 gelöschte Zellen
(mit „E" in den Figuren gekennzeichnet),
bei welchen die Schwellspannung jedes diese Abstimmzellen darstellenden
Transistors größer als
eine Spannung eines H-Pegels eines an die Abstimmwortleitung AWL0
angelegten Abstimmsignals awl0 ist, wobei die Abstimmzellen AC04
bis AC07 programmierte Zellen (mit „P" in den Figuren gekennzeichnet) sind,
bei denen die Schwellspannung jedes diese Abstimmzellen darstellenden
Transistors kleiner als der H-Pegel des an die Abstimmwortleitung AWL0
angelegten Abstimmsignals awl0 ist. Unter den Abstimmzellen AC10
bis AC17 sind die Abstimmzellen AC12 bis AC15 gelöschte Zellen
E, während
die Abstimmzellen AC10, AC11, AC16 und AC17 programmierte Zellen
P sind. Unter den Abstimmzellen AC20 bis AC27 sind die Abstimmzellen AC24
bis AC27 gelöschte
Zellen E, während
die Abstimmzellen AC20 bis AC23 programmierte Zellen P sind. Unter
den Abstimmzellen AC30 bis AC37 sind die Abstimmzellen AC30, AC31,
AC36 und AC37 gelöschte
Zellen E, während
die Abstimmzellen AC32 bis AC35 programmierte Zellen P sind.
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Die
ungeraden Hauptbitleitungen BL0, BL2, BL4, BL6 und BL8 sind an eine
Ladeleitung 29, an die eine Ladespannung Vpre über Transistoren 28 angelegt
ist, angeschlossen. An die Gates der Transistoren 28 ist
gewöhnlich
ein Ladesignal Φpre
angelegt. Des Weiteren sind diese Hauptbitleitungen an einem ihrer
Enden an Sense-/Leseverstärker
SA0, SA2, SA4, SA6 und SA8 angeschlossen. Das andere Ende der Hauptbitleitungen
BL2, BL4, BL6 und BL8 ist an Sense-/Leseverstärker SA1, SA3, SA5 und SA7
angeschlossen. Andererseits sind die geraden Hauptbitleitungen BL1,
BL3, BL5 und BL7 an die Ladeleitung 31 angeschlossen, an
die die Ladespannung Vpre von der Leistungsquelle Vrpe aus über Transistoren,
deren Gates mit dem Ladesignal Φpre
versorgt werden, angelegt ist.
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Die
Halbleiterspeichervorrichtung mit der oben beschriebenen Speicherzellenanordnung
liest alle Daten der an einer Wortleitung WL angeschlossenen Speicherzellen
MC in vier Lesevorgängen
wie weiter unten detailliert beschrieben ist. 2 zeigt ein
Ablaufdiagramm der Zeitsteuerung im Betrieb der oben beschriebenen
Speichervorrichtung. Der Betrieb der Halbleiterspeichervorrichtung
dieser Ausführungsform
wird mit Bezug zu 2 basierend auf einem Beispiel,
in welchem Daten der Speicherzellen MC00 bis MC07 des an die Wortleitung
WL0 angeschlossenen Blocks gelesen werden, beschrieben. Zuerst wird
die an die Speicherzellen MC00 bis MC07 angeschlossene und auszuwählende Wortleitung
MC07 und das Gateauswahlsignal sg auf H-Pegel gelegt, so dass alle
Subbitleitungen 21 an die Hauptbitleitungen BL beim Starten
des Lesevorgangs angeschlossen sind.
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(a) Erster Lesevorgang
(Lesen der Speicherzellen MC00 und MC03)
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Das
Ladesignal Φpre
wird zum Zeitpunkt t0 auf H-Pegel gelegt, wodurch alle Hauptbitleitungen BL über die
Ladespannung Vpre (z.B. mit 1 V) geladen werden. Das an die Wortleitung
AWL0 anzulegende Abstimmsignal awl0 wird erhöht. Das Ladesignal Φpre wird
zum Zeitpunkt t1 auf L-Pegel gelegt. Danach wird das Entladesignal
dis0 zum Zeitpunkt t2 auf H-Pegel gelegt, wodurch die Hauptbitleitungen BL1
bis BL3 entladen werden. Falls in diesem Stadium die in der Speicherzelle
MC00 gespeicherten Daten „0" entsprechen (falls
beispielsweise die Schwellspannung des die Speicherzelle MC00 darstellenden Transistors
niedriger als der H-Pegel (Vcc) der Wortleitung WL0 ist: eine programmierte
Zelle), so wird die Hauptbitleitung BL0 über die zugehörige Subbitleitung 21,
die Speicherzelle MC00 und die Hauptbitleitung BL1 entladen. Entsprechen
die in der Speicherzelle MC03 gespeicherten Daten ebenso „0", so wird die Hauptbitleitung
BL4 ebenso über
die zugehörige
Subbitleitung 21, die Speicherzelle MC03 und die Hauptbitleitung
BL3 entladen. Entsprechen im Gegensatz hierzu die in den Speicherzellen
MC00 und MC03 gespeicherten Daten „1" (falls beispielsweise die Schwellspannung
der Transistoren größer als
der H-Pegel der
Wortleitung WL0 ist: gelöschte Zellen),
so werden die Hauptbitleitungen BL0 und BL4 nicht entladen.
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Danach
werden die Sense-/Leseverstärker SA0
und SA4 zum Zeitpunkt t3 angesteuert. Nun werden die Spannungen
der Hauptbitleitungen BL0 und BL4 mit den Sense-/Leseverstärkern SA0
und SA4 erfasst. Falls die Spannung abgefallen ist wird ermittelt,
dass die in der Speicherzelle MC00 oder der Speicherzelle MC03 gespeicherten
Daten „0" entsprechen. Falls
die Spannung nicht abgefallen ist, wird ermittelt, dass die in der
Speicherzelle MC00 oder der Speicherzelle MC03 gespeicherten Daten „1" entsprechen. Danach
fällt das
Abstimmsignal awl0 zum Zeitpunkt t4 ab, wodurch das Entladesignal dis0
L-Pegel erhält. Somit
ist der erste Lesevorgang abgeschlossen.
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Beim
obigen Betrieb werden die Hauptbitleitungen BL1 bis BL3 unter den
Hauptbitleitungen BL0 bis BL8 entladen. Dabei wird das Potential
der Hauptbitleitung BL2 benachbart zur Entladeseite der an die Lesespeicherzelle
MC03 angeschlossenen Hauptbitleitung BL3 dem Potential der Hauptbitleitung
BL3 angeglichen, während
das Potential der Hauptbitleitung BL5 benachbart zur Ladeseite (Sense-/Leseseite)
der an die Lesespeicherzelle MC03 angeschlossenen Hauptbitleitung
BL4 an das Potential der Hauptbitleitung BL4 angeglichen wird. Somit
gleichen sich die Sourcepotentiale der zur Lesespeicherzelle MC03
benachbarten Speicherzellen MC02 und MC04 an ihre entsprechenden
Drainpotentiale an. Ebenso sind die Lesespeicherzelle MC03 und die
Lesespeicherzelle MC00, wobei die Letztere eine zur vorigen Lesespeicherzelle
MC03 nächstbenachbarte Lesespeicherzelle
ist, mit ihren Entladeseiten gegenüberliegend angeordnet und der
Abstand zwischen ihren Ladeseiten wird so groß als möglich gewählt, so dass beide so weit
als möglich
voneinander entfernt sind. Dadurch wird der Einfluss des Leckstroms
der benachbarten Speicherzellen MC02 und MC04 auf die Lesespeicherzelle
MC03 auf ein Minimum unterdrückt.
Selbiges gilt für
die Lesespeicherzelle MC00.
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Unter
den durch das Abstimmsignal awl0 aktivierten Abstimmzellen AC00
bis AC07 sind die über die
Hauptbitleitungen BL1 bis BL3 angeschlossenen und durch das Entladesignal
dis0 entladenen Abstimmzellen AC00 bis AC03 gelöschte Zellen E, während die
anderen Abstimmzellen AC04 bis AC07 programmierte Zellen P darstellen.
Bei dieser Anordnung fließt
ein Leckstrom beim Lesen von Daten der Lesespeicherzelle MC03 in
die Hauptbitleitung BL4 durch die Abstimmzellen AC04–AC07, die
programmierte Zellen P darstellen, so dass eine Differenz zwischen
den Leckströmen
in den Fällen,
dass alle Speicherzellen MC04 bis MC07 gelöschte Zellen sind verglichen
damit, dass eine der Speicherzellen eine programmierte Zelle ist
(mit anderen Worten, eine Variation der Spannung der Hauptbitleitung
BL4) ausgeschlossen werden kann. Somit wird eine Differenz in den
Leckströmen
für die
Fälle,
dass die in der benachbart zur Speicherzelle MC03 liegenden Speicherzelle
gespeicherten Daten „0" entsprechen verglichen
damit, dass diese Daten „1" entsprechen, ausgeschlossen.
Es gilt zu beachten, dass diese Betrachtung ebenso auf die Lesespeicherzelle
MC00 zutrifft.
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(b) Zweiter Lesevorgang
(Lesen der Speicherzellen MC02 und MC05)
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Das
Ladesignal Φpre
wird zum Zeitpunkt t5 auf H-Pegel gelegt, wodurch alle Hauptbitleitungen BL über die
Ladespannung Vpre (z.B. mit 1 V) geladen werden. Das an die Wortleitung
AWL1 anzulegende Abstimmsignal awl1 wird erhöht.
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Das
Ladesignal Φpre
wird zum Zeitpunkt t6 auf L-Pegel gelegt. Danach wird das Entladesignal dis1
zum Zeitpunkt t7 auf H-Pegel gelegt, wodurch die Hauptbitleitungen
BL3 bis BL5 entladen werden. Sodann werden die Sense-/Leseverstärker SA2
und SA6 zum Zeitpunkt t8 aktiviert, um die Spannungen der Hauptbitleitungen
BL2 und BL6 zu erfassen und hierdurch die Daten der Speicherzellen
MC02 und MC05 zu bestimmen. Dann wird das Abstimmsignal zum Zeitpunkt
t9 zum Abfallen gebracht, wodurch das Entladesignal dis1 L-Pegel
erhält.
Damit ist der zweite Lesevorgang beendet.
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Beim
obigen Betrieb werden die Hauptbitleitungen BL3 bis BL5 unter den
Hauptbitleitungen BL0 bis BL8 entladen. Dementsprechend werden die Sourcepotentiale
der zur Lesespeicherzelle MC05 benachbarten Speicherzellen MC04
und MC06 ihren Drainpotentialen angeglichen. Ebenso sind die Lesespeicherzelle
MC05 und die Lesespeicherzelle MC02, wobei die Letztere eine zur
vorigen Lesespeicherzelle nächstbenachbarte
Lesespeicherzelle ist, mit ihren Entladeseiten gegenüberliegend
angeordnet und der Abstand zwischen ihren Ladeseiten wird so groß als möglich gewählt. Dadurch
wird der Einfluss des Leckstroms der benachbarten Speicherzellen
MC04 und MC06 auf die Lesespeicherzelle MC05 auf ein Minimum unterdrückt. Entsprechendes
gilt für die
Lesespeicherzelle MC00.
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Unter
den durch das Abstimmsignal awl1 aktivierten Abstimmzellen AC10
bis AC17 sind die über die
Hauptbitleitungen BL3 bis BL5 angeschlossenen und durch das Entladesignal
dis1 entladenen Abstimmzellen AC12 bis AC15 gelöschte Zellen E, während die
weiteren Abstimmzellen AC10, AC11, AC16 und AC17 programmierte Zellen
P darstellen. Somit wird beim Lesen von Daten der Lesespeicherzelle MC05
eine Differenz zwischen den Leckströmen für die Fälle, dass alle Speicherzellen
MC00, MC01, MC06 und MC07 gelöschte
Zellen sind verglichen damit, dass eine dieser Speicherzellen eine
programmierte Zelle ist, vermieden. Entsprechendes gilt für die Lesespeicherzelle
MC02.
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(c) Dritter Lesevorgang
(Lesen der Speicherzellen MC04 und MC07)
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Das
Ladesignal Φpre
wird zum Zeitpunkt t10 auf H-Pegel gelegt, wodurch alle Hauptbitleitungen BL über die
Ladespannung Vpre (z.B. mit 1 V) geladen werden. Das an die Wortleitung
AWL2 anzulegende Abstimmsignal awl2 wird erhöht.
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Das
Ladesignal Φpre
wird zum Zeitpunkt t11 auf L-Pegel gelegt. Danach wird das Entladesignal dis2
zum Zeitpunkt t12 auf H-Pegel gelegt, wodurch die Hauptbitleitungen
BL5 bis BL7 entladen werden. Sodann werden die Sense-/Leseverstärker SA3
und SA7 zum Zeitpunkt t13 aktiviert, um die Spannungen der Hauptbitleitungen
BL4 und BL8 zu erfassen und hierdurch die Daten der Speicherzellen
MC04 und MC07 zu bestimmen. Dann wird das Abstimmsignal awl2 zum
Zeitpunkt t14 zum Abfallen gebracht, wodurch das Entladesignal dis2
L-Pegel erhält.
Hiermit wird der Lesevorgang beendet.
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Beim
obigen Betrieb werden die Hauptbitleitungen BL5 bis BL7 unter den
Hauptbitleitungen BL0 bis BL8 entladen. Dementsprechend werden die Sourcepotentiale
der zur Speicherzelle MC04 benachbarten Speicherzellen MC03 und
MC05 ihren jeweiligen Drainpotentialen angeglichen. Ebenso sind die
Lesespeicherzelle MC04 und die Lesespeicherzelle MC07, wobei die
Letztere eine zur vorigen Lesespeicherzelle nächstbenachbarte Lesespeicherzelle
ist, mit ihren Entladeseiten gegenüberliegend angeordnet und der
Abstand zwischen ihren Ladeseiten wird so groß als möglich gewählt. Dadurch wird der Einfluss
des Leckstroms der benachbarten Speicherzellen MC03 und MC05 auf
die Lesespeicherzelle MC04 auf ein Minumim unterdrückt. Entsprechendes
gilt für
die Lesespeicherzelle MC07.
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Unter
den durch das Abstimmsignal awl2 aktivierten Abstimmzellen AC20
bis AC27 sind die über die
Hauptbitleitungen BL5 bis BL7 angeschlossenen und durch das Entladesignal
dis2 entladenen Abstimmzellen AC24 bis AC27 gelöschte Zellen E, während die
weiteren Abstimmzellen AC20 bis AC23 programmierte Zellen P darstellen.
Somit wird beim Lesen von Daten der Lesespeicherzelle MC04 eine
Differenz zwischen den Leckströmen
für die
Fälle,
dass alle Speicherzellen MC00 bis MC03 gelöschte Zellen sind verglichen
damit, dass eine der Speicherzellen eine programmierte Zelle ist,
vermieden. Entsprechendes gilt für
die Lesespeicherzelle MC07.
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(d) Vierter Lesevorgang
(Lesen der Speicherzellen MC01 und MC06)
-
Das
Ladesignal Φpre
wird zum Zeitpunkt t15 auf H-Pegel gelegt, wodurch alle Hauptbitleitungen BL über die
Ladespannung Vpre geladen werden. Das an die Wortleitung AWL3 anzulegende
Abstimmsignal awl3 wird erhöht.
-
Das
Ladesignal Φpre
wird zum Zeitpunkt t16 auf L-Pegel gelegt. Danach wird das Entladesignal dis3
zum Zeitpunkt t17 auf H-Pegel gelegt, wodurch die Hauptbitleitungen
BL0, BL1, BL7 und BL8 entladen werden. Sodann werden die Sense-/Leseverstärker SA1
und SA5 zum Zeitpunkt t18 aktiviert, um die Spannungen der Hauptbitleitungen
BL2 und BL6 zu erfassen und hierdurch die Daten der Speicherzellen
MC01 und MC06 zu bestimmen. Dann wird der Pegel der Wortleitung
WL0 zum Zeitpunkt t19 zum Abfallen gebracht, das Gateauswahlsignal
sg erhält L-Pegel,
das Abstimmsignal awl3 wird erniedrigt und das Entladesignal dis3
erhält
L-Pegel. Hiermit wird der Sense-/Lesevorgang beendet.
-
Beim
obigen Betrieb werden die Hauptbitleitungen BL0, BL1, BL7 und BL8
unter den Hauptbitleitungen BL0 bis BL8 entladen. Dementsprechend werden
die Sourcepotentiale der zur Speicherzelle MC01 benachbarten Speicherzellen
MC00 und MC02 ihren jeweiligen Drainpotentialen angeglichen. Ebenso
sind die Lesespeicherzelle MC01 und die Lesespeicherzelle MC06,
wobei die Letztere eine zur vorigen Lesespeicherzelle nächstbenachbarte
Lesespeicherzelle ist, mit ihren Entladeseiten gegenüberliegend
angeordnet und der Abstand zwischen ihren Ladeseiten wird so groß als möglich gewählt. Dadurch
wird der Einfluss des Leckstroms der benachbarten Speicherzellen
MC00 und MC02 auf die Lesespeicherzelle MC04 auf ein Minimum unterdrückt. Entsprechendes
gilt für
die Lesespeicherzelle MC06.
-
Unter
den durch das Abstimmsignal awl3 aktivierten Abstimmzellen AC30
bis AC37 sind die über die
Hauptbitleitungen BL0, BL1, BL7 und BL8 angeschlossenen und durch
das Entladesignal dis3 entladenen Abstimmzellen AC30, AC31, AC36
und AC37 gelöschte
Zellen E, während
die weiteren Abstimmzellen AC32 bis AC35 programmierte Zellen P
darstellen. Somit wird beim Lesen von Daten der Lesespeicherzelle
MC01 eine Differenz zwischen den Leckströmen für die Fälle, dass alle Speicherzellen MC02
bis MC05 gelöschte Zellen
sind verglichen damit, dass eine der Speicherzellen eine programmierte
Zelle ist, vermieden. Entsprechendes gilt für die Lesespeicherzelle MC06.
-
Wie
in der obigen Ausführungsform
beschrieben, werden die Speicherzellen MC00 und MC03 im ersten Lesevorgang
gelesen, die Speicherzellen MC02 und MC05 werden im zweiten Lesevorgang
gelesen, die Speicherzellen MC04 und MC07 werden im dritten Lesevorgang
gelesen und die Speicherzellen MC01 bis MC06 werden im vierten Lesevorgang
gelesen. Somit können
alle Speicherzellen MC00 bis MC07 eines Blocks mit vier Lesevorgängen gelesen
werden. Dadurch werden durch gleichzeitiges Ausführen der Vorgänge für alle Blöcke Daten
aller an die eine Wortleitung WL0 angeschlossenen Speicherzellen
MC00 bis MC0m mit vier Vorgängen gelesen.
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Im
obigen Fall werden alle Speicherzellen einmal mit der Ladespannung
Vpre geladen. Danach werden im Hinblick auf einen Block zwei der
Inneren der vier an die zwei Speicherzellen MC angeschlossenen und
in einem Lesevorgang gelesenen Hauptbitleitungen BL und ebenso die
Hauptbitleitung oder zwischen den beiden inneren Hauptbitleitungen
gelegene Leitungen entladen. Alternativ werden umgekehrt zwei an
die entsprechenden beiden Bitleitungen MC angeschlossenen äußeren Bitleitungen
und ebenso die Hauptbitleitung oder außerhalb der beiden äußeren Hauptbitleitungen
gelegene Leitungen entladen.
-
Dementsprechend
werden die Source- und Drainpotentiale der zur Lesespeicherzelle
benachbarten beiden Speicherzellen MC einander angeglichen. Ebenso
sind die beiden Lesespeicherzellen MC mit ihren Entladeseiten oder
Ladeseiten sich gegenüberliegend
angeordnet und der Abstand zwischen ihren Ladeseiten wird in der
obigen Anordnung so groß als
möglich
gewählt.
Dadurch wird der Einfluss des Leckstroms der beiden benachbarten
Speicherzellen auf die Lesespeicherzelle auf ein Minimum unterdrückt. Somit
kann der Abstand der gleichzeitig zu lesenden Speicherzellen vermindert
werden, so dass zwei der acht Speicherzellen MC eines Blocks ohne
Hindernisse gleichzeitig gelesen werden können.
-
Des
Weiteren sind die an die Hauptbitleitungen BL angeschlossenen, zu
entladenen Abstimmzellen AC als gelöschte Zellen vorgesehen, während die
weiteren Abstimmzellen AC als programmierte Zellen vorgesehen sind.
Bei dieser Anordnung fließt beim
Lesen der Daten der Lesespeicherzellen ein Leckstrom in die durch
die Sense-/Leseverstärker
SA zu lesenden/zu sensenden Hauptbitleitungen BL, und durch die
an die geladene Hauptbitleitungen BL angeschlossenen Abstimmzellen
AC (programmierte Zellen P). Dadurch ist es möglich, die Differenz zwischen
einem Leckstrom für
den Fall, dass alle mit Source und Drain an die geladenen Hauptbitleitungen
angeschlossenen Speicherzellen MC gelöschte Zellen sind und einem
Leckstrom für
den Fall, dass eine beliebige der Speicherzellen eine programmierte
Zelle ist, zu erniedrigen.
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3 zeigt
eine Spannungsänderung
der vom Sense-/Leseverstärker
SA während
eines Lesevorgangs gelesenen/gesensten Hauptbitleitung BL. In der
Figur kennzeichnet ein Symbol „E" die Spannungsänderung
im Falle, dass die Lesespeicherzelle eine gelöschte Zelle ist, während ein
Symbol „P" eine Spannungsänderung
für den
Fall kennzeichnet, dass die gelesene Speicherzelle eine programmierte
Zelle ist. Eine der Symbole „E" und „P" folgende Nummer „1" kennzeichnet, dass
die benachbarte Speicherzelle eine gelöschte Zelle ist, während eine
den Symbolen folgende Nummer „2" kennzeichnet, dass
die benachbarte Speicherzelle eine programmierte Zelle ist. 4 zeigt
ein der 3 entsprechendes Diagramm der
Speichervorrichtung nach dem Stand der Technik, bei der weder die
Abstimmwortleitungen AWL noch die Abstimmzellen AC eingesetzt werden.
-
4 zeigt,
dass der Einfluss des Leckstroms der zur Lesespeicherzelle benachbarten Speicherzelle
auf die Sense-/Lesehauptbitleitung sich abhängig davon, ob die benachbarte
Speicherzelle eine gelöschte
Zelle oder eine programmierte Zelle für den Fall, dass weder die
abgestimmten Wortleitungen AWL noch die Abstimmzellen AC genutzt
werden, ändert.
Deshalb ist bei der Halbleiterspeichervorrichtung gemäß dem Stand
der Technik der Abstand zwischen gleichzeitig zu lesenden Speicherzellen
groß zu
wählen,
so dass die Anzahl gleichzeitig innerhalb eines Blocks mit acht
Speicherzellen zu lesender Speicherzellen allenfalls eins beträgt. Folglich
sind acht Lesevorgänge
zum Lesen der in Blöcke
von acht Speicherzellen unterteilten Speicherzellen notwendig.
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Im
Gegensatz hierzu fließt
bei der Halbleiterspeichervorrichtung dieser Ausführungsform
ein Leckstrom in die durch die Abstimmzellen AC zu lesenden/zu sensenden
Hauptbitleitungen BL (programmierte Zellen P), die an die geladenen
Hauptbitleitungen BL angeschlossen sind. Bei dieser Anordnung ist
weder die benachbarte Speicherzelle eine gelöschte oder programmierte Zelle,
wie aus 3 ersichtlich wird, ebenso ändert sich
der Leckstrom der benachbarten Speicherzelle nicht maßgeblich und
es existiert ein Punkt A, an welchem sich beide Kurven schneiden.
Wird folglich der Beginn des Lesevorgangs am Punkt A festgelegt,
reduziert sich eine Schwankung der Spannung der Sense-/Lesehauptbitleitung
aufgrund des Leckstroms der benachbarten Speicherzelle. Somit lässt sich
der Abstand zwischen gleichzeitig zu lesenden Speicherzellen erniedrigen,
so dass die in Blöcken
von 8 Speicherzellen angeordneten Speicherzellen in vier Lesevorgängen gelesen
werden können.
-
Bei
der obigen Ausführungsform,
in welcher die drei Hauptbitleitungen BL bezogen auf einen Block
von acht Bitleitungen BL entladen werden, besteht ein wie in 5 dargestellter
Zusammenhang zwischen den entladenen Hauptbitleitungen und der Lesespeicherzellen.
In 5 kennzeichnet eine Nummer „0" die entladene Hauptbitleitung, während eine
Nummer „1" die geladene Hauptbitleitung
kennzeichnet. Neben den Nummern „0" und „1" zur Kennzeichnung der entladenen/geladenen
Leitungen sind die Lesespeicherzellen dargestellt. Wie aus 5 ersichtlich
ist, wird durch Auswahl zweier Speicherzellen MC, bei welchen entweder
Source oder Drain an eine entladene Hauptbitleitung und der andere
Anschluss an eine geladene Hauptbitleitung angeschlossen sind, als
Lesespeicherzellen folgendes erreicht.
- (1)
Die Sourcepotentiale der beiden zur Lesespeicherzelle benachbarten
Speicherzellen werden an die entsprechenden Drainpotentiale angeglichen;
und
- (2) Eine erste Lesespeicherzelle und eine zweite, zur ersten
Lesespeicherzelle, nächstbenachbarte Lesespeicherzelle
haben einander gegenüberliegende
Entladeseiten oder Ladeseiten, und ihre Ladeseiten sind voneinander
bei dieser Anordnung so weit als möglich entfernt.
-
Die
beiden Lesespeicherzellen MC, bei denen entweder die Source oder
das Drain an eine entladene Hauptbitleitung und der andere Anschluss
an eine geladene Hauptbitleitung angeschlossen sind, können nicht
nur durch Entladen dreier Hauptbitleitungen BL pro Block von acht
Bitleitungen BL in einem Lesevorgang wie oben beschrieben erreicht werden,
sondern ebenso durch Entladen von einer Hauptbitleitung BL, von
zwei Hauptbitleitungen BL, von vier Hauptbitleitungen BL, von fünf Hauptbitleitungen
BL oder auch sechs Hauptbitleitungen BL, siehe 6.
Somit kann die obige Gestaltung durch Entladen von einer oder mehrerer,
jedoch nicht mehr als k – 2,
Hauptbitleitungen pro Block, welche aufeinanderfolgend angeordnet
sind (wobei k die Anzahl der Hauptbitleitungen eines Blocks darstellt,
und die Nummer 2 die Anzahl der Lesespeicherzellen kennzeichnet),
während
eines Vorgangs erreicht werden. In diesem Fall gilt zu beachten,
dass die Positionen und die Anzahl von programmierten Zellen P der
Abstimmzellen AC gemäß der Änderung
der Position und Anzahl der entladenen Hauptbitleitungen geändert werden
müssen.
-
Des
Weiteren ist die Anordnung der Abstimmzellen nicht auf die in 1 dargestellte
Anordnung begrenzt. 7 zeigt ein weiteres Beispiel
der Anordnung der Abstimmzellen AC00 bis AC07 in 1.
-
In 7 stellen
lediglich die Abstimmzellen AC00 und AC03, die mit denselben Hauptbitleitungen
BL0, BL1, BL3 und BL4, an welche die Lesespeicherzellen MC00 und
MC03 angeschlossen sind, verbunden sind, programmierte Zellen P
dar. Werden folglich die Abstimmzellen AC01 und AC02 als programmierte
Zellen P ausgelegt, so lassen sich die Potentiale der Hauptbitleitungen
BL1 bis BL3 vor der Entladung näherungsweise
angleichen unabhängig von
der Differenz des Leitungswiderstands oder Ähnlichem zwischen diesen Hauptbitleitungen,
wodurch die Dauer des Entladens der Hauptbitleitungen BL1 bis BL3
angeglichen wird.
-
Bei
der obigen Ausführungsform
werden die Abstimmwortleitungen AWL und die Abstimmzellen AC, die
nichtflüchtige
Speicherzellen darstellen, als die einem Widerstand entsprechenden
Vorrichtungen zur Vermeidung einer Schwankung des Leckstroms von
der benachbarten Speicherzelle zur Lesespeicherzelle genutzt, unabhängig davon
ob die benachbarte Zelle die gelöschte
oder die programmierte Zelle darstellt. Jedoch ist die Erfindung
hierauf nicht beschränkt,
so dass eine beliebige weitere, einem Widerstand entsprechende Vorrichtung,
genutzt werden kann, solange die Vorrichtung einen wie oben beschriebenen
Leckstrom erzeugt. Werden die nichtflüchtigen Speicherzellen als
die einem Widerstand entsprechenden Vorrichtungen genutzt, so lassen sich
hierfür
dieselben nichtflüchtigen
Speicherzellen, die auch zum Speichern von Daten dienen, verwenden,
so dass der Flächenbedarf
der einem Widerstand entsprechenden Vorrichtungen vermindert werden
kann.
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8 zeigt
ein weiteres Beispiel der einem Widerstand entsprechenden Vorrichtung.
In 8 werden zwei Transistoren 35, deren
Gates an eine Abstimmwortleitung AWLOH angeschlossen sind, als den
Abstimmzellen AC01 und AC02 unter den als programmierte Zellen P
in 7 dienenden Abstimmzellen AC01, AC02 und AC04
bis AC07 entsprechende Vorrichtungen genutzt, die an die Hauptbitleitungen
BL1 bis BL3 angeschlossen sind. Andererseits dienen vier Transistoren 36,
deren Gates an eine weitere Abstimmwortleitung AWL0M angeschlossen
sind, als den programmierten Abstimmzellen AC04 bis AC07 in 7 entsprechende
Vorrichtungen, die an die nicht entladenen Hauptbitleitungen BL4
bis BL8 angeschlossen sind. In diesem Fall ist es vorteilhaft einen
niedrigen Widerstand zwischen den zu entladenden Hauptbitleitungen
BL1 bis BL3 vorzusehen, weshalb eine hohe Spannung an die Abstimmwortleitung
AWLOH angelegt wird. Andererseits ist es vorteilhaft einen hohen
Widerstand zwischen den nicht zu entladenden Hauptbitleitungen BL4
bis BL8 vorzusehen, weshalb eine niedrige Spannung an die Abstimmwortleitung
AWL0M angelegt wird.
-
Die
Speicherzelle MC ist nicht auf die in einer Dreifachwanne ausgebildete
Speicherzelle begrenzt und enthält
das Diffusionsgebiet n+ sowie das Diffusionsgebiet n– mit weiter
oben beschriebenen asymmetrischen Konzentrationsprofilen; eine gewöhnliche Speicherzelle
vom NOR-Typ ist ebenfalls nutzbar. Die beschriebene Ausführungsform
verwirklicht sowohl die Entladung der einen bis k – 2 Hauptbitleitungen
BL der k Hauptbitleitungen BL eines Blocks sowie die Verbindung
zwischen allen Hauptbitleitungen BL über die einem Widerstand entsprechenden
Vorrichtungen. Jedoch lässt
die Erfindung ebenso lediglich die Verwirklichung einer dieser Maßnahmen
zu.
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Die
beschriebene Erfindung lässt
sich in naheliegender Weise verschiedenartig variieren. Derartige
Variationen sind nicht als Abweichung vom Umfang der in den Ansprüchen definierten
Erfindung zu betrachten, so dass alle derartigen Modifikationen, welche
einem Fachmann als naheliegend erscheinen, als im Umfang der Ansprüche enthalten
zu betrachten sind.