KR100294447B1 - 불휘발성반도체메모리장치 - Google Patents

불휘발성반도체메모리장치 Download PDF

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Abstract

여기에 개시되는 불 휘발성 반도체 메모리 장치는 복수 개의 그룹들로 나누어진 노어 구조로 된 독출 전용 메모리 셀들의메모리 셀 어레이와; 상기 메모리 셀 그룹들에 각각 대응하는 복수 개의 비트 라인들과; 상기 메모리 셀들 중 하나가 선택될 때 상기 비트 라인들 중, 서로 인접한, 2 개의 대응하는 비트 라인들을 선택하는 비트 라인 선택 회로와; 독출 동작동안에 상기 선택된 비트 라인들 중 하나의 비트 라인으로 데이터 센싱을 위한 감지 전류를 공급하는 회로 및; 상기 독출 동작 동안에 상기 선택된 비트 라인들 중 다른 비트 라인으로 상기 감지 전류와 등량의 바이어스 전류를 공급하는 회로를 포함한다.

Description

불휘발성 반도체 메모리 장치(NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE)
본 발명은 독출 전용 메모리 (read-only memory, ROM)에 관한 것으로서, 구체적으로는 노어 구조로 된 마스크 독출 전용메모리 장치에 관한 것이다.
롬 (ROM)은 2 가지의 종류 즉, NOR 구조 및 NAND 구조로 분류될 수 있다.
그 중에서, 상기 NOR 구조는, 또한, "플랫 셀"(flat cell)이라 칭한다. 플랫-셀 어레이 배열은 메모리 셀로서 기능하는 복수 개의 MOSFET들의 매트릭스로 도 1에 도시된 바와 같다. 각 MOSFET는 선택될 때 온 상태 (MOSFET의 전류 통로가 형성되는 상태)의 드레솔드 전압 (threshold voltage)을 갖거나 선택될 때 오프 상태 (MOSFET의 전류 통로가 형성되지 않는 상태)의 높은 드레솔드 전압을 갖도록 제조된다. MOSFET의 온/오프 상태는 셀에 저장된 "0" 또는 "1"의 논리 레벨을 나타낸다.
도 1을 참조하면, 서브-비트 라인들 (SBL1)-(SBLm) (여기서, m은 양의 정수) 중 2 개의 인접한 서브-비트 라인들 사이에 병렬로 연결되는 복수 개의 메모리 셀들은 하나의 뱅크 (bank) (또는, 그룹, 스트링 등으로 불림)를 구성하며, 각 뱅크의 메모리 셀들은 대응하는 워드 라인들 (WL1)-(WLn)에 각각 연결된다. 상기 서브-비트 라인들 (SBL1)-(SBLm) 중 짝수 번째의 서브-비트 라인들 (SBL2), (SBL4), …, 등은 신호들 (SSL1) 및 (SSL2)에 의해서 제어되는, 뱅크 선택기들 (bank selectors)로서 기능하는, NMOS 트랜지스터들 (BST1), (BST2), …, 등을 통해서 대응하는 메인 비트 라인들 (MBL1)-(MBLi) (여기서, i는 양의 정수)에 각각 연결된다. 상기 서브-비트 라인들 (SBL1)-(SBLm) 중 홀수 번째의 서브-비트 라인들 (SBL1), (SBL3),…, 등은 신호들 (GSL1) 및 (GSL2)에 의해서 제어되는, 접지 라인 선택기들 (ground line selectors)로서 기능하는, NMOS 트랜지스터들 (GST1), (GST2), …, 등을 통해서 대응하는 접지 비트 라인들 (GBL1)-(GBLj)에 각각 연결된다.
상기 메모리 셀들 중 선택되는 임의의 메모리 셀에 대한 독출 동작은 다음과 같이 수행된다. 임의의 메모리 셀 (M1)을 선택하기 위해서, 먼저, 뱅크 및 접지 라인 선택기들을 제어하기 위한 신호들 (GSL1), (GSL2), (SSL1), 그리고 (SSL2) 중2 개의 신호들 (예를 들면, SSL1, GSL1)이 선택되고 2 개의 다른 신호들 (예를 들면, SSL2, GSL2)이 비선택된다. 그리고, 워드 라인들 중 하나의 워드 라인 (예를 들면, WL1)이 선택된다. 이때, 메인 비트 라인 (MBL1)으로 감지 전류가 메인비트 라인 선택 회로 (도 3 참조, 150)를 통해서 감지 증폭 회로 (도 2 참조)의 단자 (DL)로부터 공급되고, 상기 선택된 메인 비트 라인 (MBL1)에 인접한 메인 비트 라인 (MBL2) 및 접지 비트 라인 (GBL1)은 접지 전압으로 유지된다. 만약 선택된 메모리 셀이 온 상태이면, 상기 선택된 메인 비트 라인 (MBL1) 상의 전위는 접지 전압으로 방전된다. 즉, 신호(SSL1)에 제어되는 NMOS 트랜지스터 (BST1), 선택된 메모리 셀 (M1), 서브-비트 라인 (SBL1), 신호 (GSL1)에 의해서 제어되는 NMOS 트랜지스터 (GST1) 및 접지 비트 라인 (GBL1)으로 이루어지는 방전 경로 (점선 L1)를 통해서 선택된 메인 비트라인 (MBL1) 상의 전위는 접지 전압으로 방전된다. 만약 선택된 메모리 셀 (M1)이 오프 상태이면, 방전 경로 (L1)가 형성되지 않기 때문에 상기 선택된 메인 비트 라인 (MBL1) 상의 전위는 점차적으로 높아진다. 상기 선택된 서브-비트 라인즉, 메인 비트 라인 (MBL1) 상의 최종적인 전압은 감지 증폭기에 의해서 감지되고 증폭된다.
플랫 셀 (또는, 노어 구조)을 이용한 마스크 롬에서 있어서, 임의의 워드 라인이 선택될 때, 상기 선택된 워드 라인에 관련된 메모리 셀들이 동시에 턴-온되기 때문에 플랫 셀 구조의 특성으로 인해서 적어도 하나 이상의 누설 전류 경로가 생길 수 있다. 누설 전류 경로가, 도 1에서, 점선 L2로 표기되었다. 이러한 누설 전류 경로로 인해서, 선택된 메모리 셀이 오프 상태임에도 불구하고 온 상태로 감지되거나, 감지 시간이 증가되어 고속 동작을 구현하기 어렵다. 그러므로, 마스크 롬의 고속 동작을 구현하기 위해서, 그러한 누설 전류 경로가 형성되는 것을 차단하는 것이 요구된다.
플랫 셀 구조의 특성으로 인해서 생기는 그러한 누설 전류 경로를 차단하기 위한 하나의 방법은 선택된 메인 비트 라인에 인접한 복수 개의 메인 비트 라인들을 상기 선택된 메인 비트 라인과 동일한 전압 레벨로 유지시키는 것이다. 누설 전류경로는 MOSFET의 소오스-드레인 전압차 (Vds)로 인해서 생기기 때문에, 그러한 전압차 (Vds)를 제거함으로써 누설 전류 경로가 차단될 수 있다. 그 결과로서, 오프 상태의 메모리 셀에 대한 독출 동작의 오류가 방지될 수 있다.
하지만, 전술한 방법에 따라 선택되는 메인 비트 라인과 동일한 전압으로 설정되는 인접한 메인 비트 라인들의 수가 많을수록, 누설 전류로 인해서 상기 선택된 메인 비트 라인 상의 감소되는 전류의 양은 더 많이 감소된다. 이에 반해서, 그러한 인접한 메인 비트 라인들에 대한 충전 및 방전 시간은 그것에 비례해서 더욱 증가되고, 그것에 의해서 감지 시간이 증가된다. 결과적으로, 마스크 롬의 고속 동작을 구현하기 어렵다. 게다가, 선택된 메인 비트 라인과 동일한 전압으로 설정되는 메인 비트 라인들의 수가 증가되면, 그것의 방전 동작이 수행될 때 전원 노이즈가 유발될 수 있다. 이와 같이, 선택되는 메인 비트 라인에 인접한 메인 비트 라인들을 그것과 동일한 전압으로 설정할 때, 상기 인접한 메인 비트 라인들이 도 2에 도시된 바와 같은 일반적인 감지 증폭 회로에 의해서 동일한 전압으로 설정될 수 없다. 즉, 그러한 기능을 수행하는 별도의 집적 회로들이 마스크 롬 장치에 부가적으로 구현되어야 한다.
따라서 본 발명의 목적은 선택된 메인 비트 라인과 그것에 인접한 하나의 메인 비트 라인을 동일한 전압으로 설정할 수 있는 감지 증폭 회로를 구비한 불 휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 독출 동작 동안에 생기는 누설 전류를 효과적으로 차단할 수 있는 불 휘발성 반도체 메모리 장치를 제공하는 것이다.
제1도는 일반적인 노어 구조로 된 마스크 롬 장치의 메모리 셀 어레이를 보여주는 회로도;
제2도는 종래 기술에 따른 감지 증폭 회로의 상세 회로도;
제3도는 본 발명에 따른 마스크 롬 장치의 블록도;
제4도는 본 발명의 바람직한 실시예에 따른 메인 비트 라인 선택 회로의 상세 회로도;
제5도는 제3도에 도시된 본 발명의 바람직한 실시예에 따른 감지 증폭 회로의 상세 회로도; 그리고
제6도는 본 발명의 바람직한 실시예에 따른 접지 비트 라인 선택 회로의 상세 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 메모리 셀 어레이 110 : 제 1 디코더
120 : 제 2 디코더 130 : 접지 비트 라인 선택 회로
140 : 제 3 디코더 150 : 메인 비트 라인 선택 회로
200 : 감지 증폭 회로
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 노어 구조의 불휘발성 반도체 메모리 장치는: 데이터를 저장하기 위한 복수의 메모리 셀들을 갖는 메모리 셀 어레이, 상기 어레이에 연결되는 복수의 제 1 비트 라인들, 상기 어레이에 연결되는 복수의 제 2 비트 라인들, 인접한 적어도 두 개의 제 1 비트 라인들을 선택하기 위해 상기 복수의 제 1 비트 라인들에 연결된 제 1 선택 수단, 인접한 적어도 두 개의 제 2 비트 라인들을 선택하기 위한 상기 복수의 제 2 비트 라인들에 연결되는 제 2 선택 수단, 및 데이터 독출 동작 동안에 선택된 제 1 비트 라인들 가운데 하나와 선택된 제 2 비트 라인들 가운데 하나로 데이터 센싱을 위한 감지 전류를 공급하고, 상기 선택된 제 1 및 제 2 비트 라인들 가운데 나머지들로 바이어스 전류를 공급하는 감지 증폭 수단을 포함한다. 상기 감지 증폭 수단은, 바이어스 전압을 발생하는 바이어스 전압 발생 수단과; 상기 바이어스 전압에 대응하는 기준 전류를 제 1 출력 단자로 공급하는 기준 전류 공급 수단과; 상기 바이어스 전압에 대응하는 상기 감지 전류를 제 2 출력 단자로 공급하는 감지 전류 공급 수단과; 상기 바이어스 전압에 대응하는 상기 바잉스 전류를 제 3 출력 단자로 공급하는 바이어스 전류 공급 수단 및; 상기 제 1 출력 단자와 상기 제 2 출력 단자 사이의 전압 차를 비교하는 차동 증폭기를 포함한다. 상기 감지 전류 공급 수단은, 상기 감지 증폭 수단의 제 2 입력 단자와 상기 제 2 출력 단자 사이에 연결되고, 상기 바이어스 전압 발생 수단에 의해 제어되는 제 2 트랜지스터를 구비하고, 상기 바이어스 전류 공급 수단은, 상기 감지 증폭 수단의 제 1 노드와 상기 제 3 출력 단자 사이에 연결되고, 상기 바이어스 전압 발생 수단에 의해 상기 제 2 트랜지스터와 공통으로 제어되는 제 3 트랜지스터를 구비한다.
이 실시예에 있어서, 상기 기준 전류 공급 수단은, 상기 감지 증폭 수단의 제 1 입력 단자와 상기 제 1 출력 단자 사이에 연결되며, 상기 바이어스 전압 발생 수단에 의해 상기 제 2 및 제 3 트랜지스터들과 공통으로 제어되는 제 1 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제 1 선택 수단은 비선택된 제 1 비트 라인들을 접지시키고, 상기 제 2 선택 수단은 비선택된 제 2 비트 라인들을 접지시킨다.
이 실시예에 있어서, 상기 감지 증폭 수단의 제 1 출력 단자와 연결되는 적어도 하나의 기준 셀을 더 포함한다.
이 실시예에 있어서, 상기 바이어스 전압 발생 수단은, 제 1 제어 신호를 받아들이는 입력 단자 및 출력 단자를 가지며, 상기 제 2 제어 신호를 반전시켜 출력하는 인버터, 및 상기 인버터의 출력 단자와 접지 전압 사이에 형성된 전류 통로 및 상기 제 2 출력 단자와 연결된 게이트를 가지는 NMOS 트랜지스터를 포함한다.
상기 제 1 내지 제 3 트랜지스터들의 게이트들은 상기 인버터의 출력 단자에 공통으로 연결된다.
이 실시예에 있어서, 상기 기준 전류 발생 수단은, 전원 전압과 상기 차동 증폭기의 제 1 입력 단자 사이에 형성되는 전류 통로 및, 상기 데이터 독출 동작 동안에 프리챠지 동작을 나타내는 제 2 제어 신호를 받아들이는 게이트를 가지는 NMOS 트랜지스터, 및 상기 전원 전압과 상기 제 1 입력 단자 사이에 형성되는 전류 통로 및, 상기 제 1 입력 단자에 연결되는 게이트를 가지는 PMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 감지 전류 공급 수단은, 전원 전압과 상기 차동 증폭기의 제 2 입력 단자 사이에 형성되는 전류 통로 및, 상기 데이터 독출 동안에 프리챠지 동작을 나타내는 프리챠지 신호를 받아들이는 게이트를 가지는 NMOS 트랜지스터, 및 상기 전원 전압과 상기 제 2 입력 단자 사이에 형성되는 전류 통로 및, 상기 차동 증폭기의 제 1 입력 단자에 연결되는 게이트를 가지는 PMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 바이어스 전류 발생 수단은, 전원 전압과 상기 제 1 노드 사이에 형성된 전류 통로 및, 상기 제 2 제어 신호를 받아들이는 게이트를 가지는 NMOS 트랜지스터, 및 전원 전압과 상기 제 1 노드 사이에 형성된 전류 통로 및, 상기 제 1 노드에 연결되는 게이트를 가지는 PMOS 트랜지스터를 포함한다.
(작용)
이와 같은 장치 및 회로에 의해서, 임의의 선택되는 워드 라인에 연결되는 메모리 셀들에 대한 드레인-소오스 전압차가생기지 않도록, 선택되는 메인 비트 라인에 인접한 메인 비트 라인은 메인 비트 라인 선택 회로를 통해서 감지 증폭 회로로부터 공급되는 바이어스 전류에 의해서 상기 선택된 메인 비트 라인과 동일한 전압으로 바이어스된다. 그리고, 상기 선택된 메인 비트 라인에 관련된 접지 비트 라인과 인접한 적어도 하나의 접지 비트 라인 역시 상기 바이어스 전류에 상응하는 레벨의 전압으로 바이어스된다. 그러한 결과로서, 선택된 메모리 셀과 동일한 워드 라인에 연결된 인접한 메모리셀들을 통해서 야기될 수 있는 누설 전류 통로가 차단될 수 있다.
(실시예)
도 3은 본 발명의 바람직한 실시예에 따른 불 휘발성 반도체 메모리 장치의 블록도이다.
도 3을 참조하면, 불 휘발성 반도체 메모리 장치 즉, 노어 구조로 된 마스크 롬은 메모리 셀 어레이 (memory cell array)(100)를 포함하며, 상기 어레이 (100)는 도 1과 같이 배열되는 복수 개의 메모리 셀들, 복수 개의 서브-비트 라인들(SBL1)-(SBLm), 복수 개의 워드 라인들 (WL1)-(WLn), 복수 개의 메인 비트 라인들 (MBL1)-(MBLi), 복수 개의 접지 비트라인들 (GBL1)-(GBLj), 뱅크 선택 라인들 (SSL1) 및 (SSL2), 그리고 접지 선택 라인들 (GSL1) 및 (GSL2)으로 구성된다. 상기 라인들 (WLn), (SSL1), (SSL2), (GSL1), (GSL2)은 행 선택기로서 기능하는 제 1 디코더 (first decoder)에 연결되고, 상기 접지 비트 라인들 (GBL1)-(GBLj)은 제 2 디코더 (second decoder) (120)에 의해서 제어되는 접지 비트 라인 선택회로 (130)에 연결된다. 상기 메인 비트 라인들 (MBL1)-(MBLi)은 제 3 디코더 (third decoder) (140)에 의해서 제어되는메인 비트 라인 선택 회로 (150)에 연결된다.
도 3에서, 상기 회로들 즉, 제 1 내지 제 3 디코더들 (110), (120) 및 (140), 접지 비트 라인 선택 회로 (130), 그리고 메인 비트 라인 선택 회로 (150)에 의해서 상기 메모리 셀 어레이 (100) 내의 적어도 하나의 메모리 셀이 선택될 때, 감지 증폭 회로 (200)는 상기 선택된 메모리 셀의 셀 데이터를 감지하고 증폭한다. 좀 더 구체적으로 설명하면, 상기 선택된 메모리 셀에 관련된 하나의 메인 비트 라인 (이하, 선택 메인 비트 라인이라 칭함)과 그리고 상기 선택된 메인 비트라인에 인접한 적어도 하나의 메인 비트 라인 (이하, 인접 메인 비트 라인이라 칭함)이 제 3 디코더 (140) 및 메인 비트라인 선택 회로 (150)에 의해서 동시에 선택된다. 또한, 상기 선택 메인 비트 라인에 관련된 접지 비트 라인 (이하, 선택 접지 비트 라인이라 칭함)과, 상기 선택 접지 비트 라인에 인접한 접지 비트 라인들 중 하나(이하, 인접 접지 비트 라인이라 칭함)가 제 2 디코더 (120) 및 접지 비트 라인 선택 회로 (130)에 의해서 선택된다. 상기 선택 메인 비트 라인상에는, 상기 감지 증폭 회로 (200)로부터 감지 전류 (Isen) (도 4 참조)이 공급되고, 상기 인접 메인 비트 라인 상에는, 상기 감지 증폭 회로 (200)로부터 바이어스 전류 (Ibias) (도 4 참조)가 공급된다. 상기 선택 접지 비트 라인은 상기 접지 비트 라인 선택 회로 (130)에 의해서 접지되고, 상기 인접 접지 비트 라인은 상기 접지 비트 라인 선택 회로 (130)에 의해서 상기 바이어스 전류 (Ibias) (도 4 참조)에 상응하는 전압 레벨로 바이어스된다. 상기 바이어스 전류 (Ibias)는 상기 감지 전류 (Isen)의 양과 동일하다.
이러한 일련의 과정에 따른 결과로서, 상기 감지 증폭 회로 (200)는 상기 선택된 메모리 셀의 상태 (온 또는 오프)에 따라 상기 감지 전류 (Isen)에 의해서 생기는 상기 선택 메인 비트 라인 상의 전압을 소정의 기준 전압을 기준하여 감지하고 증폭한다. 즉, 상기 선택된 메모리 셀이 온 상태일 때 상기 선택 메인 비트 라인은 소정의 비트 라인 프리챠지 레벨에서 접지 전압에 가까운 레벨로 낮아지고 그리고 오프 상태일 때 상기 선택 메인 비트 라인은 프리챠지 레벨에서 전원전압에 가까운 레벨로 높아지게 된다. 이때, 상기 인접 메인 비트 라인 및 상기 인접 접지 비트 라인이 상기 감지 전류(Isen)의 양에 상응하는 바이어스 전류 (Ibias)에 의해서 소정의 전압 레벨 즉, 메모리 셀들의 드레인-소오스 전압차가 생기지 않도록 하기 위한 전압 레벨로 각각 설정되기 때문에, 상기 선택된 메모리 셀이 연결된 워드 라인 즉, 선택 워드라인에 관련된 메모리 셀들을 통해서 형성되는 누설 전류 경로 (도 1 참조, L2)가 효과적으로 차단될 수 있다. 상기 선택 및 인접 메인 비트 라인들 및 상기 선택 및 인접 접지 비트 라인들 이외의 다른 메인 및 접지 비트 라인들은 대응하는 상기 제 3 디코더 (140) 및 상기 메인 비트 라인 선택 회로 (150)와 상기 제 2 디코더 (120) 및 상기 접지 비트 라인 선택 회로 (130)에 의해서 각각 접지된다.
도 4는 본 발명의 바람직한 실시예에 따른 메인 비트 라인 선택 회로의 상세 회로도이다. 도시의 편의상, 메인 비트 라인들 (MBLi)은 32개이고, 상기 메인 비트 라인들 (MBL1)-(MBL32)은 8 개의 메인 비트 라인들이 하나의 선택 신호 (YB1)-(YB4)에 의해서 각각 제어되는 4 개의 그룹들 (151), … , (154)로 나누어져 있다고 가정하자.
상기 그룹 (151)은 대응하는 메인 비트 라인 (MBL1)-(MLB8)과 신호 라인 (L1)-(L8) 사이에 연결된 NMOS 트랜지스터들(SW1)-(SW8)로 구성된다. 상기 NMOS 트랜지스터들 (SW1)-(SW8)의 게이트들은 도 3의 제 3 디코더 (140)로부터 제공되는 대응하는 선택 신호 (YB1)를 받아들인다. 나머지 그룹들의 회로 구성은 도 4에 도시된 바와 같이 상기 그룹 (151)의 그것과 동일하게 구성된다. 상기 신호 라인들 (L1)-(L8) 각각에는, 3 개의 NMOS 트랜지스터들 (ST1), (ST2), 그리고 (ST3)가 공통으로 연결된다. 예를 들면, 신호 라인 (L1)에 대응하는 NMOS 트랜지스터들 (ST1), (ST2), 그리고 (ST3) 중 NMOS트랜지스터 (ST1)는 대응하는 신호 라인 (L1)과 단자 (262) 사이에 연결되고, 상기 트랜지스터 (ST1)의 게이트는 상기 제3 디코더 (140)로부터 제공되는 선택 신호 (Y_DL1)를 받아들인다. 상기 NMOS 트랜지스터 (ST2)는 상기 신호 라인 (L1)과 단자 (263) 사이에 연결되고, 상기 트랜지스터 (ST2)의 게이트는 상기 제 3 디코더 (140)로부터 제공되는 선택 신호(Y_BL1)를 받아들인다. 그리고, NMOS 트랜지스터 (ST3)는 상기 신호 라인 (L1)과 접지 전압 (VSS) 사이에 연결되고, 상기 트랜지스터 (ST3)의 게이트는 상기 제 3 디코더 (140)로부터 제공되는 선택 신호 (Y_GL1)를 받아들인다. 나머지 신호 라인들 (L2)-(L8)에 대응하는 NMOS 트랜지스터들 (ST1), (ST2), 그리고 (ST3)는, 도 4에 도시된 바와 같이, 상기 신호 라인 (L1)의 그것과 동일한 회로 구성을 가진다. 여기서, 상기 단자들 (262) 및 (263)은 이후 설명되는 감지 증폭기 (200)에 연결되며, 각각이 감지 전류 (Isen) 및 바이어스 전류 (Ibias)를 공급받는다.
이러한 회로 구성에 있어서, 상기 그룹들 중 하나의 그룹 (예를 들면, 151)이 선택되고 상기 선택된 그룹 (151)의 메인 비트 라인 (MBL2)이 선택된다고 가정하자. 이러한 가정 하에서, 제 3 디코더 (140)로부터 제공되는 선택 신호들 중 신호들 (YB1), (Y_GL1), (Y_GL4)-(Y_GL8), (Y_DL2), 그리고 (Y_BL3)가 활성화된다. 이에 따라서, 상기 선택된 메인 비트 라인 (MBL2)은 NMOS 트랜지스터 (SW2), 신호 라인 (L2), 그리고 상기 신호 라인 (L2)에 공통으로 연결된 3 개의 NMOS 트랜지스터들 (ST1), (ST2), 그리고 (ST3) 중 트랜지스터 (ST1)를 통해서 상기 단자 (262)에 연결되고, 상기 선택된 메인 비트 라인 (MBL2)에 인접한 메인 비트 라인 (MBL3)은 NMOS 트랜지스터 (SW3), 신호 라인 (L3), 그리고 상기 신호 라인 (L3)에 공통으로 연결된 3 개의 NMOS 트랜지스터 (ST1), (ST2), 그리고 (ST3) 중 트랜지스터 (ST2)를 통해서 상기 단자 (263)에 연결된다. 그리고, 나머지 메인 비트 라인들 (MBL1), (MBL4), (MBL5)-(MBL8)는 앞서 설명된 바와 같은 유사한 방법에 의해서 접지된다.
도 5는 본 발명의 바람직한 실시예에 따른 도 3에 도시된 감지 증폭 회로의 상세 회로도이다. 도 5에서, 감지 증폭 회로(200)는 차동 증폭기 (differential amplifier, 210), 기준 전류 공급부 (reference current sourcing section, 220), 감지 전류 공급부 (sense current sourcing section, 230), 바이어스 전류 공급부 (240), 그리고 바이어스 전압 발생부(bias voltage generating section, 250)로 구성된다. 상기 회로 (200)는 상기 기준 전류 공급부 (220)로부터 공급되는기준 전류 (Iref)를 출력하는 제 1 출력 단자 (261), 상기 감지 전류 공급부 (230)로부터 공급되는 감지 전류 (Isen)를 출력하는 제 2 출력 단자 (262), 그리고 상기 바이어스 전류 공급부 (240)로부터 공급되는 바이어스 전류 (Ibias)를 출력하는 제 3 출력 단자 (263)를 포함한다. 여기서, 상기 기준 전류 (Iref)는 상기 제 1 출력 단자 (261)를 통해서 미도시된 기준 셀로 공급된다. 상기 제 2 출력 단자 (262)는 도 3의 메인 비트 라인 선택 회로 (150)를 통해서 상기 선택 메인비트 라인에 전기적으로 연결되고, 상기 제 3 출력 단자 (263)는 상기 메인 비트 라인 선택 회로 (150)를 통해서 상기 인접 메인 비트 라인에 전기적으로 연결될 것이다.
상기 기준 전류 공급부 (220)는 2 개의 NMOS 트랜지스터들 (221) 및 (223)과 하나의 PMOS 트랜지스터 (222)로 구성된다. 상기 NMOS 트랜지스터 (221)의 전류 통로는 전원 전압 (VDD)과 차동 증폭기 (210)의 일 입력 단자 (264) 사이에 형성되고, 그리고 그것의 게이트는 제어 신호 (ψPRE)를 받아들인다. 상기 제어 신호 (ψPRE)는 선택되는 메모리 셀에 관련된 감지 동작이 수행될 때 프리챠지 동작을 알리는 신호이다. 상기 PMOS 트랜지스터 (222)의 전류 통로는 상기 전원 전압(VDD)과 상기 차동 증폭기 (210)의 일 입력 단자 (264) 사이에 형성되고, 그리고 그것의 게이트는 상기 입력 단자 (264)에 연결된다. 상기 NMOS 트랜지스터 (223)의 전류 통로는 상기 입력 단자 (264)와 제 1 출력 단자 (261) 사이에 형성되고, 그것의 게이트는 상기 바이어스 전압 발생부 (250)에 연결된다.
상기 감지 전류 공급부 (230)는 2 개의 NMOS 트랜지스터들 (231) 및 (233)과 하나의 PMOS 트랜지스터 (232)로 구성된다. 상기 트랜지스터들 (231) 및 (232)의 전류 통로들은 상기 전원 전압 (VDD)과 상기 차동 증폭기 (210)의 다른 입력 단자(265) 사이에 병렬로 형성된다. 상기 트랜지스터 (231)의 게이트는 상기 기준 전류 공급부 (220)의 PMOS 트랜지스터(222)의 게이트 및 상기 입력 단자 (264)에 공통으로 연결되고 그리고 상기 NMOS 트랜지스터 (232)의 게이트는 상기 제어신호 (ψPRE)를 받아들인다. 상기 NMOS 트랜지스터 (233)의 전류 통로는 상기 차동 증폭기 (210)의 다른 입력 단자(265)와 제 2 출력 단자 (262) 사이에 형성되고, 그것의 게이트는 상기 바이어스 전압 공급부 (250)에 연결된다.
상기 바이어스 전류 공급부 (240)는 2 개의 NMOS 트랜지스터 (241) 및 (243)과 하나의 PMOS 트랜지스터 (242)로 구성된다. 상기 트랜지스터들 (241) 및 (242)의 전류 통로들은 상기 전원 전압 (VDD)과 노드 (266) 사이에 병렬로 형성된다. 상기 NMOS 트랜지스터 (241)의 게이트는 상기 제어 신호 (ψPRE)를 받아들이고, 상기 PMOS 트랜지스터 (242)의 게이트는 상기 노드 (266)에 연결된다. 상기 NMOS 트랜지스터 (243)의 전류 통로는 상기 노드 (266)와 제 3 출력 단자 (263) 사이에 형성되고, 그리고 그것의 게이트는 상기 바이어스 전압 공급부 (250)에 연결된다.
상기 바이어스 전압 공급부 (250)는 하나의 PMOS 트랜지스터 (251)와 2 개의 NMOS 트랜지스터들 (252) 및 (253)으로 구성되며, 상기 트랜지스터들 (251) 및 (252)은 하나의 CMOS 인버터로서 기능한다. 인버터로서 기능하는 상기 트랜지스터(251) 및 (252)의 전류 통로들은 상기 전원 전압 (VDD)과 접지 전압 사이에 직렬로 순차로 형성되고, 그것의 게이트들은제어 신호 (nSA)를 각각 받아들인다. 아울러, 상기 트랜지스터들 (251) 및 (252)의 전류 통로들 간의 접속점 즉, 인버터의 출력 단자는 바이어스 전압 (Vbias)으로 설정되는 신호 라인 (267)에 연결된다. 상기 제어 신호 (nSA)는 상기 선택된 메모리 셀에 관련된 감지 동작을 알리는 신호이다. 상기 NMOS 트랜지스터 (253)의 전류 통로는 상기 신호 라인 (267)과접지 전압 사이에 형성되고, 그것의 게이트는 상기 제 2 출력 단자 (262)에 연결된다.
도 6은 본 발명의 바람직한 실시예에 따른 접지 비트 라인 선택 회로의 상세 회로도이다. 도시의 편의상, 앞서 가정된바와 같이, 접지 비트 라인들 (GBLi)은 32 개이고, 상기 접지 비트 라인들 (GBL1)-(GBL32)은 8 개의 접지 비트 라인들로 구성되는 4 개의 그룹들 (131), … , (134)로 나누어져 있다고 가정하자.
상기 그룹 (131)은 대응하는 접지 비트 라인 (GBL1)-(GLB8)과 신호 라인 (L1')-(L8') 사이에 연결된 NMOS 트랜지스터들(GSW1)-(GSW8)로 구성된다. 상기 NMOS 트랜지스터들 (GSW1)-(GSW8)의 게이트들은 도 3의 제 2 디코더 (120)로부터 제공되는 대응하는 선택 신호 (YB1')를 받아들인다. 나머지 그룹들의 회로 구성은 도 6에 도시된 바와 같이 상기 그룹 (131)의 그것과 동일하게 구성된다. 상기 신호 라인들 (L1')-(L8') 각각에는, 2 개의 NMOS 트랜지스터들 (GST1) 및 (GST2)이 공통으로 연결된다. 예를 들면, 신호 라인 (L1')에 대응하는 NMOS 트랜지스터들 (GST1) 및 (SGT2) 중 NMOS 트랜지스터(GST1)는 대응하는 신호 라인 (L1')과 바이어스 단자(T1) 사이에 연결되고, 상기 트랜지스터 (GST1)의 게이트는 상기 제2 디코더 (120)로부터 제공되는 선택 신호 (Y_BL1')를 받아들인다. 상기 NMOS 트랜지스터 (GST2)는 상기 신호 라인(L1')과 접지 전압 (VSS) 사이에 연결되고, 상기 트랜지스터 (GST2)의 게이트는 상기 제 2 디코더 (120)로부터 제공되는 선택 신호 (Y_GL1')를 받아들인다. 나머지 신호 라인들 (L2')-(L8')에 대응하는 NMOS 트랜지스터들 (GST1) 및 (GST2)은, 도 6에 도시된 바와 같이, 상기 신호 라인 (L1')의 회로 연결과 동일하게 구성된다. 여기서, 상기 단자 (T1)에는, 도 4및 도 5에서 설명된 바이어스 전류 (Ibias)에 상응하는 레벨의 바이어스 전압이 공급된다. 도면에는 도시되지 않았지만, 상기 바이어스 전류에 상응하는 레벨의 바이어스 전압을 발생하는 회로가 쉽게 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이러한 회로 구성에 있어서, 상기 그룹들 (131), …, (134) 중 하나의 그룹 (예를 들면, 131)이 선택되고 상기 선택된 그룹 (131)의 접지 비트 라인 (GBL3)이 선택된다고 가정하자. 이러한 가정 하에서, 제 2 디코더 (120)로부터 제공되는 선택 신호들 중 신호들 (YB1'), (Y_BL3'), (Y_GL1'), 그리고 (Y_GL3')-(Y_GL8')가 활성화된다. 이에 따라서, 접지 비트 라인 (GBL3)은 NMOS 트랜지스터 (GSW3), 신호 라인 (L3'), 그리고 상기 신호 라인 (L3')에 공통으로 연결된 2 개의 NMOS 트랜지스터들 (GST1) 및 (GST2) 중 트랜지스터 (GST1)를 통해서 상기 단자 (T1)에 연결되고, 나머지 접지 비트 라인들(GBL1), (GBL2), 그리고 (GBL4)-(GBL8)는 상기 선택된 접지 비트 라인 (GBL3)과 유사한 방법으로 접지된다.
이하 본 발명의 바람직한 실시예에 따른 감지 증폭 회로의 동작과 함께 독출 동작이 도 3 내지 도 6에 의거하여 상세히 설명된다. 감지 동작이 수행되기 이전에 프리챠지 동작이 수행된다. 제어 신호들 (ψPRE) 및 (nSA)이 활성화되면, 트랜지스터들 (221), (231), (241), 그리고 (251)는 턴-온된다. 각 부 (220), (230), (240) 및 (250)의 노드들 (264), (265), (266), 그리고 (267)는 턴온된 트랜지스터들 (221), (231), (241), 그리고 (251)를 통해서 충전된다. 노드 (267)가 하이 레벨이 됨에 따라, 트랜지스터들 (223), (233),그리고 (243)가 턴온된다. 노드들 (264), (265), 그리고 (266)로부터 대응하는 출력 단자들 (261), (262), 그리고 (263)로 전류가 공급되어서 각 출력 단자 (261), (262), 그리고 (263)는 소정의 전압까지 충전된다. 이때, 게이트가 제 2 출력 단자 (262)에 연결된 바이어스 전압 공급부 (250)의 NMOS 트랜지스터 (253)가 턴온되고, 그 결과 상기 바이어스 전압 공급부 (250)의 PMOS 트랜지스터 (251) 및 NMOS 트랜지스터 (252)의 전류 공급 능력과 전류 방전 능력에 따라 라인 (267) 상의 전압 즉, 바이어스 전압 (Vbias)이 원하는 레벨로 설정될 것이다.
상기 제어 신호들 (ψPRE) 및 (nSA)에 의해서 각 부 (220), (230), (240)의 각 노드 (264), (265), (266)와 바이어스 전압 (Vbias)이 요구되는 레벨로 설정된 후, 상기 제어 신호 (ψPRE)는 비활성화된다. 이로 인해서, 노드들 즉, 차동 증폭기 (210)의 입력 단자들 (264) 및 (265)과 바이어스 전류 공급부 (240)의 노드 (266)의 충전 동작은 대응하는 PMOS 트랜지스터들 (222), (232), 그리고 (242)를 통해서 공급되는 전류에 의해서만 이루어진다. 이때, 제 1 출력 단자 (261)에 연결되는 기준 셀이 상기 기준 전류 공급부 (220)로부터 공급되는 기준 전류를 일정하게 (예를 들면, 온 상태의 메모리셀을 통해서 흐르는 전류의 절반에 상응하는 양) 방전하기 때문에, 상기 차동 증폭기 (210)의 일 입력 단자 (264) 상의 전압은 상기 PMOS 트랜지스터 (222)의 전류 공급 능력과 기준 셀의 전류 방전 능력에 따라 상기 차동 증폭기 (210)의 기준 전압으로서 설정될 것이다. 여기서, 제 2 및 제 3 출력 단자들 (262) 및 (263)으로 공급되는 감지 및 바이어스 전류들 (Isen) 및 (Ibias)은 도 3에 도시된 메인 비트 라인 선택 회로 (150) 및 접지 비트 라인 선택 회로 (130)가 활성화될때 대응하는 각 출력 단자로부터 각각 방전된다 (즉, 대응하는 메인 비트 라인들로 공급된다).
전술한 일련의 동작이 수행된 후 선택되는 메모리 셀에 대한 감지 동작이 수행된다. 도 3의 제 1 내지 제 3 디코더들(110), (120), 그리고 (140), 접지 비트 라인 선택 회로 (130), 그리고 메인 비트 라인 선택 회로 (150)에 의해서 메모리셀 (M1), 메인 비트 라인들 (MBL1) 및 (MBL2), 뱅크 선택 라인 (SSL1), 그리고 접지 선택 라인 (GSL1)이 선택되었다고 가정하자. 이때, 상기 선택된 메모리 셀 (M1)이 온 상태이면, 감지 증폭 회로 (200)로부터 공급되는 감지 전류 (Isen)는 방전 경로 즉, 라인 (SSL1)에 연결된 NMOS 트랜지스터 (BST1), 메모리 셀 (M1), 서브-비트 라인 (SBL1), 라인 (GSL1)에 연결된 NMOS 트랜지스터 (GST1)를 통해서 접지 비트 라인 (GBL1)으로 방전되어, 선택된 메인 비트 라인 (MBL1)의 전압은 낮아진다. 그 결과, 상기 선택된 메모리 셀은 감지 증폭 회로 (200)에 의해서 온 상태로 감지될 것이다. 이때, 인접한 메인 비트 라인 (MBL2) 역시 감지 증폭 회로 (200)로 부터 공급되는 바이어스 전류 (Ibias)에 의해서 충전될 것이다.
여기서, 상기 선택된 메인 비트 라인 (MBL1)에 관련된 접지 비트 라인 (GBL1)에 인접한 접지 비트 라인 (GBL2)은 도 6에서 설명된 바와 같이 상기 감지 전류 (Isen)에 상응하는 레벨의 전압으로 바이어스된다.
만약 선택된 메모리 셀 (M1)이 오프 상태이면, 앞서 설명된 방전 경로 (도 1의 L2)는 형성되지 않는다. 그러므로, 메인비트 라인 선택 회로 (150)를 통해서 감지 증폭 회로 (200)로부터 공급되는 감지 전류 (Isen)는 선택된 메인 비트 라인(MBL1) 상에 충전되고, 그 결과 상기 메인 비트 라인 (MBL1) 상의 전압은 소정의 프리챠지 레벨에서 증가될 것이다. 이와 동시에, 상기 선택된 워드 라인에 관련된 메모리 셀들에 대한 드레인-소오스 전압차 (Vds)가 생기지 않도록, 인접한 메인 비트 라인 (MBL2)은 상기 메인 비트 라인 선택 회로 (150)를 통해서 상기 감지 증폭 회로 (200)로부터 공급되는 바이어스 전류 (Ibias)에 의해서 상기 선택된 메인 비트 라인 (MBL1)과 동일한 전압이 될 것이다. 그리고, 접지 비트 라인(GBL2)은 상기 바이어스 전류 (Ibias)에 상응하는 레벨의 전압으로 바이어스된다. 결과적으로, 선택된 메모리 셀 (M1)과 동일한 워드 라인에 연결된 인접한 메모리 셀들을 통해서 도 1에 도시된 바와 같은 누설 전류 경로 (L2)가 차단된다. 이후, 감지 증폭 회로 (200)가 상기 선택된 메모리 셀 (M1)이 오프 상태임을 감지함으로써 감지 동작이 완료된다.
상기한 바와 같이, 노어 구조로 된 (플랫 셀) 본 발명의 마스크 롬에 따르면 선택되는 메인 비트 라인에 인접한 메인 비트 라인에만 상기 선택된 메인 비트 라인에 공급되는 감지 전류와 동일한 양의 바이어스 전류가 공급되고 다른 메인 비트라인들은 접지된다. 또한, 상기 선택된 메인 비트 라인에 관련된 접지 비트 라인에 인접한 접지 비트 라인들 중 하나가 상기 바이어스 전류에 상응하는 레벨의 전압으로 바이어스된다. 종래와 같이 바이어스되는 메인 비트 라인의 수가 많을 경우 감지 증폭 회로에 의해서 바이어스될 수 없기 때문에 별도의 바이어스 회로가 추가되어야 한다. 하지만, 오프 상태의 메모리 셀에 대한 감지 동작이 수행될 때 생기는 누설 전류 경로를 차단하기 위해서, 본 발명과 같이 바이어스되는 인접한 메인 비트 라인의 수를 하나로 줄일 수 있는 감지 증폭 회로가 제공된다. 이로써, 종래의 경우에 유발될 수 있는 문제점들 즉, 방전 동작시 전원 노이즈와 감지 속도의 지연을 방지할 수 있다.

Claims (8)

  1. 노어 구조의 불휘발성 반도체 메모리 장치에 있어서:
    데이터를 저장하기 위한 복수의 메모리 셀들을 갖는 메모리 셀 어레이와;
    상기 어레이에 연결되는 복수의 제 1 비트 라인들과;
    상기 어레이에 연결되는 복수의 제 2 비트 라이들과;
    인접한 적어도 두 개의 제 1 비트 라인들을 선택하기 위해 상기 복수의 제 1 비트 라인들에 연결된 제 1 선택 수단과;
    인접한 적어도 두 개의 제 2 비트 라인들을 선택하기 위해 상기 복수의 제 2 비트 라인들에 연결되는 제 1 선택 수단과;
    데이터 독출 동작 동안에 선택된 제 1 비트 라인들 가운데 하나와 선택된 제 2 비트 라인들 가운데 하나로 데이터 센싱을 위한 감지 전류를 공급하고, 상기 선택된 제 1 및 제 2 비트 라인들 가운데 나머지들로 바이어스 전류를 공급하는 감지 증폭 수단을 포함하되;
    상기 감지 증폭 수단은,
    바이어스 전압을 발생하는 바이어스 전압 발생 수단과;
    상기 바이어스 전압에 대응하는 기준 전압을 제 1 출력 단자로 공급하는 기준 전류 공급 수단과;
    상기 바이어스 전압에 대응하는 상기 감지 전류를 제 2 출력 단자로 공급하는 감지 전류 공급 수단과;
    상기 바이어스 전압에 대응하는 상기 바이어스 전류를 제 3 출력 단자로 공급하는 바이어스 전류 공급 수단 및;
    상기 제 1 출력 단자와 상기 제 2 출력 단자 사이의 전압 차를 비교하는 차동 증폭기를 포함하고;
    상기 감지 전류 공급 수단은, 상기 감지 증폭 수단의 제 2 입력 단자와 상기 제 2 출력 단자 사이에 연결되고, 상기 바이어스 전압 발생 수단에 의해 제어되는 제 2 트랜지스터를 구비하고;
    상기 바이어스 전류 공급 수단은, 상기 감지 증폭 수단의 제 1 노드와 상기 제 3 출력 단자 사이에 연결되고, 상기 바이어스 전압 발생 수단에 의해 상기 제 2 트랜지스터와 공통으로 제어되는 제 3 트랜지스터를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 기준 전류 공급 수단은,
    상기 감지 증폭 수단의 제 1 입력 단자와 상기 제 1 출력 단자 사이에 연결되며, 상기 바이어스 전압 발생 수단에 의해 상기 제 2 및 제 3 트랜지스터들과 공통으로 제어되는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 선택 수단은 비선택된 제 1 비트 라인들을 접지시키고, 상기 제 2 선택 수단은 비선택된 제 2 비트 라인들을 접지시키는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 감지 증폭 수단의 제 1 출력 단자와 연결되는 적어도 하나의 기준 셀을 부가적으로 포함하는 불 휘발성 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 바이어스 전압 발생 수단은,
    제 1 제어 신호를 받아들이는 입력 단자 및 출력 단자를 가지며, 상기 제 2 제어 신호를 반전시켜 출력하는 인버터; 및
    상기 인버터의 출력 단자와 접지 전압 사이에 형성된 전류 통로 및 상기 제 2 출력 단자와 연결된 게이트를 가지는 NMOS 트랜지스터를 포함하되;
    상기 제 1 내지 제 3 트랜지스터들의 게이트들은 상기 인버터의 출력 단자에 공통으로 연결되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 기준 전류 공급 수단은,
    전원 전압과 상기 차동 증폭기의 제 1 입력 단자 사이에 형성되는 전류 통로 및, 상기 데이터 독출 동안에 프리챠지 동작을 나타내는 제 2 제어 신호를 받아들이는 게이트를 가지는 NMOS 트랜지스터; 및
    상기 전원 전압과 상기 제 1 입력 단자 사이에 형성되는 전류 통로 및, 상기 제 1 입력 단자에 연결되는 게이트를 가지는PMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 감지 전류 공급 수단은,
    전원 전압과 상기 차동 증폭기의 제 2 입력 단자 사이에 형성되는 전류 통로 및, 상기 데이터 독출 동안에 프리챠지 동작을 나타내는 프리챠지 신호를 받아들이는 게이트를 가지는 NMOS 트랜지스터; 및
    상기 전원 전압과 상기 제 2 압력 단자 사이에 형성되는 전류 통로 및, 상기 차동 증폭기의 제 1 입력 단자에 연결되는 게이트를 가지는 PMOS 트랜지스터를 포함하는 불휘발성 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 바이어스 전류 공급 수단은,
    전원 전압과 상기 제 1 노드 사이에 형성된 전류 통로 및, 상기 제 2 제어 신호를 받아들이는 게이트를 가지는 NMOS 트랜지스터; 및
    전원 전압과 상기 제 1 노드 사이에 형성된 전류 통로 및, 상기 제 1 노드에 연결되는 게이트를 가지는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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