KR19990059252A - 반도체 메모리 장치의 감지 증폭기 - Google Patents

반도체 메모리 장치의 감지 증폭기 Download PDF

Info

Publication number
KR19990059252A
KR19990059252A KR1019970079450A KR19970079450A KR19990059252A KR 19990059252 A KR19990059252 A KR 19990059252A KR 1019970079450 A KR1019970079450 A KR 1019970079450A KR 19970079450 A KR19970079450 A KR 19970079450A KR 19990059252 A KR19990059252 A KR 19990059252A
Authority
KR
South Korea
Prior art keywords
node
voltage
data line
reference voltage
precharge
Prior art date
Application number
KR1019970079450A
Other languages
English (en)
Other versions
KR100267012B1 (ko
Inventor
이동우
임흥수
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019970079450A priority Critical patent/KR100267012B1/ko
Priority to TW087119791A priority patent/TW538415B/zh
Priority to US09/216,197 priority patent/US6087859A/en
Priority to JP37152098A priority patent/JPH11250686A/ja
Publication of KR19990059252A publication Critical patent/KR19990059252A/ko
Application granted granted Critical
Publication of KR100267012B1 publication Critical patent/KR100267012B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/063—Current sense amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 감지 증폭기를 갖는 반도체 메모리 장치에 관한 것으로서, 셀의 데이터를 감지하기 위한 감지 증폭기에 있어서, 셀에 대응되는 데이터 라인과; 상기 데이터 라인의 전압레벨과 비교하기 위한 더미 데이터 라인과; 상기 데이터 라인의 전압레벨과 비교하기 위한 기준 전압을 상기 더미 데이터 라인으로 공급하는 기준 전압 발생 회로와; 상기 기준 전압 발생 회로는 활성화되는 감지 신호에 응답하여 기준 전압을 발생하는 제 1 바이어스 회로와; 상기 기준 전압을 인가받아 전류 통로를 형성하는 제 1 패스 회로와; 상기 기준 전압을 인가받아 상기 더미 데이터 라인을 프리챠지하기 위한 제 1 프리챠지 회로를 구비하며; 상기 선택된 셀의 메인 비트 라인으로 공급되는 감지 전압을 발생하기 위한 감지 전압 공급 회로와; 상기 기준 전압과 상기 감지 전압의 차를 비교 및 증폭하는 차동 증폭 회로를 포함하며, 상기 감지 전압 발생 회로는 활성화되는 상기 감지 신호에 응답하여 기준전압을 발생하는 제 2 바이어스 회로와; 상기 기준 전압을 인가받아 전류 통로를 형성하는 제 2 패스 회로와; 상기 기준 전압을 인가받아 상기 더미 데이터 라인을 프리챠지 하기 위한 제 2 프리챠지 회로를 포함한다.

Description

반도체 메모리 장치의 감지 증폭기(SENSE AMPLIFIER OF SEMICONDUCTOR MEMORY DEVICE)
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 감지 증폭기(sense amplifier)를 갖는 반도체 메모리 장치에 관한 것이다.
감지 증폭기는 독출 동작시 기준 전압(reference voltage)과 선택된 셀을 통해 전달되는 감지 전압을 비교하여 상기 셀이 온셀(on-cell)인지 오프셀(off-cell)인지를 감지하게 된다. 본 발명은 감지 전압이 전달되는 데이터 라인(data line, DL)과 기준 전압이 전달되는 더미 데이터 라인(dummy data line, DDL)을 프리챠아지 한 후, 데이터를 감지하는 감지 증폭기에 관한 것이다. 도 1은 감지 증폭기의 구성을 보여주는 회로도이며, 기준 전압을 발생하는 기준 전압 발생 회로(100), 감지 전압을 발생하는 감지 전압 발생 회로(200), 그리고 상기 기준 전압과 감지 전압의 차를 증폭하는 차동 증폭 회로(300)를 포함한다. 상기 기준 전압 발생 회로(100)와 감지 전압 발생 회로(200)는 전류-미러형 트랜지스터들을 구비하고 있어 감지 신호 와 프리챠아지 신호(ψPRE)에 의해 더미 데이터 라인(DDL)과 데이터 라인(DL)을 프리챠아지 한 후, 상기 라인들에 서로 다른 레벨의 기준 전압과 감지 전압을 제공한다. 도 1을 참조하면, 상기 데이터 라인(DL)과 더미 데이터 라인(DDL)은 활성화되는 감지 신호 와 프리챠아지 신호(ψPRE)에 의해 차동 증폭기(300)의 입력단인 제 2 노드(N2)와 제 5 노드(N5)는 일정 레벨로 프리챠아지된다. 센싱 구간에서 상기 제 2 노드(N2)와 제 5 노드(N5)의 전압 레벨이 상승함에 따라 이를 프리챠아지 하기 위한 NMOS 트랜지스터(103, 203)는 턴오프되고 PMOS 트랜지스터들(104, 204)에 의해서만 각 라인으로 전류가 공급하게 된다.
그러나, 상술한 바와 같이 센싱 구간에서 프리챠아지를 위한 NMOS 트랜지스터들(103, 203)을 동작시키지 않기 위해서는 프리챠아지 신호(ψPRE)가 비활성화되어야 하는데, 상기 신호(ψPRE)의 펄스폭 조절이 힘들어 NMOS 트랜지스터(103, 203)를 제때 셧오프(shut_off)시키기가 어렵다. 또 다른 방법의 하나로 제 2 노드(N2)와 제 5 노드(N5)인 소오스 전압레벨이 상승함에 따라 몸체 효과(body effect)에 의해 문턱 전압(threshold voltage)이 상승함으로써 NMOS 트랜지스터들을 자연적으로 셧오프시킬 수 있지만, 몸체 효과에 의한 문턱 전압 조절은 여러 공정 조건들에 의해서 쉽게 제약을 받기 때문에 항상 NMOS보다 PMOS 트랜지스터를 항상 셧오프 시킬수 없게 되는 문제점이 발생하게 된다.
만일, NMOS 트랜지스터(103, 203)가 셧오프되지 않고, PMOS트랜지스터와 NMOS 트랜지스터 모두에 의해 전류가 계속적으로 공급되어 제 2 노드(N2)와 제 5 노드(N5)가 챠지된다면, 데이터 라인(DL)이 온 셀에 접속되어 있다고 하자. 이때, 제 5 노드(N5)는 제 2 노드(N2)보다 전압레벨이 낮아져야만 하는데 제 5 노드(N5)에 소오스가 연결되는 트랜지스터는 제 2 노드(N2)에 소오스가 연결되는 트랜지스터보다 더 많은 전류를 공급하게 된다. 그 결과 제 5 노드(N5)는 빠른 시간안에 제 2 노드(N2)보다 전압 레벨이 낮아지지 않는다. 계속해서, 선택된 셀이 오프셀인 경우에는 제 5 노드(N5)가 제 2 노드(N2)보다 전압레벨이 높아야 하는데, 이때 제 2 노드(N2)에 소오스가 연결되는 트랜지스터가 제 5 노드(N5)에 소오스가 연결되는 트랜지스터보다 전류를 많이 공급하여 제 5 노드(N5)는 제 2 노드(N2)보다 빨리 상승하지 못한다. 이로 인해 센싱 마진(sensing margin)의 확보가 어렵고, 감지 증폭기내의 제 2 노드(N2)와 제 5 노드(N5)의 전압레벨 차이가 크게 벌어지지 않거나 혹은 전압레벨이 서로 뒤바뀜으로써 독출 오류(read fail)가 발생할 수 있다.
따라서, 본 발명의 목적은 독출 동작시 센싱 마진을 충분히 확보함과 동시에 감지 속도를 향상시키기 위한 감지 증폭기를 제공하기 위함이다.
도 1은 종래 기술에 따른 감지 증폭기의 구성을 보여주는 회로도:
도 2는 본 발명의 제 1 실시예에 따른 감지 증폭기의 구성을 보여주는 회로도:
도 3은 감지 증폭기 내부 노드의 전압레벨을 보여주는 도면:
도 4는 본 발명의 제 2 실시예에 따른 감지 증폭기의 구성을 보여주는 회로도:
*도면의 주요부분에 대한 부호 설명
100 : 기준 전압 발생 회로 200 : 감지 전압 발생 회로
300 : 차동 증폭 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 셀의 데이터를 감지하기 위한 감지 증폭기에 있어서, 셀에 대응되는 데이터 라인과; 상기 데이터 라인의 전압레벨과 비교하기 위한 더미 데이터 라인과; 상기 데이터 라인의 전압레벨과 비교하기 위한 기준 전압을 상기 더미 데이터 라인으로 공급하는 기준 전압 발생 회로와; 상기 기준 전압 발생 회로는 활성화되는 감지 신호에 응답하여 기준 전압을 발생하는 제 1 바이어스 회로와; 상기 기준 전압을 인가받아 전류 통로를 형성하는 제 1 패스 회로와; 상기 기준 전압을 인가받아 상기 더미 데이터 라인을 프리챠지하기 위한 제 1 프리챠지 회로를 구비하며; 상기 선택된 셀의 메인 비트 라인으로 공급되는 감지 전압을 발생하기 위한 감지 전압 공급 회로와; 상기 기준 전압과 상기 감지 전압의 차를 비교 및 증폭하는 차동 증폭 회로를 포함하며, 상기 감지 전압 발생 회로는 활성화되는 상기 감지 신호에 응답하여 기준전압을 발생하는 제 2 바이어스 회로와; 상기 기준 전압을 인가받아 전류 통로를 형성하는 제 2 패스 회로와; 상기 기준 전압을 인가받아 상기 더미 데이터 라인을 프리챠지 하기 위한 제 2 프리챠지 회로를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 바이어스 회로는 전원 전압이 인가되는 제 1 단자와; 접지 전압이 인가되는 제 2 단자와; 게이트로 상기 감지 신호가 인가되고, 상기 제 1 단자에 소오스가 접속되는 PMOS 트랜지스터와; 게이트로 상기 감지 신호가 인가되고, 드레인이 상기 PMOS 트랜지스터의 드레인에 접속되고 소오스가 상기 제 2 단자에 접속되는 NMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 패스 회로는 상기 제 1 바이어스 회로의 출력단인 제 1 노드와; 프리챠지되는 제 2 노드와; 게이트가 상기 제 1 노드에 접속되고, 드레인이 상기 제 2 노드에 접속되는 NMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 프리챠아지 회로는 게이트가 상기 제 1 노드에 접속되고, 드레인은 전원전압을 인가받고 소오스는 상기 제 2 노드에 접속되는 NMOS 트랜지스터와; 게이트는 상기 더미 데이터 라인에 접속되고, 드레인은 전원전압을 인가받고 소오스는 상기 제 2 노드에 공통으로 접속되는 PMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 프리챠아지 회로의 NMOS 트랜지스터는 활성화되는 감지 신호 초기에 전원 전압레벨로 상승하는 제 1 노드의 신호에 응답하여 데이터 라인을 프리챠아지 시키고, 전원 전압 레벨 이하로 낮아지는 제 1 노드의 신호에 응답하여 셧오프된다.
바람직한 실시예에 있어서, 상기 PMOS 트랜지스터는 상기 NMOS 트랜지스터가 셧오프될 때, 선택된 셀의 데이터를 감지하기 위한 전류를 공급한다.
바람직한 실시예에 있어서, 상기 제 2 바이어스 회로는 게이트에 활성화되는 감지 신호가 인가되고, 전원전압이 인가되는 전원단자와 접지 전압이 인가되는 접지 단자사이에 직렬로 채널이 형성되는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 제 2 패스 회로는 더미 데이터 라인이 접속되는 제 4 노드와; 게이트가 상기 제 2 노드에 접속되는 NMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 제 2 프리챠아지 회로는 상기 더미 데이터 라인이 접속되는 제 5 노드와; 상기 제 2 프리챠아지 회로는 게이트가 상기 제 4 노드에 접속되고, 드레인에 전원전압이 인가되고 소오스가 상기 제 5 노드에 접속되는 PMOS 트랜지스터와; 게이트와 소오스가 상기 제 5 노드에 상호 접속되고, 드레인에 전원 전압이 인가되는 NMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 감지 신호는 프리챠아지 구간과 센싱 구간에서 활성화되어 상기 감지 전압 발생 회로와 기준 전압 발생 회로에 동시에 인가되는 감지 증폭기를 갖는 반도체 메모리 장치.
바람직한 실시예에 있어서, 프리챠아지 구간에서 감지 신호가 인가된 후, 제 1 및 제 2 바이어스 회로의 출력단은 전원 전압 레벨까지 상승한 후 떨어짐에 따라, 이에 게이트가 접속되는 NMOS 트랜지스터들은 셧오프된다.
(제 1 실시예)
이하 본 발명의 바람직한 실시예에 따른 참조도면 도 2 및 도 3에 의거하여 설명하면 다음과 같다.
도 2를 참조하면, 프리챠아지 구간에서 센싱 구간으로 접어들 때, 바이어스 회로로부터의 기준 전압에 의해 프리챠아지 회로의 NMOS 트랜지스터를 셧오프시켜 동일한 전류를 공급할 수 있다.
도 2는 본 발명의 실시예에 따른 감지 증폭기의 구성을 상세하게 보여주는 회로도이다.
이하 도 1의 구성 요소와 동일한 기능을 갖는 상기 감지 증폭기의 구성요소에 대해서 동일한 참조 번호를 병기한다.
본 발명의 감지 증폭기는 기준 전압 발생 회로(100), 감지 전압 발생 회로(200), 그리 차동 증폭 회로(differential amplifier)(300)를 구비하고 있다. 상기 기준 전압 발생 회로(100)는 감지 신호 에 응답하여 바이어스 전압을 발생하는 제 1 바이어스 회로(110)와, 상기 바이어스 전압을 인가받아 제 2 노드(N2)를 프리챠아지 하기 위한 프리챠아지 회로(120), 그리고 상기 바이어스 전압에 응답하여 상기 제 2 노드(N2)의 전류를 더미 데이터 라인(DDL)으로 전달하는 제 1 패스 회로(130)로 구성된다. 감지 전압 발생 회로(200)는 감지 신호 에 응답하여 바이어스 전압을 발생하는 제 2 바이어스 회로(210)와 상기 바이어스 전압을 인가받아 제 5 노드(N5)를 프리챠아지하기 위한 제 2 프리챠아지 회로(220)와 상기 제 5 노드(N5)로 공급되는 전류를 전달하기 위한 제 2 패스 회로(230)를 포함하고 있다. 그리고 상기 차동 증폭기(300)는 제 1 입력단이 상기 제 2 노드(N2)에 연결되고, 제 2 입력단이 상기 제 5 노드(N5)에 연결된다.
계속해서, 상기 감지 증폭기의 구성에 대해 도 2를 참조하여 설명하면 다음과 같다.
제 1 바이어스 회로(110)는 게이트가 상호 접속되어 채널이 직렬로 형성되는 PMOS 트랜지스터(101)와 NMOS 트랜지스터(102)를 구비하고 있으며, 제 1 프리챠아지 회로(120)는 게이트가 상기 트랜지스터들(101, 102)의 드레인과 상호 접속되는 제 1 노드(N1)에 대응되고 전원 전압을 인가받는 드레인과 상기 차동 증폭 회로(300)의 제 1 입력단에 대응되는 제 2 노드(N2)에 소오스가 접속되는 NMOS 트랜지스터(103)를 포함하며, 더불어 게이트와 드레인이 상호 접속되어 상기 NMOS 트랜지터(103)의 채널과 병렬로 형성되는 채널을 갖는 PMOS 트랜지스터(104)도 포함한다. 그리고 제 1 패스 회로(130)는 제 1 노드(N1)에 대응되는 게이트와 제 2 노드(N2)와 제 3 노드(N3) 사이에 전류 경로가 형성되는 NMOS 트랜지스터(105)를 구비하고 있다.
이외에도 기준 전압 발생 회로(100)는 상기 제 1 패스 회로(130)의 NMOS 트랜지스터(105)가 도통됨에 따라 제 3 노드(N3)를 챠지시키는데, 이때 게이트가 상기 제 3 노드(N3)에 접속되고 제 1 노드(N1)와 접지(2)사이에 N 채널이 형성되는 NMOS 트랜지스터(106)를 구비하고 있다. 앞서 설명한 바와 같은 기준 전압 발생 회로(100)는 감지 전압 발생 회로(200)와 구성이 동일하므로 감지 전압 발생 회로(200)에 대한 상세한 설명은 이하 생략하기로 한다. 단, 기준 전압 발생 회로(100)의 더미 데이터 라인(DDL)은 로딩부(160)를 통해 기준 전류원(170)에 연결되고, 감지 전압 발생 회로(200)의 데이터 라인(DL)은 로딩부(260)를 통해 셀 전류원(270)에 연결되어 있다.
이하 독출 동작시 감지 증폭기의 동작을 상세하게 설명하기로 하면 다음과 같다.
도 2를 참조하면, 기준 전압 발생 회로(100)와 감지 전압 발생 회로(200)의 제 1 및 제 2 바이어스 회로(110)(210)로 감지 신호 가 인가될 때 감지 증폭기는 활성화된다. 이때 상기 감지 신호 는 순간적으로 전원전압레벨까지 상승한 후 로우 레벨로 떨어지는 신호이다. 그로 인해 제 1 및 제 2 바이어스 회로(110)(120)의 PMOS 트랜지스터(101, 201)는 턴온되어 제 1 및 제 4 노드(N1)(N4)의 전압레벨은 상승하게 된다. 상기 기준 전압 발생 회로(100)와 감지 전압 발생 회로(200)의 동작은 동일하므로 감지 전압 발생 회로에 대해서만 설명하기로 한다.
도 3은 감지 전압 발생 회로와 기준 전압 발생 회로 내부 노드의 전압레벨을 보여주는 도면이다.
감지 신호 로 인해 제 2 바이어스 회로(210)의 제 4 노드(N4)의 전압레벨이 상승하면 도 3과 같이 상기 제 4 노드(N4)에 게이트가 접속되는 제 2 프리챠아지 회로(220)의 NMOS 트랜지스터(203)는 서서히 턴온되어 제 2 입력단인 제 5 노드(N5)를 일정레벨로 프리챠아지 시킨다. 제 5 노드(N5)의 전압레벨이 지속적으로 상승하게 되면 NMOS 트랜지스터(203)는 턴오프되는 반면에 PMOS 트랜지스터(204)는 턴온되어 제 5 노드(N5)로 전류를 공급하여 전압레벨을 상승시킨다. 이와 같이 제 4 노드(N4)와 제 5 노드(N5)가 상승하게 되면, 제 2 패스 회로(230)의 NMOS 트랜지스터(205)는 턴온되어 제 6 노드(N6)를 일정 레벨로 챠지시키며, 이로써 NMOS 트랜지스터(206)는 턴온되어 제 4 노드(N4)에 챠지된 전류를 접지(2)로 디스챠지 시킨다. 이때, 상기 NMOS 트랜지스터(206)는 제 4 노드(N4)는 상기 PMOS 트랜지스터(201)의 전류 공급 능력과 NMOS 트랜지스터(206)에 의한 전류 디스챠아지 능력이 균형을 이루는 곳에서 전압 레벨이 고정된다.
이와 같이 제 2 바이어스 회로(210)로 인해 각 노드가 일정 레벨로 프리챠지되고 난 후, 감지 신호 가 로우 레벨로 급격히 떨어지므로서 제 2 바이어스 회로(210)의 PMOS 트랜지스터(201)는 전류를 더 이상 제 4 노드(N4)로 공급하지 못하게 된다. 그러므로 제 4 노드(N4)의 전압레벨이 서서히 낮아지고, NMOS 트랜지스터(203)의 소오스와 게이트간의 전압차는 낮아져 이는 자동적으로 셧오프된다. 상기 NMOS 트랜지스터(203)가 셧오프됨에 따라, 제 5 노드(N5)는 PMOS 트랜지스터(204)에 의해서만 전류를 공급받아 전압레벨이 상승하게 된다.
만일, 제 2 프리챠아지 회로(210)의 NMOS 트랜지스터(203)가 지속적으로 전류를 공급하게 되면, 데이터 센싱시 제 5 노드(N5)로는 기준 전압 발생 회로(100)의 PMOS 트랜지스터(204)에 의해 전류를 공급받는 것외에도 NMOS 트랜지스터(203)를 통해 서로 다른 양의 전류를 공급받게 된다. 이로써 차동 증폭기(300)의 입력단인 제 2 노드(N2)와 제 5 노드(N5)의 전압레벨 차이는 공급되는 전류양과 전류원(160, 260)을 통해 방출되는 전류양으로 감지 동작이 수행된다. 그런데 공급되는 전류양과 방출되는 전류양의 차만 가지고는 셀의 데이터를 읽어낼 수가 없었으나, 서로 다른 전류를 공급하는 NMOS 트랜지스터들(103,203)은 사전에 동작하지 못하도록 차단하고 대신 전류 미러형 트랜지스터(104, 204)를 통해 전류를 공급하여 이를 가능하게 했다.
앞서 설명한 감지 전압 발생 회로(200)의 NMOS 트랜지스터(203)의 셧오프는 기준 전압 발생 회로에서도 동일하게 수행된다. 이때 기준 전류원(170)은 온셀에 흐르는 제 1 전류과 오프셀에 흐르는 제 2 전류 사이인 1/2로 고정되며, 제 1 프리챠아지 회로(120)로부터 공급되는 전류양과 상기 기준 전류원(170)으로부터 방출되는 전류양의 차로 인한 제 2 노드(N2)의 전압레벨이 바로 기준 전압으로 고정된다. 그러므로 선택된 셀이 온셀 인 경우에 있어서, 셀 전류원(270)을 통해 상기 온셀과 오프셀의 중간에 해당되는 전류양보다 많이 흐르게 되면 온셀로 감지하게 된다. 반면에 상기 셀 전류원(270)으로부터 방출되는 전류가 기준 전류원(170)으로부터 방출되는 전류보다 적을 때는, 오프셀로 감지하게 된다.
본 발명에서는 센싱 구간에서 전류를 더미 데이터 라인(DDL) 및 데이터 라인(DL)으로 공급하는 트랜지스터들 중 NMOS 트랜지스터(103, 203)를 셧오프시켜 차동 증폭 회로(300)의 제 1 및 제 2 입력단으로 인가되는 제 2 노드(N2)와 제 5 노드(N5)의 전압들의 차로 데이터를 센싱한다. 그러므로 각기 다른 양의 전류를 공급하는 NMOS로 인해 독출 오류를 막을 수 있고, NMOS 트랜지스터가 내부적으로 발생되는 신호로 인해 셧오프되므로 센싱 마진을 충분히 확보할 수 있음과 동시에 데이터 센싱 속도도 향상시킬 수 있다.
(제 2 실시예)
이하 본 발명의 바람직한 실시예에 따른 참조도면 도 4에 의거하여 설명하면 다음과 같다.
본 발명은 감지 라인 및 더미 데이터 라인을 프리챠아지하기 이전 디스챠아지하는 구간에서 각 라인들이 디스챠아지 되는 동안 감지 증폭기내의 프리챠아지 회로의 DC 전류의 흐름을 차단할 수 있다.
도 4는 본 발명의 실시예에 따른 감지 증폭기의 구성을 상세하게 보여주는 회로도이다.
도 4를 참조하면, 앞서 설명한 바와 같은 도 2의 감지 증폭기와 동일한 동작을 하므로 이하 프리챠아지 구간 및 센싱 구간에서의 독출 동작에 대한 구체적인 설명은 이하 생략하기로 한다. 감지 증폭기를 통해 더미 데이터 라인(DDL) 및 데이터 라인(DL)을 프리챠아지 하기 이전에 디스챠아지해야 한다. 이는 로딩부(160, 260)와 기준 전압 발생 회로(100) 및 감지 전압 발생 회로(200) 사이에 접속되는 디스챠아지 회로(140, 240)를 통해 이루어진다. 그러나 상기 더미 데이터 라인(DDL) 및 데이터 라인(DL)이 접지레벨로 디스챠아지 될 때, 상기 NMOS 트랜지스터들(109, 209)의 게이트로 인가되는 디스챠아지 신호(ψDIS)를 동일하게 인가받는 PMOS 트랜지스터(107, 108 / 207, 208)를 각 프리챠아지 회로(120, 220)의 NMOS 및 PMOS트랜지스터(103, 203 / 104, 204)에 각각 접속시킨다. 이는 더미 데이터 라인(DDL) 및 데이터 라인(DL)의 디스챠아지 동작시에 각 프리챠아지 회로의 트랜지스터들의 게이트가 접속되는 제 1 노드(N1), 제 2 노드(N2), 제 4 노드(N4), 그리고 제 5 노드(N5)의 전압레벨이 상기 트랜지스터들(103, 104, 203, 204)을 셧오프시킬 정도로 유지하지 못하는 경우에 DC 전류의 통로 형성을 차단하는 역할을 수행한다. 즉, 디스챠아지 신호(ψDIS)가 활성화되면 NMOS 트랜지스터(109, 209)는 턴온되어 더미 데이터 라인(DDL) 및 데이터 라인(DL)을 접지 레벨로 디스챠지하고, 이와 동시에 상기디스챠아지 신호(ψDIS)로 인해 PMOS 트랜지스터들(107, 108 / 207, 208)은 턴오프된다. 그러므로 프리챠지 회로(120, 220)의 PMOS 트랜지스터(104, 204)의 소오스단의 전원 전압과의 직류 전류 경로를 차단하여 접지로 디스챠지되는 전류의 흐름을 막을 수 있다.
계속해서, 도 2에서 전원 전압이 바로 인가되는 프리챠아지 회로(120, 220)의 NMOS 트랜지스터(103, 203)는 전원전압의 충전 및 방전에 그 특성이 약하다. 그러나 상기와 같이 NMOS 트랜지스터의 드레인으로 전원 전압이 인가되는 단자에 PMOS 트랜지스터들(107, 207/108, 208)을 연결하면 전원전압의 강하없이 충전 및 방전의 개선 이득을 볼 수 있다.
따라서, 감지 증폭폭기의 프리챠아지 회로가 센싱 구간에서 동일한 양의 전류를 공급하여 센싱 마진과 센싱 속도를 향상시킬 수 있는 효과가 있다.

Claims (11)

  1. 셀의 데이터를 감지하기 위한 감지 증폭기에 있어서,
    셀에 대응되는 데이터 라인과;
    상기 데이터 라인의 전압레벨과 비교하기 위한 더미 데이터 라인과;
    상기 데이터 라인의 전압레벨과 비교하기 위한 기준 전압을 상기 더미 데이터 라인으로 공급하는 기준 전압 발생 수단과;
    상기 기준 전압 발생 수단은
    활성화되는 감지 신호에 응답하여 기준 전압을 발생하는 제 1 바이어스 수단과;
    상기 기준 전압을 인가받아 전류 통로를 형성하는 제 1 패스 수단과;
    상기 기준 전압을 인가받아 상기 더미 데이터 라인을 프리챠지하기 위한 제 1 프리챠지 수단을 구비하며;
    상기 선택된 셀의 데이터 라인으로 공급되는 감지 전압을 발생하기 위한 감지 전압 공급 수단과;
    상기 기준 전압과 상기 감지 전압의 차를 비교 및 증폭하는 차동 증폭 수단을 포함하며,
    상기 감지 전압 발생 수단은
    활성화되는 상기 감지 신호에 응답하여 기준 전압을 발생하는 제 2 바이어스 수단과;
    상기 기준 전압을 인가받아 전류 통로를 형성하는 제 2 패스 수단과;
    상기 기준 전압을 인가받아 상기 데이터 라인을 프리챠지 하기 위한 제 2 프리챠지 수단을 포함하는 반도체 메모리 장치의 감지 증폭기.
  2. 제 1 항에 있어서,
    상기 제 1 바이어스 수단은 전원 전압이 인가되는 제 1 단자와;
    접지 전압이 인가되는 제 2 단자와;
    게이트로 상기 감지 신호가 인가되고, 상기 제 1 단자에 소오스가 접속되는 PMOS 트랜지스터와;
    게이트로 상기 감지 신호가 인가되고, 드레인이 상기 PMOS 트랜지스터의 드레인에 접속되고 소오스가 상기 제 2 단자에 접속되는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 감지 증폭기.
  3. 제 1 항에 있어서,
    상기 제 1 패스 수단은 상기 제 1 바이어스 회로의 출력단인 제 1 노드와;
    프리챠지되는 제 2 노드와;
    게이트가 상기 제 1 노드에 접속되고, 드레인이 상기 제 2 노드에 접속되는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 감지 증폭기.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 제 1 프리챠아지 수단은 게이트가 상기 제 1 노드에 접속되고, 드레인은 전원전압을 인가받고 소오스는 상기 제 2 노드에 접속되는 NMOS 트랜지스터와;
    게이트는 상기 더미 데이터 라인에 접속되고, 드레인은 전원전압을 인가받고 소오스는 상기 제 2 노드에 공통으로 접속되는 PMOS 트랜지스터를 포함하는 반도체 메모리 장치의 감지 증폭기.
  5. 제 3 항에 있어서,
    상기 제 1 프리챠아지 수단의 NMOS 트랜지스터는 활성화되는 감지 신호 초기에 전원 전압레벨로 상승하는 제 1 노드의 신호에 응답하여 데이터 라인을 프리챠아지 시키고, 전원 전압 레벨 이하로 낮아지는 제 1 노드의 신호에 응답하여 셧오프되는 반도체 메모리 장치의 감지 증폭기.
  6. 제 5 항에 있어서,
    상기 PMOS 트랜지스터는 상기 NMOS 트랜지스터가 셧오프될 때, 선택된 셀의 데이터를 감지하기 위한 전류를 공급하는 반도체 메모리 장치의 감지 증폭기.
  7. 제 1 항에 있어서,
    상기 제 2 바이어스 수단은 게이트에 활성화되는 감지 신호가 인가되고, 전원전압이 인가되는 전원단자와 접지 전압이 인가되는 접지 단자사이에 직렬로 채널이 형성되는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 감지 증폭기.
  8. 제 1 항에 있어서,
    상기 제 2 패스 수단은 더미 데이터 라인이 접속되는 제 4 노드와;
    게이트가 상기 제 2 노드에 접속되는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 감지 증폭기.
  9. 제 1 항 또는 제 8 항에 있어서,
    상기 제 2 프리챠아지 수단은 상기 더미 데이터 라인이 접속되는 제 5 노드와;
    상기 제 2 프리챠아지 수단은 게이트가 상기 제 4 노드에 접속되고, 드레인에 전원전압이 인가되고 소오스가 상기 제 5 노드에 접속되는 PMOS 트랜지스터와;
    게이트와 소오스가 상기 제 5 노드에 상호 접속되고, 드레인에 전원 전압이 인가되는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 감지 증폭기.
  10. 제 1 항에 있어서,
    상기 감지 신호는 프리챠아지 구간과 센싱 구간에서 활성화되어 상기 감지 전압 발생 수단과 기준전압 발생 수단에 동시에 인가되는 반도체 메모리 장치의 감지 증폭기.
  11. 제 10 항에 있어서,
    프리챠아지 구간에서 감지 신호가 인가된 후, 제 1 및 제 2 바이어스 회로의 출력단은 전원 전압 레벨까지 상승한 후 떨어짐에 따라, 이에 게이트가 접속되는 NMOS 트랜지스터들은 셧오프되는 반도체 메모리 장치의 감지 증폭기.
KR1019970079450A 1997-12-30 1997-12-30 반도체 메모리 장치의 감지 증폭기 KR100267012B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019970079450A KR100267012B1 (ko) 1997-12-30 1997-12-30 반도체 메모리 장치의 감지 증폭기
TW087119791A TW538415B (en) 1997-12-30 1998-11-30 Current mirror type sense amplifier circuit for semiconductor memory device
US09/216,197 US6087859A (en) 1997-12-30 1998-12-18 Current mirror type sense amplifier circuit for semiconductor memory device
JP37152098A JPH11250686A (ja) 1997-12-30 1998-12-25 半導体メモリ装置のための電流ミラ―タイプの感知増幅器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970079450A KR100267012B1 (ko) 1997-12-30 1997-12-30 반도체 메모리 장치의 감지 증폭기

Publications (2)

Publication Number Publication Date
KR19990059252A true KR19990059252A (ko) 1999-07-26
KR100267012B1 KR100267012B1 (ko) 2000-10-02

Family

ID=19530120

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970079450A KR100267012B1 (ko) 1997-12-30 1997-12-30 반도체 메모리 장치의 감지 증폭기

Country Status (4)

Country Link
US (1) US6087859A (ko)
JP (1) JPH11250686A (ko)
KR (1) KR100267012B1 (ko)
TW (1) TW538415B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100532507B1 (ko) * 2004-03-05 2005-11-30 삼성전자주식회사 안정된 출력 스윙 폭과 안정된 지연 시간을 가지는 증폭회로

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2321736B (en) * 1997-01-30 2001-04-11 Motorola Ltd Sense amplifier circuit
KR100336840B1 (ko) * 1999-06-10 2002-05-16 윤종용 반도체 메모리 장치의 감지 증폭기
JP2002237193A (ja) * 2001-02-13 2002-08-23 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPWO2004075200A1 (ja) * 2003-02-19 2006-06-01 富士通株式会社 メモリ装置
KR101010141B1 (ko) * 2004-07-16 2011-01-24 주식회사 하이닉스반도체 차동증폭기
US7495987B2 (en) * 2007-06-11 2009-02-24 Freescale Semiconductor, Inc. Current-mode memory cell
US8378716B2 (en) * 2011-07-08 2013-02-19 National Tsing Hua University Bulk-driven current-sense amplifier and operating method thereof
KR20170075892A (ko) * 2015-12-23 2017-07-04 에스케이하이닉스 주식회사 차동 증폭 회로, 전압 레귤레이터 및 이를 포함하는 반도체 메모리 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100304813B1 (ko) * 1992-12-28 2001-11-22 사와무라 시코 부성저항회로와이를사용한슈미트트리거회로
KR100205530B1 (ko) * 1996-04-24 1999-07-01 윤종용 감지 증폭기
US6002275A (en) * 1998-02-02 1999-12-14 International Business Machines Corporation Single ended read write drive for memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100532507B1 (ko) * 2004-03-05 2005-11-30 삼성전자주식회사 안정된 출력 스윙 폭과 안정된 지연 시간을 가지는 증폭회로

Also Published As

Publication number Publication date
TW538415B (en) 2003-06-21
KR100267012B1 (ko) 2000-10-02
US6087859A (en) 2000-07-11
JPH11250686A (ja) 1999-09-17

Similar Documents

Publication Publication Date Title
US7280405B2 (en) Integrator-based current sensing circuit for reading memory cells
JPH07130175A (ja) 半導体記憶装置
US7859926B2 (en) Semiconductor memory device
KR19990060755A (ko) 반도체 메모리 장치 및 그 장치의 독출 방법
KR100295564B1 (ko) 불휘발성반도체기억장치와그정전압발생회로
US6323693B1 (en) Current sense amplifier circuit using dummy bit line
KR100267012B1 (ko) 반도체 메모리 장치의 감지 증폭기
US10366764B2 (en) Sense amplifier for detecting data read from memory cell
US6362661B1 (en) Sense amplifier for use in a semiconductor memory device
US6707741B1 (en) Current steering reduced bitline voltage swing, sense amplifier
KR100308195B1 (ko) 반도체 메모리 장치의 감지 증폭기 회로
US10418120B2 (en) Sense amplifier driving device
JP3249396B2 (ja) ダイナミック回路
KR970017606A (ko) 반도체 메모리 장치
KR100439039B1 (ko) 반도체 메모리 장치 및 이 장치의 센스 증폭기
KR102413984B1 (ko) 반도체 메모리 장치
US7586791B2 (en) Delay circuit for controlling a pre-charging time of bit lines of a memory cell array
US6839295B1 (en) Semiconductor memory device and method of reading data from the semiconductor memory device
KR100837803B1 (ko) 전압 검출 장치 및 이를 포함하는 내부 전압 발생 장치
KR100505454B1 (ko) 반도체 장치의 데이터 출력 회로 및 방법
KR100224275B1 (ko) Nand형 불휘발성 반도체 메모리 장치의 프로그램 검증방법
KR100238841B1 (ko) 반도체 메모리장치의 감지/증폭 회로
KR100365432B1 (ko) 센스 앰프 구동 신호 발생기
KR100230374B1 (ko) 감지증폭기
KR100420084B1 (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee