JPWO2004075200A1 - メモリ装置 - Google Patents
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Abstract
メモリ装置は、メモリセルに接続するためのデータ線（ＤＡＴＡ−ＢＵＳ）と、リファレンスのためのリファレンス線（Ｒｅｆｅｒｅｎｃｅ−ＢＵＳ）と、プリチャージ回路（１０１）と、ロード回路（１０２）と、増幅回路（１０３）とを有する。プリチャージ回路は、データ線及びリファレンス線に接続され、データ線及びリファレンス線をプリチャージする。ロード回路は、データ線及びリファレンス線に接続され、データ線に第１の定電流を流し、リファレンス線に第１の定電流よりも小さい第２の定電流を流す。増幅回路は、データ線及びリファレンス線に接続され、データ線及びリファレンス線の差電圧を増幅する。
Description
本発明は、メモリ装置に関し、特にメモリセルに接続されるデータ線及びリファレンス線の差電圧を増幅する技術に関する。
図１２は、不揮発性半導体記憶装置のメモリセルの例を示す。ここでは一般にフラッシュメモリと呼ばれる不揮発性半導体記憶装置の例を示す。
フラッシュメモリのセルは、フローティングゲート、コントロールゲート、ソース及びドレインを持った１個のＭＯＳ電界効果トランジスタ（ＦＥＴ）で構成され、そのフローティングゲートにマイナスの電荷を溜める、または溜めないことにより２種類の状態を保持することが可能である。以下、特に断わらない限り、トランジスタは、ＭＯＳ電界効果トランジスタを指すものとする。
メモリセルは、コントロールゲートがワードラインＷＬに接続され、ソースが基準電位（グランド）ＶＳＳに接続され、ドレインがビットラインＢＬに接続される。メモリセルが選択されると、ワードラインＷＬが高電位に持ち上げられ、ビットラインＢＬに電圧がかけられる。このとき、もしフローティングゲートにマイナスの電荷が溜まっていれば、トランジスタはオフ状態のままであり、電流は流さない。しかし、もしマイナスの電荷が溜まっていなければ、トランジスタはオン状態となり、ビットラインＢＬから基準電位ＶＳＳに向かって１０数μＡオーダーの電流を流す。
図１３は、上記メモリセルを含む不揮発性半導体記憶装置の全体図を示す。入力する複数ビットのアドレス情報は、複数ビットのアドレスＡ１及び複数ビットのアドレスＡ２に分割可能である。メモリセルアレイ１３０１は、２次元配列された複数のメモリセルＭＣを有する。各メモリセルＭＣは、図１２のメモリセルに対応し、ワードラインＷＬ及びビットラインＢＬに接続される。
デコーダ１３０２は、アドレスＡ１をデコードし、所定のワードラインＷＬを高電位に活性化する。アドレスＡ１により１本のワードラインＷＬが高電位に持ち上げられることにより、そのワードラインＷＬに接続するメモリセルＭＣが選択される。
コラム選択回路１３０３は、アドレスＡ２を基に複数のビットラインＢＬのうちの１本をデータバス（線）ＤＡＴＡ−ＢＵＳに接続する。すなわち、ビットラインＢＬは、アドレスＡ２によって選択されてデータバスＤＡＴＡ−ＢＵＳにつなげられ、結局一つのメモリセルＭＣがセンス回路１３０４に接続される。センス回路１３０４は、選択されたメモリセルＭＣにつながるビットラインＢＬに電圧をかけ、そこに電流が流れるか否かを検出して、出力線ＯＵＴＰＵＴにその結果をハイレベルまたはローレベルの電圧情報として出力する。
図１４は、従来技術におけるセンス回路１３０４の構成例を示す。このセンス回路は、電流−電圧変換を行うプリアンプ部１４０１，１４０２と２入力の微小電圧差を検出するメインアンプ部（差動増幅回路）１４０３に分かれる。
プリアンプ部１４０１は、以下の構成を有する。ｐチャネルＭＯＳトランジスタｍ０１は、ゲートが活性化信号／ｐｒｅ−ｅｎに接続され、ソースが電源電位に接続され、ドレインがノードｎｏｄｅ−Ｄに接続される。本明細書において、記号「／」は、論理否定を示す。活性化信号／ｐｒｅ−ｅｎは、ローレベルで活性化する。ｎチャネルＭＯＳトランジスタｍ０２は、ゲートがインバータｘ０１の出力に接続され、ソースがデータバスＤＡＴＡ−ＢＵＳに接続され、ドレインがノードｎｏｄｅ−Ｄに接続される。インバータｘ０１の入力は、データバスＤＡＴＡ−ＢＵＳに接続される。ｎチャネルＭＯＳトランジスタｍ０３は、ゲートが活性化信号／ｐｒｅ−ｅｎに接続され、ソースがグランド電位に接続され、ドレインがデータバスＤＡＴＡ−ＢＵＳに接続される。
プリアンプ部１４０２は、上記のプリアンプ部１４０１と同様な構成を有する。プリアンプ部１４０１はデータバスＤＡＴＡ−ＢＵＳに接続されるが、その代わりに、プリアンプ部１４０２はリファレンスバス（線）Ｒｅｆｅｒｅｎｃｅ−ＢＵＳに接続される。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳは、リファレンスメモリセルに接続される。また、プリアンプ部１４０１はノードｎｏｄｅ−Ｄに接続されるが、その代わりに、プリアンプ部１４０２はノードｎｏｄｅ−Ｒに接続される。
差動増幅回路１４０３は、イネーブル信号ｏｕｔ−ｅｎによりイネーブル状態になり、ノードｎｏｄｅ−Ｄ及びｎｏｄｅ−Ｒの２入力信号の差電圧を増幅して出力線ＯＵＴＰＵＴに出力する。
プリアンプ部１４０１は、一般にＣＡＳＣＯＤＥ回路とも呼ばれていて、データバスＤＡＴＡ−ＢＵＳに流れる電流に応じて、出力であるノードｎｏｄｅ−Ｄの電圧レベルを変動させる。図１５に示すように、活性化信号／ｐｒｅ−ｅｎがハイレベル（以下、Ｈと記す）からローレベル（以下、Ｌと記す）に変化することにより活性化され、まずトランジスタｍ０１及びｍ０２が両方オンしてデータバスＤＡＴＡ−ＢＵＳに電圧をかける。データバスＤＡＴＡ−ＢＵＳはビットラインＢＬに接続されており、結局ビットラインＢＬにも電圧がかかる。この状態で、もしメモリセルＭＣがオフ状態であるなら、データバスＤＡＴＡ−ＢＵＳの電位はインバータｘ０１のしきい値電圧まで上がり、インバータｘ０１の出力をＨからＬに反転させ、トランジスタｍ０２をオフさせる。すると、ノードｎｏｄｅ−Ｄは電荷が抜けるパスが無くなるため、電源レベルに向かって上昇する。一方、もしメモリセルＭＣがオン状態であるなら、データバスＤＡＴＡ−ＢＵＳの電位はインバータｘ０１のしきい値までは上がらず、よってトランジスタｍ０２もオフしない。すると、ノードｎｏｄｅ−Ｄは電源レベルまで上がらず、トランジスタｍ０１，ｍ０２とメモリセルＭＣのトランジスタのオン抵抗比で決まる中間の電位に落ち着く。
プリアンプ部（ＣＡＳＣＯＤＥ回路）１４０２は、上記のデータバスＤＡＴＡ−ＢＵＳの代わりにリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続され、リファレンス電位をノードｎｏｄｅ−Ｒに出力する。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳには、センス用に特別に用意されたリファレンスメモリセルが接続されている。このリファレンスメモリセルは、通常のメモリセルＭＣがオン状態で流す電流の約半分の電流が流れるように調整されており、ノードｎｏｄｅ−Ｒの電位もメモリセルＭＣがオン状態のときのノードｎｏｄｅ−Ｄの電圧とメモリセルＭＣがオフ状態のときのノードｎｏｄｅ−Ｄの電圧のちょうど中間になるように調整されている。
図１５に、このときのデータバスＤＡＴＡ−ＢＵＳとノードｎｏｄｅ−Ｄ，ｎｏｄｅ−Ｒの電圧波形を示す。データバスＤＡＴＡ−ＢＵＳ及びノードｎｏｄｅ−Ｄの電圧はメモリセルがオフのときの波形を実線でデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦ及びノード電圧ｎｏｄｅ−Ｄ−ＯＦＦとして示し、メモリセルがオンのときの波形を点線でデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ及びノード電圧ｎｏｄｅ−Ｄ−ＯＮとして示している。
ノードｎｏｄｅ−Ｄとｎｏｄｅ−Ｒの電圧差はそれほど大きなものではない。よって、センス回路にはこれらの差電圧を増幅する差動増幅回路１４０３がメインアンプとして用意されている。この差動増幅回路１４０３はさまざまなタイプがあり得るが、一般の半導体装置では良く見られるものである。差動増幅回路１４０３は、イネーブル信号ｏｕｔ−ｅｎがＬからＨになることにより活性化され、ノードｎｏｄｅ−Ｄとｎｏｄｅ−Ｒの電圧差を検出して出力線ＯＵＴＰＵＴに情報を出す。
一般に半導体装置上のセンス回路には、その構成素子の製造ばらつきにより、ある程度のアンバランスが発生する。そのため、２つの信号の差電圧を正しく検出するためには、センス回路入力にアンバランス以上の差電圧が発生するまで、センス結果出力を待たせておく必要がある。図１４の例で言えば、データバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの間に十分な差電圧が付くまで、差動増幅回路１４０３の活性化を待たせる必要がある。ところが、半導体記憶装置は微細化の進展により１チップ内の総メモリセル数が大きくなり、それにつれてビットラインＢＬ及びデータバスＤＡＴＡ−ＢＵＳの寄生容量が大きくなってきているため、データバスＤＡＴＡ−ＢＵＳの電位変動は遅くなり、データバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳ間に十分な差電圧が付くまでの時間が延び、センス結果出力までに時間がかかって来ている。その結果、アドレスが投入されてからデータが出力するまでのアクセス速度が遅くなる恐れが出てきている。
図１６に、拡大したデータバスＤＡＴＡ−ＢＵＳの電圧波形とデータバスＤＡＴＡ−ＢＵＳに送り込まれるロード電流の波形を示す。ロード電流Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＮはメモリセルがオン状態のロード電流であり、ロード電流Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＦＦはメモリセルがオフ状態のロード電流である。センス回路入力に必要な差電圧をΔＶとすると、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳはメモリセルがオフ状態のときのデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦとオン状態のときのデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮの中間の電位になるように調整されているから、両状態のデータバスＤＡＴＡ−ＢＵＳの差電圧が（２×ΔＶ）になる時間が、センス回路が出力を出せる時間ということになる。
プリアンプ部１４０１が活性化されるとロード電流Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＮ，Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＦＦに一旦大きなピーク電流が現われ、データバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ，ＤＡＴＡ−ＢＵＳ−ＯＦＦが比較的速い速度で持ち上げられる。しかし、データバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ，ＤＡＴＡ−ＢＵＳ−ＯＦＦがあるレベルに来るとロード電流Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＮ，Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＦＦは小さくなり、データバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ，ＤＡＴＡ−ＢＵＳ−ＯＦＦの上昇がゆっくりになる。その後、もしメモリセルがオン状態にあるならロード電流Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＮとセル電流は釣り合うようになって、データバスＤＡＴＡ−ＢＵＳの電位上昇は早い段階で止まるが、もしメモリセルがオフ状態であるならデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦはゆっくり上昇を続ける。しかし、上昇するにつれてトランジスタｍ０２がオフしてロード電流Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＦＦが減っていき、ついには０になって、やがてデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦの上昇は止まる。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電圧は、ロード電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳがリファレンスメモリセル電流と釣り合うようになって、メモリセルのオン状態のデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮとオフ状態のデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦのほぼ中間で電位上昇が止まる。このような動きの違いによって、データバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの間に差電圧ΔＶが生まれる。
この電位差を生むスピードは、データバスＤＡＴＡ−ＢＵＳ及びビットラインＢＬの寄生容量とそこに流れ込むロード電流量で決まる。寄生容量が大きくなっても、それに比例して電流を大きくできればデータバスＤＡＴＡ−ＢＵＳの電位変動は遅くならず、アクセス速度の低下は起きないのであるが、データバスＤＡＴＡ−ＢＵＳに差電圧を生じさせる電流値はメモリセルのオン電流以下に制限されている。本方式の場合、それが、差電圧が付くにつれて徐々に減っていくため、より一層必要な差電圧が付くのを遅くしている。メモリセルに流れる電流は、その製造プロセスによって上限が決まっており、容易には大きくできない。
フラッシュメモリのセルは、フローティングゲート、コントロールゲート、ソース及びドレインを持った１個のＭＯＳ電界効果トランジスタ（ＦＥＴ）で構成され、そのフローティングゲートにマイナスの電荷を溜める、または溜めないことにより２種類の状態を保持することが可能である。以下、特に断わらない限り、トランジスタは、ＭＯＳ電界効果トランジスタを指すものとする。
メモリセルは、コントロールゲートがワードラインＷＬに接続され、ソースが基準電位（グランド）ＶＳＳに接続され、ドレインがビットラインＢＬに接続される。メモリセルが選択されると、ワードラインＷＬが高電位に持ち上げられ、ビットラインＢＬに電圧がかけられる。このとき、もしフローティングゲートにマイナスの電荷が溜まっていれば、トランジスタはオフ状態のままであり、電流は流さない。しかし、もしマイナスの電荷が溜まっていなければ、トランジスタはオン状態となり、ビットラインＢＬから基準電位ＶＳＳに向かって１０数μＡオーダーの電流を流す。
図１３は、上記メモリセルを含む不揮発性半導体記憶装置の全体図を示す。入力する複数ビットのアドレス情報は、複数ビットのアドレスＡ１及び複数ビットのアドレスＡ２に分割可能である。メモリセルアレイ１３０１は、２次元配列された複数のメモリセルＭＣを有する。各メモリセルＭＣは、図１２のメモリセルに対応し、ワードラインＷＬ及びビットラインＢＬに接続される。
デコーダ１３０２は、アドレスＡ１をデコードし、所定のワードラインＷＬを高電位に活性化する。アドレスＡ１により１本のワードラインＷＬが高電位に持ち上げられることにより、そのワードラインＷＬに接続するメモリセルＭＣが選択される。
コラム選択回路１３０３は、アドレスＡ２を基に複数のビットラインＢＬのうちの１本をデータバス（線）ＤＡＴＡ−ＢＵＳに接続する。すなわち、ビットラインＢＬは、アドレスＡ２によって選択されてデータバスＤＡＴＡ−ＢＵＳにつなげられ、結局一つのメモリセルＭＣがセンス回路１３０４に接続される。センス回路１３０４は、選択されたメモリセルＭＣにつながるビットラインＢＬに電圧をかけ、そこに電流が流れるか否かを検出して、出力線ＯＵＴＰＵＴにその結果をハイレベルまたはローレベルの電圧情報として出力する。
図１４は、従来技術におけるセンス回路１３０４の構成例を示す。このセンス回路は、電流−電圧変換を行うプリアンプ部１４０１，１４０２と２入力の微小電圧差を検出するメインアンプ部（差動増幅回路）１４０３に分かれる。
プリアンプ部１４０１は、以下の構成を有する。ｐチャネルＭＯＳトランジスタｍ０１は、ゲートが活性化信号／ｐｒｅ−ｅｎに接続され、ソースが電源電位に接続され、ドレインがノードｎｏｄｅ−Ｄに接続される。本明細書において、記号「／」は、論理否定を示す。活性化信号／ｐｒｅ−ｅｎは、ローレベルで活性化する。ｎチャネルＭＯＳトランジスタｍ０２は、ゲートがインバータｘ０１の出力に接続され、ソースがデータバスＤＡＴＡ−ＢＵＳに接続され、ドレインがノードｎｏｄｅ−Ｄに接続される。インバータｘ０１の入力は、データバスＤＡＴＡ−ＢＵＳに接続される。ｎチャネルＭＯＳトランジスタｍ０３は、ゲートが活性化信号／ｐｒｅ−ｅｎに接続され、ソースがグランド電位に接続され、ドレインがデータバスＤＡＴＡ−ＢＵＳに接続される。
プリアンプ部１４０２は、上記のプリアンプ部１４０１と同様な構成を有する。プリアンプ部１４０１はデータバスＤＡＴＡ−ＢＵＳに接続されるが、その代わりに、プリアンプ部１４０２はリファレンスバス（線）Ｒｅｆｅｒｅｎｃｅ−ＢＵＳに接続される。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳは、リファレンスメモリセルに接続される。また、プリアンプ部１４０１はノードｎｏｄｅ−Ｄに接続されるが、その代わりに、プリアンプ部１４０２はノードｎｏｄｅ−Ｒに接続される。
差動増幅回路１４０３は、イネーブル信号ｏｕｔ−ｅｎによりイネーブル状態になり、ノードｎｏｄｅ−Ｄ及びｎｏｄｅ−Ｒの２入力信号の差電圧を増幅して出力線ＯＵＴＰＵＴに出力する。
プリアンプ部１４０１は、一般にＣＡＳＣＯＤＥ回路とも呼ばれていて、データバスＤＡＴＡ−ＢＵＳに流れる電流に応じて、出力であるノードｎｏｄｅ−Ｄの電圧レベルを変動させる。図１５に示すように、活性化信号／ｐｒｅ−ｅｎがハイレベル（以下、Ｈと記す）からローレベル（以下、Ｌと記す）に変化することにより活性化され、まずトランジスタｍ０１及びｍ０２が両方オンしてデータバスＤＡＴＡ−ＢＵＳに電圧をかける。データバスＤＡＴＡ−ＢＵＳはビットラインＢＬに接続されており、結局ビットラインＢＬにも電圧がかかる。この状態で、もしメモリセルＭＣがオフ状態であるなら、データバスＤＡＴＡ−ＢＵＳの電位はインバータｘ０１のしきい値電圧まで上がり、インバータｘ０１の出力をＨからＬに反転させ、トランジスタｍ０２をオフさせる。すると、ノードｎｏｄｅ−Ｄは電荷が抜けるパスが無くなるため、電源レベルに向かって上昇する。一方、もしメモリセルＭＣがオン状態であるなら、データバスＤＡＴＡ−ＢＵＳの電位はインバータｘ０１のしきい値までは上がらず、よってトランジスタｍ０２もオフしない。すると、ノードｎｏｄｅ−Ｄは電源レベルまで上がらず、トランジスタｍ０１，ｍ０２とメモリセルＭＣのトランジスタのオン抵抗比で決まる中間の電位に落ち着く。
プリアンプ部（ＣＡＳＣＯＤＥ回路）１４０２は、上記のデータバスＤＡＴＡ−ＢＵＳの代わりにリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続され、リファレンス電位をノードｎｏｄｅ−Ｒに出力する。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳには、センス用に特別に用意されたリファレンスメモリセルが接続されている。このリファレンスメモリセルは、通常のメモリセルＭＣがオン状態で流す電流の約半分の電流が流れるように調整されており、ノードｎｏｄｅ−Ｒの電位もメモリセルＭＣがオン状態のときのノードｎｏｄｅ−Ｄの電圧とメモリセルＭＣがオフ状態のときのノードｎｏｄｅ−Ｄの電圧のちょうど中間になるように調整されている。
図１５に、このときのデータバスＤＡＴＡ−ＢＵＳとノードｎｏｄｅ−Ｄ，ｎｏｄｅ−Ｒの電圧波形を示す。データバスＤＡＴＡ−ＢＵＳ及びノードｎｏｄｅ−Ｄの電圧はメモリセルがオフのときの波形を実線でデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦ及びノード電圧ｎｏｄｅ−Ｄ−ＯＦＦとして示し、メモリセルがオンのときの波形を点線でデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ及びノード電圧ｎｏｄｅ−Ｄ−ＯＮとして示している。
ノードｎｏｄｅ−Ｄとｎｏｄｅ−Ｒの電圧差はそれほど大きなものではない。よって、センス回路にはこれらの差電圧を増幅する差動増幅回路１４０３がメインアンプとして用意されている。この差動増幅回路１４０３はさまざまなタイプがあり得るが、一般の半導体装置では良く見られるものである。差動増幅回路１４０３は、イネーブル信号ｏｕｔ−ｅｎがＬからＨになることにより活性化され、ノードｎｏｄｅ−Ｄとｎｏｄｅ−Ｒの電圧差を検出して出力線ＯＵＴＰＵＴに情報を出す。
一般に半導体装置上のセンス回路には、その構成素子の製造ばらつきにより、ある程度のアンバランスが発生する。そのため、２つの信号の差電圧を正しく検出するためには、センス回路入力にアンバランス以上の差電圧が発生するまで、センス結果出力を待たせておく必要がある。図１４の例で言えば、データバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの間に十分な差電圧が付くまで、差動増幅回路１４０３の活性化を待たせる必要がある。ところが、半導体記憶装置は微細化の進展により１チップ内の総メモリセル数が大きくなり、それにつれてビットラインＢＬ及びデータバスＤＡＴＡ−ＢＵＳの寄生容量が大きくなってきているため、データバスＤＡＴＡ−ＢＵＳの電位変動は遅くなり、データバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳ間に十分な差電圧が付くまでの時間が延び、センス結果出力までに時間がかかって来ている。その結果、アドレスが投入されてからデータが出力するまでのアクセス速度が遅くなる恐れが出てきている。
図１６に、拡大したデータバスＤＡＴＡ−ＢＵＳの電圧波形とデータバスＤＡＴＡ−ＢＵＳに送り込まれるロード電流の波形を示す。ロード電流Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＮはメモリセルがオン状態のロード電流であり、ロード電流Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＦＦはメモリセルがオフ状態のロード電流である。センス回路入力に必要な差電圧をΔＶとすると、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳはメモリセルがオフ状態のときのデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦとオン状態のときのデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮの中間の電位になるように調整されているから、両状態のデータバスＤＡＴＡ−ＢＵＳの差電圧が（２×ΔＶ）になる時間が、センス回路が出力を出せる時間ということになる。
プリアンプ部１４０１が活性化されるとロード電流Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＮ，Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＦＦに一旦大きなピーク電流が現われ、データバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ，ＤＡＴＡ−ＢＵＳ−ＯＦＦが比較的速い速度で持ち上げられる。しかし、データバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ，ＤＡＴＡ−ＢＵＳ−ＯＦＦがあるレベルに来るとロード電流Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＮ，Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＦＦは小さくなり、データバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ，ＤＡＴＡ−ＢＵＳ−ＯＦＦの上昇がゆっくりになる。その後、もしメモリセルがオン状態にあるならロード電流Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＮとセル電流は釣り合うようになって、データバスＤＡＴＡ−ＢＵＳの電位上昇は早い段階で止まるが、もしメモリセルがオフ状態であるならデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦはゆっくり上昇を続ける。しかし、上昇するにつれてトランジスタｍ０２がオフしてロード電流Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＦＦが減っていき、ついには０になって、やがてデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦの上昇は止まる。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電圧は、ロード電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳがリファレンスメモリセル電流と釣り合うようになって、メモリセルのオン状態のデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮとオフ状態のデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦのほぼ中間で電位上昇が止まる。このような動きの違いによって、データバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの間に差電圧ΔＶが生まれる。
この電位差を生むスピードは、データバスＤＡＴＡ−ＢＵＳ及びビットラインＢＬの寄生容量とそこに流れ込むロード電流量で決まる。寄生容量が大きくなっても、それに比例して電流を大きくできればデータバスＤＡＴＡ−ＢＵＳの電位変動は遅くならず、アクセス速度の低下は起きないのであるが、データバスＤＡＴＡ−ＢＵＳに差電圧を生じさせる電流値はメモリセルのオン電流以下に制限されている。本方式の場合、それが、差電圧が付くにつれて徐々に減っていくため、より一層必要な差電圧が付くのを遅くしている。メモリセルに流れる電流は、その製造プロセスによって上限が決まっており、容易には大きくできない。
本発明の目的は、通常のメモリセルを使いながら、アクセス速度を向上することができるメモリ装置を提供することである。
本発明の一観点によれば、メモリセルに接続するためのデータ線と、リファレンスのためのリファレンス線と、データ線及びリファレンス線に接続され、データ線及びリファレンス線をプリチャージするためのプリチャージ回路と、データ線及びリファレンス線に接続され、データ線に第１の定電流を流し、リファレンス線に第１の定電流よりも小さい第２の定電流を流すためのロード回路と、データ線及びリファレンス線に接続され、データ線及びリファレンス線の差電圧を増幅するための増幅回路とを有するメモリ装置が提供される。
データバスに第１の定電流を流し、リファレンスバスに第１の定電流よりも小さい第２の定電流を流すことにより、データバスとリファレンスバスの差電圧が速く広がり、メモリ装置が出力を出せる時間が早くなり、アクセス速度を速めることが可能となる。また、通常のメモリセルを使うので、製造工程になんらのコストアップをもたらすことなく、メモリ装置のアクセス速度を向上させることができる。
本発明の一観点によれば、メモリセルに接続するためのデータ線と、リファレンスのためのリファレンス線と、データ線及びリファレンス線に接続され、データ線及びリファレンス線をプリチャージするためのプリチャージ回路と、データ線及びリファレンス線に接続され、データ線に第１の定電流を流し、リファレンス線に第１の定電流よりも小さい第２の定電流を流すためのロード回路と、データ線及びリファレンス線に接続され、データ線及びリファレンス線の差電圧を増幅するための増幅回路とを有するメモリ装置が提供される。
データバスに第１の定電流を流し、リファレンスバスに第１の定電流よりも小さい第２の定電流を流すことにより、データバスとリファレンスバスの差電圧が速く広がり、メモリ装置が出力を出せる時間が早くなり、アクセス速度を速めることが可能となる。また、通常のメモリセルを使うので、製造工程になんらのコストアップをもたらすことなく、メモリ装置のアクセス速度を向上させることができる。
図１は、本発明の第１の実施形態によるセンス回路の構成例を示すブロック図である。
図２は、第１の実施形態によるセンス回路の動作波形を示す図である。
図３は、第１の実施形態によるデータバス及びリファレンスバスの電圧及びロード電流を示す波形図である。
図４は、第１の実施形態によるプリチャージ回路及び定電流ロード回路の構成例を示す回路図である。
図５は、第１の実施形態による差動増幅回路の第１の例を示す回路図である。
図６は、第１の実施形態による差動増幅回路の第２の例を示す回路図である。
図７は、本発明の第２の実施形態による定電流ロード回路の構成例を示す回路図である。
図８は、本発明の第３の実施形態による定電流ロード回路の構成例を示す回路図である。
図９は、第３の実施形態によるメモリセルアレイの構成例を示す図である。
図１０は、第３の実施形態によるローカルビットライン選択信号発生回路を示す図である。
図１１は、第３の実施形態による差動増幅回路の例を示す回路図である。
図１２は、不揮発性メモリセルの例を示す図である。
図１３は、不揮発性半導体記憶装置の全体構成を示す図である。
図１４は、従来技術によるセンス回路を示す回路図である。
図１５は、従来技術によるセンス回路の動作波形を示す図である。
図１６は、図１５のデータバス波形を拡大したものに、ロード電流波形を追加した図である。
図２は、第１の実施形態によるセンス回路の動作波形を示す図である。
図３は、第１の実施形態によるデータバス及びリファレンスバスの電圧及びロード電流を示す波形図である。
図４は、第１の実施形態によるプリチャージ回路及び定電流ロード回路の構成例を示す回路図である。
図５は、第１の実施形態による差動増幅回路の第１の例を示す回路図である。
図６は、第１の実施形態による差動増幅回路の第２の例を示す回路図である。
図７は、本発明の第２の実施形態による定電流ロード回路の構成例を示す回路図である。
図８は、本発明の第３の実施形態による定電流ロード回路の構成例を示す回路図である。
図９は、第３の実施形態によるメモリセルアレイの構成例を示す図である。
図１０は、第３の実施形態によるローカルビットライン選択信号発生回路を示す図である。
図１１は、第３の実施形態による差動増幅回路の例を示す回路図である。
図１２は、不揮発性メモリセルの例を示す図である。
図１３は、不揮発性半導体記憶装置の全体構成を示す図である。
図１４は、従来技術によるセンス回路を示す回路図である。
図１５は、従来技術によるセンス回路の動作波形を示す図である。
図１６は、図１５のデータバス波形を拡大したものに、ロード電流波形を追加した図である。
（第１の実施形態）
図１３に、本発明の第１の実施形態による不揮発性半導体記憶装置（メモリ装置）の構成例を示す。図１２に、図１３の不揮発性メモリセルＭＣの例を示す。これらの詳細は、上記の説明と同じである。
図１は、図１３のセンス回路１３０４の構成例を示す。データバス（線）ＤＡＴＡ−ＢＵＳは、図１３のメモリセルＭＣに接続するための線である。リファレンスバス（線）Ｒｅｆｅｒｅｎｃｅ−ＢＵＳは、リファレンスのための線である。プリチャージ回路１０１は、データバスＤＡＴＡ−ＢＵＳ及びレファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続され、活性化パルスｅｎ−ｐｌｓにより活性化されてデータバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳをプリチャージする。定電流ロード回路１０２は、データバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続され、活性化信号ｌｄ−ｅｎにより活性化され、データバスＤＡＴＡ−ＢＵＳに定電流Ｉ−ＤＡＴＡ−ＢＵＳ（図３）を流し、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに定電流Ｉ−ＤＡＴＡ−ＢＵＳよりも小さい定電流Ｉ−Ｒｅｒｅｆｅｎｃｅ−ＢＵＳ（図３）を流す。定電流Ｉ−Ｒｅｒｅｆｅｎｃｅ−ＢＵＳは、定電流Ｉ−ＤＡＴＡ−ＢＵＳの１／２が好ましい。差動増幅回路１０３は、データバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続され、イネーブル信号ｏｕｔ−ｅｎによりイネーブル状態にされてデータバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｎｃｅ−ＢＵＳの差電圧を増幅して出力線ＯＵＴＰＵＴに出力する。データバスＤＡＴＡ−ＢＵＳの他端は、メモリセルＭＣのビットラインＢＬに接続可能である。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの他端はオープンである。
図２は、図１のセンス回路の動作波形を示す。データバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ及びＤＡＴＡ−ＢＵＳ−ＯＦＦは、それぞれメモリセルＭＣがオン状態及びオフ状態のときのデータバスＤＡＴＡ−ＢＵＳの電圧である。出力電圧ＯＵＴＰＵＴ−ＯＮ及びＯＵＴＰＵＴ−ＯＦＦは、それぞれメモリセルＭＣがオン状態及びオフ状態のときの出力線ＯＵＴＰＵＴの電圧である。
まず、プリチャージ期間ＴＰの開始時に、活性化信号ｌｄ−ｅｎ及び活性化パルスｅｎ−ｐｌｓをＬからＨにする。活性化パルスｅｎ−ｐｌｓは、プリチャージ期間ＴＰだけ１ショットパルスでＨになる。すると、プリチャージ回路１０１は、データバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳにプリチャージを行う。活性化信号ｌｄ−ｅｎは、プリチャージ中及びプリチャージ後もＨになる。すると、ロード回路１０２は、データバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに定電流を供給する。なお、図では、活性化パルスｅｎ−ｐｌｓのＨと活性化信号ｌｄ−ｅｎのＨをずらして区別しているが、両者のＨは実際には同じレベルである。
プリチャージ開始後、ワードラインＷＬをＬからＨにし、メモリセルＭＣを選択する。また、所定のビットラインＢＬをデータバスＤＡＴＡ−ＢＵＳに接続し、メモリセルＭＣを２次元行列状に選択する。選択されたメモリセルＭＣがオン状態又はオフ状態のいずれかにより、データバスＤＡＴＡ−ＢＵＳにはデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ又はＤＡＴＡ−ＢＵＳ−ＯＦＦが生じる。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電圧は、電圧ＤＡＴＡ−ＢＵＳ−ＯＮ及びＤＡＴＡ−ＢＵＳ−ＯＦＦの中間の電圧になる。
次に、イネーブル信号ｏｕｔ−ｅｎをＬからＨにする。すると、差動増幅回路１０３は、イネーブル状態になり、データバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの２入力の差電圧を増幅して出力線ＯＵＴＰＵＴに出力する。選択されたメモリセルＭＣがオン状態又はオフ状態のいずれかにより、出力線ＯＵＴＰＵＴには電圧ＯＵＴＰＵＴ−ＯＮ又はＯＵＴＰＵＴ−ＯＦＦが生じる。電圧ＯＵＴＰＵＴ−ＯＮはＨになる。電圧ＯＵＴＰＵＴ−ＯＦＦはＬになる。
図３は、図２のデータバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電圧及びロード電流の拡大波形図である。プリチャージ回路１０１が活性化されると、一旦、電流Ｉ−ＤＡＴＡ−ＢＵＳとして大きなピーク電流がデータバスＤＡＴＡ−ＢＵＳに流れ込み、データバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ，ＤＡＴＡ−ＢＵＳ−ＯＦＦを上昇させる。この電流ピークは、図１６のピーク電流と同程度である。本実施形態においては、データバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ，ＤＡＴＡ−ＢＵＳ−ＯＦＦが所定の電圧まで上がったところでプリチャージ回路１０１は非活性化され、データバスＤＡＴＡ−ＢＵＳへのロード電流Ｉ−ＤＡＴＡ−ＢＵＳは定電流ロード回路１０２によって制御されるようになる。図１６では、ＣＡＳＣＯＤＥ回路１４０１が、データバスＤＡＴＡ−ＢＵＳの電位が上昇するにつれてロード電流Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＮ，Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＦＦを減らしていく。これに対して、この定電流ロード回路１０２は、データバスＤＡＴＡ−ＢＵＳの電位にかかわらず一定の電流Ｉ−ＤＡＴＡ−ＢＵＳを流し続ける。このロード電流Ｉ−ＤＡＴＡ−ＢＵＳは、オン状態のメモリセルが流す電流値と同程度に設定されている。もしメモリセルがオン状態ならロード電流Ｉ−ＤＡＴＡ−ＢＵＳがセル電流と相殺されてデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮはほぼ一定となる。逆に、もしメモリセルがオフ状態ならデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦは直線的に上がり続ける。
定電流ロード回路１０２は、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳにも、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電位にも関わらず一定の電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳを流し続ける。この電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳは、メモリセルが流す電流値の半分程度に設定されている。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳは、メモリセルのオフ状態のデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦの半分の傾きで直線的に上がり続ける。データバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電圧が直線的に上がり続けるために、差電圧ΔＶが速く広がり、センス回路が出力を出せる時間が早くなり、アクセス速度を速めることが可能となる。
なお、データバスＤＡＴＡ−ＢＵＳに送り込まれるロード電流Ｉ−ＤＡＴＡ−ＢＵＳは、メモリセルが流す電流と完全に一致する必要はなく、若干大きめでも良い。その場合、メモリセルオン状態のデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮはゆっくりと直線的に上昇するが、メモリセルオフ状態のデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦも同じ分だけ上昇が早くなる。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳへのロード電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳを、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電圧が丁度両者の中間電位に来るよう調整すれば上記と全く同じ効果が得られる。
図４は、図１のプリチャージ回路１０１及び定電流ロード回路１０２の具体的な回路図の例を示す。まず、プリチャージ回路１０１の構成を説明する。ｐチャネルＭＯＳトランジスタｍ１１は、ゲートが基準電位（グランド電位）ＶＳＳに接続され、ソースが電源電位に接続され、ドレインがノードｎｏｄｅ−１１に接続される。ｎチャネルＭＯＳトランジスタｍ１２は、ゲート及びドレインが共にノードｎｏｄｅ−１１に接続され、ソースがノードｎｏｄｅ−１２に接続される。ｎチャネルＭＯＳトランジスタｍ１３は、ゲート及びドレインが共にノードｎｏｄｅ−１２に接続される。ｎチャネルＭＯＳトランジスタｍ１４は、ゲートが活性化パルスｅｎ−ｐｌｓに接続され、ソースがグランド電位に接続され、ドレインがトランジスタｍ１３のソースに接続される。ｎチャネルＭＯＳトランジスタｍ１５は、ゲートがノードｎｏｄｅ−１１に接続され、ドレインが電源電位に接続され、ソースがノードｎｏｄｅ−１３に接続される。ｎチャネルＭＯＳトランジスタｍ１６は、ゲートが活性化パルスｅｎ−ｐｌｓに接続され、ドレインがノードｎｏｄｅ−１３に接続され、ソースがデータバスＤＡＴＡ−ＢＵＳに接続される。ｎチャネルＭＯＳトランジスタｍ１７は、ゲートが活性化パルスｅｎ−ｐｌｓに接続され、ドレインがノードｎｏｄｅ−１３に接続され、ソースがリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続される。
次に、定電流ロード回路１０２の構成を説明する。ｐチャネルＭＯＳトランジスタｍ２１，ｍ２２，ｍ２４は、ゲートがノードｎｏｄｅ−２１に接続され、ソースが電源電位に接続される。トランジスタｍ２１及びｍ２２はゲート幅が同じである。トランジスタｍ２４のゲート幅はトランジスタｍ２１，ｍ２２のゲート幅の１／２である。トランジスタｍ２１のドレインは、ノードｎｏｄｅ−２１に接続される。ｎチャネルＭＯＳトランジスタｍ２０，ｍ２３，ｍ２５のゲートは活性化信号ｌｄ−ｅｎに接続される。トランジスタｍ２０のソースは、グランド電位に接続される。抵抗ｒ２１は、ノードｎｏｄｅ−２１とトランジスタｍ２０のドレインとの間に接続される。トランジスタｍ２３は、ドレインがトランジスタｍ２２のドレインに接続され、ソースがデータバスＤＡＴＡ−ＢＵＳに接続される。トランジスタｍ２５は、ドレインがトランジスタｍ２４のドレインに接続され、ソースがリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続される。
次に、プリチャージ回路１０１の動作を説明する。スタンバイ時は活性化パルスｅｎ−ｐｌｓがＬであり、トランジスタｍ１６とｍ１７はオフしていて、プリチャージ回路１０１とデータバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳとは切り離されている。アクセスがかかると活性化パルスｅｎ−ｐｌｓがＨに上がり、トランジスタｍ１４，ｍ１６，ｍ１７がオンする。トランジスタｍ１２，ｍ１３はダイオード接続されているので、ノードｎｏｄｅ−１２はグランド電位からトランジスタしきい値電圧Ｖｔｈの１つ分（１倍）上がり、ノードｎｏｄｅ−１１はグランド電位からトランジスタしきい値電圧Ｖｔｈの２つ分（２倍）上がる。トランジスタｍ１５はｎチャネルでソースフォロワ動作するから、ノードｎｏｄｅ−１３はノードｎｏｄｅ−１１のトランジスタしきい値電圧Ｖｔｈの１つ分下がり、つまりグランド電位からほぼトランジスタしきい値電圧Ｖｔｈの１つ分上がる。トランジスタｍ１６，ｍ１７による電圧ドロップはほとんどないため、データバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳもグランド電位からほぼトランジスタしきい値電圧Ｖｔｈの１つ分上がる。後述する差動増幅回路１０３（図５及び図６）にとって、データバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの入力信号がもしＶＳＳ＋Ｖｔｈ未満だと、増幅動作が不能になってしまう。そこで、プリチャージ回路１０１がこのような構成になっていることにより、それが防止されている。データバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳには、トランジスタしきい値電圧の１以上の整数倍の電圧を供給することによりプリチャージする。このようにしてプリチャージ動作が行われた後、活性化パルスｅｎ−ｐｌｓはＬに落ち、プリチャージ回路１０１とデータバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳとは切り離される。
次に、定電流ロード回路１０２の動作を説明する。スタンバイ時は活性化信号ｌｄ−ｅｎがＬであり、トランジスタｍ２３とｍ２５はオフしていて、定電流ロード回路１０２とデータバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳとは切り離されている。また、抵抗ｒ２１には電流が流れていない。アクセスがかかって、プリチャージが完了する頃に活性化信号ｌｄ−ｅｎがＨとなり、まず抵抗ｒ２１に電流が流れる。抵抗ｒ２１の抵抗値はメモリセルのオン電流と同程度の一定電流Ｉ−ＤＡＴＡ−ＢＵＳが流れるように調整されている。トランジスタｍ２１とｍ２２はミラー回路を構成しており、これによりトランジスタｍ２２にはドレイン電圧値によらずに上記と同一の一定電流Ｉ−ＤＡＴＡ−ＢＵＳが流れる。結局、データバスＤＡＴＡ−ＢＵＳには定電流Ｉ−ＤＡＴＡ−ＢＵＳが流れ込む。トランジスタｍ２４は、同様に、トランジスタｍ２１とミラー回路を構成するが、こちらはそのチャネル幅（ゲート幅）がトランジスタｍ２１の半分にしてある。従って、トランジスタｍ２４には、ドレイン電圧によらず一定電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳが流れる。結局、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳには、定電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳが流れ込む。定電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳは、定電流Ｉ−ＤＡＴＡ−ＢＵＳの１／２の大きさである。もしメモリセルがオン状態ならロード電流Ｉ−ＤＡＴＡ−ＢＵＳがメモリセル電流と相殺されてデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮはほぼ一定となる。一方、もしメモリセルがオフ状態ならデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦは直線的に上がり続ける。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳはデータバスＤＡＴＡ−ＢＵＳと同じ容量になるよう調整されている。電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳはデータバスＤＡＴＡ−ＢＵＳに送り込まれる電流Ｉ−ＤＡＴＡ−ＢＵＳの半分の電流であるため、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電圧はメモリセルオフ状態のデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦの半分の傾きで上昇する。このようにして図３の動作波形が得られる。
本実施形態においては、差動増幅回路１０３は、通常の半導体装置で使用されているものを使うことが出来る。例えば図５に示すカレントミラーアンプでも良いし、図６に示すラッチ型アンプでも良い。または、プリアンプとメインアンプの２段構成にして、プリアンプをカレントミラーアンプ、メインアンプをラッチ型にしても良いし、プリアンプもメインアンプもカレントミラーアンプにしても良い。
図５は、差動増幅回路１０３の第１の回路例を示す。ｐチャネルＭＯＳトランジスタ５０１及び５０２のソースは、電源電位に接続される。トランジスタ５０１のドレインは、出力線ＯＵＴＰＵＴに接続される。トランジスタ５０２は、ゲート及びドレインが相互に接続される。ｎチャネルＭＯＳトランジスタ５０３は、ゲートがデータバスＤＡＴＡ−ＢＵＳに接続され、ドレインが出力線ＯＵＴＰＵＴに接続される。ｎチャネルＭＯＳトランジスタ５０４は、ゲートがリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続され、ドレインがトランジスタ５０１及び５０２のゲートに接続される。ｎチャネルＭＯＳトランジスタ５０５は、ドレインがトランジスタ５０３及び５０４のソースに接続され、ソースがグランド電位に接続される。インバータ５０６は、イネーブル信号ｏｕｔ−ｅｎの論理反転信号を出力する。ｐチャネルＭＯＳトランジスタ５０７は、ゲートがインバータ５０６の出力に接続され、ソースが電源電位に接続される。抵抗５０８は、トランジスタ５０７のドレイン及びトランジスタ５０５のゲート間に接続される。ｎチャネルＭＯＳトランジスタ５０９は、ゲート及びドレインが共にトランジスタ５０５のゲートに接続され、ソースがグランド電位に接続される。
図６は、差動増幅回路１０３の第２の回路例を示す。ｐチャネルＭＯＳトランジスタ６０１及び６０２のソースは電源電位に接続される。ｎチャネルＭＯＳトランジスタ６０３は、ゲートが出力線ＯＵＴＰＵＴに接続され、ドレインがトランジスタ６０１のドレインに接続され、ソースがｎチャネルＭＯＳトランジスタ６０５のドレインに接続される。トランジスタ６０１のゲートは、出力線ＯＵＴＰＵＴに接続される。ｎチャネルＭＯＳトランジスタ６０４は、ゲートがトランジスタ６０１のドレインに接続され、ドレインが出力線ＯＵＴＰＵＴに接続され、ソースがｎチャネルＭＯＳトランジスタ６０６のドレインに接続される。トランジスタ６０２のゲートは、トランジスタ６０１のドレインに接続される。ｎチャネルＭＯＳトランジスタ６０５は、ゲートがデータバスＤＡＴＡ−ＢＵＳに接続され、ソースがｎチャネルＭＯＳトランジスタ６０７のドレインに接続される。ｎチャネルＭＯＳトランジスタ６０６は、ゲートがリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続され、ソースがトランジスタ６０７のドレインに接続される。トランジスタ６０７は、ゲートがイネーブル信号ｏｕｔ−ｅｎに接続され、ソースがグランド電位に接続される。
メモリセル電流は電源電圧や温度等の動作環境によって変化する。例えばメモリセル電流が増えた場合、メモリセル情報が出易くなるため、差動増幅回路１０３の動作マージンを良くすることが出来得る。第１の実施形態の方式では、動作環境に応じて、メモリセルがオン状態のときはデータバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの差が付きやすくなるものの、メモリセルがオフ状態のときはその影響を受けない。従って、メモリセルのオン状態とオフ状態を合わせたトータルの性能としてはマージンが良くなったとは言えない。ロード電流Ｉ−ＤＡＴＡ−ＢＵＳがメモリセル電流の変化に応じて変化すれば、メモリセルのオン状態とオフ状態の両方のマージンを良くすることが可能である。そのような実施形態を、第２の実施形態として、以下、説明する。
（第２の実施形態）
図７は、本発明の第２の実施形態による定電流ロード回路１０２（図１）の構成例を示す。本実施形態は、図１の定電流ロード回路１０２以外の部分は、第１の実施形態と同じである。まず、定電流ロード回路の構成を説明する。ｐチャネルＭＯＳトランジスタｍ３１は、ゲートがグランド電位に接続され、ソースが電源電位に接続され、ドレインがノードｎｏｄｅ−３１に接続される。ｎチャネルＭＯＳトランジスタｍ３２は、ゲート及びドレインが共にノードｎｏｄｅ−３１に接続され、ソースがノードｎｏｄｅ−３４に接続される。ｎチャネルＭＯＳトランジスタｍ３３は、ゲート及びドレインが共にノードｎｏｄｅ−３４に接続される。ｎチャネルＭＯＳトランジスタｍ３４は、ゲートが活性化信号ｌｄ−ｅｎに接続され、ソースがグランド電位に接続され、ドレインがトランジスタｍ３３のソースに接続される。
ｐチャネルＭＯＳトランジスタｍ３５，ｍ３９，ｍ４１は、ソースが電源電位に接続され、ゲートがノードｎｏｄｅ−３２に接続される。トランジスタｍ３５及びｍ３９は、ゲート幅が同じである。トランジスタｍ４１のゲート幅は、トランジスタｍ３５，ｍ３９のゲート幅の１／２である。ｎチャネルＭＯＳトランジスタｍ３６は、ゲートがノードｎｏｄｅ−３１に接続され、ドレインがノードｎｏｄｅ−３２に接続される。ｎチャネルＭＯＳトランジスタｍ３７，ｍ４０，ｍ４２のゲートは、活性化信号ｌｄ−ｅｎに接続される。トランジスタｍ３７は、ドレインがトランジスタｍ３６のソースに接続され、ソースがノードｎｏｄｅ−３３に接続される。トランジスタｍ４０は、ドレインがトランジスタｍ３９のドレインに接続され、ソースがデータバスＤＡＴＡ−ＢＵＳに接続される。トランジスタｍ４２は、ドレインがトランジスタｍ４１のドレインに接続され、ソースがリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続される。
次に、ロード回路の動作を説明する。トランジスタｍ３１〜ｍ３４は、図４のトランジスタｍ１１〜ｍ１４と同じ構成である。そのため、上記の説明と同様に、ｎｏｄｅ−３１には、トランジスタしきい値電圧Ｖｔｈの２倍の電圧が生じる。トランジスタｍ３６はゲートがノードｎｏｄｅ−３１に接続されるので、ノードｎｏｄｅ−３３にはしきい値電圧Ｖｔｈの１倍の電圧が生じる。
トランジスタｍ３８は、リファレンス用に特別に用意したリファレンスメモリセル（ダミーメモリセル）であり、そのフローティングゲートにはマイナスの電荷は溜まっていない。リファレンスメモリセルｍ３８は、上記のメモリセルＭＣ同一構造を有する。アクセスがかかると、リファレンスワードラインＲｅｆ−ＷＬは通常のワードラインＷＬと同じ電位に昇圧される。さらに、ノードｎｏｄｅ−３３は基準電位（グランド電位）からほぼしきい値電圧Ｖｔｈの１倍となるよう構成されているので、ロード回路の活性化時、リファレンスメモリセルｍ３８のコントロールゲート、ソース及びドレインには、選択されたメモリセルＭＣのコントロールゲート、ソース及びドレインと同一の電圧がそれぞれ供給されることになる。その結果、リファレンスメモリセルｍ３８は、オン状態のメモリセルＭＣと同じ値の電流を流す。電源電圧や温度が変動しても、リファレンスメモリセルｍ３８に流れる電流はオン状態のメモリセルＭＣと同じ値となる。
リファレンスメモリセルｍ３８に流れる電流はトランジスタｍ３５にも流れ、トランジスタｍ３５とｍ３９がミラー回路を構成しているためデータバスＤＡＴＡ−ＢＵＳにも同じ値の電流が流れる。トランジスタｍ３５とｍ４１もミラー回路を構成しているが、トランジスタｍ４１のチャネル幅はトランジスタｍ３５の半分となっているので、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳには半分の電流が流れる。このように構成すると、電源電圧や温度が変動してメモリセル電流が増加した場合に、データバスＤＡＴＡ−ＢＵＳに流れ込む電流が同じく増加し、もしメモリセルがオン状態ならデータバスＤＡＴＡ−ＢＵＳは電位一定、もしオフ状態なら電流増加分に応じた速さでデータバスＤＡＴＡ−ＢＵＳの電位が上昇し、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳもその半分の傾きで電位が上昇するため、差動増幅回路の動作マージンを良くすることが出来る。
通常の半導体装置においてセンス回路入力に必要な差電圧ΔＶ（図３）は、１０ｍＶ程度の値となる。従って、データバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳは、プリチャージ動作を完了した直後で、かつ、メモリセル電流が流れ始める直前のタイミングにおいて、数ｍＶの差電圧も生じないようにされていなければならない。つまり、図３において、データバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電圧を示す３本の直線は、その始まりにおいて一点３０１に収束していなければならない。このように厳密な電圧差管理が必要なデータバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳであるが、データバスＤＡＴＡ−ＢＵＳは配線長が非常に長いため、寄生抵抗の影響により、その末端まで電圧を制御するのは実はとても困難なことである。例えば、プリチャージ回路１０１（図４）に接続している一点においてデータバスＤＡＴＡ−ＢＵＳが所望の電位にあったとしても、その反対側のデータバスＤＡＴＡ−ＢＵＳの末端においては電位が数ｍＶ下がっていることもある。このような状況でデータバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳを図３に示すような理想的な波形で動かすことは大きな困難を伴う。この問題を解決する実施形態を次に示す。
（第３の実施形態）
図８〜図１１は、本発明の第３の実施形態による不揮発性半導体記憶装置を示す。本実施形態は、２本のバスＤＡＴＡ−ＢＵＳ−０及びＤＡＴＡ−ＢＵＳ−１のうちの一方をデータバスＤＡＴＡ−ＢＵＳとし、他方をリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳとして切り替えて使用するものである。本実施形態は、第２の実施形態と異なる点のみを以下説明する。その他の点については、本実施形態は第２の実施形態と同じである。
図８は、定電流ロード回路１０２（図１）の構成例を示す。本実施形態では、第２の実施形態（図７）のデータバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの代わりに、バスＤＡＴＡ−ＢＵＳ−０とＤＡＴＡ−ＢＵＳ−１が接続されている。これらは、どちらもメモリセル情報を伝えるためのデータバスであるが、アドレスにより、一方にメモリセル情報が伝えられるときには他方にメモリセル情報が伝えられない構成になっている。すなわち、一方がデータバス、他方がリファレンスバスとして使用される。このようにすると、データバスとして使用されるバスとリファレンスバスとして使用されるバスの間の寄生容量と寄生抵抗が同一になる。そのため、プリチャージ動作を完了した直後で、かつ、メモリセル電流が流れ始める直前のタイミング３０１（図３）において、両者のバス間の差電圧を完全に無くすことが出来る。たとえプリチャージ回路１０１から遠いデータバスのバス末端において電位が数ｍＶ下がっていたとしても、リファレンスバスとして使われるバス末端においても電位が数ｍＶ下がっているはずである。そのため、このバス末端の電位低下は両者のバス間の電圧差を生じるものとはならない。
さらに、このロード回路は、図７のロード回路のトランジスタｍ４０及びｍ４２の代わりに、トランジスタｍ６１〜ｍ６４を設ける。その他の点については、図８のロード回路は、図７のロード回路と同じである。ｎチャネルＭＯＳトランジスタｍ６１は、ゲートが選択信号ＳＥＬ０に接続され、ドレインがトランジスタｍ３９のドレインに接続され、ソースがバスＤＡＴＡ−ＢＵＳ−０に接続される。ｎチャネルＭＯＳトランジスタｍ６３は、ゲートが選択信号ＳＥＬ１に接続され、ドレインがトランジスタｍ４１のドレインに接続され、ソースがバスＤＡＴＡ−ＢＵＳ−０に接続される。ｎチャネルＭＯＳトランジスタｍ６２は、ゲートが選択信号ＳＥＬ０に接続され、ドレインがトランジスタｍ４１のドレインに接続され、ソースがバスＤＡＴＡ−ＢＵＳ−１に接続される。ｎチャネルＭＯＳトランジスタｍ６４は、ゲートが選択信号ＳＥＬ１に接続され、ドレインがトランジスタｍ３９のドレインに接続され、ソースがバスＤＡＴＡ−ＢＵＳ−１に接続される。
バスＤＡＴＡ−ＢＵＳ−０にメモリセル情報を伝えるときは選択信号ＳＥＬ０がＨとなってトランジスタｍ６１，ｍ６２をオンとし、選択信号ＳＥＬ１がＬとなってトランジスタｍ６３，ｍ６４をオフする。この場合、メモリセルＭＣに接続するデータバスとして使用される一方のバスＤＡＴＡ−ＢＵＳ−０に、オン状態のメモリセルＭＣと同じ値の電流を流し、リファレンスバスとして使用される他方のバスＤＡＴＡ−ＢＵＳ−１にその半分の電流を流す。
一方、バスＤＡＴＡ−ＢＵＳ−１にメモリセル情報を伝えるときは選択信号ＳＥＬ１がＨとなってトランジスタｍ６３，ｍ６４をオンとし、選択信号ＳＥＬ０がＬとなってトランジスタｍ６１，ｍ６２をオフする。この場合、メモリセルＭＣに接続するデータバスとして使用される一方のバスＤＡＴＡ−ＢＵＳ−１に、オン状態のメモリセルＭＣと同じ値の電流を流し、リファレンスバスとして使用される他方のバスＤＡＴＡ−ＢＵＳ−０にその半分の電流を流す。
図９は、本実施形態におけるメモリセルアレイの構成例を示す。メモリセルアレイは、複数のメモリセルＭＣを含む複数のセクタＳＣ０，ＳＣ１等に分割される。ローカルビットラインＬＢＬ００，ＬＢＬ０１，ＬＢＬ１０，ＬＢＬ１１は、セクタＳＣ０等内でメモリセルＭＣに接続するためのビットラインである。グローバルビットラインＧＢＬ０，ＧＢＬ１は、複数のセクタＳＣ０，ＳＣ１等にまたがり、複数のローカルビットラインＬＢＬ００等のうちの１本にそれぞれ選択的に接続するためのビットラインである。
ｎチャネルＭＯＳトランジスタ９０１は、ゲートが選択信号Ｓ００に接続され、ドレインがメモリセルＭＣに接続され、ソースがグローバルビットラインＧＢＬ０に接続される。ｎチャネルＭＯＳトランジスタ９０２は、ゲートが選択信号Ｓ０１に接続され、ドレインがメモリセルＭＣに接続され、ソースがグローバルビットラインＧＢＬ１に接続される。ｎチャネルＭＯＳトランジスタ９０３は、ゲートが選択信号Ｓ１０に接続され、ドレインがメモリセルＭＣに接続され、ソースがグローバルビットラインＧＢＬ０に接続される。ｎチャネルＭＯＳトランジスタ９０４は、ゲートが選択信号Ｓ１１に接続され、ドレインがメモリセルＭＣに接続され、ソースがグローバルビットラインＧＢＬ１に接続される。ｎチャネルＭＯＳトランジスタ９０５は、ゲートが選択信号ＧＢＬ−ＳＥＬに接続され、ドレインがグローバルビットラインＧＢＬ０に接続され、ソースがバスＤＡＴＡ−ＢＵＳ−０に接続される。ｎチャネルＭＯＳトランジスタ９０６は、ゲートが選択信号ＧＢＬ−ＳＥＬに接続され、ドレインがグローバルビットラインＧＢＬ１に接続され、ソースがバスＤＡＴＡ−ＢＵＳ−１に接続される。ｎチャネルＭＯＳトランジスタ９０７は、ゲートがショート信号ＳＨに接続され、ドレイン及びソースがグローバルビットラインＧＢＬ０及びＧＢＬ１に接続される。
このメモリセルアレイは、複数のセクタＳＣ０，ＳＣ１等に分けられ、ビットラインＢＬもセクタＳＣ０等内のローカルビットラインＬＢＬ００，ＬＢＬ０１，ＬＢＬ１０，ＬＢＬ１１等と複数セクタＳＣ０等にまたがるグローバルビットラインＧＢＬ１，ＧＢＬ１に階層化されている。例えば、ワードラインＷＬ００とローカルビットラインＬＢＬ００の交点にあるメモリセルＭＣが選択された場合、まずワードラインＷＬ００が高電位に持ち上げられる。続いて、選択信号Ｓ００がＨになってローカルビットラインＬＢＬ００がグローバルビットラインＧＢＬ０と接続し、さらに選択信号ＧＢＬ−ＳＥＬがＨとなって、グローバルビットラインＧＢＬ０がバスＤＡＴＡ−ＢＵＳ−０と接続される。このとき、同時に選択信号Ｓ１１もＨとなって、ローカルビットラインＬＢＬ１１とグローバルビットラインＧＢＬ１とバスＤＡＴＡ−ＢＵＳ−１が接続される。ローカルビットラインＬＢＬ１１に接続するメモリセルＭＣはワードラインＷＬ１０，ＷＬ１１がＬのままなので、バスＤＡＴＡ−ＢＵＳ−１にメモリセル情報が出力されることはない。このようにして、ローカルビットラインＬＢＬ００、グローバルビットラインＧＢＬ０及びバスＤＡＴＡ−ＢＵＳ−０のひとつながりと、総寄生抵抗と総寄生容量がほとんど等価なローカルビットラインＬＢＬ１１、グローバルビットラインＧＢＬ１及びバスＤＡＴＡ−ＢＵＳ−１のひとつながりが形成される。前者のバスはデータバスとして使用され、後者のバスはセル情報が出て来ないため、リファレンスバスとして使用することが可能となる。使用する対のセクタＳＣ０及びセクタＳＣ１は、相互に隣接したセクタである。
ローカルビットラインＬＢＬ０１につながるメモリセルＭＣが選択された場合は、選択信号Ｓ０１とＳ１０がＨとなってローカルビットラインＬＢＬ０１、グローバルビットラインＧＢＬ１及びバスＤＡＴＡ−ＢＵＳ−１のひとつながりがデータバスとしてメモリセル情報を伝え、ローカルビットラインＬＢＬ１０、グローバルビットラインＧＢＬ０及びバスＤＡＴＡ−ＢＵＳ−０のひとつながりがリファレンスバスとして使用される。
ローカルビットラインＬＢＬ１０につながるメモリセルＭＣが選択された場合は、選択信号Ｓ１０とＳ０１がＨとなってローカルビットラインＬＢＬ１０、グローバルビットラインＧＢＬ０及びバスＤＡＴＡ−ＢＵＳ−０のひとつながりがデータバスとしてメモリセル情報を伝え、ローカルビットラインＬＢＬ０１、グローバルビットラインＧＢＬ１及びバスＤＡＴＡ−ＢＵＳ−１のひとつながりがリファレンスバスとして使用される。
ローカルビットラインＬＢＬ１１につながるメモリセルＭＣが選択された場合は、選択信号Ｓ１１とＳ００がＨとなってローカルビットラインＬＢＬ１１、グローバルビットラインＧＢＬ１及びバスＤＡＴＡ−ＢＵＳ−１のひとつながりがデータバスとしてメモリセル情報を伝え、ローカルビットラインＬＢＬ００、グローバルビットラインＧＢＬ０及びバスＤＡＴＡ−ＢＵＳ−０のひとつながりがリファレンスバスとして使用される。
以上のように、第１のセクタ内のメモリセルが選択されたときには、そのメモリセルに接続される第１のローカルビットラインが第１のグローバルビットラインに接続され、第１のセクタとは異なる第２のセクタ内の第２のローカルビットラインが第２のグローバルビットラインに接続される。その際、第１のローカルビットライン及び第１のグローバルビットラインの組みをデータバスとして使用し、第２のローカルビットライン及び第２のグローバルビットラインの組みをリファレンスバスとして使用する。
本実施形態では、さらに、バスＤＡＴＡ−ＢＵＳ−０及びＤＡＴＡ−ＢＵＳ−１の間の初期差電圧をさらに完全に無くすために、グローバルビットラインＧＢＬ０及びＧＢＬ１の対をショートするためのｎチャネルＭＯＳトランジスタ９０７を設けている。このトランジスタ９０７は、プリチャージ回路１０１を活性化する活性化パルスｅｎ−ｐｌｓとほぼ同じタイミングでＨとなるショート信号ＳＨによって制御され、プリチャージ期間中にグローバルビットラインＧＢＬ０及びＧＢＬ１の対に差電圧が付くのを完全に抑えている。
図１０は、図９の選択信号Ｓ００，Ｓ０１，Ｓ１０及びＳ１１を生成するためのローカルビットライン選択信号発生回路を示す。排他的論理和回路１００１は、アドレスＡｎ及びＡｍを入力し、それらの排他的論理和を出力する。インバータ１００２は、排他的論理和回路１００１の出力を入力し、その論理反転信号を出力する。排他的論理和回路１００１の出力が選択信号Ｓ００及びＳ１１になる。インバータ１００２の出力が選択信号Ｓ０１及びＳ１０になる。
アドレスＡｎは、ＬでグローバルビットラインＧＢＬ０を、ＨでグローバルビットラインＧＢＬ１を選択するアドレスである。アドレスＡｍは、ＬでセクタＳＣ０を、ＨでセクタＳＣ１を選択するアドレスである。ローカルビットラインＬＢＬ００につながるメモリセルを選択するときはＡｍ＝Ａｎ＝Ｌとなり、両者の排他的論理和によって選択信号Ｓ００とＳ１１がＨとなる。ローカルビットラインＬＢＬ１１につながるセルを選択するときはＡｍ＝Ａｎ＝Ｈとなるが、両者の排他的論理和によって、やはり選択信号Ｓ００とＳ１１がＨとなる。それ以外のときは選択信号Ｓ０１とＳ１０がＨとなる。
図１１は、本実施形態における差動増幅回路１０３（図１）の構成例を示す。以下、この差動増幅回路が、図５の差動増幅回路と異なる点のみを説明する。増幅部１１０１及び１１０２は、同様の構成を有し、並列に接続される。まず、増幅部１１０１の構成を説明する。トランジスタ５０３は、ゲートがバスＤＡＴＡ−ＢＵＳ−０に接続され、ドレインがトランジスタ５０１のドレインに接続される。ｎチャネルＭＯＳトランジスタ１１１１は、ゲートがアドレス／Ａｎに接続され、ドレインがトランジスタ５０３のソースに接続され、ソースがトランジスタ５０５のドレインに接続される。トランジスタ５０４は、ゲートがバスＤＡＴＡ−ＢＵＳ−１に接続され、ドレインがトランジスタ５０２のドレインに接続される。ｎチャネルＭＯＳトランジスタ１１１２は、ゲートがアドレス／Ａｎに接続され、ドレインがトランジスタ５０４のソースに接続され、ソースがトランジスタ５０５のドレインに接続される。
次に、増幅部１１０２の構成を説明する。トランジスタ５０３のゲートがバスＤＡＴＡ−ＢＵＳ−１に接続され、トランジスタ５０４のゲートがバスＤＡＴＡ−ＢＵＳ−０に接続される。また、トランジスタ１１１１及び１１１２のゲートがアドレスＡｎに接続される。その他の点については、増幅部１１０２は、増幅部１１０１と同じである。
本実施形態の場合は、バスＤＡＴＡ−ＢＵＳ−０にメモリセル情報が出る場合とバスＤＡＴＡ−ＢＵＳ−１にメモリセル情報が出る場合があり、アドレスによってどちらのバス情報を出力線ＯＵＴＰＵＴに送るか選択しなければならない。バスＤＡＴＡ−ＢＵＳ−０が選ばれるときにはアドレスＡｎ＝Ｌであり、従ってその反転信号であるアドレス／ＡｎがＨとなってバスＤＡＴＡ−ＢＵＳ−０をデータバス、バスＤＡＴＡ−ＢＵＳ−１をリファレンスバスとしてデータを出力線ＯＵＴＰＵＴに伝える。逆に、バスＤＡＴＡ−ＢＵＳ−１が選ばれるときにはアドレスＡｎ＝Ｈであり、それによって、バスＤＡＴＡ−ＢＵＳ−１をデータバス、バスＤＡＴＡ−ＢＵＳ−０をリファレンスバスとしてデータを出力線ＯＵＴＰＵＴに伝える。
なお、図８における選択信号ＳＥＬ０はアドレス／Ａｎと同一、選択信号ＳＥＬ１はアドレスＡｎと同一の信号で良い。
以上、図８〜図１１に示した回路の組み合わせによって、データバス及びリファレンスバスの寄生抵抗及び寄生容量に影響されずに、高速にセンス動作を行う半導体記憶装置を構成することができる。
第１〜第３の実施形態によれば、データバスに第１の定電流を流し、リファレンスバスに第１の定電流よりも小さい第２の定電流を流すことにより、データバスとリファレンスバスの差電圧が速く広がり、センス回路が出力を出せる時間が早くなり、アクセス速度を速めることが可能となる。また、通常のメモリセルを使うので、製造工程になんらのコストアップをもたらすことなく、不揮発性半導体記憶装置のアクセス速度を向上させることができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
図１３に、本発明の第１の実施形態による不揮発性半導体記憶装置（メモリ装置）の構成例を示す。図１２に、図１３の不揮発性メモリセルＭＣの例を示す。これらの詳細は、上記の説明と同じである。
図１は、図１３のセンス回路１３０４の構成例を示す。データバス（線）ＤＡＴＡ−ＢＵＳは、図１３のメモリセルＭＣに接続するための線である。リファレンスバス（線）Ｒｅｆｅｒｅｎｃｅ−ＢＵＳは、リファレンスのための線である。プリチャージ回路１０１は、データバスＤＡＴＡ−ＢＵＳ及びレファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続され、活性化パルスｅｎ−ｐｌｓにより活性化されてデータバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳをプリチャージする。定電流ロード回路１０２は、データバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続され、活性化信号ｌｄ−ｅｎにより活性化され、データバスＤＡＴＡ−ＢＵＳに定電流Ｉ−ＤＡＴＡ−ＢＵＳ（図３）を流し、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに定電流Ｉ−ＤＡＴＡ−ＢＵＳよりも小さい定電流Ｉ−Ｒｅｒｅｆｅｎｃｅ−ＢＵＳ（図３）を流す。定電流Ｉ−Ｒｅｒｅｆｅｎｃｅ−ＢＵＳは、定電流Ｉ−ＤＡＴＡ−ＢＵＳの１／２が好ましい。差動増幅回路１０３は、データバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続され、イネーブル信号ｏｕｔ−ｅｎによりイネーブル状態にされてデータバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｎｃｅ−ＢＵＳの差電圧を増幅して出力線ＯＵＴＰＵＴに出力する。データバスＤＡＴＡ−ＢＵＳの他端は、メモリセルＭＣのビットラインＢＬに接続可能である。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの他端はオープンである。
図２は、図１のセンス回路の動作波形を示す。データバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ及びＤＡＴＡ−ＢＵＳ−ＯＦＦは、それぞれメモリセルＭＣがオン状態及びオフ状態のときのデータバスＤＡＴＡ−ＢＵＳの電圧である。出力電圧ＯＵＴＰＵＴ−ＯＮ及びＯＵＴＰＵＴ−ＯＦＦは、それぞれメモリセルＭＣがオン状態及びオフ状態のときの出力線ＯＵＴＰＵＴの電圧である。
まず、プリチャージ期間ＴＰの開始時に、活性化信号ｌｄ−ｅｎ及び活性化パルスｅｎ−ｐｌｓをＬからＨにする。活性化パルスｅｎ−ｐｌｓは、プリチャージ期間ＴＰだけ１ショットパルスでＨになる。すると、プリチャージ回路１０１は、データバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳにプリチャージを行う。活性化信号ｌｄ−ｅｎは、プリチャージ中及びプリチャージ後もＨになる。すると、ロード回路１０２は、データバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに定電流を供給する。なお、図では、活性化パルスｅｎ−ｐｌｓのＨと活性化信号ｌｄ−ｅｎのＨをずらして区別しているが、両者のＨは実際には同じレベルである。
プリチャージ開始後、ワードラインＷＬをＬからＨにし、メモリセルＭＣを選択する。また、所定のビットラインＢＬをデータバスＤＡＴＡ−ＢＵＳに接続し、メモリセルＭＣを２次元行列状に選択する。選択されたメモリセルＭＣがオン状態又はオフ状態のいずれかにより、データバスＤＡＴＡ−ＢＵＳにはデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ又はＤＡＴＡ−ＢＵＳ−ＯＦＦが生じる。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電圧は、電圧ＤＡＴＡ−ＢＵＳ−ＯＮ及びＤＡＴＡ−ＢＵＳ−ＯＦＦの中間の電圧になる。
次に、イネーブル信号ｏｕｔ−ｅｎをＬからＨにする。すると、差動増幅回路１０３は、イネーブル状態になり、データバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの２入力の差電圧を増幅して出力線ＯＵＴＰＵＴに出力する。選択されたメモリセルＭＣがオン状態又はオフ状態のいずれかにより、出力線ＯＵＴＰＵＴには電圧ＯＵＴＰＵＴ−ＯＮ又はＯＵＴＰＵＴ−ＯＦＦが生じる。電圧ＯＵＴＰＵＴ−ＯＮはＨになる。電圧ＯＵＴＰＵＴ−ＯＦＦはＬになる。
図３は、図２のデータバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電圧及びロード電流の拡大波形図である。プリチャージ回路１０１が活性化されると、一旦、電流Ｉ−ＤＡＴＡ−ＢＵＳとして大きなピーク電流がデータバスＤＡＴＡ−ＢＵＳに流れ込み、データバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ，ＤＡＴＡ−ＢＵＳ−ＯＦＦを上昇させる。この電流ピークは、図１６のピーク電流と同程度である。本実施形態においては、データバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮ，ＤＡＴＡ−ＢＵＳ−ＯＦＦが所定の電圧まで上がったところでプリチャージ回路１０１は非活性化され、データバスＤＡＴＡ−ＢＵＳへのロード電流Ｉ−ＤＡＴＡ−ＢＵＳは定電流ロード回路１０２によって制御されるようになる。図１６では、ＣＡＳＣＯＤＥ回路１４０１が、データバスＤＡＴＡ−ＢＵＳの電位が上昇するにつれてロード電流Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＮ，Ｉ−ＤＡＴＡ−ＢＵＳ−ＯＦＦを減らしていく。これに対して、この定電流ロード回路１０２は、データバスＤＡＴＡ−ＢＵＳの電位にかかわらず一定の電流Ｉ−ＤＡＴＡ−ＢＵＳを流し続ける。このロード電流Ｉ−ＤＡＴＡ−ＢＵＳは、オン状態のメモリセルが流す電流値と同程度に設定されている。もしメモリセルがオン状態ならロード電流Ｉ−ＤＡＴＡ−ＢＵＳがセル電流と相殺されてデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮはほぼ一定となる。逆に、もしメモリセルがオフ状態ならデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦは直線的に上がり続ける。
定電流ロード回路１０２は、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳにも、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電位にも関わらず一定の電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳを流し続ける。この電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳは、メモリセルが流す電流値の半分程度に設定されている。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳは、メモリセルのオフ状態のデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦの半分の傾きで直線的に上がり続ける。データバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電圧が直線的に上がり続けるために、差電圧ΔＶが速く広がり、センス回路が出力を出せる時間が早くなり、アクセス速度を速めることが可能となる。
なお、データバスＤＡＴＡ−ＢＵＳに送り込まれるロード電流Ｉ−ＤＡＴＡ−ＢＵＳは、メモリセルが流す電流と完全に一致する必要はなく、若干大きめでも良い。その場合、メモリセルオン状態のデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮはゆっくりと直線的に上昇するが、メモリセルオフ状態のデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦも同じ分だけ上昇が早くなる。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳへのロード電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳを、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電圧が丁度両者の中間電位に来るよう調整すれば上記と全く同じ効果が得られる。
図４は、図１のプリチャージ回路１０１及び定電流ロード回路１０２の具体的な回路図の例を示す。まず、プリチャージ回路１０１の構成を説明する。ｐチャネルＭＯＳトランジスタｍ１１は、ゲートが基準電位（グランド電位）ＶＳＳに接続され、ソースが電源電位に接続され、ドレインがノードｎｏｄｅ−１１に接続される。ｎチャネルＭＯＳトランジスタｍ１２は、ゲート及びドレインが共にノードｎｏｄｅ−１１に接続され、ソースがノードｎｏｄｅ−１２に接続される。ｎチャネルＭＯＳトランジスタｍ１３は、ゲート及びドレインが共にノードｎｏｄｅ−１２に接続される。ｎチャネルＭＯＳトランジスタｍ１４は、ゲートが活性化パルスｅｎ−ｐｌｓに接続され、ソースがグランド電位に接続され、ドレインがトランジスタｍ１３のソースに接続される。ｎチャネルＭＯＳトランジスタｍ１５は、ゲートがノードｎｏｄｅ−１１に接続され、ドレインが電源電位に接続され、ソースがノードｎｏｄｅ−１３に接続される。ｎチャネルＭＯＳトランジスタｍ１６は、ゲートが活性化パルスｅｎ−ｐｌｓに接続され、ドレインがノードｎｏｄｅ−１３に接続され、ソースがデータバスＤＡＴＡ−ＢＵＳに接続される。ｎチャネルＭＯＳトランジスタｍ１７は、ゲートが活性化パルスｅｎ−ｐｌｓに接続され、ドレインがノードｎｏｄｅ−１３に接続され、ソースがリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続される。
次に、定電流ロード回路１０２の構成を説明する。ｐチャネルＭＯＳトランジスタｍ２１，ｍ２２，ｍ２４は、ゲートがノードｎｏｄｅ−２１に接続され、ソースが電源電位に接続される。トランジスタｍ２１及びｍ２２はゲート幅が同じである。トランジスタｍ２４のゲート幅はトランジスタｍ２１，ｍ２２のゲート幅の１／２である。トランジスタｍ２１のドレインは、ノードｎｏｄｅ−２１に接続される。ｎチャネルＭＯＳトランジスタｍ２０，ｍ２３，ｍ２５のゲートは活性化信号ｌｄ−ｅｎに接続される。トランジスタｍ２０のソースは、グランド電位に接続される。抵抗ｒ２１は、ノードｎｏｄｅ−２１とトランジスタｍ２０のドレインとの間に接続される。トランジスタｍ２３は、ドレインがトランジスタｍ２２のドレインに接続され、ソースがデータバスＤＡＴＡ−ＢＵＳに接続される。トランジスタｍ２５は、ドレインがトランジスタｍ２４のドレインに接続され、ソースがリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続される。
次に、プリチャージ回路１０１の動作を説明する。スタンバイ時は活性化パルスｅｎ−ｐｌｓがＬであり、トランジスタｍ１６とｍ１７はオフしていて、プリチャージ回路１０１とデータバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳとは切り離されている。アクセスがかかると活性化パルスｅｎ−ｐｌｓがＨに上がり、トランジスタｍ１４，ｍ１６，ｍ１７がオンする。トランジスタｍ１２，ｍ１３はダイオード接続されているので、ノードｎｏｄｅ−１２はグランド電位からトランジスタしきい値電圧Ｖｔｈの１つ分（１倍）上がり、ノードｎｏｄｅ−１１はグランド電位からトランジスタしきい値電圧Ｖｔｈの２つ分（２倍）上がる。トランジスタｍ１５はｎチャネルでソースフォロワ動作するから、ノードｎｏｄｅ−１３はノードｎｏｄｅ−１１のトランジスタしきい値電圧Ｖｔｈの１つ分下がり、つまりグランド電位からほぼトランジスタしきい値電圧Ｖｔｈの１つ分上がる。トランジスタｍ１６，ｍ１７による電圧ドロップはほとんどないため、データバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳもグランド電位からほぼトランジスタしきい値電圧Ｖｔｈの１つ分上がる。後述する差動増幅回路１０３（図５及び図６）にとって、データバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの入力信号がもしＶＳＳ＋Ｖｔｈ未満だと、増幅動作が不能になってしまう。そこで、プリチャージ回路１０１がこのような構成になっていることにより、それが防止されている。データバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳには、トランジスタしきい値電圧の１以上の整数倍の電圧を供給することによりプリチャージする。このようにしてプリチャージ動作が行われた後、活性化パルスｅｎ−ｐｌｓはＬに落ち、プリチャージ回路１０１とデータバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳとは切り離される。
次に、定電流ロード回路１０２の動作を説明する。スタンバイ時は活性化信号ｌｄ−ｅｎがＬであり、トランジスタｍ２３とｍ２５はオフしていて、定電流ロード回路１０２とデータバスＤＡＴＡ−ＢＵＳ及びリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳとは切り離されている。また、抵抗ｒ２１には電流が流れていない。アクセスがかかって、プリチャージが完了する頃に活性化信号ｌｄ−ｅｎがＨとなり、まず抵抗ｒ２１に電流が流れる。抵抗ｒ２１の抵抗値はメモリセルのオン電流と同程度の一定電流Ｉ−ＤＡＴＡ−ＢＵＳが流れるように調整されている。トランジスタｍ２１とｍ２２はミラー回路を構成しており、これによりトランジスタｍ２２にはドレイン電圧値によらずに上記と同一の一定電流Ｉ−ＤＡＴＡ−ＢＵＳが流れる。結局、データバスＤＡＴＡ−ＢＵＳには定電流Ｉ−ＤＡＴＡ−ＢＵＳが流れ込む。トランジスタｍ２４は、同様に、トランジスタｍ２１とミラー回路を構成するが、こちらはそのチャネル幅（ゲート幅）がトランジスタｍ２１の半分にしてある。従って、トランジスタｍ２４には、ドレイン電圧によらず一定電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳが流れる。結局、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳには、定電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳが流れ込む。定電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳは、定電流Ｉ−ＤＡＴＡ−ＢＵＳの１／２の大きさである。もしメモリセルがオン状態ならロード電流Ｉ−ＤＡＴＡ−ＢＵＳがメモリセル電流と相殺されてデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＮはほぼ一定となる。一方、もしメモリセルがオフ状態ならデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦは直線的に上がり続ける。リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳはデータバスＤＡＴＡ−ＢＵＳと同じ容量になるよう調整されている。電流Ｉ−Ｒｅｆｅｒｅｎｃｅ−ＢＵＳはデータバスＤＡＴＡ−ＢＵＳに送り込まれる電流Ｉ−ＤＡＴＡ−ＢＵＳの半分の電流であるため、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電圧はメモリセルオフ状態のデータバス電圧ＤＡＴＡ−ＢＵＳ−ＯＦＦの半分の傾きで上昇する。このようにして図３の動作波形が得られる。
本実施形態においては、差動増幅回路１０３は、通常の半導体装置で使用されているものを使うことが出来る。例えば図５に示すカレントミラーアンプでも良いし、図６に示すラッチ型アンプでも良い。または、プリアンプとメインアンプの２段構成にして、プリアンプをカレントミラーアンプ、メインアンプをラッチ型にしても良いし、プリアンプもメインアンプもカレントミラーアンプにしても良い。
図５は、差動増幅回路１０３の第１の回路例を示す。ｐチャネルＭＯＳトランジスタ５０１及び５０２のソースは、電源電位に接続される。トランジスタ５０１のドレインは、出力線ＯＵＴＰＵＴに接続される。トランジスタ５０２は、ゲート及びドレインが相互に接続される。ｎチャネルＭＯＳトランジスタ５０３は、ゲートがデータバスＤＡＴＡ−ＢＵＳに接続され、ドレインが出力線ＯＵＴＰＵＴに接続される。ｎチャネルＭＯＳトランジスタ５０４は、ゲートがリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続され、ドレインがトランジスタ５０１及び５０２のゲートに接続される。ｎチャネルＭＯＳトランジスタ５０５は、ドレインがトランジスタ５０３及び５０４のソースに接続され、ソースがグランド電位に接続される。インバータ５０６は、イネーブル信号ｏｕｔ−ｅｎの論理反転信号を出力する。ｐチャネルＭＯＳトランジスタ５０７は、ゲートがインバータ５０６の出力に接続され、ソースが電源電位に接続される。抵抗５０８は、トランジスタ５０７のドレイン及びトランジスタ５０５のゲート間に接続される。ｎチャネルＭＯＳトランジスタ５０９は、ゲート及びドレインが共にトランジスタ５０５のゲートに接続され、ソースがグランド電位に接続される。
図６は、差動増幅回路１０３の第２の回路例を示す。ｐチャネルＭＯＳトランジスタ６０１及び６０２のソースは電源電位に接続される。ｎチャネルＭＯＳトランジスタ６０３は、ゲートが出力線ＯＵＴＰＵＴに接続され、ドレインがトランジスタ６０１のドレインに接続され、ソースがｎチャネルＭＯＳトランジスタ６０５のドレインに接続される。トランジスタ６０１のゲートは、出力線ＯＵＴＰＵＴに接続される。ｎチャネルＭＯＳトランジスタ６０４は、ゲートがトランジスタ６０１のドレインに接続され、ドレインが出力線ＯＵＴＰＵＴに接続され、ソースがｎチャネルＭＯＳトランジスタ６０６のドレインに接続される。トランジスタ６０２のゲートは、トランジスタ６０１のドレインに接続される。ｎチャネルＭＯＳトランジスタ６０５は、ゲートがデータバスＤＡＴＡ−ＢＵＳに接続され、ソースがｎチャネルＭＯＳトランジスタ６０７のドレインに接続される。ｎチャネルＭＯＳトランジスタ６０６は、ゲートがリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続され、ソースがトランジスタ６０７のドレインに接続される。トランジスタ６０７は、ゲートがイネーブル信号ｏｕｔ−ｅｎに接続され、ソースがグランド電位に接続される。
メモリセル電流は電源電圧や温度等の動作環境によって変化する。例えばメモリセル電流が増えた場合、メモリセル情報が出易くなるため、差動増幅回路１０３の動作マージンを良くすることが出来得る。第１の実施形態の方式では、動作環境に応じて、メモリセルがオン状態のときはデータバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの差が付きやすくなるものの、メモリセルがオフ状態のときはその影響を受けない。従って、メモリセルのオン状態とオフ状態を合わせたトータルの性能としてはマージンが良くなったとは言えない。ロード電流Ｉ−ＤＡＴＡ−ＢＵＳがメモリセル電流の変化に応じて変化すれば、メモリセルのオン状態とオフ状態の両方のマージンを良くすることが可能である。そのような実施形態を、第２の実施形態として、以下、説明する。
（第２の実施形態）
図７は、本発明の第２の実施形態による定電流ロード回路１０２（図１）の構成例を示す。本実施形態は、図１の定電流ロード回路１０２以外の部分は、第１の実施形態と同じである。まず、定電流ロード回路の構成を説明する。ｐチャネルＭＯＳトランジスタｍ３１は、ゲートがグランド電位に接続され、ソースが電源電位に接続され、ドレインがノードｎｏｄｅ−３１に接続される。ｎチャネルＭＯＳトランジスタｍ３２は、ゲート及びドレインが共にノードｎｏｄｅ−３１に接続され、ソースがノードｎｏｄｅ−３４に接続される。ｎチャネルＭＯＳトランジスタｍ３３は、ゲート及びドレインが共にノードｎｏｄｅ−３４に接続される。ｎチャネルＭＯＳトランジスタｍ３４は、ゲートが活性化信号ｌｄ−ｅｎに接続され、ソースがグランド電位に接続され、ドレインがトランジスタｍ３３のソースに接続される。
ｐチャネルＭＯＳトランジスタｍ３５，ｍ３９，ｍ４１は、ソースが電源電位に接続され、ゲートがノードｎｏｄｅ−３２に接続される。トランジスタｍ３５及びｍ３９は、ゲート幅が同じである。トランジスタｍ４１のゲート幅は、トランジスタｍ３５，ｍ３９のゲート幅の１／２である。ｎチャネルＭＯＳトランジスタｍ３６は、ゲートがノードｎｏｄｅ−３１に接続され、ドレインがノードｎｏｄｅ−３２に接続される。ｎチャネルＭＯＳトランジスタｍ３７，ｍ４０，ｍ４２のゲートは、活性化信号ｌｄ−ｅｎに接続される。トランジスタｍ３７は、ドレインがトランジスタｍ３６のソースに接続され、ソースがノードｎｏｄｅ−３３に接続される。トランジスタｍ４０は、ドレインがトランジスタｍ３９のドレインに接続され、ソースがデータバスＤＡＴＡ−ＢＵＳに接続される。トランジスタｍ４２は、ドレインがトランジスタｍ４１のドレインに接続され、ソースがリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳに接続される。
次に、ロード回路の動作を説明する。トランジスタｍ３１〜ｍ３４は、図４のトランジスタｍ１１〜ｍ１４と同じ構成である。そのため、上記の説明と同様に、ｎｏｄｅ−３１には、トランジスタしきい値電圧Ｖｔｈの２倍の電圧が生じる。トランジスタｍ３６はゲートがノードｎｏｄｅ−３１に接続されるので、ノードｎｏｄｅ−３３にはしきい値電圧Ｖｔｈの１倍の電圧が生じる。
トランジスタｍ３８は、リファレンス用に特別に用意したリファレンスメモリセル（ダミーメモリセル）であり、そのフローティングゲートにはマイナスの電荷は溜まっていない。リファレンスメモリセルｍ３８は、上記のメモリセルＭＣ同一構造を有する。アクセスがかかると、リファレンスワードラインＲｅｆ−ＷＬは通常のワードラインＷＬと同じ電位に昇圧される。さらに、ノードｎｏｄｅ−３３は基準電位（グランド電位）からほぼしきい値電圧Ｖｔｈの１倍となるよう構成されているので、ロード回路の活性化時、リファレンスメモリセルｍ３８のコントロールゲート、ソース及びドレインには、選択されたメモリセルＭＣのコントロールゲート、ソース及びドレインと同一の電圧がそれぞれ供給されることになる。その結果、リファレンスメモリセルｍ３８は、オン状態のメモリセルＭＣと同じ値の電流を流す。電源電圧や温度が変動しても、リファレンスメモリセルｍ３８に流れる電流はオン状態のメモリセルＭＣと同じ値となる。
リファレンスメモリセルｍ３８に流れる電流はトランジスタｍ３５にも流れ、トランジスタｍ３５とｍ３９がミラー回路を構成しているためデータバスＤＡＴＡ−ＢＵＳにも同じ値の電流が流れる。トランジスタｍ３５とｍ４１もミラー回路を構成しているが、トランジスタｍ４１のチャネル幅はトランジスタｍ３５の半分となっているので、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳには半分の電流が流れる。このように構成すると、電源電圧や温度が変動してメモリセル電流が増加した場合に、データバスＤＡＴＡ−ＢＵＳに流れ込む電流が同じく増加し、もしメモリセルがオン状態ならデータバスＤＡＴＡ−ＢＵＳは電位一定、もしオフ状態なら電流増加分に応じた速さでデータバスＤＡＴＡ−ＢＵＳの電位が上昇し、リファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳもその半分の傾きで電位が上昇するため、差動増幅回路の動作マージンを良くすることが出来る。
通常の半導体装置においてセンス回路入力に必要な差電圧ΔＶ（図３）は、１０ｍＶ程度の値となる。従って、データバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳは、プリチャージ動作を完了した直後で、かつ、メモリセル電流が流れ始める直前のタイミングにおいて、数ｍＶの差電圧も生じないようにされていなければならない。つまり、図３において、データバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの電圧を示す３本の直線は、その始まりにおいて一点３０１に収束していなければならない。このように厳密な電圧差管理が必要なデータバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳであるが、データバスＤＡＴＡ−ＢＵＳは配線長が非常に長いため、寄生抵抗の影響により、その末端まで電圧を制御するのは実はとても困難なことである。例えば、プリチャージ回路１０１（図４）に接続している一点においてデータバスＤＡＴＡ−ＢＵＳが所望の電位にあったとしても、その反対側のデータバスＤＡＴＡ−ＢＵＳの末端においては電位が数ｍＶ下がっていることもある。このような状況でデータバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳを図３に示すような理想的な波形で動かすことは大きな困難を伴う。この問題を解決する実施形態を次に示す。
（第３の実施形態）
図８〜図１１は、本発明の第３の実施形態による不揮発性半導体記憶装置を示す。本実施形態は、２本のバスＤＡＴＡ−ＢＵＳ−０及びＤＡＴＡ−ＢＵＳ−１のうちの一方をデータバスＤＡＴＡ−ＢＵＳとし、他方をリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳとして切り替えて使用するものである。本実施形態は、第２の実施形態と異なる点のみを以下説明する。その他の点については、本実施形態は第２の実施形態と同じである。
図８は、定電流ロード回路１０２（図１）の構成例を示す。本実施形態では、第２の実施形態（図７）のデータバスＤＡＴＡ−ＢＵＳとリファレンスバスＲｅｆｅｒｅｎｃｅ−ＢＵＳの代わりに、バスＤＡＴＡ−ＢＵＳ−０とＤＡＴＡ−ＢＵＳ−１が接続されている。これらは、どちらもメモリセル情報を伝えるためのデータバスであるが、アドレスにより、一方にメモリセル情報が伝えられるときには他方にメモリセル情報が伝えられない構成になっている。すなわち、一方がデータバス、他方がリファレンスバスとして使用される。このようにすると、データバスとして使用されるバスとリファレンスバスとして使用されるバスの間の寄生容量と寄生抵抗が同一になる。そのため、プリチャージ動作を完了した直後で、かつ、メモリセル電流が流れ始める直前のタイミング３０１（図３）において、両者のバス間の差電圧を完全に無くすことが出来る。たとえプリチャージ回路１０１から遠いデータバスのバス末端において電位が数ｍＶ下がっていたとしても、リファレンスバスとして使われるバス末端においても電位が数ｍＶ下がっているはずである。そのため、このバス末端の電位低下は両者のバス間の電圧差を生じるものとはならない。
さらに、このロード回路は、図７のロード回路のトランジスタｍ４０及びｍ４２の代わりに、トランジスタｍ６１〜ｍ６４を設ける。その他の点については、図８のロード回路は、図７のロード回路と同じである。ｎチャネルＭＯＳトランジスタｍ６１は、ゲートが選択信号ＳＥＬ０に接続され、ドレインがトランジスタｍ３９のドレインに接続され、ソースがバスＤＡＴＡ−ＢＵＳ−０に接続される。ｎチャネルＭＯＳトランジスタｍ６３は、ゲートが選択信号ＳＥＬ１に接続され、ドレインがトランジスタｍ４１のドレインに接続され、ソースがバスＤＡＴＡ−ＢＵＳ−０に接続される。ｎチャネルＭＯＳトランジスタｍ６２は、ゲートが選択信号ＳＥＬ０に接続され、ドレインがトランジスタｍ４１のドレインに接続され、ソースがバスＤＡＴＡ−ＢＵＳ−１に接続される。ｎチャネルＭＯＳトランジスタｍ６４は、ゲートが選択信号ＳＥＬ１に接続され、ドレインがトランジスタｍ３９のドレインに接続され、ソースがバスＤＡＴＡ−ＢＵＳ−１に接続される。
バスＤＡＴＡ−ＢＵＳ−０にメモリセル情報を伝えるときは選択信号ＳＥＬ０がＨとなってトランジスタｍ６１，ｍ６２をオンとし、選択信号ＳＥＬ１がＬとなってトランジスタｍ６３，ｍ６４をオフする。この場合、メモリセルＭＣに接続するデータバスとして使用される一方のバスＤＡＴＡ−ＢＵＳ−０に、オン状態のメモリセルＭＣと同じ値の電流を流し、リファレンスバスとして使用される他方のバスＤＡＴＡ−ＢＵＳ−１にその半分の電流を流す。
一方、バスＤＡＴＡ−ＢＵＳ−１にメモリセル情報を伝えるときは選択信号ＳＥＬ１がＨとなってトランジスタｍ６３，ｍ６４をオンとし、選択信号ＳＥＬ０がＬとなってトランジスタｍ６１，ｍ６２をオフする。この場合、メモリセルＭＣに接続するデータバスとして使用される一方のバスＤＡＴＡ−ＢＵＳ−１に、オン状態のメモリセルＭＣと同じ値の電流を流し、リファレンスバスとして使用される他方のバスＤＡＴＡ−ＢＵＳ−０にその半分の電流を流す。
図９は、本実施形態におけるメモリセルアレイの構成例を示す。メモリセルアレイは、複数のメモリセルＭＣを含む複数のセクタＳＣ０，ＳＣ１等に分割される。ローカルビットラインＬＢＬ００，ＬＢＬ０１，ＬＢＬ１０，ＬＢＬ１１は、セクタＳＣ０等内でメモリセルＭＣに接続するためのビットラインである。グローバルビットラインＧＢＬ０，ＧＢＬ１は、複数のセクタＳＣ０，ＳＣ１等にまたがり、複数のローカルビットラインＬＢＬ００等のうちの１本にそれぞれ選択的に接続するためのビットラインである。
ｎチャネルＭＯＳトランジスタ９０１は、ゲートが選択信号Ｓ００に接続され、ドレインがメモリセルＭＣに接続され、ソースがグローバルビットラインＧＢＬ０に接続される。ｎチャネルＭＯＳトランジスタ９０２は、ゲートが選択信号Ｓ０１に接続され、ドレインがメモリセルＭＣに接続され、ソースがグローバルビットラインＧＢＬ１に接続される。ｎチャネルＭＯＳトランジスタ９０３は、ゲートが選択信号Ｓ１０に接続され、ドレインがメモリセルＭＣに接続され、ソースがグローバルビットラインＧＢＬ０に接続される。ｎチャネルＭＯＳトランジスタ９０４は、ゲートが選択信号Ｓ１１に接続され、ドレインがメモリセルＭＣに接続され、ソースがグローバルビットラインＧＢＬ１に接続される。ｎチャネルＭＯＳトランジスタ９０５は、ゲートが選択信号ＧＢＬ−ＳＥＬに接続され、ドレインがグローバルビットラインＧＢＬ０に接続され、ソースがバスＤＡＴＡ−ＢＵＳ−０に接続される。ｎチャネルＭＯＳトランジスタ９０６は、ゲートが選択信号ＧＢＬ−ＳＥＬに接続され、ドレインがグローバルビットラインＧＢＬ１に接続され、ソースがバスＤＡＴＡ−ＢＵＳ−１に接続される。ｎチャネルＭＯＳトランジスタ９０７は、ゲートがショート信号ＳＨに接続され、ドレイン及びソースがグローバルビットラインＧＢＬ０及びＧＢＬ１に接続される。
このメモリセルアレイは、複数のセクタＳＣ０，ＳＣ１等に分けられ、ビットラインＢＬもセクタＳＣ０等内のローカルビットラインＬＢＬ００，ＬＢＬ０１，ＬＢＬ１０，ＬＢＬ１１等と複数セクタＳＣ０等にまたがるグローバルビットラインＧＢＬ１，ＧＢＬ１に階層化されている。例えば、ワードラインＷＬ００とローカルビットラインＬＢＬ００の交点にあるメモリセルＭＣが選択された場合、まずワードラインＷＬ００が高電位に持ち上げられる。続いて、選択信号Ｓ００がＨになってローカルビットラインＬＢＬ００がグローバルビットラインＧＢＬ０と接続し、さらに選択信号ＧＢＬ−ＳＥＬがＨとなって、グローバルビットラインＧＢＬ０がバスＤＡＴＡ−ＢＵＳ−０と接続される。このとき、同時に選択信号Ｓ１１もＨとなって、ローカルビットラインＬＢＬ１１とグローバルビットラインＧＢＬ１とバスＤＡＴＡ−ＢＵＳ−１が接続される。ローカルビットラインＬＢＬ１１に接続するメモリセルＭＣはワードラインＷＬ１０，ＷＬ１１がＬのままなので、バスＤＡＴＡ−ＢＵＳ−１にメモリセル情報が出力されることはない。このようにして、ローカルビットラインＬＢＬ００、グローバルビットラインＧＢＬ０及びバスＤＡＴＡ−ＢＵＳ−０のひとつながりと、総寄生抵抗と総寄生容量がほとんど等価なローカルビットラインＬＢＬ１１、グローバルビットラインＧＢＬ１及びバスＤＡＴＡ−ＢＵＳ−１のひとつながりが形成される。前者のバスはデータバスとして使用され、後者のバスはセル情報が出て来ないため、リファレンスバスとして使用することが可能となる。使用する対のセクタＳＣ０及びセクタＳＣ１は、相互に隣接したセクタである。
ローカルビットラインＬＢＬ０１につながるメモリセルＭＣが選択された場合は、選択信号Ｓ０１とＳ１０がＨとなってローカルビットラインＬＢＬ０１、グローバルビットラインＧＢＬ１及びバスＤＡＴＡ−ＢＵＳ−１のひとつながりがデータバスとしてメモリセル情報を伝え、ローカルビットラインＬＢＬ１０、グローバルビットラインＧＢＬ０及びバスＤＡＴＡ−ＢＵＳ−０のひとつながりがリファレンスバスとして使用される。
ローカルビットラインＬＢＬ１０につながるメモリセルＭＣが選択された場合は、選択信号Ｓ１０とＳ０１がＨとなってローカルビットラインＬＢＬ１０、グローバルビットラインＧＢＬ０及びバスＤＡＴＡ−ＢＵＳ−０のひとつながりがデータバスとしてメモリセル情報を伝え、ローカルビットラインＬＢＬ０１、グローバルビットラインＧＢＬ１及びバスＤＡＴＡ−ＢＵＳ−１のひとつながりがリファレンスバスとして使用される。
ローカルビットラインＬＢＬ１１につながるメモリセルＭＣが選択された場合は、選択信号Ｓ１１とＳ００がＨとなってローカルビットラインＬＢＬ１１、グローバルビットラインＧＢＬ１及びバスＤＡＴＡ−ＢＵＳ−１のひとつながりがデータバスとしてメモリセル情報を伝え、ローカルビットラインＬＢＬ００、グローバルビットラインＧＢＬ０及びバスＤＡＴＡ−ＢＵＳ−０のひとつながりがリファレンスバスとして使用される。
以上のように、第１のセクタ内のメモリセルが選択されたときには、そのメモリセルに接続される第１のローカルビットラインが第１のグローバルビットラインに接続され、第１のセクタとは異なる第２のセクタ内の第２のローカルビットラインが第２のグローバルビットラインに接続される。その際、第１のローカルビットライン及び第１のグローバルビットラインの組みをデータバスとして使用し、第２のローカルビットライン及び第２のグローバルビットラインの組みをリファレンスバスとして使用する。
本実施形態では、さらに、バスＤＡＴＡ−ＢＵＳ−０及びＤＡＴＡ−ＢＵＳ−１の間の初期差電圧をさらに完全に無くすために、グローバルビットラインＧＢＬ０及びＧＢＬ１の対をショートするためのｎチャネルＭＯＳトランジスタ９０７を設けている。このトランジスタ９０７は、プリチャージ回路１０１を活性化する活性化パルスｅｎ−ｐｌｓとほぼ同じタイミングでＨとなるショート信号ＳＨによって制御され、プリチャージ期間中にグローバルビットラインＧＢＬ０及びＧＢＬ１の対に差電圧が付くのを完全に抑えている。
図１０は、図９の選択信号Ｓ００，Ｓ０１，Ｓ１０及びＳ１１を生成するためのローカルビットライン選択信号発生回路を示す。排他的論理和回路１００１は、アドレスＡｎ及びＡｍを入力し、それらの排他的論理和を出力する。インバータ１００２は、排他的論理和回路１００１の出力を入力し、その論理反転信号を出力する。排他的論理和回路１００１の出力が選択信号Ｓ００及びＳ１１になる。インバータ１００２の出力が選択信号Ｓ０１及びＳ１０になる。
アドレスＡｎは、ＬでグローバルビットラインＧＢＬ０を、ＨでグローバルビットラインＧＢＬ１を選択するアドレスである。アドレスＡｍは、ＬでセクタＳＣ０を、ＨでセクタＳＣ１を選択するアドレスである。ローカルビットラインＬＢＬ００につながるメモリセルを選択するときはＡｍ＝Ａｎ＝Ｌとなり、両者の排他的論理和によって選択信号Ｓ００とＳ１１がＨとなる。ローカルビットラインＬＢＬ１１につながるセルを選択するときはＡｍ＝Ａｎ＝Ｈとなるが、両者の排他的論理和によって、やはり選択信号Ｓ００とＳ１１がＨとなる。それ以外のときは選択信号Ｓ０１とＳ１０がＨとなる。
図１１は、本実施形態における差動増幅回路１０３（図１）の構成例を示す。以下、この差動増幅回路が、図５の差動増幅回路と異なる点のみを説明する。増幅部１１０１及び１１０２は、同様の構成を有し、並列に接続される。まず、増幅部１１０１の構成を説明する。トランジスタ５０３は、ゲートがバスＤＡＴＡ−ＢＵＳ−０に接続され、ドレインがトランジスタ５０１のドレインに接続される。ｎチャネルＭＯＳトランジスタ１１１１は、ゲートがアドレス／Ａｎに接続され、ドレインがトランジスタ５０３のソースに接続され、ソースがトランジスタ５０５のドレインに接続される。トランジスタ５０４は、ゲートがバスＤＡＴＡ−ＢＵＳ−１に接続され、ドレインがトランジスタ５０２のドレインに接続される。ｎチャネルＭＯＳトランジスタ１１１２は、ゲートがアドレス／Ａｎに接続され、ドレインがトランジスタ５０４のソースに接続され、ソースがトランジスタ５０５のドレインに接続される。
次に、増幅部１１０２の構成を説明する。トランジスタ５０３のゲートがバスＤＡＴＡ−ＢＵＳ−１に接続され、トランジスタ５０４のゲートがバスＤＡＴＡ−ＢＵＳ−０に接続される。また、トランジスタ１１１１及び１１１２のゲートがアドレスＡｎに接続される。その他の点については、増幅部１１０２は、増幅部１１０１と同じである。
本実施形態の場合は、バスＤＡＴＡ−ＢＵＳ−０にメモリセル情報が出る場合とバスＤＡＴＡ−ＢＵＳ−１にメモリセル情報が出る場合があり、アドレスによってどちらのバス情報を出力線ＯＵＴＰＵＴに送るか選択しなければならない。バスＤＡＴＡ−ＢＵＳ−０が選ばれるときにはアドレスＡｎ＝Ｌであり、従ってその反転信号であるアドレス／ＡｎがＨとなってバスＤＡＴＡ−ＢＵＳ−０をデータバス、バスＤＡＴＡ−ＢＵＳ−１をリファレンスバスとしてデータを出力線ＯＵＴＰＵＴに伝える。逆に、バスＤＡＴＡ−ＢＵＳ−１が選ばれるときにはアドレスＡｎ＝Ｈであり、それによって、バスＤＡＴＡ−ＢＵＳ−１をデータバス、バスＤＡＴＡ−ＢＵＳ−０をリファレンスバスとしてデータを出力線ＯＵＴＰＵＴに伝える。
なお、図８における選択信号ＳＥＬ０はアドレス／Ａｎと同一、選択信号ＳＥＬ１はアドレスＡｎと同一の信号で良い。
以上、図８〜図１１に示した回路の組み合わせによって、データバス及びリファレンスバスの寄生抵抗及び寄生容量に影響されずに、高速にセンス動作を行う半導体記憶装置を構成することができる。
第１〜第３の実施形態によれば、データバスに第１の定電流を流し、リファレンスバスに第１の定電流よりも小さい第２の定電流を流すことにより、データバスとリファレンスバスの差電圧が速く広がり、センス回路が出力を出せる時間が早くなり、アクセス速度を速めることが可能となる。また、通常のメモリセルを使うので、製造工程になんらのコストアップをもたらすことなく、不揮発性半導体記憶装置のアクセス速度を向上させることができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
データバスに第１の定電流を流し、リファレンスバスに第１の定電流よりも小さい第２の定電流を流すことにより、データバスとリファレンスバスの差電圧が速く広がり、メモリ装置が出力を出せる時間が早くなり、アクセス速度を速めることが可能となる。また、通常のメモリセルを使うので、製造工程になんらのコストアップをもたらすことなく、メモリ装置のアクセス速度を向上させることができる。
Claims (20)
- メモリセルに接続するためのデータ線と、
リファレンスのためのリファレンス線と、
前記データ線及び前記リファレンス線に接続され、前記データ線及び前記リファレンス線をプリチャージするためのプリチャージ回路と、
前記データ線及び前記リファレンス線に接続され、前記データ線に第１の定電流を流し、前記リファレンス線に前記第１の定電流よりも小さい第２の定電流を流すためのロード回路と、
前記データ線及び前記リファレンス線に接続され、前記データ線及び前記リファレンス線の差電圧を増幅するための増幅回路と
を有するメモリ装置。 - 前記ロード回路は、前記プリチャージ回路のプリチャージ中及びプリチャージ後に、前記データ線に前記第１の定電流を流し、前記リファレンス線に前記第２の定電流を流す請求項１記載のメモリ装置。
- 前記プリチャージ回路のプリチャージ後、前記データ線には前記第１の定電流が流れ、前記リファレンス線には前記第２の定電流が流れる請求項２記載のメモリ装置。
- 前記プリチャージ回路は、１ショットパルスにより活性化される請求項２記載のメモリ装置。
- 前記ロード回路は、前記データ線の電位にかかわらずに前記データ線に第１の定電流を流し、前記リファレンス線の電位にかかわらずに前記リファレンス線に第２の定電流を流す請求項１記載のメモリ装置。
- 前記プリチャージ回路は、複数の電界効果トランジスタを含み、前記電界効果トランジスタのしきい値電圧の１以上の整数倍の電圧を前記データ線及び前記リファレンス線に供給することによりプリチャージする請求項１記載のメモリ装置。
- 前記プリチャージ回路は、前記電界効果トランジスタのしきい値電圧の２以上の整数倍の電圧を生成するためのゲート及びドレインが接続された複数の第１の電界効果トランジスタと、
前記２以上の整数倍の電圧をゲートに受け、ソースが前記データ線及び前記リファレンス線に接続可能な第２の電界効果トランジスタと
を有する請求項６記載のメモリ装置。 - 前記増幅回路は、前記データ線及び前記リファレンス線がそれぞれゲートに接続される２個の電界効果トランジスタを有する請求項６記載のメモリ装置。
- 前記第２の定電流は、前記第１の定電流の１／２である請求項１記載のメモリ装置。
- 前記ロード回路は、
前記第１の電流を流すための素子と、
前記素子に流れる電流と同じ第１の電流を前記データ線に流すための第１のミラー回路と、
前記素子に流れる第１の電流の１／２である第２の電流を前記リファレンス線に流すための第２のミラー回路と
を有する請求項９記載のメモリ装置。 - 前記素子は、抵抗である請求項１０記載のメモリ装置。
- 前記素子は、前記メモリセルと同一構造のダミーメモリセルである請求項１０記載のメモリ装置。
- 前記ダミーメモリセル及び前記メモリセルは、ゲート、ソース及びドレインを有する不揮発性メモリセルである請求項１２記載のメモリ装置。
- 前記ロード回路の活性化時、前記ダミーメモリセルのゲート、ソース及びドレインには、選択された前記メモリセルのゲート、ソース及びドレインと同一の電圧がそれぞれ供給される請求項１３記載のメモリ装置。
- さらに、第１のメモリセルの情報を伝えるための第１の経路と、
第２のメモリセルの情報を伝えるための前記第１の経路とは異なる第２の経路とを有し、
前記第１のメモリセルが選択されたときには前記第１の経路を前記データ線として前記第２の経路を前記リファレンス線として使用し、前記第２のメモリセルが選択されたときには前記第２の経路をデータ線として前記第１の経路をリファレンス線として使用する請求項１記載のメモリ装置。 - さらに、複数のメモリセルを含む複数のセクタに分割されたメモリセルアレイと、
前記セクタ内で前記メモリセルに接続するためのローカルビット線と、
前記複数のセクタにまたがり、前記複数のローカルビット線のうちの１本にそれぞれ選択的に接続するための第１及び第２のグローバルビット線とを有し、
第１のセクタ内のメモリセルが選択されたときには、そのメモリセルに接続される第１のローカルビット線が前記第１のグローバルビット線に接続され、第１のセクタとは異なる第２のセクタ内の第２のローカルビット線が前記第２のグローバルビット線に接続され、
前記第１のローカルビット線及び前記第１のグローバルビット線の組みを前記データ線として使用し、前記第２のローカルビット線及び前記第２のグローバルビット線の組みを前記リファレンス線として使用する請求項１５記載のメモリ装置。 - 前記第１のセクタ及び前記第２のセクタは、相互に隣接したセクタである請求項１６記載のメモリ装置。
- さらに、前記ローカルビット線と前記グローバルビット線とを接続するために、前記第１のセクタ及び前記第２のセクタを区別するための信号と前記第１のグローバルビット線及び前記第２のグローバルビット線を区別するための信号との排他的論理和を演算するための演算回路を有する請求項１７記載のメモリ装置。
- 前記メモリセルはワード線及びビット線に接続され、前記ビット線はアドレスに応じて前記データ線に接続される請求項１記載のメモリ装置。
- 前記メモリセルは、不揮発性メモリセルである請求項１記載のメモリ装置。
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| PCT/JP2003/001774 WO2004075200A1 (ja) | 2003-02-19 | 2003-02-19 | メモリ装置 |
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| Publication Number | Publication Date |
|---|---|
| JPWO2004075200A1 true JPWO2004075200A1 (ja) | 2006-06-01 |
Family
ID=32894221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004568467A Pending JPWO2004075200A1 (ja) | 2003-02-19 | 2003-02-19 | メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7184296B2 (ja) |
| JP (1) | JPWO2004075200A1 (ja) |
| WO (1) | WO2004075200A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014056634A (ja) * | 2012-07-31 | 2014-03-27 | Huabang Electronic Co Ltd | フラッシュメモリのセンスアンプ |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7221605B2 (en) * | 2004-08-31 | 2007-05-22 | Micron Technology, Inc. | Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets |
| US7236415B2 (en) * | 2004-09-01 | 2007-06-26 | Micron Technology, Inc. | Sample and hold memory sense amplifier |
| US7724578B2 (en) * | 2006-12-15 | 2010-05-25 | Globalfoundries Inc. | Sensing device for floating body cell memory and method thereof |
| JP5525164B2 (ja) * | 2009-02-03 | 2014-06-18 | 株式会社東芝 | 半導体集積回路 |
| US7969812B2 (en) * | 2009-07-13 | 2011-06-28 | Seagate Technology Llc | Semiconductor control line address decoding circuit |
| DE102010001154A1 (de) * | 2010-01-22 | 2011-07-28 | Robert Bosch GmbH, 70469 | Vorrichtung und Verfahren zur Erzeugung eines Stromimpulses |
| US8605521B2 (en) | 2011-05-12 | 2013-12-10 | Micron Technology, Inc. | Sense amplifiers, memories, and apparatuses and methods for sensing a data state of a memory cell |
| KR20170075892A (ko) * | 2015-12-23 | 2017-07-04 | 에스케이하이닉스 주식회사 | 차동 증폭 회로, 전압 레귤레이터 및 이를 포함하는 반도체 메모리 장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2647527B2 (ja) * | 1990-02-21 | 1997-08-27 | シャープ株式会社 | センス増幅回路 |
| IT1246241B (it) * | 1990-02-23 | 1994-11-17 | Sgs Thomson Microelectronics | Circuito per la lettura dell'informazione contenuta in celle di memoria non volatili |
| KR100265574B1 (ko) * | 1996-06-29 | 2000-09-15 | 김영환 | 반도체 메모리장치의 감지증폭기 |
| KR100240418B1 (ko) * | 1996-12-31 | 2000-03-02 | 윤종용 | 반도체 독출 전용 메모리 및 그의 독출 방법 |
| KR100254568B1 (ko) * | 1997-06-25 | 2000-05-01 | 윤종용 | 반도체 독출 전용 메모리 장치 |
| KR100267012B1 (ko) * | 1997-12-30 | 2000-10-02 | 윤종용 | 반도체 메모리 장치의 감지 증폭기 |
| US6052307A (en) * | 1998-08-11 | 2000-04-18 | Texas Instruments Incorporated | Leakage tolerant sense amplifier |
| CA2277717C (en) * | 1999-07-12 | 2006-12-05 | Mosaid Technologies Incorporated | Circuit and method for multiple match detection in content addressable memories |
| KR100381956B1 (ko) * | 2001-02-02 | 2003-04-26 | 삼성전자주식회사 | 플래시 메모리 장치의 감지 증폭 회로 |
-
2003
- 2003-02-19 JP JP2004568467A patent/JPWO2004075200A1/ja active Pending
- 2003-02-19 WO PCT/JP2003/001774 patent/WO2004075200A1/ja active Application Filing
-
2005
- 2005-03-03 US US11/069,940 patent/US7184296B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014056634A (ja) * | 2012-07-31 | 2014-03-27 | Huabang Electronic Co Ltd | フラッシュメモリのセンスアンプ |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2004075200A1 (ja) | 2004-09-02 |
| US7184296B2 (en) | 2007-02-27 |
| US20050141306A1 (en) | 2005-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070911 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071108 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071218 |