KR100647119B1 - 메모리 장치 - Google Patents

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KR100647119B1
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노부타카 다니구치
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구니노리 가와바타
아츠시 다케우치
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Abstract

메모리 장치는 메모리 셀에 접속하기 위한 데이터선(DATA-BUS)과, 레퍼런스를 위한 레퍼런스선(Reference-BUS)과, 프리차지 회로(101)와, 로드 회로(102)와, 증폭 회로(103)를 갖는다. 프리차지 회로는 데이터선 및 레퍼런스선에 접속되어, 데이터선 및 레퍼런스선을 프리차지한다. 로드 회로는 데이터선 및 레퍼런스선에 접속되어, 데이터선에 제1 정전류를 흐르게 하고, 레퍼런스선에 제1 정전류보다도 작은 제2 정전류를 흐르게 한다. 증폭 회로는 데이터선 및 레퍼런스선에 접속되어, 데이터선 및 레퍼런스선의 차전압을 증폭한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로, 특히 메모리 셀에 접속되는 데이터선 및 레퍼런스선의 차전압을 증폭하는 기술에 관한 것이다.
도 12는 불휘발성 반도체 기억 장치의 메모리 셀의 예를 도시하고 있다. 여기서는 일반적으로 플래시 메모리라 불리는 불휘발성 반도체 기억 장치의 예를 도시한다.
플래시 메모리의 셀은 플로우팅 게이트, 컨트롤 게이트, 소스 및 드레인을 갖는 하나의 MOS 전계 효과 트랜지스터(FET)로 구성되어, 그 플로우팅 게이트에 마이너스의 전하를 저장하거나 또는 저장하지 않음으로써 2종류의 상태를 유지하는 것이 가능하다. 이하, 특별히 거절하지 않는 한, 트랜지스터는 MOS 전계 효과 트랜지스터를 가리키는 것으로 한다.
메모리 셀은 컨트롤 게이트가 워드 라인(WL)에 접속되고, 소스가 기준 전위(접지)(VSS)에 접속되고, 드레인이 비트 라인(BL)에 접속된다. 메모리 셀이 선택되면, 워드 라인(WL)이 고전위로 상승하고, 비트 라인(BL)에 전압이 인가된다. 이 때, 만일 플로우팅 게이트에 마이너스의 전하가 저장되어 있으면, 트랜지스터는 오프 상태 그대로이며, 전류는 흐르게 않게 된다. 그러나, 만일 마이너스의 전하가 저장 되어 있지 않으면, 트랜지스터는 온 상태가 되어, 비트 라인(BL)에서 기준 전위(VSS)로 향하여 약 10 수㎂의 전류가 흐른다.
도 13은 상기 메모리 셀을 포함하는 불휘발성 반도체 기억 장치의 전체도를 나타내고 있다. 입력되는 복수 비트의 어드레스 정보는 복수 비트의 어드레스(A1) 및 복수 비트의 어드레스(A2)로 분할 가능하다. 메모리 셀 어레이(1301)는 2차원 배열된 복수의 메모리 셀(MC)을 갖는다. 각 메모리 셀(MC)은 도 12의 메모리 셀에 대응하며, 워드 라인(WL) 및 비트 라인(BL)에 접속된다.
디코더(1302)는 어드레스(A1)를 디코드하여, 소정의 워드 라인(WL)을 고전위로 활성화한다. 어드레스(A1)에 의해 하나의 라인의 워드 라인(WL)이 고전위로 상승함으로써, 그 워드 라인(WL)에 접속하는 메모리 셀(MC)이 선택된다.
컬럼 선택 회로(1303)는 어드레스(A2)를 기초로 복수의 비트 라인(BL) 중 1 라인을 데이터 버스(선)(DATA-BUS)에 접속한다. 즉, 비트 라인(BL)은 어드레스(A2)에 의해서 선택되어 데이터 버스(DATA-BUS)에 이어지고, 결국 하나의 메모리 셀(MC)이 센스 회로(1304)에 접속된다. 센스 회로(1304)는 선택된 메모리 셀(MC)에 이어지는 비트 라인(BL)에 전압을 걸어, 거기에 전류가 흐르는지의 여부를 검출하여, 출력선(OUTPUT)에 그 결과를 하이 레벨 또는 로우 레벨의 전압 정보로서 출력한다.
도 14는 종래 기술에 따른 센스 회로(1304)의 구성예를 도시한다. 이 센스 회로는 전류-전압 변환을 실행하는 프리 앰프부(1401, 1402)와 2 입력의 미소 전압차를 검출하는 메인 앰프부(차동 증폭 회로)(1403)로 나뉜다.
프리 앰프부(1401)는 이하의 구성을 갖는다. p 채널 MOS 트랜지스터(m01)는 게이트가 활성화 신호(/pre-en)에 접속되고, 소스가 전원 전위에 접속되고, 드레인이 노드(node-D)에 접속된다. 본 명세서에서, 기호 「/」는 논리 부정을 나타낸다. 활성화 신호(/pre-en)는 로우 레벨에서 활성화한다. n 채널 MOS 트랜지스터(m02)는 게이트가 인버터(x01)의 출력에 접속되고, 소스가 데이터 버스(DATA-BUS)에 접속되며, 드레인이 노드(node-D)에 접속된다. 인버터(x01)의 입력은 데이터 버스(DATA-BUS)에 접속된다. n 채널 MOS 트랜지스터(m03)는 게이트가 활성화 신호(/pre-en)에 접속되고, 소스가 접지 전위에 접속되며, 드레인이 데이터 버스(DATA-BUS)에 접속된다.
프리 앰프부(1402)는 상기 프리 앰프부(1401)와 같은 식의 구성을 갖는다. 프리 앰프부(1401)는 데이터 버스(DATA-BUS)에 접속되지만, 그 대신에, 프리 앰프부(1402)는 레퍼런스 버스(선)(Reference-BUS)에 접속된다. 레퍼런스 버스(Reference-BUS)는 레퍼린스 메모리 셀에 접속된다. 또한, 프리 앰프부(1401)는 노드(node-D)에 접속되지만, 그 대신에, 프리 앰프부(1402)는 노드(node-R)에 접속된다.
차동 증폭 회로(1403)는 인에이블 신호(out-en)에 의해 인에이블 상태가 되어, 노드(node-D 및 node-R)의 2 입력 신호의 차전압을 증폭하여 출력선(OUTPUT)에 출력한다.
프리 앰프부(1401)는 일반적으로 CASCODE 회로라고도 불리고 있으며, 데이터 버스(DATA-BUS)에 흐르는 전류에 따라서, 출력인 노드(node-D)의 전압 레벨을 변동 시킨다. 도 15에 도시한 바와 같이, 활성화 신호(/pre-en)가 하이 레벨(이하, H라고 함)에서 로우 레벨(이하, L이라고 함)로 변화함으로써 활성화되며, 우선 트랜지스터(m01 및 m02)가 양쪽 모두 온으로 되어 데이터 버스(DATA-BUS)에 전압이 인가된다. 데이터 버스(DATA-BUS)는 비트 라인(BL)에 접속되어 있어, 결국 비트 라인(BL)에도 전압이 인가된다. 이 상태에서, 만일 메모리 셀(MC)이 오프 상태라면, 데이터 버스(DATA-BUS)의 전위는 인버터(x01)의 임계치 전압까지 상승하여, 인버터(x01)의 출력을 H에서 L로 반전시켜, 트랜지스터(m02)를 오프시킨다. 그렇게 하면, 노드(node-D)는 전하가 빠지는 패스가 없어지기 때문에, 전원 레벨로 향하여 상승한다. 한편, 만일 메모리 셀(MC)이 온 상태라면, 데이터 버스(DATA-BUS)의 전위는 인버터(x01)의 임계치까지는 오르지 않고, 따라서 트랜지스터(m02)도 오프되지 않는다. 그렇게 하면, 노드(node-D)는 전원 레벨까지 오르지 않고, 트랜지스터(m01, m02)와 메모리 셀(MC)의 트랜지스터의 온 저항비에 의해 결정되는 중간의 전위로 안정적이게 된다.
프리 앰프부(CASCODE 회로)(1402)는 상기한 데이터 버스(DATA-BUS) 대신에 레퍼런스 버스(Reference-BUS)에 접속되어, 레퍼런스 전위를 노드(node-R)에 출력한다. 레퍼런스 버스(Reference-BUS)에는 센스용으로 특별히 준비된 레퍼런스 메모리 셀이 접속되어 있다. 이 레퍼런스 메모리 셀은 통상의 메모리 셀(MC)의 온 상태에서 흐르는 전류의 약 반의 전류가 흐르도록 조정되고 있고, 노드(node-R)의 전위도 메모리 셀(MC)이 온 상태일 때의 노드(node-D)의 전압과 메모리 셀(MC)이 오프 상태일 때의 노드(node-D)의 전압의 실제 중간이 되도록 조정되고 있다.
도 15은 이 때의 데이터 버스(DATA-BUS)와 노드(node-D, node-R)의 전압 파형을 도시한다. 데이터 버스(DATA-BUS) 및 노드(node-D)의 전압은 메모리 셀이 오프일 때의 파형을 실선으로 데이터 버스 전압(DATA-BUS-OFF) 및 노드 전압(node-D-OFF)으로서 나타내고, 메모리 셀이 온일 때의 파형을 점선으로 데이터 버스 전압(DATA-BUS-ON) 및 노드 전압(node-D-ON)으로서 나타내고 있다.
노드(node-D와 node-R)의 전압차는 그다지 크지 않다. 따라서, 센스 회로에는 이들의 차전압을 증폭하는 차동 증폭 회로(1403)가 메인 앰프로서 준비되어 있다. 이 차동 증폭 회로(1403)는 여러 가지 타입이 있을 수 있는데, 일반적인 반도체 장치에서는 자주 볼 수 있는 것이다. 차동 증폭 회로(1403)는 인에이블 신호(out-en)가 L에서 H로 됨으로써 활성화되어, 노드(node-D와 node-R)의 전압차를 검출하여 출력선(OUTPUT)에 정보가 출력된다.
일반적으로 반도체 장치 상의 센스 회로에는 그 구성 소자의 제조 변동에 의해, 어느 정도의 불균형이 발생한다. 그 때문에, 2개의 신호의 차전압을 정확하게 검출하기 위해서는, 센스 회로 입력에 불균형 이상의 차전압이 발생할 때까지, 센스 결과 출력을 기다리게 해 둘 필요가 있다. 도 14의 예에서 말하자면, 데이터 버스(DATA-BUS)와 레퍼런스 버스(Reference-BUS) 간에 충분한 차전압이 발생할 때까지, 차동 증폭 회로(1403)의 활성화를 기다리게 할 필요가 있다. 그런데, 반도체 기억 장치는 미세화의 진전에 의해 단일 칩 내의 총 메모리 셀 수가 증가하고, 그에 따라 비트 라인(BL) 및 데이터 버스(DATA-BUS)의 기생 용량이 커지기 때문에, 데이터 버스(DATA-BUS)의 전위 변동은 늦어져, 데이터 버스(DATA-BUS)와 레퍼런스 버스(Reference-BUS) 사이에 충분한 차전압이 발생할 때까지의 시간이 늘어나, 센스 결과 출력까지 시간이 걸리게 된다. 그 결과, 어드레스가 투입되고 나서 데이터가 출력될 때까지의 액세스 속도가 늦어질 우려가 생긴다.
도 16은 확대한 데이터 버스(DATA-BUS)의 전압 파형과 데이터 버스(DATA-BUS)로 보내지는 로드 전류의 파형을 도시하고 있다. 로드 전류(I-DATA-BUS-ON)는 메모리 셀이 온 상태인 로드 전류이며, 로드 전류(I-DATA-BUS-OFF)는 메모리 셀이 오프 상태인 로드 전류이다. 센스 회로 입력에 필요한 차전압을 ΔV라고 하면, 레퍼런스 버스(Reference-BUS)는 메모리 셀이 오프 상태일 때의 데이터 버스 전압(DATA-BUS-OFF)과 온 상태일 때의 데이터 버스 전압(DATA-BUS-ON)의 중간 전위가 되도록 조정되므로, 양 상태의 데이터 버스(DATA-BUS)의 차전압이 (2×ΔV)가 되는 시간이 센스 회로가 출력하는 시간이게 된다.
프리 앰프부(1401)가 활성화되면 로드 전류(I-DATA-BUS-ON, I-DATA-BUS-OFF)에 일단 큰 피크 전류가 나타나서, 데이터 버스 전압(DATA-BUS-ON, DATA-BUS-OFF)이 비교적 빠른 속도로 상승한다. 그러나, 데이터 버스 전압(DATA-BUS-ON, DATA-BUS-OFF)이 어느 레벨이 되면 로드 전류(I-DATA-BUS-ON, I-DATA-BUS-OFF)는 작아지고, 데이터 버스 전압(DATA-BUS-ON, DATA-BUS-OFF)이 천천히 상승하게 된다. 그 후, 만일 메모리 셀이 온 상태에 있으면 로드 전류(I-DATA-BUS-ON)와 셀 전류는 균형이 잡히게 되어, 데이터 버스(DATA-BUS)의 전위 상승은 빠른 단계에서 멈추지만, 만일 메모리 셀이 오프 상태라면 데이터 버스 전압(DATA-BUS-OFF)은 천천히 계속 상승한다. 그러나, 상승함에 따라서 트랜지스터(m02)가 오프되어 로드 전류(I- DATA-BUS-OFF)가 감소되어, 드디어는 0으로 되고, 이윽고 데이터 버스 전압(DATA-BUS-OFF)의 상승은 멈춘다. 레퍼런스 버스(Reference-BUS)의 전압은 로드 전류(I-Reference-BUS)가 레퍼런스 메모리 셀 전류와 균형이 잡히게 되어, 메모리 셀의 온 상태의 데이터 버스 전압(DATA-BUS-ON)과 오프 상태의 데이터 버스 전압(DATA-BUS-OFF)의 거의 중간에서 전위 상승이 멈춘다. 이러한 움직임의 차이에 의해서, 데이터 버스(DATA-BUS)와 레퍼런스 버스(Reference-BUS) 사이에 차전압(ΔV)이 생긴다.
이 전위차를 초래하는 속도는 데이터 버스(DATA-BUS) 및 비트 라인(BL)의 기생 용량과 거기로 유입되는 로드 전류량에 의해 결정된다. 기생 용량이 커지더라도, 그것에 비례하여 전류를 크게 할 수 있다면 데이터 버스(DATA-BUS)의 전위 변동은 시간이 늦어지지 않고, 액세스 속도의 저하는 일어나지 않지만, 데이터 버스(DATA-BUS)에 차전압을 생기게 하는 전류치는 메모리 셀의 온 전류 이하로 제한되고 있다. 본 방식의 경우, 그것이, 차전압이 붙음에 따라서 서서히 감소해 가기 때문에, 보다 한층 필요한 차전압이 발생하는 것을 늦추고 있다. 메모리 셀에 흐르는 전류는 그 제조 프로세스에 의해서 상한이 반드시 정해지기 때문에, 크게 하기가 쉽지 않다.
본 발명의 목적은, 통상의 메모리 셀을 사용하면서, 액세스 속도를 향상시킬 수 있는 메모리 장치를 제공하는 데에 있다.
본 발명의 한 관점에 따르면, 메모리 셀에 접속하기 위한 데이터선과, 레퍼러스를 위한 레퍼런스선과, 데이터선 및 레퍼런스선에 접속되어, 데이터선 및 레퍼런스선을 프리차지하기 위한 프리차지 회로와, 데이터선 및 레퍼런스선에 접속되어, 데이터선에 제1 정전류를 흐르게 하고, 레퍼런스선에 제1 정전류보다도 작은 제2 정전류를 흐르게 하기 위한 로드 회로와, 데이터선 및 레퍼런스선에 접속되어, 데이터선 및 레퍼런스선의 차전압을 증폭하기 위한 증폭 회로를 갖는 메모리 장치가 제공된다.
데이터 버스에 제1 정전류를 흐르게 하고, 레퍼런스 버스에 제1 정전류보다도 작은 제2 정전류를 흐르게 함으로써, 데이터 버스와 레퍼런스 버스의 차전압이 빠르게 확대되어, 메모리 장치가 출력을 내놓을 수 있는 시간이 빨라져, 액세스 속도를 빠르게 하는 것이 가능해진다. 또한, 통상의 메모리 셀을 사용하기 때문에, 제조 공정에 하등의 비용 상승을 가져오는 일없이, 메모리 장치의 액세스 속도를 향상시킬 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 센스 회로의 구성예를 도시하는 블럭도이다.
도 2는 제1 실시형태에 따른 센스 회로의 동작 파형을 도시한 도면이다.
도 3은 제1 실시형태에 따른 데이터 버스 및 레퍼런스 버스의 전압 및 로드 전류를 도시하는 파형도이다.
도 4는 제1 실시형태에 따른 프리차지 회로 및 정전류 로드 회로의 구성예를 도시하는 회로도이다.
도 5는 제1 실시형태에 따른 차동 증폭 회로의 1번째 예를 도시하는 회로도 이다.
도 6은 제1 실시형태에 따른 차동 증폭 회로의 2번째 예를 도시하는 회로도이다.
도 7은 본 발명의 제2 실시형태에 따른 정전류 로드 회로의 구성예를 도시하는 회로도이다.
도 8은 본 발명의 제3 실시형태에 따른 정전류 로드 회로의 구성예를 도시하는 회로도이다.
도 9는 제3 실시형태에 따른 메모리 셀 어레이의 구성예를 도시하는 도면이다.
도 10은 제3 실시형태에 따른 로컬 비트 라인 선택 신호 발생 회로를 도시한 도면이다.
도 11은 제3 실시형태에 따른 차동 증폭 회로의 예를 도시하는 회로도이다.
도 12는 불휘발성 메모리 셀의 예를 도시하는 도면이다.
도 13은 불휘발성 반도체 기억 장치의 전체 구성을 도시한 도면이다.
도 14는 종래 기술에 따른 센스 회로를 도시하는 회로도이다.
도 15는 종래 기술에 따른 센스 회로의 동작 파형을 도시한 도면이다.
도 16은 도 15의 데이터 버스 파형을 확대한 것에, 로드 전류 파형을 추가한 도면이다.
(제1 실시형태)
도 13은 본 발명의 제1 실시형태에 따른 불휘발성 반도체 기억 장치(메모리 장치)의 구성예를 도시하고 있다. 도 12는 도 13의 불휘발성 메모리 셀(MC)의 예를 도시하고 있다. 이들의 상세한 것은 상기한 설명과 동일하다.
도 1은 도 13의 센스 회로(1304)의 구성예를 도시하고 있다. 데이터 버스(선)(DATA-BUS)는 도 13의 메모리 셀(MC)에 접속하기 위한 선이다. 레퍼런스 버스(선)(Reference-BUS)는 레퍼런스를 위한 선이다. 프리차지 회로(101)는 데이터 버스(DATA-BUS) 및 레퍼런스 버스(Reference-BUS)에 접속되고, 활성화 펄스(en-pls)에 의해 활성화되어 데이터 버스(DATA-BUS) 및 레퍼런스 버스(Reference-BUS)를 프리차지한다. 정전류 로드 회로(102)는 데이터 버스(DATA-BUS) 및 레퍼런스 버스(Reference-BUS)에 접속되고, 활성화 신호(ld-en)에 의해 활성화되어, 데이터 버스(DATA-BUS)에 정전류(I-DATA-BUS)(도 3)를 흐르게 하고, 레퍼런스 버스(Reference-BUS)에 정전류(I-DATA-BUS)보다도 작은 정전류(I-Rerefence-BUS)(도 3)를 흐르게 한다. 정전류(I-Rerefence-BUS)는 정전류(I-DATA-BUS)의 1/2가 바람직하다. 차동 증폭 회로(103)는 데이터 버스(DATA-BUS) 및 레퍼런스 버스(Reference-BUS)에 접속되어, 인에이블 신호(out-en)에 의해 인에이블 상태로 되어 데이터 버스(DATA-BUS) 및 레퍼런스 버스(Refence-BUS)의 차전압을 증폭하여 출력선(OUTPUT)에 출력한다. 데이터 버스(DATA-BUS)의 타단은 메모리 셀(MC)의 비트 라인(BL)에 접속 가능하다. 레퍼런스 버스(Reference-BUS)의 타단은 오픈이다.
도 2는 도 1의 센스 회로의 동작 파형을 도시하고 있다. 데이터 버스 전압(DATA-BUS-ON 및 DATA-BUS-OFF)은 각각 메모리 셀(MC)이 온 상태 및 오프 상태일 때의 데이터 버스(DATA-BUS)의 전압이다. 출력 전압(OUTPUT-ON 및 OUTPUT-OFF)은 각각 메모리 셀(MC)이 온 상태 및 오프 상태일 때의 출력선(OUTPUT)의 전압이다.
우선, 프리차지 기간(TP)의 시작시에, 활성화 신호(ld-en) 및 활성화 펄스(en-pls)를 L에서 H로 한다. 활성화 펄스(en-pls)는 프리차지 기간(TP)만 1 쇼트 펄스로 H가 된다. 그러면, 프리차지 회로(101)는 데이터 버스(DATA-BUS) 및 레퍼런스 버스(Reference-BUS)를 프리차지한다. 활성화 신호(ld-en)는 프리차지 중 및 프리차지 후에도 H가 된다. 그러면, 로드 회로(102)는 데이터 버스(DATA-BUS) 및 레퍼런스 버스(Reference-BUS)에 정전류를 공급한다. 한편, 도면에서는 활성화 펄스(en-pls)의 H와 활성화 신호(ld-en)의 H를 변이시켜 구별하고 있지만, 양자의 H는 실제로는 동일한 레벨이다.
프리차지 시작후, 워드 라인(WL)을 L에서 H로 하여, 메모리 셀(MC)을 선택한다. 또한, 소정의 비트 라인(BL)을 데이터 버스(DATA-BUS)에 접속하여, 메모리 셀(MC)을 2차원 행렬형으로 선택한다. 선택된 메모리 셀(MC)이 온 상태 또는 오프 상태의 어느 것인가에 따라, 데이터 버스(DATA-BUS)에는 데이터 버스 전압(DATA-BUS-ON 또는 DATA-BUS-OFF)이 생긴다. 레퍼런스 버스(Reference-BUS)의 전압은 전압(DATA-BUS-ON 및 DATA-BUS-OFF)의 중간 전압이 된다.
이어서, 인에이블 신호(out-en)를 L에서 H로 한다. 그렇게 하면, 차동 증폭 회로(103)는 인에이블 상태가 되어, 데이터 버스(DATA-BUS) 및 레퍼런스 버스(Reference-BUS)의 2 입력의 차전압을 증폭하여 출력선(OUTPUT)에 출력한다. 선택된 메모리 셀(MC)이 온 상태 또는 오프 상태 중 어느 것인가에 따라, 출력선 (OUTPUT)에는 전압(OUTPUT-ON 또는 OUTPUT-OFF)이 생긴다. 전압(OUTPUT-ON)은 H가 된다. 전압(OUTPUT-OFF)은 L이 된다.
도 3은 도 2의 데이터 버스(DATA-BUS) 및 레퍼런스 버스(Reference-BUS)의 전압 및 로드 전류의 확대 파형도이다. 프리차지 회로(101)가 활성화되면, 일단, 전류(I-DATA-BUS)로서 큰 피크 전류가 데이터 버스(DATA-BUS)로 흐르게 되어, 데이터 버스 전압(DATA-BUS-ON, DATA-BUS-OFF)을 상승시킨다. 이 전류 피크는 도 16의 피크 전류와 같은 정도이다. 본 실시형태에서는, 데이터 버스 전압(DATA-BUS-ON, DATA-BUS-OFF)이 소정의 전압까지 상승한 곳에서 프리차지 회로(101)는 비활성화되어, 데이터 버스(DATA-BUS)에의 로드 전류(I-DATA-BUS)는 정전류 로드 회로(102)에 의해서 제어되게 된다. 도 16에서는 CASCODE 회로(1401)가, 데이터 버스(DATA-BUS)의 전위가 상승함에 따라서 로드 전류(I-DATA-BUS-ON, I-DATA-BUS-OFF)를 줄여 간다. 이에 대하여, 이 정전류 로드 회로(102)는 데이터 버스(DATA-BUS)의 전위에 관계없이 일정한 전류(I-DATA-BUS)를 계속해서 흐르게 한다. 이 로드 전류(I-DATA-BUS)는 온 상태의 메모리 셀에 흐르는 전류치와 같은 정도로 설정되어 있다. 만일 메모리 셀이 온 상태라면 로드 전류(I-DATA-BUS)가 셀 전류와 상쇄되어 데이터 버스 전압(DATA-BUS-ON)은 거의 일정하게 된다. 반대로, 만일 메모리 셀이 오프 상태라면 데이터 버스 전압(DATA-BUS-OFF)은 직선적으로 계속 상승한다.
정전류 로드 회로(102)는 레퍼런스 버스(Reference-BUS)에도, 레퍼런스 버스(Reference-BUS)의 전위에도 상관없이 일정한 전류(I-Reference-BUS)를 계속해서 흐르게 한다. 이 전류(I-Reference-BUS)는 메모리 셀에 흐르는 전류치의 반 정도로 설정되어 있다. 레퍼런스 버스(Reference-BUS)의 전압은 메모리 셀의 오프 상태의 데이터 버스 전압(DATA-BUS-OFF)의 반의 기울기로 직선적으로 계속해서 상승한다. 데이터 버스 전압(DATA-BUS-OFF)과 레퍼런스 버스(Reference-BUS)의 전압이 직선적으로 계속해서 상승하기 때문에, 차전압(ΔAV)이 빠르게 넓어져, 센스 회로가 출력할 수 있는 시간이 빨라져, 액세스 속도를 빠르게 하는 것이 가능해진다.
한편, 데이터 버스(DATA-BUS)로 보내지는 로드 전류(I-DATA-BUS)는 메모리 셀에 흐르는 전류와 완전히 일치할 필요는 없고, 약간 크더라도 좋다. 그 경우, 메모리 셀 온 상태의 데이터 버스 전압(DATA-BUS-ON)은 천천히 직선적으로 상승하는데, 메모리 셀 오프 상태의 데이터 버스 전압(DATA-BUS-OFF)도 동일한 정도로 상승이 빨라진다. 레퍼런스 버스(Reference-BUS)에의 로드 전류(I-Reference-BUS)를, 레퍼런스 버스(Reference-BUS)의 전압이 정확히 양자의 중간 전위에 오도록 조정하면 상기와 완전히 동일한 효과를 얻을 수 있다.
도 4는 도 1의 프리차지 회로(101) 및 정전류 로드 회로(102)의 구체적인 회로도의 예를 도시한다. 우선, 프리차지 회로(101)의 구성을 설명한다. p 채널 MOS 트랜지스터(m11)는 게이트가 기준 전위(접지 전위)(VSS)에 접속되고, 소스가 전원 전위에 접속되고, 드레인이 노드(node-11)에 접속된다. n 채널 MOS 트랜지스터(m12)는 게이트 및 드레인이 함께 노드(node-11)에 접속되고, 소스가 노드(node-12)에 접속된다. n 채널 MOS 트랜지스터(m13)는 게이트 및 드레인이 함께 노드(node-12)에 접속된다. n 채널 MOS 트랜지스터(m14)는 게이트가 활성화 펄스(en-pls)에 접속되고, 소스가 접지 전위에 접속되고, 드레인이 트랜지스터(m13)의 소스 에 접속된다. n 채널 MOS 트랜지스터(m15)는 게이트가 노드(node-11)에 접속되고, 드레인이 전원 전위에 접속되고, 소스가 노드(node-13)에 접속된다. n 채널 MOS 트랜지스터(m16)는 게이트가 활성화 펄스(en-pls)에 접속되고, 드레인이 노드(node-13)에 접속되며, 소스가 데이터 버스(DATA-BUS)에 접속된다. n 채널 MOS 트랜지스터(m17)는 게이트가 활성화 펄스(en-pls)에 접속되고, 드레인이 노드(node-13)에 접속되며, 소스가 레퍼런스 버스(Reference-BUS)에 접속된다.
이어서, 정전류 로드 회로(102)의 구성을 설명한다. p 채널 MOS 트랜지스터(m21, m22, m24)는 게이트가 노드(node-21)에 접속되고, 소스가 전원 전위에 접속된다. 트랜지스터(m21 및 m22)는 게이트 폭이 동일하다. 트랜지스터(m24)의 게이트 폭은 트랜지스터(m21, m22)의 게이트 폭의 1/2이다. 트랜지스터(m21)의 드레인은 노드(node-21)에 접속된다. n 채널 MOS 트랜지스터(m20, m23, m25)의 게이트는 활성화 신호(ld-en)에 접속된다. 트랜지스터(m20)의 소스는 접지 전위에 접속된다. 저항(r21)은 노드(node-21)와 트랜지스터(m20)의 드레인 사이에 접속된다. 트랜지스터(m23)는 드레인이 트랜지스터(m22)의 드레인에 접속되고, 소스가 데이터 버스(DATA-BUS)에 접속된다. 트랜지스터(m25)는 드레인이 트랜지스터(m24)의 드레인에 접속되고, 소스가 레퍼런스 버스(Reference-BUS)에 접속된다.
이어서, 프리차지 회로(101)의 동작을 설명한다. 스탠바이일 때는 활성화 펄스(en-pls)가 L이며, 트랜지스터(m16과 m17)는 오프로 되어 있고, 프리차지 회로(101)와 데이터 버스(DATA-BUS) 및 레퍼런스 버스(Reference-BUS)와는 분리되어 있다. 액세스가 이루어지면, 활성화 펄스(en-pls)가 H로 되어, 트랜지스터(m14, m16, m17)가 온으로 된다. 트랜지스터(m12, m13)는 다이오드 접속되어 있기 때문에, 노드(node-12)는 접지 전위로부터 트랜지스터 임계치 전압(Vth)의 1배만큼 상승한다. 노드(node-11)는 접지 전위로부터 트랜지스터 임계치 전압(Vth)의 2배만큼 상승한다. 트랜지스터(m15)는 n 채널에서 소스-팔로워 동작하기 때문에, 노드(node-13)는 노드(node-11)의 트랜지스터 임계치 전압(Vth)의 1배만큼 내려가, 결국 접지 전위로부터 거의 트랜지스터 임계치 전압(Vth)의 1배만큼 상승한다. 트랜지스터(m16, m17)에 의한 전압 드롭은 거의 없기 때문에, 데이터 버스(DATA-BUS)와 레퍼런스 버스(Reference-BUS)도 접지 전위로부터 거의 트랜지스터 임계치 전압(Vth)의 1배만큼 상승한다. 후술하는 차동 증폭 회로(103)(도 5 및 도 6)에 있어서, 데이터 버스(DATA-BUS) 및 레퍼런스 버스(Reference-BUS)의 입력 신호가 만일 VSS+Vth 미만이면, 증폭 동작이 불능이게 된다. 그래서, 프리차지 회로(101)가 이러한 구성으로 되어 있음으로 인해, 그것이 방지되고 있다. 데이터 버스(DATA-BUS) 및 레퍼런스 버스(Reference-BUS)에는, 트랜지스터 임계치 전압의 1 이상의 정수배의 전압을 공급함으로써 프리차지한다. 이와 같이 하여 프리차지 동작이 이루어진 후, 활성화 펄스(en-pls)는 L로 떨어져, 프리차지 회로(101)와 데이터 버스(DATA-BUS) 및 레퍼런스 버스(Reference-BUS)와는 분리된다.
다음에, 정전류 로드 회로(102)의 동작을 설명한다. 스탠바이일 때는 활성화 신호(ld-en)가 L이며, 트랜지스터(m23과 m25)는 오프로 되어 있고, 정전류 로드 회로(102)와 데이터 버스(DATA-BUS) 및 레퍼런스 버스(Reference-BUS)와는 분리되어 있다. 또한, 저항(r21)에는 전류가 흐르고 있지 않다. 액세스가 이루어져, 프리 차지가 완료될 쯤에는 활성화 신호(ld-en)가 H가 되어, 우선 저항(r21)에 전류가 흐른다. 저항(r21)의 저항치는 메모리 셀의 온 전류와 같은 정도의 일정 전류(I-DATA-BUS)가 흐르도록 조정되어 있다. 트랜지스터(m21과 m22)는 미러 회로를 구성하고 있어, 이에 따라 트랜지스터(m22)에는 드레인 전압치에 상관없이 상기와 동일한 일정 전류(I-DATA-BUS)가 흐른다. 결국, 데이터 버스(DATA-BUS)에는 정전류(I-DATA-BUS)가 유입된다. 트랜지스터(m24)는 마찬가지로, 트랜지스터(m21)와 미러 회로를 구성하지만, 이쪽은 그 채널 폭(게이트 폭)이 트랜지스터(m21)의 반으로 되어 있다. 따라서, 트랜지스터(m24)에는 드레인 전압에 상관없이 일정 전류(I-Reference-BUS)가 흐른다. 결국, 레퍼런스 버스(Reference-BUS)에는 정전류(I-Reference-BUS)가 유입된다. 정전류(I-Reference-BUS)는 정전류(I-DATA-BUS)의 1/2의 크기이다. 만일 메모리 셀이 온 상태이면 로드 전류(I-DATA-BUS)가 메모리 셀 전류와 상쇄되어 데이터 버스 전압(DATA-BUS-ON)은 거의 일정하게 된다. 한편, 만일 메모리 셀이 오프 상태이면 데이터 버스 전압(DATA-BUS-OFF)은 직선적으로 계속해서 상승한다. 레퍼런스 버스(Reference-BUS)는 데이터 버스(DATA-BUS)와 동일한 용량이 되도록 조정되고 있다. 전류(I-Reference-BUS)는 데이터 버스(DATA-BUS)로 보내져 들어가는 전류(I-DATA-BUS)의 반의 전류이기 때문에, 레퍼런스 버스(Reference-BUS)의 전압은 메모리 셀 오프 상태의 데이터 버스 전압(DATA-BUS-OFF)의 반의 기울기로 상승한다. 이와 같이 하여 도 3의 동작 파형을 얻을 수 있다.
본 실시형태에서는, 차동 증폭 회로(103)로서, 통상의 반도체 장치에서 사용되고 있는 것을 사용할 수 있다. 예컨대 도 5에 도시하는 전류 미러 앰프라도 좋 고, 도 6에 도시하는 래치형 앰프라도 좋다. 또는, 프리 앰프와 메인 앰프의 2단 구성로 하여, 프리 앰프를 전류 미러 앰프로, 메인 앰프를 래치형으로 하여도 좋고, 프리 앰프도 메인 앰프도 전류 미러 앰프로 하여도 좋다.
도 5는 차동 증폭 회로(103)의 제1 회로예를 도시한다. p 채널 MOS 트랜지스터(501 및 502)의 소스는 전원 전위에 접속된다. 트랜지스터(501)의 드레인은 출력선(OUTPUT)에 접속된다. 트랜지스터(502)는 게이트 및 드레인이 서로 접속된다. n 채널 MOS 트랜지스터(503)는 게이트가 데이터 버스(DATA-BUS)에 접속되고, 드레인이 출력선(OUTPUT)에 접속된다. n 채널 MOS 트랜지스터(504)는 게이트가 레퍼런스 버스(Reference-BUS)에 접속되고, 드레인이 트랜지스터(501 및 502)의 게이트에 접속된다. n 채널 MOS 트랜지스터(505)는 드레인이 트랜지스터(503 및 504)의 소스에 접속되고, 소스가 접지 전위에 접속된다. 인버터(506)는 인에이블 신호(out-en)의 논리 반전 신호를 출력한다. p 채널 MOS 트랜지스터(507)는 게이트가 인버터(506)의 출력에 접속되고, 소스가 전원 전위에 접속된다. 저항(508)은 트랜지스터(507)의 드레인 및 트랜지스터(505)의 게이트 사이에 접속된다. n 채널 MOS 트랜지스터(509)는 게이트 및 드레인이 함께 트랜지스터(505)의 게이트에 접속되고, 소스가 접지 전위에 접속된다.
도 6은 차동 증폭 회로(103)의 제2 회로예를 도시한다. p 채널 MOS 트랜지스터(601 및 602)의 소스는 전원 전위에 접속된다. n 채널 MOS 트랜지스터(603)는 게이트가 출력선(OUTPUT)에 접속되고, 드레인이 트랜지스터(601)의 드레인에 접속되고, 소스가 n 채널 MOS 트랜지스터(605)의 드레인에 접속된다. 트랜지스터(601)의 게이트는 출력선(OUTPUT)에 접속된다. n 채널 MOS 트랜지스터(604)는 게이트가 트랜지스터(601)의 드레인에 접속되고, 드레인이 출력선(OUTPUT)에 접속되고, 소스가 n 채널 MOS 트랜지스터(606)의 드레인에 접속된다. 트랜지스터(602)의 게이트는 트랜지스터(601)의 드레인에 접속된다. n 채널 MOS 트랜지스터(605)는 게이트가 데이터 버스(DATA-BUS)에 접속되고, 소스가 n 채널 MOS 트랜지스터(607)의 드레인에 접속된다. n 채널 MOS 트랜지스터(606)는 게이트가 레퍼런스 버스(Reference-BUS)에 접속되고, 소스가 트랜지스터(607)의 드레인에 접속된다. 트랜지스터(607)는 게이트가 인에이블 신호(out-en)에 접속되고, 소스가 접지 전위에 접속된다.
메모리 셀 전류는 전원 전압이나 온도 등의 동작 환경에 따라 변화된다. 예컨대 메모리 셀 전류가 증가한 경우, 메모리 셀 정보가 출력되기 용이하기 때문에, 차동 증폭 회로(103)의 동작 마진을 좋게 할 수 있다. 제1 실시형태 방식에서는, 동작 환경에 따라서, 메모리 셀이 온 상태일 때는 데이터 버스(DATA-BUS)와 레퍼런스 버스(Reference-BUS)의 차가 생성되기 쉽지만, 메모리 셀이 오프 상태일 때는 그 영향을 받지 않는다. 따라서, 메모리 셀의 온 상태와 오프 상태를 합한 전체적인 성능으로서는 마진이 좋게 되었다고는 말할 수 없다. 로드 전류(I-DATA-BUS)가 메모리 셀 전류의 변화에 따라서 변화되면, 메모리 셀의 온 상태와 오프 상태의 양쪽의 마진을 좋게 하는 것이 가능하다. 그와 같은 실시형태를, 제2 실시형태로서, 이하에 설명한다.
(제2 실시형태)
도 7은 본 발명의 제2 실시형태에 따른 정전류 로드 회로(102)(도 1)의 구성 예를 도시한다. 본 실시형태는 도 1의 정전류 로드 회로(102) 이외의 부분은 제1 실시형태와 동일하다. 우선, 정전류 로드 회로의 구성을 설명한다. p 채널 MOS 트랜지스터(m31)는 게이트가 접지 전위에 접속되고, 소스가 전원 전위에 접속되며, 드레인이 노드(node-31)에 접속된다. n 채널 MOS 트랜지스터(m32)는 게이트 및 드레인이 함께 노드(node-31)에 접속되고, 소스가 노드(node-34)에 접속된다. n 채널 MOS 트랜지스터(m33)는 게이트 및 드레인이 함께 노드(node-34)에 접속된다. n 채널 MOS 트랜지스터(m34)는 게이트가 활성화 신호(ld-en)에 접속되고, 소스가 접지 전위에 접속되며, 드레인이 트랜지스터(m33)의 소스에 접속된다.
p 채널 MOS 트랜지스터(m35, m39, m41)는 소스가 전원 전위에 접속되고, 게이트가 노드(node-32)에 접속된다. 트랜지스터(m35 및 m39)는 게이트 폭이 동일하다. 트랜지스터(m41)의 게이트 폭은 트랜지스터(m35, m39)의 게이트 폭의 1/2이다. n 채널 MOS 트랜지스터(m36)는 게이트가 노드(node-31)에 접속되고, 드레인이 노드(node-32)에 접속된다. n 채널 MOS 트랜지스터(m37, m40, m42)의 게이트는 활성화 신호(ld-en)에 접속된다. 트랜지스터(m37)는 드레인이 트랜지스터(m36)의 소스에 접속되고, 소스가 노드(node-33)에 접속된다. 트랜지스터(m40)는 드레인이 트랜지스터(m39)의 드레인에 접속되고, 소스가 데이터 버스(DATA-BUS)에 접속된다. 트랜지스터(m42)는 드레인이 트랜지스터(m41)의 드레인에 접속되고, 소스가 레퍼런스 버스(Reference-BUS)에 접속된다.
이어서, 로드 회로의 동작을 설명한다. 트랜지스터(m31∼m34)는 도 4의 트랜지스터(m11∼m14)와 동일한 구성이다. 그 때문에, 상기한 설명과 같이, node-31에 는 트랜지스터 임계치 전압(Vth)의 2배의 전압이 생긴다. 트랜지스터(m36)는 게이트가 노드(node-31)에 접속되기 때문에, 노드(node-33)에는 임계치 전압(Vth)의 1배의 전압이 생긴다.
트랜지스터(m38)는 레퍼런스용으로 특별히 준비한 레퍼런스 메모리 셀(더미 메모리 셀)이며, 그 플로우팅 게이트에는 마이너스의 전하는 저장되지 않는다. 레퍼런스 메모리 셀(m38)은 상기한 메모리 셀(MC)과 동일 구조를 갖는다. 액세스가 이루어지면, 레퍼런스 워드 라인(Ref-WL)은 통상의 워드 라인(WL)과 동일한 전위로 승압된다. 또한, 노드(node-33)는 기준 전위(접지 전위)로부터 거의 임계치 전압(Vth)의 1배가 되도록 구성되어 있기 때문에, 로드 회로의 활성화시, 레퍼런스 메모리 셀(m38)의 컨트롤 게이트, 소스 및 드레인에는 선택된 메모리 셀(MC)의 컨트롤 게이트, 소스 및 드레인과 동일한 전압이 각각 공급되게 된다. 그 결과, 레퍼런스 메모리 셀(m38)은 온 상태의 메모리 셀(MC)과 동일한 값의 전류를 흐르게 한다. 전원 전압이나 온도가 변동하더라도, 레퍼런스 메모리 셀(m38)에 흐르는 전류는 온 상태의 메모리 셀(MC)과 동일한 값이 된다.
레퍼런스 메모리 셀(m38)에 흐르는 전류는 트랜지스터(m35)에도 흐르고, 트랜지스터(m35와 m39)가 미러 회로를 구성하고 있기 때문에 데이터 버스(DATA-BUS)에도 동일한 값의 전류가 흐른다. 트랜지스터(m35와 m41)도 미러 회로를 구성하고 있지만, 트랜지스터(m41)의 채널 폭은 트랜지스터(m35)의 반으로 되어 있기 때문에, 레퍼런스 버스(Reference-BUS)에는 그 절반의 전류가 흐른다. 이와 같이 구성하면, 전원 전압이나 온도가 변동되어 메모리 셀 전류가 증가한 경우에, 데이터 버 스(DATA-BUS)에 유입되는 전류가 마찬가지로 증가하며, 만일 메모리 셀이 온 상태라면 데이터 버스(DATA-BUS)는 전위가 일정하고, 만일 오프 상태라면 전류 증가분에 따른 속도로 데이터 버스(DATA-BUS)의 전위가 상승하여, 레퍼런스 버스(Reference-BUS)도 그 절반의 기울기로 전위가 상승하기 때문에, 차동 증폭 회로의 동작 마진을 좋게 할 수 있다.
통상의 반도체 장치에 있어서 센스 회로 입력에 필요한 차전압(ΔV)(도 3)은 10 mV 정도의 값이 된다. 따라서, 데이터 버스(DATA-BUS)와 레퍼런스 버스(Reference-BUS)는 프리차지 동작을 완료한 직후에, 또한, 메모리 셀 전류가 흐르기 시작하기 직전의 타이밍에 있어서, 수 mV의 차전압도 생기지 않도록 되어 있어 야 한다. 즉, 도 3에서, 데이터 버스(DATA-BUS)와 레퍼런스 버스(Reference-BUS)의 전압을 나타내는 3개의 직선은 그 시작에 있어서 일점(301)에 수속하고 있어야만 한다. 이와 같이 엄밀한 전압차 관리가 필요한 데이터 버스(DATA-BUS)와 레퍼런스 버스(Reference-BUS)이지만, 데이터 버스(DATA-BUS)는 배선 길이가 매우 길기 때문에, 기생 저항의 영향에 의해, 그 말단까지 전압을 제어하는 것은 실제로는 매우 곤란한 일이다. 예컨대, 프리차지 회로(101)(도 4)에 접속하고 있는 일점에 있어서 데이터 버스(DATA-BUS)가 원하는 전위에 있었다고 해도, 그 반대측의 데이터 버스(DATA-BUS)의 말단에서는 전위가 수 mV 내려가고 있는 경우도 있다. 이러한 상황에서 데이터 버스(DATA-BUS)와 레퍼런스 버스(Reference-BUS)를 도 3에 도시한 바와 같은 이상적인 파형으로 움직이는 것은 큰 어려움을 동반한다. 이 문제를 해결하는 실시형태를 다음에 나타낸다.
(제3 실시형태)
도 8∼도 11은 본 발명의 제3 실시형태에 의한 불휘발성 반도체 기억 장치를 도시하고 있다. 본 실시형태는 2 라인의 버스(DATA-BUS-0 및 DATA-BUS-1) 중의 한 쪽을 데이터 버스(DATA-BUS)로 하고, 다른 쪽을 레퍼런스 버스(Reference-BUS)로서 전환하여 사용하는 것이다. 본 실시형태는 제2 실시형태와 다른 점만을 이하 설명한다. 그 밖의 점에 대해서는 본 실시형태는 제2 실시형태와 동일하다.
도 8은 정전류 로드 회로(102)(도 1)의 구성예를 도시하고 있다. 본 실시형태에서는, 제2 실시형태(도 7)의 데이터버스(DATA-BUS)와 레퍼런스 버스(Reference-BUS) 대신에, 버스(DATA-BUS-0과 DATA-BUS-1)가 접속되어 있다. 이들은 모두 메모리 셀 정보를 전하기 위한 데이터 버스이지만, 어드레스에 의해, 한 쪽에 메모리 셀 정보가 전해질 때에는 다른 쪽에 메모리 셀 정보가 전해지지 않는 구성으로 되어 있다. 즉, 한 쪽이 데이터 버스, 다른 쪽이 레퍼런스 버스로서 사용된다. 이와 같이 하면, 데이터 버스로서 사용되는 버스와 레퍼런스 버스로서 사용되는 버스 사이의 기생 용량과 기생 저항이 동일하게 된다. 그 때문에, 프리차지 동작을 완료한 직후에, 또한, 메모리 셀 전류가 흐르기 시작하기 직전의 타이밍(301)(도 3)에 있어서, 양자의 버스 사이의 차전압을 완전히 없앨 수 있다. 가령 프리차지 회로(101)로부터 먼 데이터 버스의 버스 말단에 있어서 전위가 수 mV 내려가더라도, 레퍼런스 버스로서 사용되는 버스 말단에서의 전위가 수 mV 내려가야만 한다. 그 때문에, 이 버스 말단의 전위 저하는 양자의 버스 사이의 전압차를 일으키지 않는다.
또한, 이 로드 회로는 도 7의 로드 회로의 트랜지스터(m40 및 m42) 대신에, 트랜지스터(m61∼m64)를 설치한다. 그 밖의 점에 대해서는, 도 8의 로드 회로는 도 7의 로드 회로와 동일하다. n 채널 MOS 트랜지스터(m61)는 게이트가 선택 신호(SEL0)에 접속되고, 드레인이 트랜지스터(m39)의 드레인에 접속되며, 소스가 버스(DATA-BUS-0)에 접속된다. n 채널 MOS 트랜지스터(m63)는 게이트가 선택 신호(SEL1)에 접속되고, 드레인이 트랜지스터(m41)의 드레인에 접속되며, 소스가 버스(DATA-BUS-0)에 접속된다. n 채널 MOS 트랜지스터(m62)는 게이트가 선택 신호(SEL0)에 접속되고, 드레인이 트랜지스터(m41)의 드레인에 접속되며, 소스가 버스(DATA-BUS-1)에 접속된다. n 채널 MOS 트랜지스터(m64)는 게이트가 선택 신호(SEL1)에 접속되고, 드레인이 트랜지스터(m39)의 드레인에 접속되며, 소스가 버스(DATA-BUS-1)에 접속된다.
버스(DATA-BUS-0)에 메모리 셀 정보를 전할 때는 선택 신호(SEL0)가 H가 되어 트랜지스터(m61, m62)를 온으로 하고, 선택 신호(SEL1)가 L이 되어 트랜지스터(m63, m64)를 오프로 한다. 이 경우, 메모리 셀(MC)에 접속하는 데이터 버스로서 사용되는 한 쪽의 버스(DATA-BUS-0)에, 온 상태의 메모리 셀(MC)과 동일한 값의 전류를 흐르게 하고, 레퍼런스 버스로서 사용되는 다른 쪽의 버스(DATA-BUS-1)에 그 반의 전류를 흐르게 한다.
한편, 버스(DATA-BUS-1)에 메모리 셀 정보를 전할 때는 선택 신호(SEL1)가 H가 되어 트랜지스터(m63, m64)를 온으로 하고, 선택 신호(SEL0)가 L이 되어 트랜지스터(m61, m62)를 오프로 한다. 이 경우, 메모리 셀(MC)에 접속하는 데이터 버스로 서 사용되는 한 쪽의 버스(DATA-BUS-1)에, 온 상태의 메모리 셀(MC)과 동일한 값의 전류를 흐르게 하고, 레퍼런스 버스로서 사용되는 다른 쪽의 버스(DATA-BUS-0)에 그 반의 전류를 흐르게 한다.
도 9는 본 실시형태에 따른 메모리 셀 어레이의 구성예를 도시한다. 메모리 셀 어레이는 복수의 메모리 셀(MC)을 포함하는 복수의 섹터(SC0, SC1) 등으로 분할된다. 로컬 비트 라인(LBL00, LBL01, LBL10, LBL11)은 섹터(SC0) 등 내에서 메모리 셀(MC)에 접속하기 위한 비트 라인이다. 글로벌 비트 라인(GBL0, GBL1)은 복수의 섹터(SC0, SC1) 등에 걸쳐, 복수의 로컬 비트 라인(LBL00) 등의 중에 1 라인에 각각 선택적으로 접속하기 위한 비트 라인이다.
n 채널 MOS 트랜지스터(901)는 게이트가 선택 신호 (S00)에 접속되고, 드레인이 메모리 셀(MC)에 접속되고, 소스가 글로벌 비트 라인(GBL0)에 접속된다. n 채널 MOS 트랜지스터(902)는 게이트가 선택 신호(S01)에 접속되고, 드레인이 메모리 셀(MC)에 접속되며, 소스가 글로벌 비트 라인(GBL1)에 접속된다. n 채널 MOS 트랜지스터(903)는 게이트가 선택 신호(S10)에 접속되고, 드레인이 메모리 셀(MC)에 접속되고, 소스가 글로벌 비트 라인(GBL0)에 접속된다. n 채널 MOS 트랜지스터(904)는 게이트가 선택 신호(S11)에 접속되고, 드레인이 메모리 셀(MC)에 접속되며, 소스가 글로벌 비트 라인(GBL1)에 접속된다. n 채널 MOS 트랜지스터(905)는 게이트가 선택 신호(GBL-SEL)에 접속되고, 드레인이 글로벌 비트 라인(GBL0)에 접속되고, 소스가 버스(DATA-BUS-0)에 접속된다. n 채널 MOS 트랜지스터(906)는 게이트가 선택 신호(GBL-SEL)에 접속되고, 드레인이 글로벌 비트 라인(GBL1)에 접속되며, 소스가 버스(DATA-BUS-1)에 접속된다. n 채널 MOS 트랜지스터(907)는 게이트가 쇼트 신호(SH)에 접속되고, 드레인 및 소스가 글로벌 비트 라인(GBL0 및 GBL1)에 접속된다.
이 메모리 셀 어레이는 복수의 섹터(SC0, SC1) 등으로 나뉘며, 비트 라인(BL)도 섹터(SC0) 등 내의 로컬 비트 라인(LBL00, LBL01, LBL10, LBL11) 등과 복수 섹터(SC0) 등에 걸치는 글로벌 비트 라인(GBL1, GBL1)으로 계층화되어 있다. 예컨대, 워드 라인(WL00)과 로컬 비트 라인(LBL00)의 교점에 있는 메모리 셀(MC)이 선택된 경우, 우선 워드 라인(WL00)이 고전위로 상승한다. 계속해서, 선택 신호(S00)가 H로 되어 로컬 비트 라인(LBL00)이 글로벌 비트 라인(GBL0)과 접속하고, 또한 선택 신호(GBL-SEL)가 H로 되어, 글로벌 비트 라인(GBL0)이 버스(DATA-BUS-0)와 접속된다. 이 때, 동시에 선택 신호(S11)도 H가 되어, 로컬 비트 라인(LBL11)과 글로벌 비트 라인(GBL1)과 버스(DATA-BUS-1)가 접속된다. 로컬 비트 라인(LBL11)에 접속하는 메모리 셀(MC)은 워드 라인(WL10, WL11)이 L 그대로이기 때문에, 버스(DATA-BUS-1)에 메모리 셀 정보가 출력되는 일은 없다. 이와 같이 하여, 로컬 비트 라인(LBL00), 글로벌 비트 라인(GBL0) 및 버스(DATA-BUS-0)의 일렬과, 총 기생 저 항과 총 기생 용량이 거의 등가인 로컬 비트 라인(LBL11), 글로벌 비트 라인(GBL1) 및 버스(DATA-BUS-1)의 일렬이 형성된다. 전자의 버스는 데이터 버스로서 사용되고, 후자의 버스는 셀 정보가 출력되지 않기 때문에, 레퍼런스 버스로서 사용하는 것이 가능해진다. 사용하는 쌍의 섹터(SC0 및 섹터 SC1)는 서로 인접한 섹터이다.
로컬 비트 라인(LBL01)에 이어지는 메모리 셀(MC)이 선택된 경우는, 선택 신호(S01과 S10)가 H가 되어 로컬 비트 라인(LBL01), 글로벌 비트 라인(GBL1) 및 버 스(DATA-BUS-1)의 일렬이 데이터 버스로서 메모리 셀 정보를 전하고, 로컬 비트 라인(LBL10), 글로벌 비트 라인(GBL0) 및 버스(DATA-BUS-0)의 일렬이 레퍼런스 버스로서 사용된다.
로컬 비트 라인(LBL10)에 이어지는 메모리 셀(MC)이 선택된 경우는, 선택 신호(S10과 S01)가 H가 되어 로컬 비트 라인(LBL10), 글로벌 비트 라인(GBL0) 및 버스(DATA-BUS-0)의 일렬이 데이터 버스로서 메모리 셀 정보를 전하고, 로컬 비트 라인(LBL01), 글로벌 비트 라인(GBL1) 및 버스(DATA-BUS-1)의 일렬이 레퍼런스 버스로서 사용된다.
로컬 비트 라인(LBL11)에 이어지는 메모리 셀(MC)이 선택된 경우는, 선택 신호(S11과 S00)가 H가 되어 로컬 비트 라인(LBL11), 글로벌 비트 라인(GBL1) 및 버스(DATA-BUS-1)의 일렬이 데이터 버스로서 메모리 셀 정보를 전하고, 로컬 비트 라인(LBL00), 글로벌 비트 라인(GBL0) 및 버스(DATA-BUS-0)의 일렬이 레퍼런스 버스로서 사용된다.
이상과 같이, 제1 섹터 내의 메모리 셀이 선택되었을 때에는, 그 메모리 셀에 접속되는 제1 로컬 비트 라인이 제1 글로벌 비트 라인에 접속되고, 제1 섹터와는 다른 제2 섹터 내의 제2 로컬 비트 라인이 제2 글로벌 비트 라인에 접속된다. 그 때, 제1 로컬 비트 라인 및 제1 글로벌 비트 라인의 조(組)를 데이터 버스로서 사용하고, 제2 로컬 비트 라인 및 제2 글로벌 비트 라인의 조를 레퍼런스 버스로서 사용한다.
본 실시형태에서는, 또한, 버스(DATA-BUS-0 및 DATA-BUS-1) 사이의 초기 차 전압을 보다 완전히 없애기 위해서, 글로벌 비트 라인(GBL0 및 GBL1)의 쌍을 쇼트하기 위한 n 채널 MOS 트랜지스터(907)를 설치하고 있다. 이 트랜지스터(907)는 프리차지 회로(101)를 활성화하는 활성화 펄스(en-pls)와 거의 동일한 타이밍에 H가 되는 쇼트 신호(SH)에 의해서 제어되어, 프리차지 기간중에 글로벌 비트 라인(GBL0및 GBL1)의 쌍에 차전압이 발생하는 것을 완전히 억제하고 있다.
도 10은 도 9의 선택 신호(S00, S01, S10 및 S11)를 생성하기 위한 로컬 비트 라인 선택 신호 발생 회로를 도시한다. 배타적 논리합 회로(1001)는 어드레스(An 및 Am)를 입력하여, 이들의 배타적 논리합을 출력한다. 인버터(1002)는 배타적 논리합 회로(1001)의 출력을 입력하여, 그 논리 반전 신호를 출력한다. 배타적 논리합 회로(1001)의 출력이 선택 신호(S00 및 S11)가 된다. 인버터(1002)의 출력이 선택 신호(S01 및 S10)가 된다.
어드레스(An)는 L에서 글로벌 비트 라인(GBL0)을, H에서 글로벌 비트 라인(GBL1)을 선택하는 어드레스이다. 어드레스(Am)는 L에서 섹터(SC0)를, H에서 섹터(SC1)를 선택하는 어드레스이다. 로컬 비트 라인(LBL00)에 이어지는 메모리 셀을 선택할 때는 Am=An=L이 되어, 양자의 배타적 논리합에 의해서 선택 신호(S00과 S11)가 H가 된다. 로컬 비트 라인(LBL11)에 이어지는 셀을 선택할 때는 Am=An=H가 되지만, 양자의 배타적 논리합에 의해서, 역시 선택 신호(S00과 S11)가 H가 된다. 그 이외일 때는 선택 신호(S01과 S10)가 H가 된다.
도 11은 본 실시형태에 있어서의 차동 증폭 회로(103)(도 1)의 구성예를 도시한다. 이하, 이 차동 증폭 회로가, 도 5의 차동 증폭 회로와 다른 점만을 설명한 다. 증폭부(1101 및 1102)는 같은 식의 구성을 갖고, 병렬로 접속된다. 우선, 증폭부(1101)의 구성을 설명한다. 트랜지스터(503)는 게이트가 버스(DATA-BUS-0)에 접속되고, 드레인이 트랜지스터(501)의 드레인에 접속된다. n 채널 MOS 트랜지스터(1111)는 게이트가 어드레스(/An)에 접속되고, 드레인이 트랜지스터(503)의 소스에 접속되고, 소스가 트랜지스터(505)의 드레인에 접속된다. 트랜지스터(504)는 게이트가 버스(DATA-BUS-1)에 접속되고, 드레인이 트랜지스터(502)의 드레인에 접속된다. n 채널 MOS 트랜지스터(1112)는 게이트가 어드레스(/An)에 접속되고, 드레인이 트랜지스터(504)의 소스에 접속되고, 소스가 트랜지스터(505)의 드레인에 접속된다.
이어서, 증폭부(1102)의 구성을 설명한다. 트랜지스터(503)의 게이트가 버스(DATA-BUS-1)에 접속되고, 트랜지스터(504)의 게이트가 버스(DATA-BUS-0)에 접속된다. 또한, 트랜지스터(1111 및 1112)의 게이트가 어드레스(An)에 접속된다. 그 밖의 점에 대해서는 증폭부(1102)는 증폭부(1101)와 동일하다.
본 실시형태의 경우는, 버스(DATA-BUS-0)에 메모리 셀 정보가 출력되는 경우와 버스(DATA-BUS-1)에 메모리 셀 정보가 출력되는 경우가 있어, 어드레스에 의해서 어느 쪽의 버스 정보를 출력선(OUTPUT)으로 보낼지 선택해야 한다. 버스(DATA-BUS-0)가 선택될 때에는 어드레스(An)=L이며, 따라서 그 반전 신호인 어드레스(/An)가 H가 되어 버스(DATA-BUS-0)를 데이터 버스, 버스(DATA-BUS-1)를 레퍼런스 버스로 하여 데이터를 출력선(OUTPUT)에 전한다. 반대로, 버스(DATA-BUS-1)가 선택될 때에는 어드레스(An)=H이며, 그로써, 버스(DATA-BUS-1)를 데이터 버스, 버스 (DATA-BUS-0)를 레퍼런스 버스로 하여 데이터를 출력선(OUTPUT)에 전한다.
한편, 도 8에 있어서의 선택 신호(SEL0)는 어드레스(/An)와 동일, 선택 신호(SEL1)는 어드레스(An)와 동일한 신호라도 좋다.
이상, 도 8∼도 11에 도시한 회로의 조합에 의해서, 데이터 버스 및 레퍼런스 버스의 기생 저항 및 기생 용량에 영향을 주지 않고서, 고속으로 센스 동작을 하는 반도체 기억 장치를 구성할 수 있다.
제1∼제3 실시형태에 따르면, 데이터 버스에 제1 정전류를 흐르게 하고, 레퍼런스 버스에 제1 정전류보다도 작은 제2 정전류를 흐르게 함으로써, 데이터 버스와 레퍼런스 버스의 차전압이 빠르게 넓어져, 센스 회로가 출력하는 시간이 빨라져, 액세스 속도를 빠르게 하는 것이 가능해진다. 또한, 통상의 메모리 셀을 사용하기 때문에, 제조 공정에 하등의 비용 상승을 가져오는 일없이, 불휘발성 반도체 기억 장치의 액세스 속도를 향상시킬 수 있다.
한편, 상기 실시형태는 모두 본 발명을 실시하는 데에 있어서의 구체화 예를 도시한 것에 지나지 않으며, 이들에 의해서 본 발명의 기술적 범위가 한정적으로 해석되어서는 안된다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징으로부터 일탈하지 않고서, 여러 가지 형태로 실시할 수 있다.
데이터 버스에 제1 정전류를 흐르게 하고, 레퍼런스 버스에 제1 정전류보다도 작은 제2 정전류를 흐르게 함으로써, 데이터 버스와 레퍼런스 버스의 차전압이 빠르게 넓어져, 메모리 장치가 출력을 내놓을 수 있는 시간이 빨라져, 액세스 속도 를 빠르게 하는 것이 가능해진다. 또한, 통상의 메모리 셀을 사용하기 때문에, 제조 공정에 하등의 비용 상승을 가져오는 일없이, 메모리 장치의 액세스 속도를 향상시킬 수 있다.

Claims (20)

  1. 메모리 셀에 접속하기 위한 데이터선과,
    레퍼런스를 위한 레퍼런스선과,
    상기 데이터선 및 상기 레퍼런스선에 접속되어, 상기 데이터선 및 상기 레퍼런스선을 프리차지하기 위한 프리차지 회로와,
    상기 데이터선 및 상기 레퍼런스선에 접속되어, 상기 데이터선에 제1 정전류를 흐르게 하고, 상기 레퍼런스선에 상기 제1 정전류보다도 작은 제2 정전류를 흐르게 하기 위한 로드 회로와,
    상기 데이터선 및 상기 레퍼런스선에 접속되어, 상기 데이터선 및 상기 레퍼런스선의 차전압을 증폭하기 위한 증폭 회로를 갖는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 로드 회로는 상기 프리차지 회로의 프리차지 중에 그리고 프리차지 후에, 상기 데이터선에 상기 제1 정전류를 흐르게 하고, 상기 레퍼런스선에 상기 제2 정전류를 흐르게 하는 것을 특징으로 하는 메모리 장치.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 로드 회로는 상기 데이터선의 전위에 상관없이 상기 데이터선에 제1 정전류를 흐르게 하고, 상기 레퍼런스선의 전위에 상관없이 상기 레퍼런스선에 제2 정전류를 흐르게 하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서, 상기 프리차지 회로는 복수의 전계 효과 트랜지스터를 포함하고, 상기 전계 효과 트랜지스터의 임계치 전압의 1 이상의 정수배의 전압을 상기 데이터선 및 상기 레퍼런스선에 공급함으로써 프리차지하는 것을 특징으로 하는 메모리 장치.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서, 상기 제2 정전류는 상기 제1 정전류의 1/2인 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서, 상기 로드 회로는,
    상기 제1 전류를 흐르게 하기 위한 소자와,
    상기 소자에 흐르는 전류와 동일한 제1 전류를 상기 데이터선에 흐르게 하기 위한 제1 미러 회로와,
    상기 소자에 흐르는 제1 전류의 1/2인 제2 전류를 상기 레퍼런스선에 흐르게 하기 위한 제2 미러 회로를 갖는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서, 상기 소자는 저항인 것을 특징으로 하는 메모리 장치.
  12. 제10항에 있어서, 상기 소자는 상기 메모리 셀과 동일 구조의 더미 메모리 셀인 것을 특징으로 하는 메모리 장치.
  13. 삭제
  14. 삭제
  15. 제1항에 있어서,
    제1 메모리 셀의 정보를 전하기 위한 제1 경로와,
    제2 메모리 셀의 정보를 전하기 위한 상기 제1 경로와는 다른 제2 경로를 더 갖고,
    상기 제1 메모리 셀이 선택되었을 때에는 상기 제1 경로를 상기 데이터선으로서, 상기 제2 경로를 상기 레퍼런스선으로서 사용하고, 상기 제2 메모리 셀이 선택되었을 때에는 상기 제2 경로를 데이터선으로서, 상기 제1 경로를 레퍼런스선으로서 사용하는 것을 특징으로 하는 메모리 장치.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제1항에 있어서, 상기 메모리 셀은 워드선 및 비트선에 접속되고, 상기 비트선은 어드레스에 따라서 상기 데이터선에 접속되는 것을 특징으로 하는 메모리 장치.
  20. 삭제
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