JP5104118B2 - 内部電源回路 - Google Patents
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Description
通常動作時に第1の電位を有する外部電源が印加されバーイン加速試験時に前記第1の電位より高い第2の電位を有する外部電源が印加される外部電源端子と,
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと,
前記参照電圧を入力し当該参照電圧に基づいて前記内部電圧を生成する内部電圧生成ユニットとを有し,
前記参照電圧生成ユニットは,前記通常動作時において,前記外部電源の電位に依存しない通常参照電圧を生成し,前記バーイン加速試験時において,前記外部電源の電位に依存する第1のバーイン参照電圧と,前記通常参照電圧と同じ電位を有する第2のバーイン参照電圧と,を生成する。
通常動作時に第1の電位を有する外部電源が印加されバーイン加速試験時に前記第1の電位より高い第2の電位を有する外部電源が印加される外部電源端子と,
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと,
前記参照電圧を入力し当該参照電圧に基づいて前記内部電圧を生成する内部電圧生成ユニットとを有し,
前記参照電圧生成ユニットは,前記通常動作時において,前記外部電源の電位に依存しない通常参照電圧を生成し,前記バーイン加速試験時において,前記外部電源の電位に依存する第1のバーイン参照電圧と,前記外部電源の電位に依存し前記第1のバーイン参照電圧より低い第2のバーイン参照電圧と,を生成し,
前記内部電圧生成ユニットは,少なくとも前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路を有し,前記通常動作時において前記通常参照電圧が前記電流源バイアス生成回路に供給され,前記バーイン加速試験時において前記第2のバーイン参照電圧が前記電流源バイアス生成回路に供給される。
通常動作時に第1の電位を有する外部電源が印加されバーイン加速試験時に前記第1の電位より高い第2の電位を有する外部電源が印加される外部電源端子と,
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと,
前記参照電圧を入力し当該参照電圧に基づいて前記内部電圧を生成する内部電圧生成ユニットとを有し,
前記参照電圧生成ユニットは,前記通常動作時において,前記外部電源の電位に依存しない通常参照電圧を生成し,前記バーイン加速試験時において,前記外部電源の電位に依存する第1のバーイン参照電圧と前記通常参照電圧とを生成する。
スタN4がゲート幅W4とゲート長L4,トランジスタN5がゲート幅W5とゲート長L5とすると,I4:I5=(W4/L4):(W5/L5)になる。つまり,両トランジスタのサイズに比例した電流I5を電流源トランジスタN5に発生させることができる。
Vpp=Vref*(R11+R12)/R12
になる。よって,内部昇圧電源Vppの電位は,参照電圧Vrefと抵抗R11,R12の抵抗比とで決まる。
以上の実施の形態をまとめると,次の付記のとおりである。
参照電圧に基づいて内部電圧を生成する内部電源回路において,
通常動作時に第1の電位を有する外部電源が印加されバーイン加速試験時に前記第1の電位より高い第2の電位を有する外部電源が印加される外部電源端子と,
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと,
前記参照電圧を入力し当該参照電圧に基づいて前記内部電圧を生成する内部電圧生成ユニットとを有し,
前記参照電圧生成ユニットは,前記通常動作時において,前記外部電源の電位に依存しない通常参照電圧を生成し,前記バーイン加速試験時において,前記外部電源の電位に依存する第1のバーイン参照電圧と,前記通常参照電圧と同じ電位を有する第2のバーイン参照電圧と,を生成することを特徴とする内部電源回路。
前記参照電圧生成ユニットは,
前記通常動作時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と,
前記バーイン加速試験時にアクティブ状態になり前記第1のバーイン参照電圧を生成する第1のバーイン参照電圧生成回路と,
前記バーイン加速試験時にアクティブ状態になり前記第2のバーイン参照電圧を生成する第2のバーイン参照電圧生成回路とを有し,
前記通常動作時に前記通常参照電圧を出力し,前記バーイン加速試験時に前記第1及び第2のバーイン参照電圧を出力することを特徴とする付記1記載の内部電源回路。
前記通常参照電圧生成回路は,前記外部電源の電位に依存しない定電圧と,前記通常参照電圧と第1の比率関係にある電圧と,を比較して,前記通常参照電圧を出力する差動増幅回路を有し,
前記第1のバーイン参照電圧生成回路は,前記外部電源と第2の比率関係にある電圧と,前記第1のバーイン参照電圧と第3の比率関係にある電圧と,を比較して,前記第1のバーイン参照電圧を出力する第1の差動増幅回路を有し,
前記第2のバーイン参照電圧生成回路は,前記外部電源と第4の比率関係にある電圧と,前記第2のバーイン参照電圧と第5の比率関係にある電圧と,を比較して,前記第2のバーイン参照電圧を出力する第2の差動増幅回路を有し,
前記バーイン加速試験時に印加される前記外部電源に対して,前記第1のバーイン参照電圧は前記第2のバーイン参照電圧より高い電位を有することを特徴とする付記2記載の内部電源回路。
前記参照電圧生成ユニットは,
前記通常動作時とバーイン加速試験時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と,
前記バーイン加速試験時にアクティブ状態になり前記第1のバーイン参照電圧を生成する第1のバーイン参照電圧生成回路とを有し,
前記通常動作時に前記通常参照電圧を出力し,前記バーイン加速試験時に前記第1のバーイン参照電圧を出力するとともに,前記通常参照電圧を前記第2のバーイン参照電圧として出力することを特徴とする付記1記載の内部電源回路。
前記通常参照電圧生成回路は,前記外部電源の電位に依存しない定電圧と,前記通常参照電圧と第1の比率関係にある電圧と,を比較して,前記通常参照電圧を出力する差動増幅回路を有し,
前記第1のバーイン参照電圧生成回路は,前記外部電源と第2の比率関係にある電圧と,前記第1のバーイン参照電圧と第3の比率関係にある電圧と,を比較して,前記第1のバーイン参照電圧を出力する第1の差動増幅回路を有し,
前記バーイン加速試験時に印加される前記外部電源に対して,前記第1のバーイン参照電圧は前記通常参照電圧より高い電位を有することを特徴とする付記4記載の内部電源回路。
前記内部電圧生成ユニットは,少なくとも前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路を有し,前記通常動作時において前記通常参照電圧が前記電流源バイアス生成回路に供給され,前記バーイン加速試験時において前記第2のバーイン参照電圧が前記電流源バイアス生成回路に供給されることを特徴とする付記1記載の内部電源回路。
前記内部電圧生成ユニットは,第1及び第2の内部電圧生成回路を有し,
前記通常動作時に,前記通常参照電圧が前記第1及び第2の内部電圧生成回路に供給され,
前記バーイン加速試験時に,前記第1のバーイン参照電圧が前記第1の内部電圧生成回路に,前記第2のバーイン参照電圧が前記第2の内部電圧生成回路にそれぞれ供給されることを特徴とする付記1,2,4のいずれかに記載の内部電源回路。
前記内部電圧生成ユニットは,
前記参照電圧を基準にして前記外部電源より高い電位の内部昇圧電源を生成する内部昇圧電源生成回路と,
前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路とを有し,
前記通常動作時において,前記通常参照電圧が前記内部昇圧電源生成回路と前記電流源バイス生成回路とに供給され,
前記バーイン加速試験時において,前記第1のバーイン参照電圧が前記内部昇圧電源生成回路に供給され,前記第2のバーイン参照電圧が前記電流源バイアス生成回路に供給されることを特徴とする付記1,2,4のいずれかに記載の内部電源回路。
前記電流源用バイアス電圧が,遅延回路の電流源トランジスタまたは内部昇圧電源生成回路の昇圧電源検出回路の電流源トランジスタに供給され,当該電流源用バイアス電圧に対応した電流を前記電流源トランジスタに生成させることを特徴とする付記8に記載の内部電源回路。
前記内部電圧生成ユニットは,
前記参照電圧を基準にして前記外部用電源より高い電位の内部昇圧電源を生成する内部昇圧電源生成回路と,
前記参照電圧を基準にして遅延回路電源を生成する遅延回路用電源生成回路とを有し,
前記通常動作時において,前記通常参照電圧が前記内部昇圧電源生成回路と前記遅延回路用電源生成回路とに供給され,
前記バーイン加速試験時において,前記第1のバーイン参照電圧が前記内部昇圧電源生成回路に供給され,前記第2のバーイン参照電圧が前記遅延回路用電源生成回路に供給されることを特徴とする付記1,2,4のいずれかに記載の内部電源回路。
前記遅延回路用電源が,遅延回路に供給され,当該遅延回路が前記遅延回路用電源の電位に応じた遅延特性を持つことを特徴とする付記10記載の内部電源回路。
参照電圧に基づいて内部電圧を生成する内部電源回路において,
通常動作時に第1の電位を有する外部電源が印加されバーイン加速試験時に前記第1の電位より高い第2の電位を有する外部電源が印加される外部電源端子と,
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと,
前記参照電圧を入力し当該参照電圧に基づいて前記内部電圧を生成する内部電圧生成ユニットとを有し,
前記参照電圧生成ユニットは,前記通常動作時において,前記外部電源の電位に依存しない通常参照電圧を生成し,前記バーイン加速試験時において,前記外部電源の電位に依存する第1のバーイン参照電圧と,前記外部電源の電位に依存し前記第1のバーイン参照電圧より低い第2のバーイン参照電圧と,を生成し,
前記内部電圧生成ユニットは,少なくとも前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路を有し,前記通常動作時において前記通常参照電圧が前記電流源バイアス生成回路に供給され,前記バーイン加速試験時において前記第2のバーイン参照電圧が前記電流源バイアス生成回路に供給されることを特徴とする内部電源回路。
前記参照電圧生成ユニットは,
前記通常動作時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と,
前記バーイン加速試験時にアクティブ状態になり前記第1のバーイン参照電圧を生成する第1のバーイン参照電圧生成回路と,
前記バーイン加速試験時にアクティブ状態になり前記第2のバーイン参照電圧を生成する第2のバーイン参照電圧生成回路とを有し,
前記通常動作時に前記通常参照電圧を出力し,前記バーイン加速試験時に前記第1及び第2のバーイン参照電圧を出力することを特徴とする付記12記載の内部電源回路。
参照電圧に基づいて内部電圧を生成する内部電源回路において,
通常動作時に第1の電位を有する外部電源が印加されバーイン加速試験時に前記第1の電位より高い第2の電位を有する外部電源が印加される外部電源端子と,
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと,
前記参照電圧を入力し当該参照電圧に基づいて前記内部電圧を生成する内部電圧生成ユニットとを有し,
前記参照電圧生成ユニットは,前記通常動作時において,前記外部電源の電位に依存しない通常参照電圧を生成し,前記バーイン加速試験時において,前記外部電源の電位に依存する第1のバーイン参照電圧と前記通常参照電圧とを生成することを特徴とする内部電源回路。
前記参照電圧生成ユニットは,
前記通常動作時とバーイン加速試験時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と,
前記バーイン加速試験時にアクティブ状態になり前記第1のバーイン参照電圧を生成する第1のバーイン参照電圧生成回路とを有し,
前記通常動作時に前記通常参照電圧を出力し,前記バーイン加速試験時に前記第1のバーイン参照電圧と前記通常参照電圧とを出力することを特徴とする付記14記載の内部電源回路。
前記内部電圧生成ユニットは,
前記参照電圧を基準にして前記外部電源より高い電位の内部昇圧電源を生成する内部昇圧電源生成回路と,
前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路とを有し,
前記通常動作時において,前記通常参照電圧が前記内部昇圧電源生成回路と前記電流源バイス生成回路とに供給され,
前記バーイン加速試験時において,前記第1のバーイン参照電圧が前記内部昇圧電源生成回路に供給され,前記通常参照電圧が前記電流源バイアス生成回路に供給されることを特徴とする付記14のいずれかに記載の内部電源回路。
前記電流源用バイアス電圧が,遅延回路の電流源トランジスタまたは内部昇圧電源生成回路の昇圧電源検出回路の電流源トランジスタに供給され,当該電流源用バイアス電圧に対応した電流を前記電流源トランジスタに生成させることを特徴とする付記16に記載の内部電源回路。
Vid:内部電源 Vrefnr:通常参照電圧
Vrefbi1:第1のバーイン参照電圧 Vrefbi2:第2のバーイン参照電圧
bias:バイアス電圧(内部電圧)
11:参照電圧生成ユニット 11A:通常参照電圧生成回路
11B:第1のバーイン参照電圧生成回路 11C:第2のバーイン参照電圧生成回路
Claims (15)
- 参照電圧に基づいて内部電圧を生成する内部電源回路において,
通常動作時に第1の電位を有する外部電源が印加されバーイン加速試験時に前記第1の電位より高い第2の電位を有する外部電源が印加される外部電源端子と,
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと,
前記参照電圧を入力し当該参照電圧に基づいて当該参照電圧の値より大きい第1の内部電圧を生成する第1の内部電圧生成回路と,前記参照電圧を入力し当該参照電圧に基づいて第2の内部電圧を生成する第2の内部電圧生成回路とを含む内部電圧生成ユニットとを有し,
前記参照電圧生成ユニットは,前記通常動作時において,前記外部電源の電位に依存しない通常参照電圧を生成し,前記通常参照電圧を前記第1の内部電圧生成回路と前記第2の内部電圧生成回路とに供給し,前記バーイン加速試験時において,前記外部電源の電位に依存する第1のバーイン参照電圧と,前記通常参照電圧と同じ電位を有する第2のバーイン参照電圧と,を生成し,前記第1のバーイン参照電圧を前記第1の内部電圧生成回路に供給し,前記第2のバーイン参照電圧を前記第2の内部電圧生成回路に供給することを特徴とする内部電源回路。 - 参照電圧に基づいて内部電圧を生成する内部電源回路において,
通常動作時に第1の電位を有する外部電源が印加されバーイン加速試験時に前記第1の電位より高い第2の電位を有する外部電源が印加される外部電源端子と,
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと,
前記参照電圧を入力し当該参照電圧に基づいて前記内部電圧を生成する内部電圧生成ユニットとを有し,
前記参照電圧生成ユニットは,前記通常動作時において,前記外部電源の電位に依存しない通常参照電圧を生成し,前記バーイン加速試験時において,前記外部電源の電位に依存する第1のバーイン参照電圧と,前記通常参照電圧と同じ電位を有する第2のバーイン参照電圧と,を生成し,
前記参照電圧生成ユニットは,
前記通常動作時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と,
前記バーイン加速試験時にアクティブ状態になり前記第1のバーイン参照電圧を生成する第1のバーイン参照電圧生成回路と,
前記バーイン加速試験時にアクティブ状態になり前記第2のバーイン参照電圧を生成する第2のバーイン参照電圧生成回路とを有し,
前記通常動作時に前記通常参照電圧を出力し,前記バーイン加速試験時に前記第1及び第2のバーイン参照電圧を出力することを特徴とする内部電源回路。 - 前記通常参照電圧生成回路は,前記外部電源の電位に依存しない定電圧と,前記通常参照電圧と第1の比率関係にある電圧と,を比較して,前記通常参照電圧を出力する差動増幅回路を有し,
前記第1のバーイン参照電圧生成回路は,前記外部電源と第2の比率関係にある電圧と,前記第1のバーイン参照電圧と第3の比率関係にある電圧と,を比較して,前記第1のバーイン参照電圧を出力する第1の差動増幅回路を有し,
前記第2のバーイン参照電圧生成回路は,前記外部電源と第4の比率関係にある電圧と,前記第2のバーイン参照電圧と第5の比率関係にある電圧と,を比較して,前記第2のバーイン参照電圧を出力する第2の差動増幅回路を有し,
前記バーイン加速試験時に印加される前記外部電源に対して,前記第1のバーイン参照電圧は前記第2のバーイン参照電圧より高い電位を有することを特徴とする請求項2記載の内部電源回路。 - 前記参照電圧生成ユニットは,
前記通常動作時とバーイン加速試験時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と,
前記バーイン加速試験時にアクティブ状態になり前記第1のバーイン参照電圧を生成する第1のバーイン参照電圧生成回路とを有し,
前記通常動作時に前記通常参照電圧を出力し,前記バーイン加速試験時に前記第1のバーイン参照電圧を出力するとともに,前記通常参照電圧を前記第2のバーイン参照電圧として出力することを特徴とする請求項1記載の内部電源回路。 - 前記通常参照電圧生成回路は,前記外部電源の電位に依存しない定電圧と,前記通常参照電圧と第1の比率関係にある電圧と,を比較して,前記通常参照電圧を出力する差動増幅回路を有し,
前記第1のバーイン参照電圧生成回路は,前記外部電源と第2の比率関係にある電圧と,前記第1のバーイン参照電圧と第3の比率関係にある電圧と,を比較して,前記第1のバーイン参照電圧を出力する第1の差動増幅回路を有し,
前記バーイン加速試験時に印加される前記外部電源に対して,前記第1のバーイン参照電圧は前記通常参照電圧より高い電位を有することを特徴とする請求項4記載の内部電源回路。 - 前記第2の内部電圧生成回路は,少なくとも前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路を有し,前記通常動作時において前記通常参照電圧が前記電流源バイアス生成回路に供給され,前記バーイン加速試験時において前記第2のバーイン参照電圧が前記電流源バイアス生成回路に供給されることを特徴とする請求項1記載の内部電源回路。
- 参照電圧に基づいて内部電圧を生成する内部電源回路において,
通常動作時に第1の電位を有する外部電源が印加されバーイン加速試験時に前記第1の電位より高い第2の電位を有する外部電源が印加される外部電源端子と,
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと,
前記参照電圧を入力し当該参照電圧に基づいて当該参照電圧の値より大きい第1の内部電圧を生成する第1の内部電圧生成回路と,前記参照電圧を入力し当該参照電圧に基づいて第2の内部電圧を生成する第2の内部電圧生成回路とを含む内部電圧生成ユニットとを有し,
前記参照電圧生成ユニットは,前記通常動作時において,前記外部電源の電位に依存しない通常参照電圧を生成し,前記通常参照電圧を前記第1の内部電圧生成回路と前記第2の内部電圧生成回路とに供給し,前記バーイン加速試験時において,前記外部電源の電位に依存する第1のバーイン参照電圧と,前記外部電源の電位に依存し前記第1のバーイン参照電圧より低い第2のバーイン参照電圧と,を生成し,前記第1のバーイン参照電圧を前記第1の内部電圧生成回路に供給し,前記第2のバーイン参照電圧を前記第2の内部電圧生成回路に供給する内部電源回路。 - 前記参照電圧生成ユニットは,
前記通常動作時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と,
前記バーイン加速試験時にアクティブ状態になり前記第1のバーイン参照電圧を生成する第1のバーイン参照電圧生成回路と,
前記バーイン加速試験時にアクティブ状態になり前記第2のバーイン参照電圧を生成する第2のバーイン参照電圧生成回路とを有し,
前記通常動作時に前記通常参照電圧を出力し,前記バーイン加速試験時に前記第1及び第2のバーイン参照電圧を出力することを特徴とする請求項7記載の内部電源回路。 - 参照電圧に基づいて内部電圧を生成する内部電源回路において,
通常動作時に第1の電位を有する外部電源が印加されバーイン加速試験時に前記第1の電位より高い第2の電位を有する外部電源が印加される外部電源端子と,
前記外部電源から所望の電位を有する前記参照電圧を生成する参照電圧生成ユニットと,
前記参照電圧を入力し当該参照電圧に基づいて当該参照電圧の値より大きい第1の内部電圧を生成する第1の内部電圧生成回路と,前記参照電圧を入力し当該参照電圧に基づいて第2の内部電圧を生成する第2の内部電圧生成回路とを含む内部電圧生成ユニットとを有し,
前記参照電圧生成ユニットは,前記通常動作時において,前記外部電源の電位に依存しない通常参照電圧を生成し,前記通常参照電圧を前記第1の内部電圧生成回路と前記第2の内部電圧生成回路とに供給し,前記バーイン加速試験時において,前記外部電源の電位に依存する第1のバーイン参照電圧と前記通常参照電圧とを生成し,前記第1のバーイン参照電圧を前記第1の内部電圧生成回路に供給し,前記第2のバーイン参照電圧を前記第2の内部電圧生成回路に供給することを特徴とする内部電源回路。 - 前記参照電圧生成ユニットは,
前記通常動作時とバーイン加速試験時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と,
前記バーイン加速試験時にアクティブ状態になり前記第1のバーイン参照電圧を生成する第1のバーイン参照電圧生成回路とを有し,
前記通常動作時に前記通常参照電圧を出力し,前記バーイン加速試験時に前記第1のバーイン参照電圧と前記通常参照電圧とを出力することを特徴とする請求項9記載の内部電源回路。 - 前記第2の内部電圧生成回路は,少なくとも前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路を有し,前記通常動作時において前記通常参照電圧が前記電流源バイアス生成回路に供給され,前記バーイン加速試験時において前記第2のバーイン参照電圧が前記電流源バイアス生成回路に供給されることを特徴とする請求項7または9記載の内部電源回路。
- 前記参照電圧生成ユニットは,
前記通常動作時にアクティブ状態になり前記通常参照電圧を生成する通常参照電圧生成回路と,
前記バーイン加速試験時にアクティブ状態になり前記第1のバーイン参照電圧を生成する第1のバーイン参照電圧生成回路と,
前記バーイン加速試験時にアクティブ状態になり前記第2のバーイン参照電圧を生成する第2のバーイン参照電圧生成回路とを有し,
前記通常動作時に前記通常参照電圧を出力し,前記バーイン加速試験時に前記第1及び第2のバーイン参照電圧を出力することを特徴とする請求項1に記載の内部電源回路。 - 前記通常参照電圧生成回路は,前記外部電源の電位に依存しない定電圧と,前記通常参照電圧と第1の比率関係にある電圧と,を比較して,前記通常参照電圧を出力する差動増幅回路を有し,
前記第1のバーイン参照電圧生成回路は,前記外部電源と第2の比率関係にある電圧と,前記第1のバーイン参照電圧と第3の比率関係にある電圧と,を比較して,前記第1のバーイン参照電圧を出力する第1の差動増幅回路を有し,
前記第2のバーイン参照電圧生成回路は,前記外部電源と第4の比率関係にある電圧と,前記第2のバーイン参照電圧と第5の比率関係にある電圧と,を比較して,前記第2のバーイン参照電圧を出力する第2の差動増幅回路を有し,
前記バーイン加速試験時に印加される前記外部電源に対して,前記第1のバーイン参照電圧は前記第2のバーイン参照電圧より高い電位を有することを特徴とする請求項12記載の内部電源回路。 - 参照電圧に基づいて内部電圧を生成する内部電源回路において,
通常動作時に第1の電位を有する外部電源が印加され,バーイン加速試験時に前記第1の電位より高い第2の電位を有する外部電源が印加される外部電源端子と,
前記通常動作時において,前記外部電源の電位に依存しない通常参照電圧を生成し,前記バーイン加速試験時において,前記外部電源の電位に依存する第1のバーイン参照電圧と,前記通常参照電圧と同じ電位を有する第2のバーイン参照電圧と,を生成する参照電圧生成ユニットと,
前記通常動作時において,前記参照電圧生成ユニットから供給される前記通常参照電圧に基づいて当該通常参照電圧の値より大きい第1の内部電圧を生成し,前記バーイン加速試験時において,前記参照電圧生成ユニットから供給される前記第1のバーイン参照電圧に基づいて当該第1のバーイン参照電圧の値より大きい第1のバーイン内部電圧を生成する第1の内部電圧生成回路と,
前記通常動作時において,前記参照電圧生成ユニットから供給される前記通常参照電圧に基づいて第2の内部電圧を生成し,前記バーイン加速試験時において,前記参照電圧生成ユニットから供給される前記第2のバーイン参照電圧に基づいて第2のバーイン内部電圧を生成する第2の内部電圧生成回路と,
を有することを特徴とする内部電源回路。 - 前記第2の内部電圧生成回路は,少なくとも前記参照電圧を基準にして電流源トランジスタに供給する電流源用バイアス電圧を生成する電流源用バイアス生成回路を有し,前記通常動作時において前記通常参照電圧が前記電流源バイアス生成回路に供給され,前記バーイン加速試験時において前記第2のバーイン参照電圧が前記電流源バイアス生成回路に供給されることを特徴とする請求項14記載の内部電源回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007207500A JP5104118B2 (ja) | 2007-08-09 | 2007-08-09 | 内部電源回路 |
US12/187,881 US7859322B2 (en) | 2007-08-09 | 2008-08-07 | Internal power-supply circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007207500A JP5104118B2 (ja) | 2007-08-09 | 2007-08-09 | 内部電源回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009043340A JP2009043340A (ja) | 2009-02-26 |
JP5104118B2 true JP5104118B2 (ja) | 2012-12-19 |
Family
ID=40345898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007207500A Expired - Fee Related JP5104118B2 (ja) | 2007-08-09 | 2007-08-09 | 内部電源回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7859322B2 (ja) |
JP (1) | JP5104118B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100886630B1 (ko) * | 2006-11-02 | 2009-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 지연 회로 |
US8531248B2 (en) * | 2009-02-09 | 2013-09-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | VDD-independent oscillator insensitive to process variation |
KR101161994B1 (ko) * | 2010-12-03 | 2012-07-03 | 에스케이하이닉스 주식회사 | 멀티 칩 패키지 장치 및 그의 동작 방법 |
KR20160094658A (ko) * | 2015-02-02 | 2016-08-10 | 에스케이하이닉스 주식회사 | 내부전압 생성회로, 반도체 장치 및 반도체 시스템 |
US10666246B2 (en) | 2016-12-30 | 2020-05-26 | Delta Electronics, Inc. | Driving circuit and a desaturation circuit of a power circuit |
US9906221B1 (en) * | 2016-12-30 | 2018-02-27 | Delta Electronics, Inc. | Driving circuit of a power circuit |
US10819332B2 (en) | 2016-12-30 | 2020-10-27 | Delta Electronics, Inc. | Driving circuit of a power circuit and a package structure thereof |
US10637459B2 (en) | 2016-12-30 | 2020-04-28 | Delta Electronics, Inc. | Driving circuit and an under-voltage lockout circuit of a power circuit |
JP6993949B2 (ja) * | 2018-09-13 | 2022-01-14 | 株式会社東芝 | 電子回路及び方法 |
CN109087684B (zh) * | 2018-10-16 | 2023-09-12 | 长鑫存储技术有限公司 | 数据通道老化电路、存储器及其老化方法 |
WO2020078265A1 (en) * | 2018-10-16 | 2020-04-23 | Changxin Memory Technologies, Inc. | Data channel aging circuit, memory and aging method |
TWI757819B (zh) * | 2020-08-06 | 2022-03-11 | 華邦電子股份有限公司 | 延遲控制裝置和可調延遲裝置 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2945508B2 (ja) * | 1991-06-20 | 1999-09-06 | 三菱電機株式会社 | 半導体装置 |
JP2727809B2 (ja) * | 1991-08-26 | 1998-03-18 | 日本電気株式会社 | 半導体集積回路 |
JPH05136680A (ja) | 1991-11-12 | 1993-06-01 | Hitachi Ltd | 半導体集積回路 |
JP3096541B2 (ja) | 1992-10-07 | 2000-10-10 | 松下電器産業株式会社 | 半導体集積回路のための内部降圧回路 |
KR0141466B1 (ko) * | 1992-10-07 | 1998-07-15 | 모리시타 요이찌 | 내부 강압회로 |
US5532618A (en) * | 1992-11-30 | 1996-07-02 | United Memories, Inc. | Stress mode circuit for an integrated circuit with on-chip voltage down converter |
JP3705842B2 (ja) * | 1994-08-04 | 2005-10-12 | 株式会社ルネサステクノロジ | 半導体装置 |
KR970008141B1 (ko) * | 1994-11-15 | 1997-05-21 | 엘지반도체 주식회사 | 반도체장치의 번인회로 |
JPH1050097A (ja) * | 1996-05-28 | 1998-02-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3516556B2 (ja) * | 1996-08-02 | 2004-04-05 | 沖電気工業株式会社 | 内部電源回路 |
JP3660783B2 (ja) * | 1997-06-30 | 2005-06-15 | 松下電器産業株式会社 | 半導体集積回路 |
JPH11353900A (ja) * | 1998-06-11 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置 |
JP4656747B2 (ja) * | 2001-03-30 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7175947B2 (en) * | 2002-05-17 | 2007-02-13 | Optrex Corporation | Light reflective structure, method for producing the same and display |
JP2004055001A (ja) | 2002-07-18 | 2004-02-19 | Renesas Technology Corp | 記憶装置 |
KR100798804B1 (ko) * | 2006-06-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
-
2007
- 2007-08-09 JP JP2007207500A patent/JP5104118B2/ja not_active Expired - Fee Related
-
2008
- 2008-08-07 US US12/187,881 patent/US7859322B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009043340A (ja) | 2009-02-26 |
US7859322B2 (en) | 2010-12-28 |
US20090039950A1 (en) | 2009-02-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100528 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120614 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120917 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151012 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |