JP3660783B2 - 半導体集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 133
- 230000001133 acceleration Effects 0.000 claims description 258
- 239000012535 impurity Substances 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims description 3
- 230000001419 dependent effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 32
- 238000001514 detection method Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 6
- 238000012790 confirmation Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に、内部降圧回路を搭載したものの改良に関する。
【０００２】
【従来の技術】
近年の半導体集積回路は、素子の微細化が進み、トランジスタ耐圧の低下に対する信頼性の確保と、低消費電力化とを実現するために、外部電源電圧を半導体集積回路内部で降圧し、その降圧電源によって内部回路を駆動する内部降圧回路を搭載する半導体集積回路が主流となっている。
【０００３】
また、一般的に、半導体集積回路の良品と不良品を判別するためには、メモリテスターあるいはロジックテスター等を使用して、半導体集積回路の動作保証電圧の上限よりも数パーセント高い電圧や動作保証電圧の下限よりも数パーセント低い電圧を半導体集積回路に印加し、その仕様を満足する動作をするか否かを判定する動作マージン確認試験が実施される。また、半導体集積回路の初期故障を効果的にスクリーニングするために、半導体集積回路の動作保証電圧よりも高い電圧を高温度条件のもと一定時間印加する加速試験、通称バーンイン試験が実施される。
【０００４】
以下、従来の技術について説明する。
【０００５】
内部降圧回路を有する半導体集積回路の外部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの特性を、図２０（ａ）、（ｂ）、（ｃ）に示される特性に分類する。前記３種類の特性は、外部電源電圧ＶＥＸＴが“０”から所定値Ｖ１の間、内部電源電圧ＶＩＮＴは、外部電源電圧ＶＥＸＴに比例して上昇する特性を持つ。そして、外部電源電圧ＶＥＸＴが所定値Ｖ１から所定値Ｖ２の間、内部電源電圧ＶＩＮＴは、一定電圧ＶＡを示す特性を持つ。よって、半導体集積回路の外部電源電圧の動作保証電圧範囲が所定値Ｖ１以上所定値Ｖ２未満の範囲ならば、内部回路は一定電圧ＶＡで駆動されるため、外部電源電圧に依存しない安定した動作が可能となる。外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧になると、それまで一定電圧ＶＡであった内部電源電圧ＶＩＮＴは、外部電源電圧ＶＥＸＴに比例し上昇する特性を持つ。これは、加速試験用の電圧特性であり、それまで一定電圧ＶＡであった内部電源電圧よりも高い内部電源電圧にすることにより、加速試験時の内部回路に対する電圧加速を得るためである。図２０（ａ）の場合は、外部電源電圧ＶＥＸＴが所定値Ｖ２になると、内部電源電圧ＶＩＮＴは、一定電圧ＶＡから一定電圧ＶＢに一気に上昇する。そして、外部電源電圧ＶＥＸＴに等しい特性で上昇する。図２０（ｂ）の場合は、外部電源電圧ＶＥＸＴが所定値Ｖ２になると、内部電源電圧ＶＩＮＴは、一定電圧ＶＡからＶＣに一気に上昇する。そして、電圧ＶＣから外部電源電圧ＶＥＸＴに比例し上昇する特性を持つ。図２０（ｃ）の場合は、外部電源電圧ＶＥＸＴが所定値Ｖ２になると、一定電圧ＶＡから外部電源電圧ＶＥＸＴに比例して上昇する特性を持つ。
【０００６】
次に、前記図２０（ａ）、（ｂ）、（ｃ）３種類の特性に対応した内部降圧回路の回路構成ブロック図の一例を、それぞれ図１９（ａ）、（ｂ）、（ｃ）に示す。
【０００７】
図１９において、１は基準電圧発生回路、２は加速試験検知回路、３はＰ型ＭＯＳトランジスタ、４は基準電圧選択回路、５は内部電源供給回路、６は内部回路、ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３は基準電圧、ＶＢＩ２は加速試験検知回路の出力信号、ＶＩＮＴは内部電源電圧、ＶＥＸＴは外部電源電圧を示す。以上のように構成された半導体集積回路について、以下その動作を説明する。
【０００８】
先ず、図１９（ａ）の場合について説明する。基準電圧発生回路１で発生する基準電圧は、図２１（ａ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上になると、一定電圧ＶＡとなる特性を持ち、基準電圧ＶＲＥＦ１として出力される。加速試験検知回路２は、加速試験用の内部電源電圧を発生させるかどうかを決定する回路であって、外部電源電圧ＶＥＸＴが所定値Ｖ２未満では加速試験検知回路２の出力信号ＶＢＩ２として高レベルの信号を出力し、所定値Ｖ２以上では低レベルの信号を出力する。従って、加速試験検知回路２の出力信号ＶＢＩ２をゲート端子に入力するＰ型ＭＯＳトランジスタ３は、外部電源電圧ＶＥＸＴが“０”から所定値Ｖ２の範囲でオフ、所定値Ｖ２以上でオンすることにより、基準電圧ＶＲＥＦ１は、外部電源電圧ＶＥＸＴが“０”から所定値Ｖ２の間は、図２１（ａ）の特性に従い、所定値Ｖ２以上になると、Ｐ型ＭＯＳトランジスタ３がオンするので、強制的に外部電源電圧ＶＥＸＴと等しい特性を持つ。そして、基準電圧ＶＲＥＦ１に基づいて、内部電源供給回路５によって、内部回路６を駆動するための内部電源電圧ＶＩＮＴが供給される。
【０００９】
ここで、内部電源供給回路５は、図２２に示すように、差動増幅器７と、Ｐ型ＭＯＳトランジスタＱＰ３とにより構成するのが一般的である。図２２において、差動増幅器７は、カレントミラーを構成するＰ型ＭＯＳトランジスタＱＰ１、ＱＰ２と、前記Ｐ型ＭＯＳトランジスタＱＰ１、ＱＰ２にそれぞれ直列に接続されたＮ型ＭＯＳトランジスタＱＮ１、ＱＮ２と、更に差動増幅器７を流れる電流を制御するＮ型ＭＯＳトランジスタＱＮ３により構成される。そして、差動増幅器７の一方の入力（Ｎ型ＭＯＳトランジスタＱＮ１のゲート端子）に基準電圧ＶＲＥＦ１を入力し、他方（Ｎ型ＭＯＳトランジスタＱＮ２のゲート端子）にはＰ型ＭＯＳトランジスタＱＰ３のドレイン端子である内部電源電圧ＶＩＮＴを入力し、差動増幅器７の出力（Ｐ型ＭＯＳトランジスタＱＰ１のドレイン端子）は、Ｐ型ＭＯＳトランジスタＱＰ３のゲート端子に入力にされる。
【００１０】
以上のような構成の内部電源供給回路５の動作について、以下、説明する。
【００１１】
差動増幅器７は、基準電圧ＶＲＥＦ１と内部電源電圧ＶＩＮＴとを入力とし、内部電源電圧ＶＩＮＴの電圧が基準電圧ＶＲＥＦ１よりも低ければ低レベルの信号を出力し、次段のＰ型ＭＯＳトランジスタＱＰ３をオンさせて、外部電源電圧ＶＥＸＴを内部電源電圧ＶＩＮＴに供給する。また、内部電源電圧ＶＩＮＴの電圧が基準電圧ＶＲＥＦ１よりも高ければ、高レベルの信号を出力し、次段Ｐ型ＭＯＳトランジスタＱＰ３をオフさせる。このように、Ｐ型ＭＯＳトランジスタＱＰ３をオン、オフ制御することで、そのドレイン出力である内部電源電圧ＶＩＮＴは、基準電圧ＶＲＥＦ１と等しい電圧を出力するようになる。以上のような構成により、図２０（ａ）に示す特性が得られる。
【００１２】
次に、図１９（ｂ）の場合について説明する。基準電圧発生回路１で２種類の基準電圧ＶＲＥＦ１、ＶＲＥＦ３を発生する。発生する基準電圧のうちＶＲＥＦ１は、図１９（ａ）の場合と同様に図２１（ａ）に示される特性を持つ。他方の基準電圧ＶＲＥＦ３は、図２１（ｂ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ２の時、基準電圧ＶＣを通り、外部電源電圧に比例して上昇する特性を持つ。加速試験検知回路２は、前記図１９（ａ）の場合と同じ動作をし、出力信号ＶＢＩ２を発生する。基準電圧選択回路４は、２種類の基準電圧ＶＲＥＦ１、ＶＲＥＦ３を入力とし、加速試験検知回路２の出力信号ＶＢＩ２によって、２種類の基準電圧のうちの何れか一方を選択し出力する回路である。出力信号ＶＢＩ２が高レベルの時、基準電圧ＶＲＥＦ１側を出力し、出力信号ＶＢＩ２が低レベルの時、基準電圧ＶＲＥＦ３側を出力するよう選択すれば、基準電圧選択回路４の出力は、外部電源電圧ＶＥＸＴが“０”から所定値Ｖ２の間は、図２１（ａ）の特性に従い、所定値Ｖ２以上では、図２１（ｂ）の特性に従う。そして、基準電圧選択回路４より出力された基準電圧をもとに、内部電源供給回路５によって、内部回路６を駆動するための内部電源電圧ＶＩＮＴが発生する。以上のような構成により、図２０（ｂ）に示す特性が得られる。
【００１３】
次に、図１９（ｃ）の場合について説明する。基準電圧発生回路１で２種類の基準電圧ＶＲＥＦ１、ＶＲＥＦ２を発生する。発生する一方の基準電圧ＶＲＥＦ１は、図１９（ａ）、（ｂ）の場合と同様に、図２１（ａ）に示される外部電源電圧ＶＥＸＴが所定値Ｖ１以上で一定電圧ＶＡとなる特性を持ち、他方の基準電圧ＶＲＥＦ２は、図２１（ｃ）に示すように、外部電源電圧が所定値Ｖ２の時に基準電圧ＶＡを通り、外部電源電圧ＶＥＸＴに比例して上昇する特性を持つ。そして、発生した２種類の基準電圧ＶＲＥＦ１、ＶＲＥＦ２のうち、外部電源電圧に対する基準電圧値の高い方をもとに、それぞれの入力である内部電源供給回路５によって、内部回路６を駆動するための内部電源電圧ＶＩＮＴが出力される。つまり、外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合は、図２１（ａ）の特性に従い、所定値Ｖ２以上になると、図２１（ｂ）の特性に従う内部電源電圧ＶＩＮＴが発生する。以上のような構成により、図２０（ｃ）に示すような特性が得られる。
【００１４】
【発明が解決しようとする課題】
しかしながら、前記従来の技術では、以下に示すような問題点がある。
【００１５】
先ず、図２０（ａ）の場合は、外部電源電圧ＶＥＸＴが所定値Ｖ２になると、内部電源電圧ＶＩＮＴは一定電圧ＶＡから一定電圧ＶＢに一気に上昇、つまり不連続な電圧特性を持つため、一定電圧ＶＡから電圧ＶＢ間の内部電源電圧ＶＩＮＴによって駆動される内部回路の特性が確認できないという問題がある。従って、動作マージン確認試験では、内部電源電圧が一定電圧ＶＡ以下又は一定電圧ＶＢ以上での内部回路の動作保証しかできないのである。
【００１６】
次に、図２０（ｂ）の場合は、外部電源電圧ＶＥＸＴが所定値Ｖ２になると、内部電源電圧ＶＩＮＴは一定電圧ＶＡからＶＣに一気に上昇、つまり不連続な電圧特性を持つため、前記図２０（ａ）の場合と同様の問題が指摘できる。
【００１７】
次に、図２０（ｃ）の場合は、外部電源電圧が所定値Ｖ２になると、図２０（ａ）、（ｂ）のような内部電源電圧ＶＩＮＴの不連続な電圧特性はなく、連続した電圧特性を持つため、前記図２０（ａ）、（ｂ）の場合に示したような問題は生じない。しかし、外部電源電圧ＶＥＸＴが所定値Ｖ２以上での内部電源電圧ＶＩＮＴの特性は、図２０（ａ）、（ｂ）の場合に比べ低く、加速試験時に内部回路に対する十分な電圧加速が得られないという問題がある。
【００１８】
本発明は、前記従来の問題点を解決するものであり、その目的は、半導体集積回路の動作マージン確認試験及び加速試験に、それぞれ適した内部電源電圧を供給できる内部降圧回路を搭載した半導体集積回路を提供することにある。
【００１９】
【発明が解決しようとする課題】
この課題を解決するために、本発明の半導体集積回路は、動作マージン確認試験時には、連続する内部電源電圧を発生させて、内部回路の動作特性を確認できない内部電源電圧範囲を無くすと共に、加速試験時には、内部回路に対する十分な電圧加速が得られる内部電源電圧を発生させる。
【００２０】
具体的な構成について、請求項１記載の発明の半導体集積回路は、外部電源電圧を降圧し、内部電源電圧として内部回路に供給する内部降圧回路を搭載した半導体集積回路において、前記内部降圧回路は、外部電源電圧が所定値以上のときに定電圧特性を有する第１の基準電圧と、前記外部電源電圧が所定値以上のときでも前記外部電源電圧に依存した第２の基準電圧とを含む複数の基準電圧を発生する基準電圧発生回路と、前記第１の基準電圧に基づいて、内部電源電圧を発生して前記内部回路に供給する第１の内部電源供給回路と、前記第２の基準電圧に基づいて、内部電源電圧を発生して前記内部回路に供給する第２の内部電源供給回路と、加速試験時に出力される加速試験時制御信号により制御され、前記第１の基準電圧と第２の基準電圧とを比較する基準電圧比較回路と、加速試験時に、前記基準電圧比較回路の出力信号に基づいて、加速試験時の内部電源電圧を供給する加速試験時電圧供給回路を備えることを特徴とする。
【００２１】
請求項２記載の発明は、前記請求項１記載の半導体集積回路において、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記基準電圧比較回路の出力信号により前記加速試験時電圧供給回路を動作させて、前記加速試験時の内部電源電圧を供給することを特徴とする。
【００２２】
請求項３記載の発明の半導体集積回路は、外部電源電圧を降圧し、内部電源電圧として内部回路に供給する内部降圧回路を搭載した半導体集積回路において、前記内部降圧回路は、外部電源電圧が所定値以上のときに定電圧特性を有する第１の基準電圧と、前記外部電源電圧が所定値以上のときでも前記外部電源電圧に依存した第２の基準電圧とを含む複数の基準電圧を発生する基準電圧発生回路と、前記第１の基準電圧に基づいて、内部電源電圧を供給するための内部基準電圧を発生する第１の内部基準電圧発生回路と、前記第２の基準電圧に基づいて、内部電源電圧を供給するための内部基準電圧を発生する第２の内部基準電圧発生回路と、加速試験時に出力される加速試験時制御信号により制御され、前記第１の基準電圧と第２の基準電圧とを比較する基準電圧比較回路と、加速試験時に、前記基準電圧比較回路の出力信号に基づいて、加速試験時の内部電源電圧を供給するための内部基準電圧を発生する加速試験時基準電圧発生回路と、前記第１及び第２の内部基準電圧発生回路並びに前記加速試験時基準電圧発生回路の出力より発生する前記内部基準電圧に基づいて、内部電源電圧を前記内部回路に供給する内部電源供給回路とを備えることを特徴とする。
【００２３】
請求項４記載の発明は、前記請求項３記載の半導体集積回路において、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記基準電圧比較回路の出力信号により前記加速試験時基準電圧発生回路を動作させて、前記加速試験時の内部基準電圧を供給することを特徴とする。
【００２４】
請求項５記載の発明は、前記請求項１、請求項２、請求項３又は請求項４記載の半導体集積回路において、前記内部電源電圧は、外部電源電圧が半導体集積回路の動作保証電圧範囲内にあるとき、外部電源電圧が所定値以上のときに定電圧特性を有する第１の電圧特性を有し、外部電源電圧が、前記第２の基準電圧が前記第１の基準電圧より高い電圧特性となる電圧範囲のとき、非加速試験時には、前記外部電源電圧が所定値以上のときでも前記外部電源電圧に依存した第２の電圧特性を有し、加速試験時には、前記第２の電圧特性よりも高い電圧特性で、且つ、外部電源電圧に依存性のある第３の電圧特性を有することを特徴とする。
【００２５】
請求項６記載の発明は、前記請求項１又は請求項２記載の半導体集積回路において、前記加速試験時電圧供給回路は、外部電源電圧と内部電源電圧との間に配置されたＭＯＳトランジスタにより構成され、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記ＭＯＳトランジスタがオン動作して、外部電源電圧と同じ電圧の内部電源電圧を内部回路に供給することを特徴とする。
【００２６】
請求項７記載の発明は、前記請求項１、請求項２又は請求項６記載の半導体集積回路において、前記加速試験時電圧供給回路は、外部電源電圧と内部電源電圧との間に、ダイオード型にゲート接続されたＰ型ＭＯＳトランジスタを含んで構成され、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記Ｐ型ＭＯＳトランジスタがオン動作して、外部電源電圧よりも前記Ｐ型ＭＯＳトランジスタのしきい値電圧だけ低い電圧の内部電源電圧を内部回路に供給することを特徴とする。
【００２７】
請求項８記載の発明は、前記請求項１、請求項２、請求項６又は請求項７記載の半導体集積回路において、前記加速試験時電圧供給回路は、外部電源電圧と内部電源電圧との間に、ダイオード型にゲート接続されたＮ型ＭＯＳトランジスタを含んで構成され、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記Ｎ型ＭＯＳトランジスタがオン動作して、外部電源電圧よりも前記Ｎ型ＭＯＳトランジスタのしきい値電圧だけ低い電圧の内部電源電圧を内部回路に供給することを特徴とする。
【００２８】
請求項９記載の発明は、前記請求項８記載の半導体集積回路において、前記加速試験時電圧供給回路の構成要素であるダイオード型にゲート接続されたＮ型ＭＯＳトランジスタは、メモリセルトランジスタと同じ不純物注入をしたＮ型ＭＯＳトランジスタであり、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、外部電源電圧よりも前記メモリセルトランジスタのしきい値電圧だけ低い電圧の内部電源電圧を発生することを特徴とする。
【００２９】
請求項１０記載の発明は、前記請求項１又は請求項２記載の半導体集積回路において、前記加速試験時電圧供給回路は、外部電源電圧と内部電源電圧との間に、前記基準電圧比較回路の出力信号により制御されるＭＯＳトランジスタと、１個又は複数のダイオード型にゲート接続されたＭＯＳトランジスタと、前記１個又は複数のダイオード型にゲート接続されたＭＯＳトランジスタに対して各々並列に接続されたヒューズとを直列に接続した構成であって、前記各ヒューズの切断により、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、加速試験時の内部電源電圧を切り換えることが可能であることを特徴とする。
【００３０】
請求項１１記載の発明は、前記請求項３又は請求項４記載の半導体集積回路において、前記加速試験時基準電圧発生回路は、外部電源電圧と内部基準電圧との間に配置されたＭＯＳトランジスタにより構成され、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記ＭＯＳトランジスタがオン動作して、外部電源電圧と同じ電圧の内部基準電圧を発生することを特徴とする。
【００３１】
請求項１２記載の発明は、前記請求項３、請求項４又は請求項１１記載の半導体集積回路において、前記加速試験時基準電圧発生回路は、外部電源電圧と内部基準電圧との間に、ダイオード型にゲート接続されたＰ型ＭＯＳトランジスタを含んで構成され、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記Ｐ型ＭＯＳトランジスタがオン動作して、外部電源電圧よりも前記Ｐ型ＭＯＳトランジスタのしきい値電圧だけ低い電圧の内部基準電圧を発生することを特徴とする。
【００３２】
請求項１３記載の発明は、前記請求項３、請求項４、請求項１１又は請求項１２記載の半導体集積回路において、前記加速試験時基準電圧発生回路は、外部電源電圧と内部基準電圧との間に、ダイオード型にゲート接続されたＮ型ＭＯＳトランジスタを含んで構成され、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記Ｎ型ＭＯＳトランジスタがオン動作して、外部電源電圧よりも前記Ｎ型ＭＯＳトランジスタのしきい値電圧だけ低い電圧の内部基準電圧を発生することを特徴とする。
【００３３】
請求項１４記載の発明は、前記請求項１３記載の半導体集積回路において、前記加速試験時基準電圧発生回路の構成要素であるダイオード型にゲート接続されたＮ型ＭＯＳトランジスタは、メモリセルトランジスタと同じ不純物注入をしたＮ型ＭＯＳトランジスタであり、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、外部電源電圧よりも前記メモリセルトランジスタのしきい値電圧だけ低い電圧の内部基準電圧を発生することを特徴とする。
【００３４】
請求項１５記載の発明は、前記請求項３又は請求項４記載の半導体集積回路において、前記加速試験時基準電圧発生回路は、外部電源電圧と内部基準電圧との間に、前記基準電圧比較回路の出力信号により制御されるＭＯＳトランジスタと、１個又は複数のダイオード型にゲート接続されたＭＯＳトランジスタと、前記１個又は複数のダイオード型にゲート接続されたＭＯＳトランジスタに対して各々並列に接続されたヒューズとを直列に接続した構成であって、前記各ヒューズの切断により、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、加速試験時の内部基準電圧を切り換えることが可能であることを特徴とする。
【００３５】
請求項１６記載の発明は、前記請求項１又は請求項２記載の半導体集積回路において、前記第１の基準電圧と第２の基準電圧とを比較する前記基準電圧比較回路の出力は、ヒステリシス特性を持ち、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記加速試験時電圧供給回路が供給する内部電源電圧は、前記外部電源電圧の変化に対しヒステリシス特性を持つことを特徴とする。
【００３６】
請求項１７記載の発明は、前記請求項３又は請求項４記載の半導体集積回路において、前記第１の基準電圧と第２の基準電圧とを比較する前記基準電圧比較回路の出力は、ヒステリシス特性を持ち、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記加速試験時基準電圧発生回路が供給する内部基準電圧は、前記外部電源電圧の変化に対しヒステリシス特性を持つことを特徴とする。
【００３７】
請求項１８記載の発明は、前記請求項１又は請求項２記載の半導体集積回路において、前記第２の基準電圧に基づいて内部電源電圧を供給する前記第２の内部電源供給回路は、前記加速試験時制御信号により制御されて、加速試験時に、内部電源電圧の供給を停止することを特徴とする。
【００３８】
請求項１９記載の発明は、前記請求項１８記載の半導体集積回路において、前記第２の内部電源供給回路は、差動増幅器と、内部電源供給用ドライバーとにより構成され、前記差動増幅器が前記加速試験時制御信号により制御されて、加速試験時に前記差動増幅器の動作が停止することを特徴とする。
【００３９】
請求項２０記載の発明は、前記請求項３又は請求項４記載の半導体集積回路において、前記第２の基準電圧に基づいて内部基準電圧を発生する前記第２の内部基準電圧発生回路は、前記加速試験時制御信号により制御されて、加速試験時に、内部基準電圧の発生を停止することを特徴とする。
【００４０】
請求項２１記載の発明は、前記請求項２０記載の半導体集積回路において、前記第２の内部基準電圧発生回路は、差動増幅器と、内部基準電圧発生用ドライバーとにより構成され、前記差動増幅器が前記加速試験時制御信号により制御されて、加速試験時に前記差動増幅器の動作が停止することを特徴とする。
【００４１】
請求項２２記載の発明は、前記請求項１又は請求項２記載の半導体集積回路において、前記第１の基準電圧に基づいて内部電源電圧を供給する前記第１の内部電源供給回路は、前記基準電圧比較回路の出力信号により制御されて、加速試験時に、前記第２の基準電圧が第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記第１の内部電源供給回路は内部電源電圧の供給を停止することを特徴とする。
【００４２】
請求項２３記載の発明は、前記請求項２２記載の半導体集積回路において、前記第１の内部電源供給回路は、差動増幅器と、内部電源供給用ドライバーとにより構成され、前記差動増幅器が前記基準電圧比較回路の出力信号により制御されて、加速試験時に、前記第２の基準電圧が第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記差動増幅器の動作が停止することを特徴としている。
【００４３】
請求項２４記載の発明は、前記請求項３又は請求項４記載の半導体集積回路において、前記第１の基準電圧に基づいて内部基準電圧を発生する前記第１の内部基準電圧発生回路は、前記基準電圧比較回路の出力信号により制御されて、加速試験時に、前記第２の基準電圧が第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記第１の内部基準電圧発生回路は内部基準電圧の発生を停止することを特徴とする。
【００４４】
請求項２５記載の発明は、前記請求項２４記載の半導体集積回路において、前記第１の内部基準電圧発生回路は、差動増幅器と、内部基準電圧発生用ドライバーとにより構成され、前記差動増幅器が前記基準電圧比較回路の出力信号により制御されて、加速試験時に、前記第２の基準電圧が第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記差動増幅器の動作が停止することを特徴とする。
【００４５】
以上の構成により、請求項１ないし請求項２５記載の半導体集積回路では、非加速試験時（動作マージン確認試験時）には、一定電圧の第１の基準電圧を持つ第１の電圧特性と、この一定電圧から外部電源電圧に応じて上昇する第２の電圧特性とにより、発生する内部電源電圧が連続するので、内部回路の動作特性を確認できない内部電源電圧範囲が無くなる。また、加速試験時には、前記第１の電圧特性よりも電圧の高い第３の電圧特性により、高圧の内部電源電圧が発生して、内部回路に対する十分な電圧加速が得られる。
【００４６】
特に、請求項７〜請求項１０及び請求項１２〜請求項１５記載の半導体集積回路では、追加するＭＯＳトランジスタにより、そのしきい値電圧分、加速試験時に供給する内部電源電圧又は発生する内部基準電圧を、適宜低く変更、調整することが可能である。
【００４７】
更に、請求項１６及び請求項１７記載の半導体集積回路では、加速試験時に、供給する内部電源電圧、又は発生する内部基準電圧が、外部電源電圧の変化に対してヒステリシス特性を持つので、外部電源電圧がノイズ等により変動しても、安定した内部電源電圧特性、及び安定した内部基準電圧特性が得られる。
【００４８】
加えて、請求項１８ないし請求項２１記載の半導体集積回路では、加速試験時に、その試験に関係しない（動作しない）内部電源供給回路又は内部基準電圧発生回路が、加速試験時制御信号に基づいて、非活性状態になるので、その内部電源供給回路又は内部基準電圧発生回路を流れる定常電流が低減され、低消費電力となる。
【００４９】
また、請求項２２ないし請求項２５記載の半導体集積回路では、加速試験時に、加速試験時電圧供給回路又は加速試験時基準電圧発生回路が、基準電圧比較回路の出力に基づいて、各々、加速試験時の内部電源電圧を供給又は内部基準電圧を発生している際には、この際に関係しない（動作しない）内部電源供給回路又は内部基準電圧発生回路が、前記基準電圧比較回路の出力に基づいて、非活性状態になるので、その内部電源供給回路又は内部基準電圧発生回路を流れる定常電流が低減され、低消費電力となる。
【００５０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００５１】
（第１の実施の形態）
図１は本発明の第１の実施の形態における半導体集積回路のブロック構成を示す図であり、降圧した内部電源電圧を内部回路に供給する内部降圧回路と内部回路のブロック構成を示す。図２は、図１の半導体集積回路の電圧特性を示す図である。
【００５２】
図１において、１は基準電圧発生回路、５は内部電源供給回路、６は内部回路、８は基準電圧比較回路、９は加速試験時電圧供給回路である。ＶＲＥＦ１、ＶＲＥＦ２は基準電圧発生回路１より発生する基準電圧、ＢＩＭは加速試験時に基準電圧比較回路８を活性化するための加速試験時制御信号、ＶＢＩは基準電圧比較回路８の出力信号、ＶＩＮＴは内部回路６を駆動するための内部電源電圧である。
【００５３】
以上のように構成された本実施の形態の半導体集積回路について、以下、その動作を説明する。
【００５４】
基準電圧発生回路１で複数の基準電圧ＶＲＥＦ１、ＶＲＥＦ２を発生する。発生する一方の基準電圧ＶＲＥＦ１（第１の基準電圧）は、図２１（ａ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上になると、外部電源電圧ＶＥＸＴにほとんど依存性のない一定電圧ＶＡの特性を持つ。発生する他方の基準電圧ＶＲＥＦ２（第２の基準電圧）は、図２１（ｃ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ２の時、基準電圧ＶＡを通り、外部電源電圧に比例して上昇する特性を持つ。
【００５５】
先ず、非加速試験時の場合は、加速試験時制御信号ＢＩＭにより、基準電圧比較回路８は活性化せず、次段の加速試験時内部電源供給回路９も活性化されない。従って、基準電圧発生回路１より発生した２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２のうち、外部電源電圧に対する基準電圧値の高い方をもとに、それぞれの入力である内部電源供給回路５によって、内部回路６を駆動するための内部電源電圧ＶＩＮＴが出力される。つまり、外部電源電圧ＶＥＸＴが所定値Ｖ２未満の時は、図２１（ａ）の特性に従い、所定値Ｖ２以上になると、図２１（ｃ）の特性に従う内部電源電圧ＶＩＮＴが発生する。非加速試験時の外部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、図２に示すように、特性線Ｉ（第１の電圧特性）（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と、特性線II（第２の電圧特性）（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）とで示される電圧特性を持つ。
【００５６】
次に、加速試験時の場合は、加速試験時制御信号ＢＩＭにより、基準電圧比較回路８が活性化する。基準電圧比較回路８は、基準電圧発生回路１より発生する２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２同士を比較し、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性になると、その出力信号ＶＢＩによって、次段の加速試験時内部電源供給回路９を活性化し、内部電源電圧ＶＩＮＴを外部電源電圧ＶＥＸＴと等しくする。つまり、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる外部電源電圧（即ち、所定値Ｖ２以上）で、内部電源電圧ＶＩＮＴは、外部電源電圧ＶＥＸＴと等しい電圧特性を持つ。また、所定値Ｖ２未満の場合は、非加速試験時の場合と同様に、内部電源供給回路５によって、内部電源電圧ＶＩＮＴが出力される。加速試験時における外部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、図２に示すように、特性線Ｉ（第１の電圧特性）（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と、特性線III （第３の電圧特性）（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）とで示される電圧特性を持つ。
【００５７】
つまり、加速試験時と非加速試験時にそれぞれ異なる内部電源電圧を発生することが可能となる。
【００５８】
図５は本発明の第１の実施の形態における半導体集積回路を示す前記図１のブロック構成の具体的な回路を示す。
【００５９】
図５において、ＱＰ１〜ＱＰ１０はＰ型ＭＯＳトランジスタ、ＱＮ１〜ＱＮ９はＮ型ＭＯＳトランジスタ、ＶＥＸＴは外部電源電圧を示す。また、同図中、図１又は従来例と同一機能の構成は、同一符号で示している。
【００６０】
基準電圧発生回路１は２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２を発生し、内部電源供給回路５と基準電圧比較回路８とに出力する。
【００６１】
基準電圧ＶＲＥＦ１が入力される内部電源供給回路（第１の内部電源供給回路）５は、Ｐ型ＭＯＳトランジスタＱＰ１、ＱＰ２及びＮ型ＭＯＳトランジスタＱＮ１〜ＱＮ３で構成される差動増幅器７と、この差動増幅器７の出力をゲート端子に入力するＰ型ＭＯＳトランジスタ（内部電源供給用ドライバー）ＱＰ３とにより構成され、そのドレイン端子を内部電源電圧ＶＩＮＴに出力する。
【００６２】
また、基準電圧ＶＲＥＦ２が入力される内部電源供給回路（第２の内部電源供給回路）５は、Ｐ型ＭＯＳトランジスタＱＰ４、ＱＰ５及びＮ型ＭＯＳトランジスタＱＮ４〜ＱＮ６で構成される差動増幅器７と、この差動増幅器７の出力をゲート端子に入力するＰ型ＭＯＳトランジスタ（内部電源供給用ドライバー）ＱＰ６とにより構成され、そのドレイン端子を内部電源電圧ＶＩＮＴに出力する。
【００６３】
基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２とをそれぞれ入力とする基準電圧比較回路８は、Ｐ型ＭＯＳトランジスタＱＰ７、ＱＰ８及びＮ型ＭＯＳトランジスタＱＮ７〜ＱＮ９で構成される差動増幅器１３と、この差動増幅器１３中のＰ型ＭＯＳトランジスタＱＰ７に並列に接続されたＰ型ＭＯＳトランジスタＱＰ９とで構成されており、加速試験時制御信号ＢＩＭが、Ｐ型ＭＯＳトランジスタＱＰ９とＮ型ＭＯＳトランジスタＱＮ９のゲート端子にそれぞれ入力される。また、この差動増幅器１３の出力信号ＶＢＩは、加速試験時電圧供給回路９に出力される。この加速試験時電圧供給回路９は、前記出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ１０で構成され、そのドレイン端子の電圧を内部電源電圧ＶＩＮＴに出力する。
【００６４】
以上のように構成された第１の実施の形態の半導体集積回路について、以下、その動作を説明する。
【００６５】
基準電圧発生回路１で発生する２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２は、前記実施の形態で説明したように、基準電圧ＶＲＥＦ１は、図２１（ａ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上になると、一定電圧ＶＡとなる特性を持ち、基準電圧ＶＲＥＦ２は、図２１（ｃ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ２の時、基準電圧ＶＡを通り、外部電源電圧に比例して上昇する特性を持つ。
【００６６】
先ず、非加速試験時の場合、加速試験時制御信号ＢＩＭは低レベルとなり、この信号をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ９はオフし、基準電圧比較回路８中の差動増幅器１３は非活性状態になる。また、この信号をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ９はオンするため、差動増幅器１３の出力信号ＶＢＩは強制的に高レベルを出力する。よって、出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ１０もオフするため、加速試験時電圧供給回路９による内部電源電圧ＶＩＮＴへの影響はない。基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５は、差動増幅器７と、この差動増幅器７の出力をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ３で構成される。また、基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５についても同一の回路構成である。この内部電源供給回路５の動作の詳細については、従来例で説明したので、省略する。
【００６７】
基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２よりも高い電圧特性である場合（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合）を考えると、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５は、基準電圧ＶＲＥＦ１と等しい電圧を内部電源電圧ＶＩＮＴとして出力する。また、基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５も、基準電圧ＶＲＥＦ２と等しい電圧を内部電源電圧ＶＩＮＴとして出力しようとするが、今、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２よりも高い電圧特性であるため、発生する内部電源電圧ＶＩＮＴの値は、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５により発生する値に従う。反対に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性の場合（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の場合）は、基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５により発生する内部電源電圧ＶＩＮＴの値に従う。
【００６８】
従って、非加速試験時における外部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、図２に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と特性線II（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される電圧特性を持つ。
【００６９】
次に、加速試験時の場合、加速試験時制御信号ＢＩＭは高レベルとなり、この信号をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ９はオフし、更に基準電圧比較回路８中の差動増幅器１３は活性状態となる。この差動増幅器１３は、基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２とを比較し、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２よりも高い電圧特性である場合（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合）、出力信号ＶＢＩに高レベルを出力するため、次段の加速試験時電圧供給回路９を構成するＰ型ＭＯＳトランジスタＱＰ１０はオフする。よって、加速試験時電圧供給回路９による内部電源電圧ＶＩＮＴへの影響はないため、発生する内部電源電圧ＶＩＮＴの値は、非加速試験時の外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合と同じになる。
【００７０】
逆に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる場合（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の場合）は、出力信号ＶＢＩは低レベルを出力するため、次段のＰ型ＭＯＳトランジスタＱＰ１０がオンする。よって、加速試験時電圧供給回路９により、発生する内部電源電圧ＶＩＮＴは、強制的に外部電源電圧ＶＥＸＴと等しい値をとる。
【００７１】
従って、加速試験時における外部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、図２に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と特性線III （外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される電圧特性を持つ。
【００７２】
つまり、加速試験時と非加速試験時にそれぞれ異なる内部電源電圧を発生することが可能となる。
【００７３】
（第２の実施の形態）
図３は本発明の第２の実施の形態における半導体集積回路の回路構成ブロック図を示すものであり、降圧した内部電源電圧を内部回路に供給する内部降圧回路と内部回路のブロック構成を示す。図４（ａ）、（ｂ）は、図３の半導体集積回路の電圧特性を示すものである。
【００７４】
図３において、１は基準電圧発生回路、５は内部電源供給回路、６は内部回路、８は基準電圧比較回路、１０は内部基準電圧発生回路、１１は加速試験時基準電圧発生回路、ＶＲＥＦ１、ＶＲＥＦ２は基準電圧発生回路１より発生する基準電圧、ＢＩＭは加速試験時に基準電圧比較回路８を活性化するための加速試験時制御信号、ＶＢＩは基準電圧比較回路８の出力信号、ＶＲＥＦは内部基準電圧、ＶＩＮＴは内部回路６を駆動するための内部電源電圧である。
【００７５】
以上のように構成された本実施の形態の半導体集積回路について、以下、その動作を説明する。
【００７６】
基準電圧発生回路１で複数の基準電圧ＶＲＥＦ１、ＶＲＥＦ２を発生する。発生する一方の基準電圧ＶＲＥＦ１（第１の基準電圧）は、図２１（ａ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上になると、外部電源電圧ＶＥＸＴにほとんど依存性のない一定電圧ＶＡとなる特性を持つ。発生する他方の基準電圧ＶＲＥＦ２（第２の基準電圧）は、図２１（ｃ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ２の時、基準電圧ＶＡを通り、外部電源電圧に比例して上昇する特性を持つ。
【００７７】
先ず、非加速試験時の場合は、加速試験時制御信号ＢＩＭにより、基準電圧比較回路８は活性化せず、次段の加速試験時基準電圧発生回路１１も活性化されない。従って、基準電圧発生回路１より発生した２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２のうち、外部電源電圧に対する基準電圧値の高い方をもとに、それぞれの入力である内部基準電圧発生回路１０によって、内部基準電圧ＶＲＥＦが出力される。つまり、外部電源電圧ＶＥＸＴが所定値Ｖ２未満の時は、図２１（ａ）の特性に従い、所定値Ｖ２以上になると、図２１（ｃ）の特性に従う内部基準電圧ＶＲＥＦが発生する。
【００７８】
非加速試験時における外部電源電圧ＶＥＸＴに対する内部基準電圧ＶＲＥＦの電圧特性は、図４（ａ）に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と特性線II（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される電圧特性を持つ。そして、発生した内部基準電圧ＶＲＥＦに基づいて内部電源供給回路５により、内部回路６を駆動するための内部電源電圧ＶＩＮＴを発生する。よって、非加速試験時における外部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、図４（ｂ）に示すように、図４（ａ）と同様に、特性線Ｉ（第１の電圧特性）と特性線II（第２の電圧特性）とで示される電圧特性を持つ。
【００７９】
次に、加速試験時の場合は、加速試験時制御信号ＢＩＭにより、基準電圧比較回路８が活性化する。基準電圧比較回路８は、基準電圧発生回路１より発生する２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２同士を比較し、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性になると、その出力信号ＶＢＩによって、次段の加速試験時基準電圧発生回路１１を活性化し、内部基準電圧ＶＲＥＦを外部電源電圧ＶＥＸＴと等しくする。つまり、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる外部電源電圧（即ち、所定値Ｖ２以上）で、内部基準電圧ＶＲＥＦは、外部電源電圧ＶＥＸＴに等しい電圧特性を持つ。また、所定値Ｖ２未満の場合は、非加速試験時の場合と同様に、内部基準電圧発生回路１０によって、内部基準電圧ＶＲＥＦが出力される。加速試験時における外部電源電圧ＶＥＸＴに対する基準電圧ＶＲＥＦの電圧特性は、図４（ａ）に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と特性線III （外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される電圧特性を持つ。そして、発生した内部基準電圧ＶＲＥＦに基づいて内部電源供給回路５により、内部回路６を駆動するための内部電源電圧ＶＩＮＴを発生する。
【００８０】
よって、加速試験時における外部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、図４（ｂ）に示すように、図４（ａ）と同様に、特性線Ｉ（第１の電圧特性）と特性線III （第３の電圧特性）との双方で示される電圧特性を持つ。
【００８１】
つまり、加速試験時と非加速試験時にそれぞれ異なる内部電源電圧を発生することが可能となる。
【００８２】
図６は本発明の第２の実施の形態における半導体集積回路を示す前記図３のブロック構成の具体的回路を示す。
【００８３】
図６において、ＱＰ１１〜ＱＰ２０はＰ型ＭＯＳトランジスタ、ＱＮ１１〜ＱＮ１６、ＱＮ１８〜ＱＮ２０はＮ型ＭＯＳトランジスタを示す。また、同図中、図３又は従来例と同一機能の構成は、同一符号で示している。
【００８４】
基準電圧発生回路１は２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２を発生し、内部基準電圧発生回路１０と基準電圧比較回路８とに出力する。
【００８５】
基準電圧ＶＲＥＦ１が入力される内部基準電圧発生回路（第１の内部基準電圧発生回路）１０は、Ｐ型ＭＯＳトランジスタＱＰ１１、ＱＰ１２及びＮ型ＭＯＳトランジスタＱＮ１１〜ＱＮ１３で構成される差動増幅器１４と、この差動増幅器１４の出力をゲート端子に入力するＰ型ＭＯＳトランジスタ（内部基準電圧発生用ドライバー）ＱＰ１３とにより構成されており、そのドレイン端子の電圧を内部基準電圧ＶＲＥＦに出力する。
【００８６】
また、基準電圧ＶＲＥＦ２が入力される内部基準電圧発生回路（第２の内部基準電圧発生回路）１０は、Ｐ型ＭＯＳトランジスタＱＰ１４、ＱＰ１５及びＮ型ＭＯＳトランジスタＱＮ１４〜ＱＮ１６で構成される差動増幅器１４と、この差動増幅器１４の出力をゲート端子に入力するＰ型ＭＯＳトランジスタ（内部基準電圧発生用ドライバー）ＱＰ１６とにより構成され、そのドレイン端子の電圧を内部基準電圧ＶＲＥＦに出力する。基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２とをそれぞれ入力とする基準電圧比較回路８は、Ｐ型ＭＯＳトランジスタＱＰ７、ＱＰ８及びＮ型ＭＯＳトランジスタＱＮ７〜ＱＮ９で構成される差動増幅器１３と、この差動増幅器１３中のＰ型ＭＯＳトランジスタＱＰ７に並列に接続されたＰ型ＭＯＳトランジスタＱＰ９とにより構成されており、加速試験時制御信号ＢＩＭが、Ｐ型ＭＯＳトランジスタＱＰ９とＮ型ＭＯＳトランジスタＱＮ９のゲート端子にそれぞれ入力される。また、この差動増幅器１３の出力信号ＶＢＩは、加速試験時基準電圧発生回路１１に出力される。
【００８７】
加速試験時基準電圧発生回路１１は、前記出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ１７で構成され、そのドレイン端子を内部基準電圧ＶＲＥＦに出力する。
【００８８】
内部基準電圧ＶＲＥＦを入力とする内部電源供給回路５は、Ｐ型ＭＯＳトランジスタＱＰ１８、ＱＰ１９及びＮ型ＭＯＳトランジスタＱＮ１８〜ＱＮ２０とで構成される差動増幅器７と、この差動増幅器７の出力をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ２０とで構成され、そのドレイン端子の電圧を内部電源電圧ＶＩＮＴに出力する。
【００８９】
以上のように構成された第２の実施の形態の半導体集積回路について、以下、その動作を説明する。
【００９０】
基準電圧発生回路１で発生する２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２は、前記一実施の形態で説明したように、基準電圧ＶＲＥＦ１は、図２１（ａ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上になると、一定電圧ＶＡとなる特性を持ち、基準電圧ＶＲＥＦ２は、図２１（ｃ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ２の時、基準電圧ＶＡを通り、外部電源電圧に比例して上昇する特性を持つ。
【００９１】
先ず、非加速試験時の場合、加速試験時制御信号ＢＩＭは低レベルとなり、この信号をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ９はオフし、基準電圧比較回路８中の差動増幅器１３は非活性状態になる。また、この信号をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ９はオンするため、差動増幅器１３の出力信号ＶＢＩは強制的に高レベルを出力する。よって、出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ１７もオフするため、加速試験時基準電圧発生回路１１による内部基準電圧ＶＲＥＦへの影響はない。基準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１０は、差動増幅器１４と、この差動増幅器１４の出力をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ１３で構成される。また、基準電圧ＶＲＥＦ２を入力とする内部基準電圧発生回路１０についても同一の回路構成である。これ等の回路構成は、第１の実施の形態における、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５、及び基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５と同一の回路構成である。
【００９２】
従って、非加速試験時に発生する内部基準電圧ＶＲＥＦの電圧特性は、図４（ａ）に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と特性線II（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される電圧特性を持つ。
【００９３】
次に、加速試験時の場合、加速試験時制御信号ＢＩＭは高レベルとなり、この信号をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ９はオフし、更に基準電圧比較回路８中の差動増幅器１３は活性状態となる。この差動増幅器１３は、基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２とを比較し、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２よりも高い電圧特性である場合（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合）、出力信号ＶＢＩに高レベルを出力するため、次段の加速試験時基準電圧発生回路１１を構成するＰ型ＭＯＳトランジスタＱＰ１７はオフする。よって、加速試験時基準電圧発生回路１１による内部基準電圧ＶＲＥＦへの影響はないため、発生する内部基準電圧ＶＲＥＦの値は、非加速試験時の外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合と同様の値となる。逆に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる場合（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の場合）は、出力信号ＶＢＩは低レベルを出力するため、次段のＰ型ＭＯＳトランジスタＱＰ１７がオンする。
【００９４】
よって、加速試験時基準電圧発生回路１１により、発生する内部基準電圧ＶＲＥＦは、強制的に外部電源電圧ＶＥＸＴと等しい値をとる。従って、加速試験時における外部電源電圧ＶＥＸＴに対する内部基準電圧ＶＲＥＦの電圧特性は、図４（ａ）に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と特性線III （外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）とで示される電圧特性を持つ。
【００９５】
内部電源供給回路５の回路構成は、従来例で説明した回路構成と同一であって、入力する内部基準電圧ＶＲＥＦと等しい電圧を内部電源電圧ＶＩＮＴとして出力する。従って、発生する内部電源電圧ＶＩＮＴの電圧特性は、図４（ｂ）に示すように、非加速試験時は、特性線Ｉと特性線IIとで示される電圧特性を持ち、加速試験時は、特性線Ｉと特性線III とで示される電圧特性を持つ。
【００９６】
つまり、加速試験時と非加速試験時にそれぞれ異なる内部基準電圧を発生し、この発生する内部基準電圧に基づいた内部電源電圧を発生することにより、加速試験時と非加速試験時にそれぞれ異なる内部電源電圧を発生することが可能となる。
【００９７】
（第３の実施の形態）
図７は本発明の第３の実施の形態における半導体集積回路の回路図を示すものである。図７において、ＱＰ２１はＰ型ＭＯＳトランジスタ、ＱＮ２１はＮ型ＭＯＳトランジスタ、Ｆ１、Ｆ２はヒューズを示す。図７は図５の加速試験時電圧供給回路９を構成するＰ型ＭＯＳトランジスタＱＰ１０のソース端子に、ダイオード型にゲート接続したＮ型ＭＯＳトランジスタＱＮ２１を直列に接続し、このＮ型ＭＯＳトランジスタＱＮ２１に、ダイオード型にゲート接続したＰ型ＭＯＳトランジスタＱＰ２１を直列に接続し、ダイオード型にゲート接続したトランジスタＱＰ２１、ＱＮ２１と並列にヒューズＦ１、Ｆ２をそれぞれ接続した構成である。また、Ｐ型ＭＯＳトランジスタのしきい値電圧をＶＴＰ、Ｎ型ＭＯＳトランジスタのしきい値電圧をＶＴＮとする。
【００９８】
以上のように構成された第３の実施の形態の半導体集積回路について、以下、その動作を説明する。
【００９９】
Ｐ型ＭＯＳトランジスタＱＰ１０がオンするのは、第１の実施の形態で示したように、加速試験時で、且つ、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる場合である。ヒューズＦ１、Ｆ２が切断されていない場合は、トランジスタＱＰ１０のソース端子の電圧は、外部電源電圧ＶＥＸＴと等しいので、内部電源電圧ＶＩＮＴの電圧特性は、第１の実施の形態で示した図２における特性線III と等しくなる。
【０１００】
ヒューズＦ１を切断した場合は、Ｐ型ＭＯＳトランジスタＱＰ１０に対してダイオード型にゲート接続したＰ型ＭＯＳトランジスタＱＰ２１が直列に接続された構成となる。従って、加速試験時には、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる外部電源電圧の下での内部電源電圧ＶＩＮＴの電圧特性は、図８の特性線IVに示すように、外部電源電圧ＶＥＸＴよりＰ型ＭＯＳトランジスタのしきい値電圧ＶＴＰだけ低くすることができる。
【０１０１】
同様に、ヒューズＦ２を切断すれば、Ｐ型ＭＯＳトランジスタＱＰ１０に対してダイオード型にゲート接続したＮ型ＭＯＳトランジスタＱＮ２１が直列に接続された構成となり、内部電源電圧ＶＩＮＴの電圧特性は、図８の特性線Ｖに示すように、外部電源電圧ＶＥＸＴよりＮ型ＭＯＳトランジスタのしきい値電圧ＶＴＮだけ低くすることができる。尚、Ｎ型ＭＯＳトランジスタＱＮ２１をメモリセルトランジスタと同じ不純物注入をしたＮ型ＭＯＳトランジスタで構成すれば、内部電源電圧ＶＩＮＴの電圧特性は、外部電源電圧ＶＥＸＴよりメモリセルトランジスタのしきい値電圧だけ低くすることが可能となる。また、直列接続しているそれぞれのトランジスタの順番を入れ換えても同様の効果が得られる。
【０１０２】
このように、加速試験時における内部電源電圧特性の変更が容易に実現できるので、加速試験における内部回路に対する電圧加速の選択自由度が増す。
【０１０３】
（第４の実施の形態）
図９は本発明の第４の実施の形態における半導体集積回路の回路図を示すものである。
【０１０４】
図９において、ＱＰ２２はＰ型ＭＯＳトランジスタ、ＱＮ２２はＮ型ＭＯＳトランジスタ、Ｆ３、Ｆ４はヒューズを示す。図９は図６の加速試験時基準電圧発生回路１１を構成するＰ型ＭＯＳトランジスタＱＰ１７のソース端子に、ダイオード型にゲート接続したＮ型ＭＯＳトランジスタＱＮ２２を直列に接続し、このＮ型ＭＯＳトランジスタＱＮ２２に、ダイオード型にゲート接続したＰ型ＭＯＳトランジスタＱＰ２２を直列に接続し、ダイオード型にゲート接続したトランジスタＱＰ２２、ＱＮ２２と並列にヒューズＦ３、Ｆ４をそれぞれ接続した構成である。また、Ｐ型ＭＯＳトランジスタのしきい値電圧をＶＴＰ、Ｎ型ＭＯＳトランジスタのしきい値電圧をＶＴＮとする。
【０１０５】
以上のように構成された第４の実施の形態の半導体集積回路について、以下、その動作を説明する。
【０１０６】
Ｐ型ＭＯＳトランジスタＱＰ１７がオンするのは、第２の実施の形態で示したように、加速試験時で、且つ、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる場合である。ヒューズＦ３、Ｆ４が切断されていない場合は、トランジスタＱＰ１７のソース端子の電圧は、外部電源電圧ＶＥＸＴと等しいので、内部基準電圧ＶＲＥＦの電圧特性は、第２の実施の形態で示した図４（ａ）における特性線III と等しくなる。
【０１０７】
一方、ヒューズＦ３を切断した場合は、Ｐ型ＭＯＳトランジスタＱＰ１７に対しダイオード型にゲート接続したＰ型ＭＯＳトランジスタＱＰ２２が直列に接続された構成となるので、加速試験時に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる外部電源電圧の下での内部基準電圧ＶＲＥＦの電圧特性は、図１０の特性線IVに示すように、外部電源電圧ＶＥＸＴよりもＰ型ＭＯＳトランジスタのしきい値電圧ＶＴＰだけ低くすることができる。同様に、ヒューズＦ４を切断すれば、Ｐ型ＭＯＳトランジスタＱＰ１７に対しダイオード型にゲート接続したＮ型ＭＯＳトランジスタＱＮ２２が直列に接続された構成となるので、内部基準電圧ＶＲＥＦの電圧特性は、図１０の特性線Ｖに示すように、外部電源電圧ＶＥＸＴよりＮ型ＭＯＳトランジスタのしきい値電圧ＶＴＮだけ低くすることができる。
【０１０８】
尚、Ｎ型ＭＯＳトランジスタＱＮ２２をメモリセルトランジスタと同じ不純物注入をしたＮ型ＭＯＳトランジスタで構成すれば、内部基準電圧ＶＲＥＦの電圧特性は、外部電源電圧ＶＥＸＴよりメモリセルトランジスタのしきい値電圧だけ低くすることが可能となる。また、直列接続しているそれぞれのトランジスタの順番を入れ換えても同様の効果が得られる。
【０１０９】
このように、加速試験時の内部基準電圧特性の変更が容易に実現できるので、これに伴って、加速試験時の内部電源電圧特性の変更が可能となり、加速試験における内部回路に対する電圧加速の選択自由度が増す。
【０１１０】
（第５の実施の形態）
図１１は本発明の第５の実施の形態における半導体集積回路の回路図を示すものである。
【０１１１】
図１１において、１２ａ、１２ｂはインバータ、ＱＮ２３はＮ型ＭＯＳトランジスタを示す。図１１は図５の基準電圧比較回路８中の差動増幅器１３の出力と、次段の加速試験時電圧供給回路９を構成するＰ型ＭＯＳトランジスタＱＰ１０の間に、インバータ１２ａ、１２ｂを接続し、基準電圧ＶＲＥＦ１をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ８と並列にＮ型ＭＯＳトランジスタＱＮ２３を接続し、このＮ型ＭＯＳトランジスタＱＮ２３のゲート端子には、前記インバータ１２ｂの出力が入力される構成である。
【０１１２】
以上のように構成された第５の実施の形態の半導体集積回路について、以下、その動作を説明する。
【０１１３】
先ず、インバータ１２ｂの出力信号ＶＢＩは、差動増幅器１３の出力からインバータを２段を通過した信号であり、差動増幅器１３の出力と同一極性である。よって、Ｎ型ＭＯＳトランジスタＱＮ２３が無い場合は、前記第１の実施の形態と同じ内部電源電圧特性を持つ。
【０１１４】
今、このインバータ１２ｂの出力信号ＶＢＩを、基準電圧ＶＲＥＦ１をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ８と並列に接続したＮ型ＭＯＳトランジスタＱＮ２３へ、正帰還のフィードバックをかけることにより、内部電源電圧ＶＩＮＴの電圧特性は、図１２に示すように、外部電源電圧ＶＥＸＴが低い電圧から高い電圧に変化する場合は、特性線Ａを通る内部電源電圧特性となる。つまり、外部電源電圧ＶＥＸＴがＶ３以上にならないと、出力信号ＶＢＩは低レベルにならない。逆に、外部電源電圧ＶＥＸＴが高い電圧から低い電圧に変化する場合は、フードバックがかからないため（外部電源電圧がＶ３以上の時、出力信号ＶＢＩは低レベルを出力しており、出力信号ＶＢＩをゲート端子に入力するトランジスタＱＮ２３はオフするため）、特性線Ｂを通る内部電源電圧特性（第１の実施の形態と同じ）となる。
【０１１５】
このように、電圧Ｖ３−電圧Ｖ２の幅を持つヒステリシス特性を持たせることにより、加速試験時（加速試験時制御信号ＢＩＭが高レベル時）、外部電源電圧ＶＥＸＴが所定値Ｖ２近傍で電源ノイズ等により変動した場合でも、安定した内部電源電圧特性を得ることが可能となる。
【０１１６】
（第６の実施の形態）
図１３は本発明の第６の実施の形態における半導体集積回路の回路図を示すものである。
【０１１７】
図１３は図６の基準電圧比較回路８中の差動増幅器１３の出力と、次段の加速試験時基準電圧発生回路１１を構成するＰ型ＭＯＳトランジスタＱＰ１７の間に、インバータ１２ａ、１２ｂを接続し、基準電圧ＶＲＥＦ１をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ８と並列にＮ型ＭＯＳトランジスタＱＮ２３を接続し、このＮ型ＭＯＳトランジスタＱＮ２３のゲート端子には、前記インバータ１２ｂの出力が入力される構成である。
【０１１８】
以上のように構成された第６の実施の形態の半導体集積回路について、以下、その動作を説明する。
【０１１９】
先ず、インバータ１２ｂの出力信号ＶＢＩは、差動増幅器１３の出力からインバータを２段を通過した信号であり、差動増幅器１３の出力と同一極性である。よって、Ｎ型ＭＯＳトランジスタＱＮ２３が無い場合は、前記第１の実施の形態と同じ内部電源電圧特性を持つ。
【０１２０】
今、このインバータ１２ｂの出力信号ＶＢＩを、基準電圧ＶＲＥＦ１をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ８と並列に接続したＮ型ＭＯＳトランジスタＱＮ２３へ、正帰還のフィードバックをかけることにより、内部基準電圧ＶＲＥＦの電圧特性は、図１４に示すように、外部電源電圧ＶＥＸＴが低い電圧から高い電圧に変化する場合は、特性線Ａを通る内部基準電圧特性となる。つまり、外部電源電圧ＶＥＸＴがＶ３以上にならないと、出力信号ＶＢＩは低レベルにならない。逆に、外部電源電圧ＶＥＸＴが高い電圧から低い電圧に変化する場合は、フードバックがかからないため（外部電源電圧がＶ３以上の時、出力信号ＶＢＩは低レベルを出力しており、出力信号ＶＢＩをゲート端子に入力するトランジスタＱＮ２３はオフするため）、特性線Ｂを通る内部基準電圧特性（第２の実施の形態と同じ）となる。
【０１２１】
このように、電圧Ｖ３−電圧Ｖ２の幅を持つヒステリシス特性を持たせることにより、加速試験時（加速試験時制御信号ＢＩＭが高レベル時）、外部電源電圧ＶＥＸＴが所定値Ｖ２近傍で電源ノイズ等により変動した場合でも、安定した内部基準電圧特性を得ることができる。よって、この内部基準電圧に基づいて発生する内部電源電圧も安定した電圧特性を得ることができる。実デバイスでは、約０．４Ｖ程度のヒステリシス特性を持たせることにより、良好な内部電源電圧特性を得ることができる。
【０１２２】
（第７の実施の形態）
図１５は本発明の第７の実施の形態における半導体集積回路の回路図を示すものである。
【０１２３】
図１５は図５の基準電圧ＶＲＥＦ２を入力する内部電源供給回路５の差動増幅器７中のＰ型ＭＯＳトランジスタＱＰ４と並列にＰ型ＭＯＳトランジスタＱＰ２３を接続し、このＰ型ＭＯＳトランジスタＱＰ２３のゲート端子と、前記差動増幅器７中のＮ型ＭＯＳトランジスタＱＮ６のゲート端子に、加速試験時制御信号ＢＩＭの反転信号／ＢＩＭを入力する構成である。
【０１２４】
以上のように構成された第７の実施の形態の半導体集積回路について、以下、その動作を説明する。
【０１２５】
先ず、非加速試験時の場合、加速試験時制御信号ＢＩＭは低レベルの信号であり、その反転信号／ＢＩＭは高レベルの信号である。／ＢＩＭをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ２３はオフし、また、Ｎ型ＭＯＳトランジスタＱＮ６はオンするので、基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５中の差動増幅器７は、活性化状態となる。よって、非加速試験時の場合、第１の実施の形態と同一の動作を行う。
【０１２６】
次に、加速試験時の場合、加速試験時制御信号ＢＩＭは高レベルとなり、その反転信号／ＢＩＭは、低レベルの信号となる。第１の実施の形態で示したように、加速試験時の内部電源電圧特性は、外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合は、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５により発生する内部電源電圧ＶＩＮＴの電圧特性で決まり、また、外部電源電圧ＶＥＸＴが所定値Ｖ２以上の場合は、基準電圧比較回路８と、加速試験時電圧発生回路９により発生する内部電源電圧ＶＩＮＴの電圧特性で決まる。つまり、基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５の動作には関係していない。よって、加速試験時制御信号の反転信号／ＢＩＭをＰ型ＭＯＳトランジスタＱＰ２３のゲート端子とＮ型ＭＯＳトランジスタＱＮ６のゲート端子に入力することにより、基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５を非活性状態にしても問題ない。
【０１２７】
このように、加速試験時、基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５を非活性状態にし、差動増幅器７を流れる定常電流を低減することにより、低消費電力化が可能となる。
【０１２８】
（第８の実施の形態）
図１６は本発明の第８の実施の形態における半導体集積回路の回路図を示すものである。
【０１２９】
図１６は図６の基準電圧ＶＲＥＦ２を入力する内部基準電圧発生回路１０の差動増幅器１４中のＰ型ＭＯＳトランジスタＱＰ１４と並列にＰ型ＭＯＳトランジスタＱＰ２４を接続し、このＰ型ＭＯＳトランジスタＱＰ２４のゲート端子と、前記差動増幅器１４中のＮ型ＭＯＳトランジスタＱＮ１６のゲート端子に、加速試験時制御信号の反転信号／ＢＩＭを入力する構成である。
【０１３０】
以上のように構成された第８の実施の形態の半導体集積回路について、以下、その動作を説明する。
【０１３１】
先ず、非加速試験時の場合、加速試験時制御信号ＢＩＭは低レベルの信号であり、その反転信号／ＢＩＭは高レベルの信号である。／ＢＩＭをゲート端子に入力する、Ｐ型ＭＯＳトランジスタＱＰ２４はオフし、また、Ｎ型ＭＯＳトランジスタＱＮ１６はオンするので、基準電圧ＶＲＥＦ２を入力とする内部基準電圧発生回路１０中の差動増幅器１４は、活性化状態となる。よって、非加速試験時の場合、第２の実施の形態と同一の動作を行う。
【０１３２】
次に、加速試験時の場合、加速試験時制御信号ＢＩＭは高レベルとなり、その反転信号／ＢＩＭは、低レベルの信号となる。第２の実施の形態で示したように、加速試験時の内部基準電圧特性は、外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合は、基準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１０により発生する内部基準電圧ＶＲＥＦの電圧特性で決まり、また、外部電源電圧ＶＥＸＴが所定値Ｖ２以上の場合は、基準電圧比較回路８と、加速試験時内部基準電圧発生回路１１により発生する内部基準電圧ＶＲＥＦの電圧特性で決まる。つまり、基準電圧ＶＲＥＦ２を入力とする内部基準電圧発生回路１０の動作には関係していない。よって、加速試験時制御信号の反転信号／ＢＩＭをＰ型ＭＯＳトランジスタＱＰ２４のゲート端子とＮ型ＭＯＳトランジスタＱＮ１６のゲート端子に入力することにより、基準電圧ＶＲＥＦ２を入力とする内部基準電圧発生回路１０を非活性状態にしても問題ない。
【０１３３】
このように、加速試験時、基準電圧ＶＲＥＦ２を入力とする内部基準電圧発生回路１０を非活性状態にし、差動増幅器１４を流れる定常電流を低減することにより、低消費電力化が可能となる。
【０１３４】
（第９の実施の形態）
図１７は本発明の第９の実施の形態における半導体集積回路の回路図を示すものである。
【０１３５】
図１７は図５の基準電圧比較回路８中の差動増幅器１３の出力と、次段の加速試験時電圧供給回路９を構成するＰ型ＭＯＳトランジスタＱＰ１０の間に、インバータ１２ａ、１２ｂを接続し、また、基準電圧ＶＲＥＦ１を入力する内部電源供給回路５の差動増幅器７中のＰ型ＭＯＳトランジスタＱＰ１と並列にＰ型ＭＯＳトランジスタＱＰ２５を接続し、このＰ型ＭＯＳトランジスタＱＰ２５のゲート端子と、Ｎ型ＭＯＳトランジスタＱＮ３のゲート端子とに、前記インバータ１２ｂの出力信号ＶＢＩを入力した構成である。
【０１３６】
以上のように構成された第９の実施の形態の半導体集積回路について、以下、その動作を説明する。
【０１３７】
先ず、非加速試験時の場合、加速試験時制御信号ＢＩＭは低レベルとなり、基準電圧比較回路８中の差動増幅器１３は非活性状態となる。これは、第１の実施の形態で示した通りである。インバータ１２ｂの出力信号ＶＢＩは、基準電圧比較回路８中の差動増幅器１３の出力からインバータを２段を通過した信号であって、差動増幅器１３の出力と同一極性であり、出力信号ＶＢＩは、高レベルを出力する。従って、出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ２５はオフし、また、Ｎ型ＭＯＳトランジスタＱＮ３はオンするので、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５中の差動増幅器７は、活性化状態となる。従って、非加速試験時の場合には、第１の実施の形態と同一の動作を行う。
【０１３８】
次に、加速試験時の場合、第１の実施の形態で示したように、加速試験時の内部電源電圧ＶＩＮＴの電圧特性は、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２よりも高い電圧特性となる外部電源電圧のとき（外部電源電圧が所定値Ｖ２未満）、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５により発生する内部電源電圧ＶＩＮＴの電圧特性で決まり、また、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき（外部電源電圧が所定値Ｖ２以上）は、基準電圧比較回路８と加速試験時電圧発生回路９とにより発生する内部電源電圧ＶＩＮＴの電圧特性で決まる。よって、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５の動作は、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のときには関係していない。加速試験時に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき、インバータ１２ｂの出力信号ＶＢＩは高レベルを出力し、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき、低レベルを出力する。従って、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５は、外部電源電圧ＶＥＸＴが所定値Ｖ２未満で活性化状態となり、所定値Ｖ２以上で非活性化状態となる。
【０１３９】
このように、加速試験時に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５を非活性状態にし、差動増幅器７を流れる定常電流を低減することにより、低消費電力化が可能となる。
【０１４０】
（第１０の実施の形態）
図１８は本発明の第１０の実施の形態における半導体集積回路の回路図を示すものである。
【０１４１】
図１８は図６の基準電圧比較回路８中の差動増幅器１３の出力と、次段の加速試験時基準電圧発生回路１１を構成するＰ型ＭＯＳトランジスタＱＰ１７の間に、インバータ１２ａ、１２ｂを接続し、また、基準電圧ＶＲＥＦ１を入力する内部基準電圧発生回路１０の差動増幅器１４中のＰ型ＭＯＳトランジスタＱＰ１１と並列にＰ型ＭＯＳトランジスタＱＰ２６を接続し、このＰ型ＭＯＳトランジスタＱＰ２６のゲート端子と、Ｎ型ＭＯＳトランジスタＱＮ１３のゲート端子とに、前記インバータ１２ｂの出力信号ＶＢＩを入力した構成である。
【０１４２】
以上のように構成された第１０の実施の形態の半導体集積回路について、以下、その動作を説明する。
【０１４３】
先ず、非加速試験時の場合、加速試験時制御信号ＢＩＭは低レベルとなり、基準電圧比較回路８中の差動増幅器１３は非活性状態となる。これは、第２の実施の形態で示した通りである。インバータ１２ｂの出力信号ＶＢＩは、基準電圧比較回路８中の差動増幅器１３の出力からインバータを２段を通過した信号であって、差動増幅器１３の出力と同一極性であり、出力信号ＶＢＩは、高レベルを出力する。従って、出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ２６はオフし、また、Ｎ型ＭＯＳトランジスタＱＮ１３はオンするので、基準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１０中の差動増幅器１４は、活性化状態となる。よって、非加速試験時の場合、第２の実施の形態と同一の動作を行う。
【０１４４】
次に、加速試験時の場合、第２の実施の形態で示したように、加速試験時の内部基準電圧ＶＲＥＦの電圧特性は、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２よりも高い電圧特性となる外部電源電圧のとき（外部電源電圧が所定値Ｖ２未満）、基準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１０により発生する内部基準電圧ＶＲＥＦの電圧特性で決まり、また、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき（外部電源電圧が所定値Ｖ２以上）は、基準電圧比較回路８と加速試験時内部基準電圧発生回路１１とにより発生する内部基準電圧ＶＲＥＦの電圧特性で決まる。よって、基準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１０の動作は、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のときには関係していない。加速試験時に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき、インバータ１２ｂの出力信号ＶＢＩは高レベルを出力し、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき、低レベルを出力する。従って、基準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１０は、外部電源電圧ＶＥＸＴが所定値Ｖ２未満で活性化状態となり、所定値Ｖ２以上で非活性化状態となる。
【０１４５】
このように、加速試験時に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき、基準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１０を非活性状態にし、差動増幅器１４を流れる定常電流を低減することにより、低消費電力化が可能となる。
【０１４６】
【発明の効果】
以上説明したように、請求項１ないし請求項２５記載の半導体集積回路によれば、内部降圧回路において、非加速試験時（動作マージン確認試験時）には、一定電圧の第１の基準電圧を持つ第１の電圧特性と、この一定電圧から外部電源電圧に応じて上昇する第２の電圧特性とにより、発生する内部電源電圧を連続させたので、内部回路の動作特性を確認できない内部電源電圧範囲を無くすことができると共に、加速試験時には、前記第１の電圧特性よりも電圧の高い第３の電圧特性により、高圧の内部電源電圧が発生して、内部回路に対する十分な電圧加速が得られる。よって、加速試験時と非加速試験時にそれぞれ異なる内部電源電圧を発生させることを可能として、半導体集積回路の動作マージン確認試験及び加速試験に、それぞれ適した内部電源電圧を供給することができる。
【０１４７】
特に、請求項７〜請求項１０及び請求項１２〜請求項１５記載の半導体集積回路によれば、追加するＭＯＳトランジスタにより、そのしきい値電圧分、加速試験時に供給する内部電源電圧又は発生する内部基準電圧を、適宜低く変更、調整することが可能となる。
【０１４８】
更に、請求項１６及び請求項１７記載の半導体集積回路によれば、加速試験時に、供給する内部電源電圧、又は発生する内部基準電圧に、外部電源電圧の変化に対するヒステリシス特性を持たせたので、外部電源電圧がノイズ等により変動しても、安定した内部電源電圧特性、及び安定した内部基準電圧特性を得ることができる。
【０１４９】
加えて、請求項１８ないし請求項２１記載の半導体集積回路によれば、加速試験時に、その試験に関係しない（動作しない）内部電源供給回路又は内部基準電圧発生回路を、加速試験時制御信号に基づいて、非活性状態にしたので、その内部電源供給回路又は内部基準電圧発生回路を流れる定常電流を低減して、低消費電力化を図ることができる。
【０１５０】
また、請求項２２ないし請求項２５記載の半導体集積回路によれば、加速試験時に、加速試験時電圧供給回路又は加速試験時基準電圧発生回路が、基準電圧比較回路の出力に基づいて、各々、加速試験時の内部電源電圧を供給又は内部基準電圧を発生している際には、この際に関係しない（動作しない）内部電源供給回路又は内部基準電圧発生回路を、前記基準電圧比較回路の出力に基づいて、非活性状態にしたので、その内部電源供給回路又は内部基準電圧発生回路を流れる定常電流を低減して、低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す半導体集積回路のブロック構成図である。
【図２】同半導体集積回路の電圧特性を示す図である。
【図３】本発明の第２の実施の形態を示す半導体集積回路のブロック構成図である。
【図４】同半導体集積回路の電圧特性を示す図である。
【図５】本発明の第１の実施の形態の半導体集積回路の具体的構成を示す図である。
【図６】本発明の第２の実施の形態の半導体集積回路の具体的構成を示す図である。
【図７】本発明の第３の実施の形態を示す要部回路図である。
【図８】本発明の第３の実施の形態の半導体集積回路の電圧特性を示す図である。
【図９】本発明の第４の実施の形態を示す要部回路図である。
【図１０】本発明の第４の実施の形態の半導体集積回路の電圧特性を示す図である。
【図１１】本発明の第５の実施の形態を示す要部回路図である。
【図１２】本発明の第５の実施の形態の半導体集積回路の電圧特性を示す図である。
【図１３】本発明の第６の実施の形態を示す要部回路図である。
【図１４】本発明の第６の実施の形態の半導体集積回路の電圧特性を示す図である。
【図１５】本発明の第７の実施の形態の半導体集積回路を示す具体的構成図である。
【図１６】本発明の第８の実施の形態の半導体集積回路を示す具体的構成図である。
【図１７】本発明の第９の実施の形態の半導体集積回路を示す具体的構成図である。
【図１８】本発明の第１０の実施の形態の半導体集積回路を示す具体的構成図である。
【図１９】従来の半導体集積回路の構成を示すブロック図である。
【図２０】従来の半導体集積回路の電圧特性を示す図である。
【図２１】基準電圧の電圧特性を示す図である。
【図２２】内部電源供給回路の構成を示す図である。
【符号の説明】
１ 基準電圧発生回路
５ 内部電源供給回路
６ 内部回路
７ 差動増幅器
８ 基準電圧比較回路
９ 加速試験時電圧供給回路
１０ 内部基準電圧発生回路
１１ 加速試験時基準電圧発生回路
１２ａ、１２ｂ インバータ
１４ 差動増幅器
ＱＰ１〜ＱＰ２６ Ｐ型ＭＯＳトランジスタ
ＱＰ３、ＱＰ６ 内部電源供給用ドライバー
ＱＰ１３、ＱＰ１６ 内部基準電圧発生用ドライバー
ＱＮ１〜ＱＮ９、
ＱＮ１１〜ＱＮ１６、
ＱＮ１８〜ＱＮ２３ Ｎ型ＭＯＳトランジスタ
Ｆ１〜Ｆ４ ヒューズ
ＶＲＥＦ１、ＶＲＥＦ２ 基準電圧
ＶＲＥＦ 内部基準電圧
ＢＩＭ 加速試験時制御信号
ＶＢＩ 基準電圧比較回路の出力信号
ＶＩＮＴ 内部電源電圧
ＶＥＸＴ 外部電源電圧
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に、内部降圧回路を搭載したものの改良に関する。
【０００２】
【従来の技術】
近年の半導体集積回路は、素子の微細化が進み、トランジスタ耐圧の低下に対する信頼性の確保と、低消費電力化とを実現するために、外部電源電圧を半導体集積回路内部で降圧し、その降圧電源によって内部回路を駆動する内部降圧回路を搭載する半導体集積回路が主流となっている。
【０００３】
また、一般的に、半導体集積回路の良品と不良品を判別するためには、メモリテスターあるいはロジックテスター等を使用して、半導体集積回路の動作保証電圧の上限よりも数パーセント高い電圧や動作保証電圧の下限よりも数パーセント低い電圧を半導体集積回路に印加し、その仕様を満足する動作をするか否かを判定する動作マージン確認試験が実施される。また、半導体集積回路の初期故障を効果的にスクリーニングするために、半導体集積回路の動作保証電圧よりも高い電圧を高温度条件のもと一定時間印加する加速試験、通称バーンイン試験が実施される。
【０００４】
以下、従来の技術について説明する。
【０００５】
内部降圧回路を有する半導体集積回路の外部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの特性を、図２０（ａ）、（ｂ）、（ｃ）に示される特性に分類する。前記３種類の特性は、外部電源電圧ＶＥＸＴが“０”から所定値Ｖ１の間、内部電源電圧ＶＩＮＴは、外部電源電圧ＶＥＸＴに比例して上昇する特性を持つ。そして、外部電源電圧ＶＥＸＴが所定値Ｖ１から所定値Ｖ２の間、内部電源電圧ＶＩＮＴは、一定電圧ＶＡを示す特性を持つ。よって、半導体集積回路の外部電源電圧の動作保証電圧範囲が所定値Ｖ１以上所定値Ｖ２未満の範囲ならば、内部回路は一定電圧ＶＡで駆動されるため、外部電源電圧に依存しない安定した動作が可能となる。外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧になると、それまで一定電圧ＶＡであった内部電源電圧ＶＩＮＴは、外部電源電圧ＶＥＸＴに比例し上昇する特性を持つ。これは、加速試験用の電圧特性であり、それまで一定電圧ＶＡであった内部電源電圧よりも高い内部電源電圧にすることにより、加速試験時の内部回路に対する電圧加速を得るためである。図２０（ａ）の場合は、外部電源電圧ＶＥＸＴが所定値Ｖ２になると、内部電源電圧ＶＩＮＴは、一定電圧ＶＡから一定電圧ＶＢに一気に上昇する。そして、外部電源電圧ＶＥＸＴに等しい特性で上昇する。図２０（ｂ）の場合は、外部電源電圧ＶＥＸＴが所定値Ｖ２になると、内部電源電圧ＶＩＮＴは、一定電圧ＶＡからＶＣに一気に上昇する。そして、電圧ＶＣから外部電源電圧ＶＥＸＴに比例し上昇する特性を持つ。図２０（ｃ）の場合は、外部電源電圧ＶＥＸＴが所定値Ｖ２になると、一定電圧ＶＡから外部電源電圧ＶＥＸＴに比例して上昇する特性を持つ。
【０００６】
次に、前記図２０（ａ）、（ｂ）、（ｃ）３種類の特性に対応した内部降圧回路の回路構成ブロック図の一例を、それぞれ図１９（ａ）、（ｂ）、（ｃ）に示す。
【０００７】
図１９において、１は基準電圧発生回路、２は加速試験検知回路、３はＰ型ＭＯＳトランジスタ、４は基準電圧選択回路、５は内部電源供給回路、６は内部回路、ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３は基準電圧、ＶＢＩ２は加速試験検知回路の出力信号、ＶＩＮＴは内部電源電圧、ＶＥＸＴは外部電源電圧を示す。以上のように構成された半導体集積回路について、以下その動作を説明する。
【０００８】
先ず、図１９（ａ）の場合について説明する。基準電圧発生回路１で発生する基準電圧は、図２１（ａ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上になると、一定電圧ＶＡとなる特性を持ち、基準電圧ＶＲＥＦ１として出力される。加速試験検知回路２は、加速試験用の内部電源電圧を発生させるかどうかを決定する回路であって、外部電源電圧ＶＥＸＴが所定値Ｖ２未満では加速試験検知回路２の出力信号ＶＢＩ２として高レベルの信号を出力し、所定値Ｖ２以上では低レベルの信号を出力する。従って、加速試験検知回路２の出力信号ＶＢＩ２をゲート端子に入力するＰ型ＭＯＳトランジスタ３は、外部電源電圧ＶＥＸＴが“０”から所定値Ｖ２の範囲でオフ、所定値Ｖ２以上でオンすることにより、基準電圧ＶＲＥＦ１は、外部電源電圧ＶＥＸＴが“０”から所定値Ｖ２の間は、図２１（ａ）の特性に従い、所定値Ｖ２以上になると、Ｐ型ＭＯＳトランジスタ３がオンするので、強制的に外部電源電圧ＶＥＸＴと等しい特性を持つ。そして、基準電圧ＶＲＥＦ１に基づいて、内部電源供給回路５によって、内部回路６を駆動するための内部電源電圧ＶＩＮＴが供給される。
【０００９】
ここで、内部電源供給回路５は、図２２に示すように、差動増幅器７と、Ｐ型ＭＯＳトランジスタＱＰ３とにより構成するのが一般的である。図２２において、差動増幅器７は、カレントミラーを構成するＰ型ＭＯＳトランジスタＱＰ１、ＱＰ２と、前記Ｐ型ＭＯＳトランジスタＱＰ１、ＱＰ２にそれぞれ直列に接続されたＮ型ＭＯＳトランジスタＱＮ１、ＱＮ２と、更に差動増幅器７を流れる電流を制御するＮ型ＭＯＳトランジスタＱＮ３により構成される。そして、差動増幅器７の一方の入力（Ｎ型ＭＯＳトランジスタＱＮ１のゲート端子）に基準電圧ＶＲＥＦ１を入力し、他方（Ｎ型ＭＯＳトランジスタＱＮ２のゲート端子）にはＰ型ＭＯＳトランジスタＱＰ３のドレイン端子である内部電源電圧ＶＩＮＴを入力し、差動増幅器７の出力（Ｐ型ＭＯＳトランジスタＱＰ１のドレイン端子）は、Ｐ型ＭＯＳトランジスタＱＰ３のゲート端子に入力にされる。
【００１０】
以上のような構成の内部電源供給回路５の動作について、以下、説明する。
【００１１】
差動増幅器７は、基準電圧ＶＲＥＦ１と内部電源電圧ＶＩＮＴとを入力とし、内部電源電圧ＶＩＮＴの電圧が基準電圧ＶＲＥＦ１よりも低ければ低レベルの信号を出力し、次段のＰ型ＭＯＳトランジスタＱＰ３をオンさせて、外部電源電圧ＶＥＸＴを内部電源電圧ＶＩＮＴに供給する。また、内部電源電圧ＶＩＮＴの電圧が基準電圧ＶＲＥＦ１よりも高ければ、高レベルの信号を出力し、次段Ｐ型ＭＯＳトランジスタＱＰ３をオフさせる。このように、Ｐ型ＭＯＳトランジスタＱＰ３をオン、オフ制御することで、そのドレイン出力である内部電源電圧ＶＩＮＴは、基準電圧ＶＲＥＦ１と等しい電圧を出力するようになる。以上のような構成により、図２０（ａ）に示す特性が得られる。
【００１２】
次に、図１９（ｂ）の場合について説明する。基準電圧発生回路１で２種類の基準電圧ＶＲＥＦ１、ＶＲＥＦ３を発生する。発生する基準電圧のうちＶＲＥＦ１は、図１９（ａ）の場合と同様に図２１（ａ）に示される特性を持つ。他方の基準電圧ＶＲＥＦ３は、図２１（ｂ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ２の時、基準電圧ＶＣを通り、外部電源電圧に比例して上昇する特性を持つ。加速試験検知回路２は、前記図１９（ａ）の場合と同じ動作をし、出力信号ＶＢＩ２を発生する。基準電圧選択回路４は、２種類の基準電圧ＶＲＥＦ１、ＶＲＥＦ３を入力とし、加速試験検知回路２の出力信号ＶＢＩ２によって、２種類の基準電圧のうちの何れか一方を選択し出力する回路である。出力信号ＶＢＩ２が高レベルの時、基準電圧ＶＲＥＦ１側を出力し、出力信号ＶＢＩ２が低レベルの時、基準電圧ＶＲＥＦ３側を出力するよう選択すれば、基準電圧選択回路４の出力は、外部電源電圧ＶＥＸＴが“０”から所定値Ｖ２の間は、図２１（ａ）の特性に従い、所定値Ｖ２以上では、図２１（ｂ）の特性に従う。そして、基準電圧選択回路４より出力された基準電圧をもとに、内部電源供給回路５によって、内部回路６を駆動するための内部電源電圧ＶＩＮＴが発生する。以上のような構成により、図２０（ｂ）に示す特性が得られる。
【００１３】
次に、図１９（ｃ）の場合について説明する。基準電圧発生回路１で２種類の基準電圧ＶＲＥＦ１、ＶＲＥＦ２を発生する。発生する一方の基準電圧ＶＲＥＦ１は、図１９（ａ）、（ｂ）の場合と同様に、図２１（ａ）に示される外部電源電圧ＶＥＸＴが所定値Ｖ１以上で一定電圧ＶＡとなる特性を持ち、他方の基準電圧ＶＲＥＦ２は、図２１（ｃ）に示すように、外部電源電圧が所定値Ｖ２の時に基準電圧ＶＡを通り、外部電源電圧ＶＥＸＴに比例して上昇する特性を持つ。そして、発生した２種類の基準電圧ＶＲＥＦ１、ＶＲＥＦ２のうち、外部電源電圧に対する基準電圧値の高い方をもとに、それぞれの入力である内部電源供給回路５によって、内部回路６を駆動するための内部電源電圧ＶＩＮＴが出力される。つまり、外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合は、図２１（ａ）の特性に従い、所定値Ｖ２以上になると、図２１（ｂ）の特性に従う内部電源電圧ＶＩＮＴが発生する。以上のような構成により、図２０（ｃ）に示すような特性が得られる。
【００１４】
【発明が解決しようとする課題】
しかしながら、前記従来の技術では、以下に示すような問題点がある。
【００１５】
先ず、図２０（ａ）の場合は、外部電源電圧ＶＥＸＴが所定値Ｖ２になると、内部電源電圧ＶＩＮＴは一定電圧ＶＡから一定電圧ＶＢに一気に上昇、つまり不連続な電圧特性を持つため、一定電圧ＶＡから電圧ＶＢ間の内部電源電圧ＶＩＮＴによって駆動される内部回路の特性が確認できないという問題がある。従って、動作マージン確認試験では、内部電源電圧が一定電圧ＶＡ以下又は一定電圧ＶＢ以上での内部回路の動作保証しかできないのである。
【００１６】
次に、図２０（ｂ）の場合は、外部電源電圧ＶＥＸＴが所定値Ｖ２になると、内部電源電圧ＶＩＮＴは一定電圧ＶＡからＶＣに一気に上昇、つまり不連続な電圧特性を持つため、前記図２０（ａ）の場合と同様の問題が指摘できる。
【００１７】
次に、図２０（ｃ）の場合は、外部電源電圧が所定値Ｖ２になると、図２０（ａ）、（ｂ）のような内部電源電圧ＶＩＮＴの不連続な電圧特性はなく、連続した電圧特性を持つため、前記図２０（ａ）、（ｂ）の場合に示したような問題は生じない。しかし、外部電源電圧ＶＥＸＴが所定値Ｖ２以上での内部電源電圧ＶＩＮＴの特性は、図２０（ａ）、（ｂ）の場合に比べ低く、加速試験時に内部回路に対する十分な電圧加速が得られないという問題がある。
【００１８】
本発明は、前記従来の問題点を解決するものであり、その目的は、半導体集積回路の動作マージン確認試験及び加速試験に、それぞれ適した内部電源電圧を供給できる内部降圧回路を搭載した半導体集積回路を提供することにある。
【００１９】
【発明が解決しようとする課題】
この課題を解決するために、本発明の半導体集積回路は、動作マージン確認試験時には、連続する内部電源電圧を発生させて、内部回路の動作特性を確認できない内部電源電圧範囲を無くすと共に、加速試験時には、内部回路に対する十分な電圧加速が得られる内部電源電圧を発生させる。
【００２０】
具体的な構成について、請求項１記載の発明の半導体集積回路は、外部電源電圧を降圧し、内部電源電圧として内部回路に供給する内部降圧回路を搭載した半導体集積回路において、前記内部降圧回路は、外部電源電圧が所定値以上のときに定電圧特性を有する第１の基準電圧と、前記外部電源電圧が所定値以上のときでも前記外部電源電圧に依存した第２の基準電圧とを含む複数の基準電圧を発生する基準電圧発生回路と、前記第１の基準電圧に基づいて、内部電源電圧を発生して前記内部回路に供給する第１の内部電源供給回路と、前記第２の基準電圧に基づいて、内部電源電圧を発生して前記内部回路に供給する第２の内部電源供給回路と、加速試験時に出力される加速試験時制御信号により制御され、前記第１の基準電圧と第２の基準電圧とを比較する基準電圧比較回路と、加速試験時に、前記基準電圧比較回路の出力信号に基づいて、加速試験時の内部電源電圧を供給する加速試験時電圧供給回路を備えることを特徴とする。
【００２１】
請求項２記載の発明は、前記請求項１記載の半導体集積回路において、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記基準電圧比較回路の出力信号により前記加速試験時電圧供給回路を動作させて、前記加速試験時の内部電源電圧を供給することを特徴とする。
【００２２】
請求項３記載の発明の半導体集積回路は、外部電源電圧を降圧し、内部電源電圧として内部回路に供給する内部降圧回路を搭載した半導体集積回路において、前記内部降圧回路は、外部電源電圧が所定値以上のときに定電圧特性を有する第１の基準電圧と、前記外部電源電圧が所定値以上のときでも前記外部電源電圧に依存した第２の基準電圧とを含む複数の基準電圧を発生する基準電圧発生回路と、前記第１の基準電圧に基づいて、内部電源電圧を供給するための内部基準電圧を発生する第１の内部基準電圧発生回路と、前記第２の基準電圧に基づいて、内部電源電圧を供給するための内部基準電圧を発生する第２の内部基準電圧発生回路と、加速試験時に出力される加速試験時制御信号により制御され、前記第１の基準電圧と第２の基準電圧とを比較する基準電圧比較回路と、加速試験時に、前記基準電圧比較回路の出力信号に基づいて、加速試験時の内部電源電圧を供給するための内部基準電圧を発生する加速試験時基準電圧発生回路と、前記第１及び第２の内部基準電圧発生回路並びに前記加速試験時基準電圧発生回路の出力より発生する前記内部基準電圧に基づいて、内部電源電圧を前記内部回路に供給する内部電源供給回路とを備えることを特徴とする。
【００２３】
請求項４記載の発明は、前記請求項３記載の半導体集積回路において、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記基準電圧比較回路の出力信号により前記加速試験時基準電圧発生回路を動作させて、前記加速試験時の内部基準電圧を供給することを特徴とする。
【００２４】
請求項５記載の発明は、前記請求項１、請求項２、請求項３又は請求項４記載の半導体集積回路において、前記内部電源電圧は、外部電源電圧が半導体集積回路の動作保証電圧範囲内にあるとき、外部電源電圧が所定値以上のときに定電圧特性を有する第１の電圧特性を有し、外部電源電圧が、前記第２の基準電圧が前記第１の基準電圧より高い電圧特性となる電圧範囲のとき、非加速試験時には、前記外部電源電圧が所定値以上のときでも前記外部電源電圧に依存した第２の電圧特性を有し、加速試験時には、前記第２の電圧特性よりも高い電圧特性で、且つ、外部電源電圧に依存性のある第３の電圧特性を有することを特徴とする。
【００２５】
請求項６記載の発明は、前記請求項１又は請求項２記載の半導体集積回路において、前記加速試験時電圧供給回路は、外部電源電圧と内部電源電圧との間に配置されたＭＯＳトランジスタにより構成され、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記ＭＯＳトランジスタがオン動作して、外部電源電圧と同じ電圧の内部電源電圧を内部回路に供給することを特徴とする。
【００２６】
請求項７記載の発明は、前記請求項１、請求項２又は請求項６記載の半導体集積回路において、前記加速試験時電圧供給回路は、外部電源電圧と内部電源電圧との間に、ダイオード型にゲート接続されたＰ型ＭＯＳトランジスタを含んで構成され、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記Ｐ型ＭＯＳトランジスタがオン動作して、外部電源電圧よりも前記Ｐ型ＭＯＳトランジスタのしきい値電圧だけ低い電圧の内部電源電圧を内部回路に供給することを特徴とする。
【００２７】
請求項８記載の発明は、前記請求項１、請求項２、請求項６又は請求項７記載の半導体集積回路において、前記加速試験時電圧供給回路は、外部電源電圧と内部電源電圧との間に、ダイオード型にゲート接続されたＮ型ＭＯＳトランジスタを含んで構成され、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記Ｎ型ＭＯＳトランジスタがオン動作して、外部電源電圧よりも前記Ｎ型ＭＯＳトランジスタのしきい値電圧だけ低い電圧の内部電源電圧を内部回路に供給することを特徴とする。
【００２８】
請求項９記載の発明は、前記請求項８記載の半導体集積回路において、前記加速試験時電圧供給回路の構成要素であるダイオード型にゲート接続されたＮ型ＭＯＳトランジスタは、メモリセルトランジスタと同じ不純物注入をしたＮ型ＭＯＳトランジスタであり、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、外部電源電圧よりも前記メモリセルトランジスタのしきい値電圧だけ低い電圧の内部電源電圧を発生することを特徴とする。
【００２９】
請求項１０記載の発明は、前記請求項１又は請求項２記載の半導体集積回路において、前記加速試験時電圧供給回路は、外部電源電圧と内部電源電圧との間に、前記基準電圧比較回路の出力信号により制御されるＭＯＳトランジスタと、１個又は複数のダイオード型にゲート接続されたＭＯＳトランジスタと、前記１個又は複数のダイオード型にゲート接続されたＭＯＳトランジスタに対して各々並列に接続されたヒューズとを直列に接続した構成であって、前記各ヒューズの切断により、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、加速試験時の内部電源電圧を切り換えることが可能であることを特徴とする。
【００３０】
請求項１１記載の発明は、前記請求項３又は請求項４記載の半導体集積回路において、前記加速試験時基準電圧発生回路は、外部電源電圧と内部基準電圧との間に配置されたＭＯＳトランジスタにより構成され、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記ＭＯＳトランジスタがオン動作して、外部電源電圧と同じ電圧の内部基準電圧を発生することを特徴とする。
【００３１】
請求項１２記載の発明は、前記請求項３、請求項４又は請求項１１記載の半導体集積回路において、前記加速試験時基準電圧発生回路は、外部電源電圧と内部基準電圧との間に、ダイオード型にゲート接続されたＰ型ＭＯＳトランジスタを含んで構成され、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記Ｐ型ＭＯＳトランジスタがオン動作して、外部電源電圧よりも前記Ｐ型ＭＯＳトランジスタのしきい値電圧だけ低い電圧の内部基準電圧を発生することを特徴とする。
【００３２】
請求項１３記載の発明は、前記請求項３、請求項４、請求項１１又は請求項１２記載の半導体集積回路において、前記加速試験時基準電圧発生回路は、外部電源電圧と内部基準電圧との間に、ダイオード型にゲート接続されたＮ型ＭＯＳトランジスタを含んで構成され、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記Ｎ型ＭＯＳトランジスタがオン動作して、外部電源電圧よりも前記Ｎ型ＭＯＳトランジスタのしきい値電圧だけ低い電圧の内部基準電圧を発生することを特徴とする。
【００３３】
請求項１４記載の発明は、前記請求項１３記載の半導体集積回路において、前記加速試験時基準電圧発生回路の構成要素であるダイオード型にゲート接続されたＮ型ＭＯＳトランジスタは、メモリセルトランジスタと同じ不純物注入をしたＮ型ＭＯＳトランジスタであり、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、外部電源電圧よりも前記メモリセルトランジスタのしきい値電圧だけ低い電圧の内部基準電圧を発生することを特徴とする。
【００３４】
請求項１５記載の発明は、前記請求項３又は請求項４記載の半導体集積回路において、前記加速試験時基準電圧発生回路は、外部電源電圧と内部基準電圧との間に、前記基準電圧比較回路の出力信号により制御されるＭＯＳトランジスタと、１個又は複数のダイオード型にゲート接続されたＭＯＳトランジスタと、前記１個又は複数のダイオード型にゲート接続されたＭＯＳトランジスタに対して各々並列に接続されたヒューズとを直列に接続した構成であって、前記各ヒューズの切断により、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、加速試験時の内部基準電圧を切り換えることが可能であることを特徴とする。
【００３５】
請求項１６記載の発明は、前記請求項１又は請求項２記載の半導体集積回路において、前記第１の基準電圧と第２の基準電圧とを比較する前記基準電圧比較回路の出力は、ヒステリシス特性を持ち、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記加速試験時電圧供給回路が供給する内部電源電圧は、前記外部電源電圧の変化に対しヒステリシス特性を持つことを特徴とする。
【００３６】
請求項１７記載の発明は、前記請求項３又は請求項４記載の半導体集積回路において、前記第１の基準電圧と第２の基準電圧とを比較する前記基準電圧比較回路の出力は、ヒステリシス特性を持ち、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記加速試験時基準電圧発生回路が供給する内部基準電圧は、前記外部電源電圧の変化に対しヒステリシス特性を持つことを特徴とする。
【００３７】
請求項１８記載の発明は、前記請求項１又は請求項２記載の半導体集積回路において、前記第２の基準電圧に基づいて内部電源電圧を供給する前記第２の内部電源供給回路は、前記加速試験時制御信号により制御されて、加速試験時に、内部電源電圧の供給を停止することを特徴とする。
【００３８】
請求項１９記載の発明は、前記請求項１８記載の半導体集積回路において、前記第２の内部電源供給回路は、差動増幅器と、内部電源供給用ドライバーとにより構成され、前記差動増幅器が前記加速試験時制御信号により制御されて、加速試験時に前記差動増幅器の動作が停止することを特徴とする。
【００３９】
請求項２０記載の発明は、前記請求項３又は請求項４記載の半導体集積回路において、前記第２の基準電圧に基づいて内部基準電圧を発生する前記第２の内部基準電圧発生回路は、前記加速試験時制御信号により制御されて、加速試験時に、内部基準電圧の発生を停止することを特徴とする。
【００４０】
請求項２１記載の発明は、前記請求項２０記載の半導体集積回路において、前記第２の内部基準電圧発生回路は、差動増幅器と、内部基準電圧発生用ドライバーとにより構成され、前記差動増幅器が前記加速試験時制御信号により制御されて、加速試験時に前記差動増幅器の動作が停止することを特徴とする。
【００４１】
請求項２２記載の発明は、前記請求項１又は請求項２記載の半導体集積回路において、前記第１の基準電圧に基づいて内部電源電圧を供給する前記第１の内部電源供給回路は、前記基準電圧比較回路の出力信号により制御されて、加速試験時に、前記第２の基準電圧が第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記第１の内部電源供給回路は内部電源電圧の供給を停止することを特徴とする。
【００４２】
請求項２３記載の発明は、前記請求項２２記載の半導体集積回路において、前記第１の内部電源供給回路は、差動増幅器と、内部電源供給用ドライバーとにより構成され、前記差動増幅器が前記基準電圧比較回路の出力信号により制御されて、加速試験時に、前記第２の基準電圧が第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記差動増幅器の動作が停止することを特徴としている。
【００４３】
請求項２４記載の発明は、前記請求項３又は請求項４記載の半導体集積回路において、前記第１の基準電圧に基づいて内部基準電圧を発生する前記第１の内部基準電圧発生回路は、前記基準電圧比較回路の出力信号により制御されて、加速試験時に、前記第２の基準電圧が第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記第１の内部基準電圧発生回路は内部基準電圧の発生を停止することを特徴とする。
【００４４】
請求項２５記載の発明は、前記請求項２４記載の半導体集積回路において、前記第１の内部基準電圧発生回路は、差動増幅器と、内部基準電圧発生用ドライバーとにより構成され、前記差動増幅器が前記基準電圧比較回路の出力信号により制御されて、加速試験時に、前記第２の基準電圧が第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記差動増幅器の動作が停止することを特徴とする。
【００４５】
以上の構成により、請求項１ないし請求項２５記載の半導体集積回路では、非加速試験時（動作マージン確認試験時）には、一定電圧の第１の基準電圧を持つ第１の電圧特性と、この一定電圧から外部電源電圧に応じて上昇する第２の電圧特性とにより、発生する内部電源電圧が連続するので、内部回路の動作特性を確認できない内部電源電圧範囲が無くなる。また、加速試験時には、前記第１の電圧特性よりも電圧の高い第３の電圧特性により、高圧の内部電源電圧が発生して、内部回路に対する十分な電圧加速が得られる。
【００４６】
特に、請求項７〜請求項１０及び請求項１２〜請求項１５記載の半導体集積回路では、追加するＭＯＳトランジスタにより、そのしきい値電圧分、加速試験時に供給する内部電源電圧又は発生する内部基準電圧を、適宜低く変更、調整することが可能である。
【００４７】
更に、請求項１６及び請求項１７記載の半導体集積回路では、加速試験時に、供給する内部電源電圧、又は発生する内部基準電圧が、外部電源電圧の変化に対してヒステリシス特性を持つので、外部電源電圧がノイズ等により変動しても、安定した内部電源電圧特性、及び安定した内部基準電圧特性が得られる。
【００４８】
加えて、請求項１８ないし請求項２１記載の半導体集積回路では、加速試験時に、その試験に関係しない（動作しない）内部電源供給回路又は内部基準電圧発生回路が、加速試験時制御信号に基づいて、非活性状態になるので、その内部電源供給回路又は内部基準電圧発生回路を流れる定常電流が低減され、低消費電力となる。
【００４９】
また、請求項２２ないし請求項２５記載の半導体集積回路では、加速試験時に、加速試験時電圧供給回路又は加速試験時基準電圧発生回路が、基準電圧比較回路の出力に基づいて、各々、加速試験時の内部電源電圧を供給又は内部基準電圧を発生している際には、この際に関係しない（動作しない）内部電源供給回路又は内部基準電圧発生回路が、前記基準電圧比較回路の出力に基づいて、非活性状態になるので、その内部電源供給回路又は内部基準電圧発生回路を流れる定常電流が低減され、低消費電力となる。
【００５０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００５１】
（第１の実施の形態）
図１は本発明の第１の実施の形態における半導体集積回路のブロック構成を示す図であり、降圧した内部電源電圧を内部回路に供給する内部降圧回路と内部回路のブロック構成を示す。図２は、図１の半導体集積回路の電圧特性を示す図である。
【００５２】
図１において、１は基準電圧発生回路、５は内部電源供給回路、６は内部回路、８は基準電圧比較回路、９は加速試験時電圧供給回路である。ＶＲＥＦ１、ＶＲＥＦ２は基準電圧発生回路１より発生する基準電圧、ＢＩＭは加速試験時に基準電圧比較回路８を活性化するための加速試験時制御信号、ＶＢＩは基準電圧比較回路８の出力信号、ＶＩＮＴは内部回路６を駆動するための内部電源電圧である。
【００５３】
以上のように構成された本実施の形態の半導体集積回路について、以下、その動作を説明する。
【００５４】
基準電圧発生回路１で複数の基準電圧ＶＲＥＦ１、ＶＲＥＦ２を発生する。発生する一方の基準電圧ＶＲＥＦ１（第１の基準電圧）は、図２１（ａ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上になると、外部電源電圧ＶＥＸＴにほとんど依存性のない一定電圧ＶＡの特性を持つ。発生する他方の基準電圧ＶＲＥＦ２（第２の基準電圧）は、図２１（ｃ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ２の時、基準電圧ＶＡを通り、外部電源電圧に比例して上昇する特性を持つ。
【００５５】
先ず、非加速試験時の場合は、加速試験時制御信号ＢＩＭにより、基準電圧比較回路８は活性化せず、次段の加速試験時内部電源供給回路９も活性化されない。従って、基準電圧発生回路１より発生した２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２のうち、外部電源電圧に対する基準電圧値の高い方をもとに、それぞれの入力である内部電源供給回路５によって、内部回路６を駆動するための内部電源電圧ＶＩＮＴが出力される。つまり、外部電源電圧ＶＥＸＴが所定値Ｖ２未満の時は、図２１（ａ）の特性に従い、所定値Ｖ２以上になると、図２１（ｃ）の特性に従う内部電源電圧ＶＩＮＴが発生する。非加速試験時の外部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、図２に示すように、特性線Ｉ（第１の電圧特性）（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と、特性線II（第２の電圧特性）（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）とで示される電圧特性を持つ。
【００５６】
次に、加速試験時の場合は、加速試験時制御信号ＢＩＭにより、基準電圧比較回路８が活性化する。基準電圧比較回路８は、基準電圧発生回路１より発生する２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２同士を比較し、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性になると、その出力信号ＶＢＩによって、次段の加速試験時内部電源供給回路９を活性化し、内部電源電圧ＶＩＮＴを外部電源電圧ＶＥＸＴと等しくする。つまり、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる外部電源電圧（即ち、所定値Ｖ２以上）で、内部電源電圧ＶＩＮＴは、外部電源電圧ＶＥＸＴと等しい電圧特性を持つ。また、所定値Ｖ２未満の場合は、非加速試験時の場合と同様に、内部電源供給回路５によって、内部電源電圧ＶＩＮＴが出力される。加速試験時における外部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、図２に示すように、特性線Ｉ（第１の電圧特性）（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と、特性線III （第３の電圧特性）（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）とで示される電圧特性を持つ。
【００５７】
つまり、加速試験時と非加速試験時にそれぞれ異なる内部電源電圧を発生することが可能となる。
【００５８】
図５は本発明の第１の実施の形態における半導体集積回路を示す前記図１のブロック構成の具体的な回路を示す。
【００５９】
図５において、ＱＰ１〜ＱＰ１０はＰ型ＭＯＳトランジスタ、ＱＮ１〜ＱＮ９はＮ型ＭＯＳトランジスタ、ＶＥＸＴは外部電源電圧を示す。また、同図中、図１又は従来例と同一機能の構成は、同一符号で示している。
【００６０】
基準電圧発生回路１は２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２を発生し、内部電源供給回路５と基準電圧比較回路８とに出力する。
【００６１】
基準電圧ＶＲＥＦ１が入力される内部電源供給回路（第１の内部電源供給回路）５は、Ｐ型ＭＯＳトランジスタＱＰ１、ＱＰ２及びＮ型ＭＯＳトランジスタＱＮ１〜ＱＮ３で構成される差動増幅器７と、この差動増幅器７の出力をゲート端子に入力するＰ型ＭＯＳトランジスタ（内部電源供給用ドライバー）ＱＰ３とにより構成され、そのドレイン端子を内部電源電圧ＶＩＮＴに出力する。
【００６２】
また、基準電圧ＶＲＥＦ２が入力される内部電源供給回路（第２の内部電源供給回路）５は、Ｐ型ＭＯＳトランジスタＱＰ４、ＱＰ５及びＮ型ＭＯＳトランジスタＱＮ４〜ＱＮ６で構成される差動増幅器７と、この差動増幅器７の出力をゲート端子に入力するＰ型ＭＯＳトランジスタ（内部電源供給用ドライバー）ＱＰ６とにより構成され、そのドレイン端子を内部電源電圧ＶＩＮＴに出力する。
【００６３】
基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２とをそれぞれ入力とする基準電圧比較回路８は、Ｐ型ＭＯＳトランジスタＱＰ７、ＱＰ８及びＮ型ＭＯＳトランジスタＱＮ７〜ＱＮ９で構成される差動増幅器１３と、この差動増幅器１３中のＰ型ＭＯＳトランジスタＱＰ７に並列に接続されたＰ型ＭＯＳトランジスタＱＰ９とで構成されており、加速試験時制御信号ＢＩＭが、Ｐ型ＭＯＳトランジスタＱＰ９とＮ型ＭＯＳトランジスタＱＮ９のゲート端子にそれぞれ入力される。また、この差動増幅器１３の出力信号ＶＢＩは、加速試験時電圧供給回路９に出力される。この加速試験時電圧供給回路９は、前記出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ１０で構成され、そのドレイン端子の電圧を内部電源電圧ＶＩＮＴに出力する。
【００６４】
以上のように構成された第１の実施の形態の半導体集積回路について、以下、その動作を説明する。
【００６５】
基準電圧発生回路１で発生する２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２は、前記実施の形態で説明したように、基準電圧ＶＲＥＦ１は、図２１（ａ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上になると、一定電圧ＶＡとなる特性を持ち、基準電圧ＶＲＥＦ２は、図２１（ｃ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ２の時、基準電圧ＶＡを通り、外部電源電圧に比例して上昇する特性を持つ。
【００６６】
先ず、非加速試験時の場合、加速試験時制御信号ＢＩＭは低レベルとなり、この信号をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ９はオフし、基準電圧比較回路８中の差動増幅器１３は非活性状態になる。また、この信号をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ９はオンするため、差動増幅器１３の出力信号ＶＢＩは強制的に高レベルを出力する。よって、出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ１０もオフするため、加速試験時電圧供給回路９による内部電源電圧ＶＩＮＴへの影響はない。基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５は、差動増幅器７と、この差動増幅器７の出力をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ３で構成される。また、基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５についても同一の回路構成である。この内部電源供給回路５の動作の詳細については、従来例で説明したので、省略する。
【００６７】
基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２よりも高い電圧特性である場合（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合）を考えると、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５は、基準電圧ＶＲＥＦ１と等しい電圧を内部電源電圧ＶＩＮＴとして出力する。また、基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５も、基準電圧ＶＲＥＦ２と等しい電圧を内部電源電圧ＶＩＮＴとして出力しようとするが、今、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２よりも高い電圧特性であるため、発生する内部電源電圧ＶＩＮＴの値は、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５により発生する値に従う。反対に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性の場合（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の場合）は、基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５により発生する内部電源電圧ＶＩＮＴの値に従う。
【００６８】
従って、非加速試験時における外部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、図２に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と特性線II（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される電圧特性を持つ。
【００６９】
次に、加速試験時の場合、加速試験時制御信号ＢＩＭは高レベルとなり、この信号をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ９はオフし、更に基準電圧比較回路８中の差動増幅器１３は活性状態となる。この差動増幅器１３は、基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２とを比較し、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２よりも高い電圧特性である場合（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合）、出力信号ＶＢＩに高レベルを出力するため、次段の加速試験時電圧供給回路９を構成するＰ型ＭＯＳトランジスタＱＰ１０はオフする。よって、加速試験時電圧供給回路９による内部電源電圧ＶＩＮＴへの影響はないため、発生する内部電源電圧ＶＩＮＴの値は、非加速試験時の外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合と同じになる。
【００７０】
逆に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる場合（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の場合）は、出力信号ＶＢＩは低レベルを出力するため、次段のＰ型ＭＯＳトランジスタＱＰ１０がオンする。よって、加速試験時電圧供給回路９により、発生する内部電源電圧ＶＩＮＴは、強制的に外部電源電圧ＶＥＸＴと等しい値をとる。
【００７１】
従って、加速試験時における外部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、図２に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と特性線III （外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される電圧特性を持つ。
【００７２】
つまり、加速試験時と非加速試験時にそれぞれ異なる内部電源電圧を発生することが可能となる。
【００７３】
（第２の実施の形態）
図３は本発明の第２の実施の形態における半導体集積回路の回路構成ブロック図を示すものであり、降圧した内部電源電圧を内部回路に供給する内部降圧回路と内部回路のブロック構成を示す。図４（ａ）、（ｂ）は、図３の半導体集積回路の電圧特性を示すものである。
【００７４】
図３において、１は基準電圧発生回路、５は内部電源供給回路、６は内部回路、８は基準電圧比較回路、１０は内部基準電圧発生回路、１１は加速試験時基準電圧発生回路、ＶＲＥＦ１、ＶＲＥＦ２は基準電圧発生回路１より発生する基準電圧、ＢＩＭは加速試験時に基準電圧比較回路８を活性化するための加速試験時制御信号、ＶＢＩは基準電圧比較回路８の出力信号、ＶＲＥＦは内部基準電圧、ＶＩＮＴは内部回路６を駆動するための内部電源電圧である。
【００７５】
以上のように構成された本実施の形態の半導体集積回路について、以下、その動作を説明する。
【００７６】
基準電圧発生回路１で複数の基準電圧ＶＲＥＦ１、ＶＲＥＦ２を発生する。発生する一方の基準電圧ＶＲＥＦ１（第１の基準電圧）は、図２１（ａ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上になると、外部電源電圧ＶＥＸＴにほとんど依存性のない一定電圧ＶＡとなる特性を持つ。発生する他方の基準電圧ＶＲＥＦ２（第２の基準電圧）は、図２１（ｃ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ２の時、基準電圧ＶＡを通り、外部電源電圧に比例して上昇する特性を持つ。
【００７７】
先ず、非加速試験時の場合は、加速試験時制御信号ＢＩＭにより、基準電圧比較回路８は活性化せず、次段の加速試験時基準電圧発生回路１１も活性化されない。従って、基準電圧発生回路１より発生した２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２のうち、外部電源電圧に対する基準電圧値の高い方をもとに、それぞれの入力である内部基準電圧発生回路１０によって、内部基準電圧ＶＲＥＦが出力される。つまり、外部電源電圧ＶＥＸＴが所定値Ｖ２未満の時は、図２１（ａ）の特性に従い、所定値Ｖ２以上になると、図２１（ｃ）の特性に従う内部基準電圧ＶＲＥＦが発生する。
【００７８】
非加速試験時における外部電源電圧ＶＥＸＴに対する内部基準電圧ＶＲＥＦの電圧特性は、図４（ａ）に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と特性線II（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される電圧特性を持つ。そして、発生した内部基準電圧ＶＲＥＦに基づいて内部電源供給回路５により、内部回路６を駆動するための内部電源電圧ＶＩＮＴを発生する。よって、非加速試験時における外部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、図４（ｂ）に示すように、図４（ａ）と同様に、特性線Ｉ（第１の電圧特性）と特性線II（第２の電圧特性）とで示される電圧特性を持つ。
【００７９】
次に、加速試験時の場合は、加速試験時制御信号ＢＩＭにより、基準電圧比較回路８が活性化する。基準電圧比較回路８は、基準電圧発生回路１より発生する２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２同士を比較し、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性になると、その出力信号ＶＢＩによって、次段の加速試験時基準電圧発生回路１１を活性化し、内部基準電圧ＶＲＥＦを外部電源電圧ＶＥＸＴと等しくする。つまり、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる外部電源電圧（即ち、所定値Ｖ２以上）で、内部基準電圧ＶＲＥＦは、外部電源電圧ＶＥＸＴに等しい電圧特性を持つ。また、所定値Ｖ２未満の場合は、非加速試験時の場合と同様に、内部基準電圧発生回路１０によって、内部基準電圧ＶＲＥＦが出力される。加速試験時における外部電源電圧ＶＥＸＴに対する基準電圧ＶＲＥＦの電圧特性は、図４（ａ）に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と特性線III （外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される電圧特性を持つ。そして、発生した内部基準電圧ＶＲＥＦに基づいて内部電源供給回路５により、内部回路６を駆動するための内部電源電圧ＶＩＮＴを発生する。
【００８０】
よって、加速試験時における外部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、図４（ｂ）に示すように、図４（ａ）と同様に、特性線Ｉ（第１の電圧特性）と特性線III （第３の電圧特性）との双方で示される電圧特性を持つ。
【００８１】
つまり、加速試験時と非加速試験時にそれぞれ異なる内部電源電圧を発生することが可能となる。
【００８２】
図６は本発明の第２の実施の形態における半導体集積回路を示す前記図３のブロック構成の具体的回路を示す。
【００８３】
図６において、ＱＰ１１〜ＱＰ２０はＰ型ＭＯＳトランジスタ、ＱＮ１１〜ＱＮ１６、ＱＮ１８〜ＱＮ２０はＮ型ＭＯＳトランジスタを示す。また、同図中、図３又は従来例と同一機能の構成は、同一符号で示している。
【００８４】
基準電圧発生回路１は２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２を発生し、内部基準電圧発生回路１０と基準電圧比較回路８とに出力する。
【００８５】
基準電圧ＶＲＥＦ１が入力される内部基準電圧発生回路（第１の内部基準電圧発生回路）１０は、Ｐ型ＭＯＳトランジスタＱＰ１１、ＱＰ１２及びＮ型ＭＯＳトランジスタＱＮ１１〜ＱＮ１３で構成される差動増幅器１４と、この差動増幅器１４の出力をゲート端子に入力するＰ型ＭＯＳトランジスタ（内部基準電圧発生用ドライバー）ＱＰ１３とにより構成されており、そのドレイン端子の電圧を内部基準電圧ＶＲＥＦに出力する。
【００８６】
また、基準電圧ＶＲＥＦ２が入力される内部基準電圧発生回路（第２の内部基準電圧発生回路）１０は、Ｐ型ＭＯＳトランジスタＱＰ１４、ＱＰ１５及びＮ型ＭＯＳトランジスタＱＮ１４〜ＱＮ１６で構成される差動増幅器１４と、この差動増幅器１４の出力をゲート端子に入力するＰ型ＭＯＳトランジスタ（内部基準電圧発生用ドライバー）ＱＰ１６とにより構成され、そのドレイン端子の電圧を内部基準電圧ＶＲＥＦに出力する。基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２とをそれぞれ入力とする基準電圧比較回路８は、Ｐ型ＭＯＳトランジスタＱＰ７、ＱＰ８及びＮ型ＭＯＳトランジスタＱＮ７〜ＱＮ９で構成される差動増幅器１３と、この差動増幅器１３中のＰ型ＭＯＳトランジスタＱＰ７に並列に接続されたＰ型ＭＯＳトランジスタＱＰ９とにより構成されており、加速試験時制御信号ＢＩＭが、Ｐ型ＭＯＳトランジスタＱＰ９とＮ型ＭＯＳトランジスタＱＮ９のゲート端子にそれぞれ入力される。また、この差動増幅器１３の出力信号ＶＢＩは、加速試験時基準電圧発生回路１１に出力される。
【００８７】
加速試験時基準電圧発生回路１１は、前記出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ１７で構成され、そのドレイン端子を内部基準電圧ＶＲＥＦに出力する。
【００８８】
内部基準電圧ＶＲＥＦを入力とする内部電源供給回路５は、Ｐ型ＭＯＳトランジスタＱＰ１８、ＱＰ１９及びＮ型ＭＯＳトランジスタＱＮ１８〜ＱＮ２０とで構成される差動増幅器７と、この差動増幅器７の出力をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ２０とで構成され、そのドレイン端子の電圧を内部電源電圧ＶＩＮＴに出力する。
【００８９】
以上のように構成された第２の実施の形態の半導体集積回路について、以下、その動作を説明する。
【００９０】
基準電圧発生回路１で発生する２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２は、前記一実施の形態で説明したように、基準電圧ＶＲＥＦ１は、図２１（ａ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上になると、一定電圧ＶＡとなる特性を持ち、基準電圧ＶＲＥＦ２は、図２１（ｃ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ２の時、基準電圧ＶＡを通り、外部電源電圧に比例して上昇する特性を持つ。
【００９１】
先ず、非加速試験時の場合、加速試験時制御信号ＢＩＭは低レベルとなり、この信号をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ９はオフし、基準電圧比較回路８中の差動増幅器１３は非活性状態になる。また、この信号をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ９はオンするため、差動増幅器１３の出力信号ＶＢＩは強制的に高レベルを出力する。よって、出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ１７もオフするため、加速試験時基準電圧発生回路１１による内部基準電圧ＶＲＥＦへの影響はない。基準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１０は、差動増幅器１４と、この差動増幅器１４の出力をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ１３で構成される。また、基準電圧ＶＲＥＦ２を入力とする内部基準電圧発生回路１０についても同一の回路構成である。これ等の回路構成は、第１の実施の形態における、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５、及び基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５と同一の回路構成である。
【００９２】
従って、非加速試験時に発生する内部基準電圧ＶＲＥＦの電圧特性は、図４（ａ）に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と特性線II（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される電圧特性を持つ。
【００９３】
次に、加速試験時の場合、加速試験時制御信号ＢＩＭは高レベルとなり、この信号をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ９はオフし、更に基準電圧比較回路８中の差動増幅器１３は活性状態となる。この差動増幅器１３は、基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２とを比較し、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２よりも高い電圧特性である場合（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合）、出力信号ＶＢＩに高レベルを出力するため、次段の加速試験時基準電圧発生回路１１を構成するＰ型ＭＯＳトランジスタＱＰ１７はオフする。よって、加速試験時基準電圧発生回路１１による内部基準電圧ＶＲＥＦへの影響はないため、発生する内部基準電圧ＶＲＥＦの値は、非加速試験時の外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合と同様の値となる。逆に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる場合（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の場合）は、出力信号ＶＢＩは低レベルを出力するため、次段のＰ型ＭＯＳトランジスタＱＰ１７がオンする。
【００９４】
よって、加速試験時基準電圧発生回路１１により、発生する内部基準電圧ＶＲＥＦは、強制的に外部電源電圧ＶＥＸＴと等しい値をとる。従って、加速試験時における外部電源電圧ＶＥＸＴに対する内部基準電圧ＶＲＥＦの電圧特性は、図４（ａ）に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧特性）と特性線III （外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）とで示される電圧特性を持つ。
【００９５】
内部電源供給回路５の回路構成は、従来例で説明した回路構成と同一であって、入力する内部基準電圧ＶＲＥＦと等しい電圧を内部電源電圧ＶＩＮＴとして出力する。従って、発生する内部電源電圧ＶＩＮＴの電圧特性は、図４（ｂ）に示すように、非加速試験時は、特性線Ｉと特性線IIとで示される電圧特性を持ち、加速試験時は、特性線Ｉと特性線III とで示される電圧特性を持つ。
【００９６】
つまり、加速試験時と非加速試験時にそれぞれ異なる内部基準電圧を発生し、この発生する内部基準電圧に基づいた内部電源電圧を発生することにより、加速試験時と非加速試験時にそれぞれ異なる内部電源電圧を発生することが可能となる。
【００９７】
（第３の実施の形態）
図７は本発明の第３の実施の形態における半導体集積回路の回路図を示すものである。図７において、ＱＰ２１はＰ型ＭＯＳトランジスタ、ＱＮ２１はＮ型ＭＯＳトランジスタ、Ｆ１、Ｆ２はヒューズを示す。図７は図５の加速試験時電圧供給回路９を構成するＰ型ＭＯＳトランジスタＱＰ１０のソース端子に、ダイオード型にゲート接続したＮ型ＭＯＳトランジスタＱＮ２１を直列に接続し、このＮ型ＭＯＳトランジスタＱＮ２１に、ダイオード型にゲート接続したＰ型ＭＯＳトランジスタＱＰ２１を直列に接続し、ダイオード型にゲート接続したトランジスタＱＰ２１、ＱＮ２１と並列にヒューズＦ１、Ｆ２をそれぞれ接続した構成である。また、Ｐ型ＭＯＳトランジスタのしきい値電圧をＶＴＰ、Ｎ型ＭＯＳトランジスタのしきい値電圧をＶＴＮとする。
【００９８】
以上のように構成された第３の実施の形態の半導体集積回路について、以下、その動作を説明する。
【００９９】
Ｐ型ＭＯＳトランジスタＱＰ１０がオンするのは、第１の実施の形態で示したように、加速試験時で、且つ、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる場合である。ヒューズＦ１、Ｆ２が切断されていない場合は、トランジスタＱＰ１０のソース端子の電圧は、外部電源電圧ＶＥＸＴと等しいので、内部電源電圧ＶＩＮＴの電圧特性は、第１の実施の形態で示した図２における特性線III と等しくなる。
【０１００】
ヒューズＦ１を切断した場合は、Ｐ型ＭＯＳトランジスタＱＰ１０に対してダイオード型にゲート接続したＰ型ＭＯＳトランジスタＱＰ２１が直列に接続された構成となる。従って、加速試験時には、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる外部電源電圧の下での内部電源電圧ＶＩＮＴの電圧特性は、図８の特性線IVに示すように、外部電源電圧ＶＥＸＴよりＰ型ＭＯＳトランジスタのしきい値電圧ＶＴＰだけ低くすることができる。
【０１０１】
同様に、ヒューズＦ２を切断すれば、Ｐ型ＭＯＳトランジスタＱＰ１０に対してダイオード型にゲート接続したＮ型ＭＯＳトランジスタＱＮ２１が直列に接続された構成となり、内部電源電圧ＶＩＮＴの電圧特性は、図８の特性線Ｖに示すように、外部電源電圧ＶＥＸＴよりＮ型ＭＯＳトランジスタのしきい値電圧ＶＴＮだけ低くすることができる。尚、Ｎ型ＭＯＳトランジスタＱＮ２１をメモリセルトランジスタと同じ不純物注入をしたＮ型ＭＯＳトランジスタで構成すれば、内部電源電圧ＶＩＮＴの電圧特性は、外部電源電圧ＶＥＸＴよりメモリセルトランジスタのしきい値電圧だけ低くすることが可能となる。また、直列接続しているそれぞれのトランジスタの順番を入れ換えても同様の効果が得られる。
【０１０２】
このように、加速試験時における内部電源電圧特性の変更が容易に実現できるので、加速試験における内部回路に対する電圧加速の選択自由度が増す。
【０１０３】
（第４の実施の形態）
図９は本発明の第４の実施の形態における半導体集積回路の回路図を示すものである。
【０１０４】
図９において、ＱＰ２２はＰ型ＭＯＳトランジスタ、ＱＮ２２はＮ型ＭＯＳトランジスタ、Ｆ３、Ｆ４はヒューズを示す。図９は図６の加速試験時基準電圧発生回路１１を構成するＰ型ＭＯＳトランジスタＱＰ１７のソース端子に、ダイオード型にゲート接続したＮ型ＭＯＳトランジスタＱＮ２２を直列に接続し、このＮ型ＭＯＳトランジスタＱＮ２２に、ダイオード型にゲート接続したＰ型ＭＯＳトランジスタＱＰ２２を直列に接続し、ダイオード型にゲート接続したトランジスタＱＰ２２、ＱＮ２２と並列にヒューズＦ３、Ｆ４をそれぞれ接続した構成である。また、Ｐ型ＭＯＳトランジスタのしきい値電圧をＶＴＰ、Ｎ型ＭＯＳトランジスタのしきい値電圧をＶＴＮとする。
【０１０５】
以上のように構成された第４の実施の形態の半導体集積回路について、以下、その動作を説明する。
【０１０６】
Ｐ型ＭＯＳトランジスタＱＰ１７がオンするのは、第２の実施の形態で示したように、加速試験時で、且つ、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる場合である。ヒューズＦ３、Ｆ４が切断されていない場合は、トランジスタＱＰ１７のソース端子の電圧は、外部電源電圧ＶＥＸＴと等しいので、内部基準電圧ＶＲＥＦの電圧特性は、第２の実施の形態で示した図４（ａ）における特性線III と等しくなる。
【０１０７】
一方、ヒューズＦ３を切断した場合は、Ｐ型ＭＯＳトランジスタＱＰ１７に対しダイオード型にゲート接続したＰ型ＭＯＳトランジスタＱＰ２２が直列に接続された構成となるので、加速試験時に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる外部電源電圧の下での内部基準電圧ＶＲＥＦの電圧特性は、図１０の特性線IVに示すように、外部電源電圧ＶＥＸＴよりもＰ型ＭＯＳトランジスタのしきい値電圧ＶＴＰだけ低くすることができる。同様に、ヒューズＦ４を切断すれば、Ｐ型ＭＯＳトランジスタＱＰ１７に対しダイオード型にゲート接続したＮ型ＭＯＳトランジスタＱＮ２２が直列に接続された構成となるので、内部基準電圧ＶＲＥＦの電圧特性は、図１０の特性線Ｖに示すように、外部電源電圧ＶＥＸＴよりＮ型ＭＯＳトランジスタのしきい値電圧ＶＴＮだけ低くすることができる。
【０１０８】
尚、Ｎ型ＭＯＳトランジスタＱＮ２２をメモリセルトランジスタと同じ不純物注入をしたＮ型ＭＯＳトランジスタで構成すれば、内部基準電圧ＶＲＥＦの電圧特性は、外部電源電圧ＶＥＸＴよりメモリセルトランジスタのしきい値電圧だけ低くすることが可能となる。また、直列接続しているそれぞれのトランジスタの順番を入れ換えても同様の効果が得られる。
【０１０９】
このように、加速試験時の内部基準電圧特性の変更が容易に実現できるので、これに伴って、加速試験時の内部電源電圧特性の変更が可能となり、加速試験における内部回路に対する電圧加速の選択自由度が増す。
【０１１０】
（第５の実施の形態）
図１１は本発明の第５の実施の形態における半導体集積回路の回路図を示すものである。
【０１１１】
図１１において、１２ａ、１２ｂはインバータ、ＱＮ２３はＮ型ＭＯＳトランジスタを示す。図１１は図５の基準電圧比較回路８中の差動増幅器１３の出力と、次段の加速試験時電圧供給回路９を構成するＰ型ＭＯＳトランジスタＱＰ１０の間に、インバータ１２ａ、１２ｂを接続し、基準電圧ＶＲＥＦ１をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ８と並列にＮ型ＭＯＳトランジスタＱＮ２３を接続し、このＮ型ＭＯＳトランジスタＱＮ２３のゲート端子には、前記インバータ１２ｂの出力が入力される構成である。
【０１１２】
以上のように構成された第５の実施の形態の半導体集積回路について、以下、その動作を説明する。
【０１１３】
先ず、インバータ１２ｂの出力信号ＶＢＩは、差動増幅器１３の出力からインバータを２段を通過した信号であり、差動増幅器１３の出力と同一極性である。よって、Ｎ型ＭＯＳトランジスタＱＮ２３が無い場合は、前記第１の実施の形態と同じ内部電源電圧特性を持つ。
【０１１４】
今、このインバータ１２ｂの出力信号ＶＢＩを、基準電圧ＶＲＥＦ１をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ８と並列に接続したＮ型ＭＯＳトランジスタＱＮ２３へ、正帰還のフィードバックをかけることにより、内部電源電圧ＶＩＮＴの電圧特性は、図１２に示すように、外部電源電圧ＶＥＸＴが低い電圧から高い電圧に変化する場合は、特性線Ａを通る内部電源電圧特性となる。つまり、外部電源電圧ＶＥＸＴがＶ３以上にならないと、出力信号ＶＢＩは低レベルにならない。逆に、外部電源電圧ＶＥＸＴが高い電圧から低い電圧に変化する場合は、フードバックがかからないため（外部電源電圧がＶ３以上の時、出力信号ＶＢＩは低レベルを出力しており、出力信号ＶＢＩをゲート端子に入力するトランジスタＱＮ２３はオフするため）、特性線Ｂを通る内部電源電圧特性（第１の実施の形態と同じ）となる。
【０１１５】
このように、電圧Ｖ３−電圧Ｖ２の幅を持つヒステリシス特性を持たせることにより、加速試験時（加速試験時制御信号ＢＩＭが高レベル時）、外部電源電圧ＶＥＸＴが所定値Ｖ２近傍で電源ノイズ等により変動した場合でも、安定した内部電源電圧特性を得ることが可能となる。
【０１１６】
（第６の実施の形態）
図１３は本発明の第６の実施の形態における半導体集積回路の回路図を示すものである。
【０１１７】
図１３は図６の基準電圧比較回路８中の差動増幅器１３の出力と、次段の加速試験時基準電圧発生回路１１を構成するＰ型ＭＯＳトランジスタＱＰ１７の間に、インバータ１２ａ、１２ｂを接続し、基準電圧ＶＲＥＦ１をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ８と並列にＮ型ＭＯＳトランジスタＱＮ２３を接続し、このＮ型ＭＯＳトランジスタＱＮ２３のゲート端子には、前記インバータ１２ｂの出力が入力される構成である。
【０１１８】
以上のように構成された第６の実施の形態の半導体集積回路について、以下、その動作を説明する。
【０１１９】
先ず、インバータ１２ｂの出力信号ＶＢＩは、差動増幅器１３の出力からインバータを２段を通過した信号であり、差動増幅器１３の出力と同一極性である。よって、Ｎ型ＭＯＳトランジスタＱＮ２３が無い場合は、前記第１の実施の形態と同じ内部電源電圧特性を持つ。
【０１２０】
今、このインバータ１２ｂの出力信号ＶＢＩを、基準電圧ＶＲＥＦ１をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ８と並列に接続したＮ型ＭＯＳトランジスタＱＮ２３へ、正帰還のフィードバックをかけることにより、内部基準電圧ＶＲＥＦの電圧特性は、図１４に示すように、外部電源電圧ＶＥＸＴが低い電圧から高い電圧に変化する場合は、特性線Ａを通る内部基準電圧特性となる。つまり、外部電源電圧ＶＥＸＴがＶ３以上にならないと、出力信号ＶＢＩは低レベルにならない。逆に、外部電源電圧ＶＥＸＴが高い電圧から低い電圧に変化する場合は、フードバックがかからないため（外部電源電圧がＶ３以上の時、出力信号ＶＢＩは低レベルを出力しており、出力信号ＶＢＩをゲート端子に入力するトランジスタＱＮ２３はオフするため）、特性線Ｂを通る内部基準電圧特性（第２の実施の形態と同じ）となる。
【０１２１】
このように、電圧Ｖ３−電圧Ｖ２の幅を持つヒステリシス特性を持たせることにより、加速試験時（加速試験時制御信号ＢＩＭが高レベル時）、外部電源電圧ＶＥＸＴが所定値Ｖ２近傍で電源ノイズ等により変動した場合でも、安定した内部基準電圧特性を得ることができる。よって、この内部基準電圧に基づいて発生する内部電源電圧も安定した電圧特性を得ることができる。実デバイスでは、約０．４Ｖ程度のヒステリシス特性を持たせることにより、良好な内部電源電圧特性を得ることができる。
【０１２２】
（第７の実施の形態）
図１５は本発明の第７の実施の形態における半導体集積回路の回路図を示すものである。
【０１２３】
図１５は図５の基準電圧ＶＲＥＦ２を入力する内部電源供給回路５の差動増幅器７中のＰ型ＭＯＳトランジスタＱＰ４と並列にＰ型ＭＯＳトランジスタＱＰ２３を接続し、このＰ型ＭＯＳトランジスタＱＰ２３のゲート端子と、前記差動増幅器７中のＮ型ＭＯＳトランジスタＱＮ６のゲート端子に、加速試験時制御信号ＢＩＭの反転信号／ＢＩＭを入力する構成である。
【０１２４】
以上のように構成された第７の実施の形態の半導体集積回路について、以下、その動作を説明する。
【０１２５】
先ず、非加速試験時の場合、加速試験時制御信号ＢＩＭは低レベルの信号であり、その反転信号／ＢＩＭは高レベルの信号である。／ＢＩＭをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ２３はオフし、また、Ｎ型ＭＯＳトランジスタＱＮ６はオンするので、基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５中の差動増幅器７は、活性化状態となる。よって、非加速試験時の場合、第１の実施の形態と同一の動作を行う。
【０１２６】
次に、加速試験時の場合、加速試験時制御信号ＢＩＭは高レベルとなり、その反転信号／ＢＩＭは、低レベルの信号となる。第１の実施の形態で示したように、加速試験時の内部電源電圧特性は、外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合は、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５により発生する内部電源電圧ＶＩＮＴの電圧特性で決まり、また、外部電源電圧ＶＥＸＴが所定値Ｖ２以上の場合は、基準電圧比較回路８と、加速試験時電圧発生回路９により発生する内部電源電圧ＶＩＮＴの電圧特性で決まる。つまり、基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５の動作には関係していない。よって、加速試験時制御信号の反転信号／ＢＩＭをＰ型ＭＯＳトランジスタＱＰ２３のゲート端子とＮ型ＭＯＳトランジスタＱＮ６のゲート端子に入力することにより、基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５を非活性状態にしても問題ない。
【０１２７】
このように、加速試験時、基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５を非活性状態にし、差動増幅器７を流れる定常電流を低減することにより、低消費電力化が可能となる。
【０１２８】
（第８の実施の形態）
図１６は本発明の第８の実施の形態における半導体集積回路の回路図を示すものである。
【０１２９】
図１６は図６の基準電圧ＶＲＥＦ２を入力する内部基準電圧発生回路１０の差動増幅器１４中のＰ型ＭＯＳトランジスタＱＰ１４と並列にＰ型ＭＯＳトランジスタＱＰ２４を接続し、このＰ型ＭＯＳトランジスタＱＰ２４のゲート端子と、前記差動増幅器１４中のＮ型ＭＯＳトランジスタＱＮ１６のゲート端子に、加速試験時制御信号の反転信号／ＢＩＭを入力する構成である。
【０１３０】
以上のように構成された第８の実施の形態の半導体集積回路について、以下、その動作を説明する。
【０１３１】
先ず、非加速試験時の場合、加速試験時制御信号ＢＩＭは低レベルの信号であり、その反転信号／ＢＩＭは高レベルの信号である。／ＢＩＭをゲート端子に入力する、Ｐ型ＭＯＳトランジスタＱＰ２４はオフし、また、Ｎ型ＭＯＳトランジスタＱＮ１６はオンするので、基準電圧ＶＲＥＦ２を入力とする内部基準電圧発生回路１０中の差動増幅器１４は、活性化状態となる。よって、非加速試験時の場合、第２の実施の形態と同一の動作を行う。
【０１３２】
次に、加速試験時の場合、加速試験時制御信号ＢＩＭは高レベルとなり、その反転信号／ＢＩＭは、低レベルの信号となる。第２の実施の形態で示したように、加速試験時の内部基準電圧特性は、外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合は、基準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１０により発生する内部基準電圧ＶＲＥＦの電圧特性で決まり、また、外部電源電圧ＶＥＸＴが所定値Ｖ２以上の場合は、基準電圧比較回路８と、加速試験時内部基準電圧発生回路１１により発生する内部基準電圧ＶＲＥＦの電圧特性で決まる。つまり、基準電圧ＶＲＥＦ２を入力とする内部基準電圧発生回路１０の動作には関係していない。よって、加速試験時制御信号の反転信号／ＢＩＭをＰ型ＭＯＳトランジスタＱＰ２４のゲート端子とＮ型ＭＯＳトランジスタＱＮ１６のゲート端子に入力することにより、基準電圧ＶＲＥＦ２を入力とする内部基準電圧発生回路１０を非活性状態にしても問題ない。
【０１３３】
このように、加速試験時、基準電圧ＶＲＥＦ２を入力とする内部基準電圧発生回路１０を非活性状態にし、差動増幅器１４を流れる定常電流を低減することにより、低消費電力化が可能となる。
【０１３４】
（第９の実施の形態）
図１７は本発明の第９の実施の形態における半導体集積回路の回路図を示すものである。
【０１３５】
図１７は図５の基準電圧比較回路８中の差動増幅器１３の出力と、次段の加速試験時電圧供給回路９を構成するＰ型ＭＯＳトランジスタＱＰ１０の間に、インバータ１２ａ、１２ｂを接続し、また、基準電圧ＶＲＥＦ１を入力する内部電源供給回路５の差動増幅器７中のＰ型ＭＯＳトランジスタＱＰ１と並列にＰ型ＭＯＳトランジスタＱＰ２５を接続し、このＰ型ＭＯＳトランジスタＱＰ２５のゲート端子と、Ｎ型ＭＯＳトランジスタＱＮ３のゲート端子とに、前記インバータ１２ｂの出力信号ＶＢＩを入力した構成である。
【０１３６】
以上のように構成された第９の実施の形態の半導体集積回路について、以下、その動作を説明する。
【０１３７】
先ず、非加速試験時の場合、加速試験時制御信号ＢＩＭは低レベルとなり、基準電圧比較回路８中の差動増幅器１３は非活性状態となる。これは、第１の実施の形態で示した通りである。インバータ１２ｂの出力信号ＶＢＩは、基準電圧比較回路８中の差動増幅器１３の出力からインバータを２段を通過した信号であって、差動増幅器１３の出力と同一極性であり、出力信号ＶＢＩは、高レベルを出力する。従って、出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ２５はオフし、また、Ｎ型ＭＯＳトランジスタＱＮ３はオンするので、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５中の差動増幅器７は、活性化状態となる。従って、非加速試験時の場合には、第１の実施の形態と同一の動作を行う。
【０１３８】
次に、加速試験時の場合、第１の実施の形態で示したように、加速試験時の内部電源電圧ＶＩＮＴの電圧特性は、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２よりも高い電圧特性となる外部電源電圧のとき（外部電源電圧が所定値Ｖ２未満）、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５により発生する内部電源電圧ＶＩＮＴの電圧特性で決まり、また、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき（外部電源電圧が所定値Ｖ２以上）は、基準電圧比較回路８と加速試験時電圧発生回路９とにより発生する内部電源電圧ＶＩＮＴの電圧特性で決まる。よって、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５の動作は、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のときには関係していない。加速試験時に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき、インバータ１２ｂの出力信号ＶＢＩは高レベルを出力し、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき、低レベルを出力する。従って、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５は、外部電源電圧ＶＥＸＴが所定値Ｖ２未満で活性化状態となり、所定値Ｖ２以上で非活性化状態となる。
【０１３９】
このように、加速試験時に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき、基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５を非活性状態にし、差動増幅器７を流れる定常電流を低減することにより、低消費電力化が可能となる。
【０１４０】
（第１０の実施の形態）
図１８は本発明の第１０の実施の形態における半導体集積回路の回路図を示すものである。
【０１４１】
図１８は図６の基準電圧比較回路８中の差動増幅器１３の出力と、次段の加速試験時基準電圧発生回路１１を構成するＰ型ＭＯＳトランジスタＱＰ１７の間に、インバータ１２ａ、１２ｂを接続し、また、基準電圧ＶＲＥＦ１を入力する内部基準電圧発生回路１０の差動増幅器１４中のＰ型ＭＯＳトランジスタＱＰ１１と並列にＰ型ＭＯＳトランジスタＱＰ２６を接続し、このＰ型ＭＯＳトランジスタＱＰ２６のゲート端子と、Ｎ型ＭＯＳトランジスタＱＮ１３のゲート端子とに、前記インバータ１２ｂの出力信号ＶＢＩを入力した構成である。
【０１４２】
以上のように構成された第１０の実施の形態の半導体集積回路について、以下、その動作を説明する。
【０１４３】
先ず、非加速試験時の場合、加速試験時制御信号ＢＩＭは低レベルとなり、基準電圧比較回路８中の差動増幅器１３は非活性状態となる。これは、第２の実施の形態で示した通りである。インバータ１２ｂの出力信号ＶＢＩは、基準電圧比較回路８中の差動増幅器１３の出力からインバータを２段を通過した信号であって、差動増幅器１３の出力と同一極性であり、出力信号ＶＢＩは、高レベルを出力する。従って、出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ２６はオフし、また、Ｎ型ＭＯＳトランジスタＱＮ１３はオンするので、基準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１０中の差動増幅器１４は、活性化状態となる。よって、非加速試験時の場合、第２の実施の形態と同一の動作を行う。
【０１４４】
次に、加速試験時の場合、第２の実施の形態で示したように、加速試験時の内部基準電圧ＶＲＥＦの電圧特性は、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２よりも高い電圧特性となる外部電源電圧のとき（外部電源電圧が所定値Ｖ２未満）、基準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１０により発生する内部基準電圧ＶＲＥＦの電圧特性で決まり、また、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき（外部電源電圧が所定値Ｖ２以上）は、基準電圧比較回路８と加速試験時内部基準電圧発生回路１１とにより発生する内部基準電圧ＶＲＥＦの電圧特性で決まる。よって、基準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１０の動作は、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のときには関係していない。加速試験時に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき、インバータ１２ｂの出力信号ＶＢＩは高レベルを出力し、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき、低レベルを出力する。従って、基準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１０は、外部電源電圧ＶＥＸＴが所定値Ｖ２未満で活性化状態となり、所定値Ｖ２以上で非活性化状態となる。
【０１４５】
このように、加速試験時に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき、基準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１０を非活性状態にし、差動増幅器１４を流れる定常電流を低減することにより、低消費電力化が可能となる。
【０１４６】
【発明の効果】
以上説明したように、請求項１ないし請求項２５記載の半導体集積回路によれば、内部降圧回路において、非加速試験時（動作マージン確認試験時）には、一定電圧の第１の基準電圧を持つ第１の電圧特性と、この一定電圧から外部電源電圧に応じて上昇する第２の電圧特性とにより、発生する内部電源電圧を連続させたので、内部回路の動作特性を確認できない内部電源電圧範囲を無くすことができると共に、加速試験時には、前記第１の電圧特性よりも電圧の高い第３の電圧特性により、高圧の内部電源電圧が発生して、内部回路に対する十分な電圧加速が得られる。よって、加速試験時と非加速試験時にそれぞれ異なる内部電源電圧を発生させることを可能として、半導体集積回路の動作マージン確認試験及び加速試験に、それぞれ適した内部電源電圧を供給することができる。
【０１４７】
特に、請求項７〜請求項１０及び請求項１２〜請求項１５記載の半導体集積回路によれば、追加するＭＯＳトランジスタにより、そのしきい値電圧分、加速試験時に供給する内部電源電圧又は発生する内部基準電圧を、適宜低く変更、調整することが可能となる。
【０１４８】
更に、請求項１６及び請求項１７記載の半導体集積回路によれば、加速試験時に、供給する内部電源電圧、又は発生する内部基準電圧に、外部電源電圧の変化に対するヒステリシス特性を持たせたので、外部電源電圧がノイズ等により変動しても、安定した内部電源電圧特性、及び安定した内部基準電圧特性を得ることができる。
【０１４９】
加えて、請求項１８ないし請求項２１記載の半導体集積回路によれば、加速試験時に、その試験に関係しない（動作しない）内部電源供給回路又は内部基準電圧発生回路を、加速試験時制御信号に基づいて、非活性状態にしたので、その内部電源供給回路又は内部基準電圧発生回路を流れる定常電流を低減して、低消費電力化を図ることができる。
【０１５０】
また、請求項２２ないし請求項２５記載の半導体集積回路によれば、加速試験時に、加速試験時電圧供給回路又は加速試験時基準電圧発生回路が、基準電圧比較回路の出力に基づいて、各々、加速試験時の内部電源電圧を供給又は内部基準電圧を発生している際には、この際に関係しない（動作しない）内部電源供給回路又は内部基準電圧発生回路を、前記基準電圧比較回路の出力に基づいて、非活性状態にしたので、その内部電源供給回路又は内部基準電圧発生回路を流れる定常電流を低減して、低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す半導体集積回路のブロック構成図である。
【図２】同半導体集積回路の電圧特性を示す図である。
【図３】本発明の第２の実施の形態を示す半導体集積回路のブロック構成図である。
【図４】同半導体集積回路の電圧特性を示す図である。
【図５】本発明の第１の実施の形態の半導体集積回路の具体的構成を示す図である。
【図６】本発明の第２の実施の形態の半導体集積回路の具体的構成を示す図である。
【図７】本発明の第３の実施の形態を示す要部回路図である。
【図８】本発明の第３の実施の形態の半導体集積回路の電圧特性を示す図である。
【図９】本発明の第４の実施の形態を示す要部回路図である。
【図１０】本発明の第４の実施の形態の半導体集積回路の電圧特性を示す図である。
【図１１】本発明の第５の実施の形態を示す要部回路図である。
【図１２】本発明の第５の実施の形態の半導体集積回路の電圧特性を示す図である。
【図１３】本発明の第６の実施の形態を示す要部回路図である。
【図１４】本発明の第６の実施の形態の半導体集積回路の電圧特性を示す図である。
【図１５】本発明の第７の実施の形態の半導体集積回路を示す具体的構成図である。
【図１６】本発明の第８の実施の形態の半導体集積回路を示す具体的構成図である。
【図１７】本発明の第９の実施の形態の半導体集積回路を示す具体的構成図である。
【図１８】本発明の第１０の実施の形態の半導体集積回路を示す具体的構成図である。
【図１９】従来の半導体集積回路の構成を示すブロック図である。
【図２０】従来の半導体集積回路の電圧特性を示す図である。
【図２１】基準電圧の電圧特性を示す図である。
【図２２】内部電源供給回路の構成を示す図である。
【符号の説明】
１ 基準電圧発生回路
５ 内部電源供給回路
６ 内部回路
７ 差動増幅器
８ 基準電圧比較回路
９ 加速試験時電圧供給回路
１０ 内部基準電圧発生回路
１１ 加速試験時基準電圧発生回路
１２ａ、１２ｂ インバータ
１４ 差動増幅器
ＱＰ１〜ＱＰ２６ Ｐ型ＭＯＳトランジスタ
ＱＰ３、ＱＰ６ 内部電源供給用ドライバー
ＱＰ１３、ＱＰ１６ 内部基準電圧発生用ドライバー
ＱＮ１〜ＱＮ９、
ＱＮ１１〜ＱＮ１６、
ＱＮ１８〜ＱＮ２３ Ｎ型ＭＯＳトランジスタ
Ｆ１〜Ｆ４ ヒューズ
ＶＲＥＦ１、ＶＲＥＦ２ 基準電圧
ＶＲＥＦ 内部基準電圧
ＢＩＭ 加速試験時制御信号
ＶＢＩ 基準電圧比較回路の出力信号
ＶＩＮＴ 内部電源電圧
ＶＥＸＴ 外部電源電圧
Claims (25)
- 外部電源電圧を降圧し、内部電源電圧として内部回路に供給する内部降圧回路を搭載した半導体集積回路において、
前記内部降圧回路は、
外部電源電圧が所定値以上のときに定電圧特性を有する第１の基準電圧と、前記外部電源電圧が所定値以上のときでも前記外部電源電圧に依存した第２の基準電圧とを含む複数の基準電圧を発生する基準電圧発生回路と、
前記第１の基準電圧に基づいて、内部電源電圧を発生して前記内部回路に供給する第１の内部電源供給回路と、
前記第２の基準電圧に基づいて、内部電源電圧を発生して前記内部回路に供給する第２の内部電源供給回路と、
加速試験時に出力される加速試験時制御信号により制御され、前記第１の基準電圧と第２の基準電圧とを比較する基準電圧比較回路と、
加速試験時に、前記基準電圧比較回路の出力信号に基づいて、加速試験時の内部電源電圧を供給する加速試験時電圧供給回路と
を備えることを特徴とする半導体集積回路。 - 加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、
前記基準電圧比較回路の出力信号により前記加速試験時電圧供給回路を動作させて、前記加速試験時の内部電源電圧を供給する
ことを特徴とする請求項１記載の半導体集積回路。 - 外部電源電圧を降圧し、内部電源電圧として内部回路に供給する内部降圧回路を搭載した半導体集積回路において、
前記内部降圧回路は、
外部電源電圧が所定値以上のときに定電圧特性を有する第１の基準電圧と、前記外部電源電圧が所定値以上のときでも前記外部電源電圧に依存した第２の基準電圧とを含む複数の基準電圧を発生する基準電圧発生回路と、
前記第１の基準電圧に基づいて、内部電源電圧を供給するための内部基準電圧を発生する第１の内部基準電圧発生回路と、
前記第２の基準電圧に基づいて、内部電源電圧を供給するための内部基準電圧を発生する第２の内部基準電圧発生回路と、
加速試験時に出力される加速試験時制御信号により制御され、前記第１の基準電圧と第２の基準電圧とを比較する基準電圧比較回路と、
加速試験時に、前記基準電圧比較回路の出力信号に基づいて、加速試験時の内部電源電圧を供給するための内部基準電圧を発生する加速試験時基準電圧発生回路と、
前記第１及び第２の内部基準電圧発生回路並びに前記加速試験時基準電圧発生回路の出力より発生する前記内部基準電圧に基づいて、内部電源電圧を前記内部回路に供給する内部電源供給回路と
を備えることを特徴とする半導体集積回路。 - 加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、
前記基準電圧比較回路の出力信号により前記加速試験時基準電圧発生回路を動作させて、前記加速試験時の内部基準電圧を供給する
ことを特徴とする請求項３記載の半導体集積回路。 - 前記内部電源電圧は、
外部電源電圧が半導体集積回路の動作保証電圧範囲内にあるとき、外部電源電圧が所定値以上のときに定電圧特性を有する第１の電圧特性を有し、
外部電源電圧が、前記第２の基準電圧が前記第１の基準電圧より高い電圧特性となる電圧範囲のとき、
非加速試験時には、前記外部電源電圧が所定値以上のときでも前記外部電源電圧に依存した第２の電圧特性を有し、
加速試験時には、前記第２の電圧特性よりも高い電圧特性で、且つ、外部電源電圧に依存性のある第３の電圧特性を有する
ことを特徴とする請求項１、請求項２、請求項３又は請求項４記載の半導体集積回路。 - 前記加速試験時電圧供給回路は、
外部電源電圧と内部電源電圧との間に配置されたＭＯＳトランジスタにより構成され、
加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記ＭＯＳトランジスタがオン動作して、外部電源電圧と同じ電圧の内部電源電圧を内部回路に供給する
ことを特徴とする請求項１又は請求項２記載の半導体集積回路。 - 前記加速試験時電圧供給回路は、
外部電源電圧と内部電源電圧との間に、ダイオード型にゲート接続されたＰ型ＭＯＳトランジスタを含んで構成され、
加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記Ｐ型ＭＯＳトランジスタがオン動作して、外部電源電圧よりも前記Ｐ型ＭＯＳトランジスタのしきい値電圧だけ低い電圧の内部電源電圧を内部回路に供給する
ことを特徴とする請求項１、請求項２又は請求項６記載の半導体集積回路。 - 前記加速試験時電圧供給回路は、
外部電源電圧と内部電源電圧との間に、ダイオード型にゲート接続されたＮ型ＭＯＳトランジスタを含んで構成され、
加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記Ｎ型ＭＯＳトランジスタがオン動作して、外部電源電圧よりも前記Ｎ型ＭＯＳトランジスタのしきい値電圧だけ低い電圧の内部電源電圧を内部回路に供給する
ことを特徴とする請求項１、請求項２、請求項６又は請求項７記載の半導体集積回路。 - 前記加速試験時電圧供給回路の構成要素であるダイオード型にゲート接続されたＮ型ＭＯＳトランジスタは、
メモリセルトランジスタと同じ不純物注入をしたＮ型ＭＯＳトランジスタであり、
加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、外部電源電圧よりも前記メモリセルトランジスタのしきい値電圧だけ低い電圧の内部電源電圧を発生する
ことを特徴とする請求項８記載の半導体集積回路。 - 前記加速試験時電圧供給回路は、
外部電源電圧と内部電源電圧との間に、
前記基準電圧比較回路の出力信号により制御されるＭＯＳトランジスタと、
１個又は複数のダイオード型にゲート接続されたＭＯＳトランジスタと、
前記１個又は複数のダイオード型にゲート接続されたＭＯＳトランジスタに対して各々並列に接続されたヒューズと
を直列に接続した構成であって、
前記各ヒューズの切断により、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、加速試験時の内部電源電圧を切り換えることが可能である
ことを特徴とする請求項１又は請求項２記載の半導体集積回路。 - 前記加速試験時基準電圧発生回路は、
外部電源電圧と内部基準電圧との間に配置されたＭＯＳトランジスタにより構成され、
加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記ＭＯＳトランジスタがオン動作して、外部電源電圧と同じ電圧の内部基準電圧を発生する
ことを特徴とする請求項３又は請求項４記載の半導体集積回路。 - 前記加速試験時基準電圧発生回路は、
外部電源電圧と内部基準電圧との間に、ダイオード型にゲート接続されたＰ型ＭＯＳトランジスタを含んで構成され、
加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記Ｐ型ＭＯＳトランジスタがオン動作して、外部電源電圧よりも前記Ｐ型ＭＯＳトランジスタのしきい値電圧だけ低い電圧の内部基準電圧を発生する
ことを特徴とする請求項３、請求項４又は請求項１１記載の半導体集積回路。 - 前記加速試験時基準電圧発生回路は、
外部電源電圧と内部基準電圧との間に、ダイオード型にゲート接続されたＮ型ＭＯＳトランジスタを含んで構成され、
加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記Ｎ型ＭＯＳトランジスタがオン動作して、外部電源電圧よりも前記Ｎ型ＭＯＳトランジスタのしきい値電圧だけ低い電圧の内部基準電圧を発生する
ことを特徴とする請求項３、請求項４、請求項１１又は請求項１２記載の半導体集積回路。 - 前記加速試験時基準電圧発生回路の構成要素であるダイオード型にゲート接続されたＮ型ＭＯＳトランジスタは、
メモリセルトランジスタと同じ不純物注入をしたＮ型ＭＯＳトランジスタであり、
加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、外部電源電圧よりも前記メモリセルトランジスタのしきい値電圧だけ低い電圧の内部基準電圧を発生する
ことを特徴とする請求項１３記載の半導体集積回路。 - 前記加速試験時基準電圧発生回路は、
外部電源電圧と内部基準電圧との間に、
前記基準電圧比較回路の出力信号により制御されるＭＯＳトランジスタと、
１個又は複数のダイオード型にゲート接続されたＭＯＳトランジスタと、
前記１個又は複数のダイオード型にゲート接続されたＭＯＳトランジスタに対して各々並列に接続されたヒューズと
を直列に接続した構成であって、
前記各ヒューズの切断により、加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、加速試験時の内部基準電圧を切り換えることが可能である
ことを特徴とする請求項３又は請求項４記載の半導体集積回路。 - 前記第１の基準電圧と第２の基準電圧とを比較する前記基準電圧比較回路の出力は、ヒステリシス特性を持ち、
加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記加速試験時電圧供給回路が供給する内部電源電圧は、前記外部電源電圧の変化に対しヒステリシス特性を持つ
ことを特徴とする請求項１又は請求項２記載の半導体集積回路。 - 前記第１の基準電圧と第２の基準電圧とを比較する前記基準電圧比較回路の出力は、ヒステリシス特性を持ち、
加速試験時に、前記第２の基準電圧が前記第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記加速試験時基準電圧発生回路が供給する内部基準電圧は、前記外部電源電圧の変化に対しヒステリシス特性を持つ
ことを特徴とする請求項３又は請求項４記載の半導体集積回路。 - 前記第２の基準電圧に基づいて内部電源電圧を供給する前記第２の内部電源供給回路は、
前記加速試験時制御信号により制御されて、加速試験時に、内部電源電圧の供給を停止する
ことを特徴とする請求項１又は請求項２記載の半導体集積回路。 - 前記第２の内部電源供給回路は、
差動増幅器と、内部電源供給用ドライバーとにより構成され、
前記差動増幅器が前記加速試験時制御信号により制御されて、加速試験時に前記差動増幅器の動作が停止する
ことを特徴とする請求項１８記載の半導体集積回路。 - 前記第２の基準電圧に基づいて内部基準電圧を発生する前記第２の内部基準電圧発生回路は、
前記加速試験時制御信号により制御されて、加速試験時に、内部基準電圧の発生を停止する
ことを特徴とする請求項３又は請求項４記載の半導体集積回路。 - 前記第２の内部基準電圧発生回路は、
差動増幅器と、内部基準電圧発生用ドライバーとにより構成され、
前記差動増幅器が前記加速試験時制御信号により制御されて、加速試験時に前記差動増幅器の動作が停止する
ことを特徴とする請求項２０記載の半導体集積回路。 - 前記第１の基準電圧に基づいて内部電源電圧を供給する前記第１の内部電源供給回路は、
前記基準電圧比較回路の出力信号により制御されて、
加速試験時に、前記第２の基準電圧が第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記第１の内部電源供給回路は内部電源電圧の供給を停止する
ことを特徴とする請求項１又は請求項２記載の半導体集積回路。 - 前記第１の内部電源供給回路は、
差動増幅器と、内部電源供給用ドライバーとにより構成され、
前記差動増幅器が前記基準電圧比較回路の出力信号により制御されて、
加速試験時に、前記第２の基準電圧が第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記差動増幅器の動作が停止する
ことを特徴とする請求項２２記載の半導体集積回路。 - 前記第１の基準電圧に基づいて内部基準電圧を発生する前記第１の内部基準電圧発生回路は、
前記基準電圧比較回路の出力信号により制御されて、
加速試験時に、前記第２の基準電圧が第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記第１の内部基準電圧発生回路は内部基準電圧の発生を停止する
ことを特徴とする請求項３又は請求項４記載の半導体集積回路。 - 前記第１の内部基準電圧発生回路は、
差動増幅器と、内部基準電圧発生用ドライバーとにより構成され、
前記差動増幅器が前記基準電圧比較回路の出力信号により制御されて、
加速試験時に、前記第２の基準電圧が第１の基準電圧よりも高い電圧特性となる外部電源電圧のとき、前記差動増幅器の動作が停止する
ことを特徴とする請求項２４記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17380797A JP3660783B2 (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路 |
| TW087110250A TW390018B (en) | 1997-06-30 | 1998-06-25 | Semiconductor integrated circuit |
| US09/106,150 US6121786A (en) | 1997-06-30 | 1998-06-29 | Semiconductor integrated circuit |
| KR1019980025493A KR100500009B1 (ko) | 1997-06-30 | 1998-06-30 | 반도체집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17380797A JP3660783B2 (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126692A JPH1126692A (ja) | 1999-01-29 |
| JP3660783B2 true JP3660783B2 (ja) | 2005-06-15 |
Family
ID=15967535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17380797A Expired - Fee Related JP3660783B2 (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6121786A (ja) |
| JP (1) | JP3660783B2 (ja) |
| KR (1) | KR100500009B1 (ja) |
| TW (1) | TW390018B (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295055B1 (ko) * | 1998-09-25 | 2001-07-12 | 윤종용 | 전압조정이가능한내부전원회로를갖는반도체메모리장치 |
| JP3558964B2 (ja) * | 1999-07-23 | 2004-08-25 | シャープ株式会社 | 半導体集積回路の検査装置及びその検査方法 |
| US7002854B2 (en) * | 2000-07-25 | 2006-02-21 | Nec Electronics Corp. | Internal voltage level control circuit and semiconductor memory device as well as method of controlling the same |
| JP3884266B2 (ja) | 2001-02-19 | 2007-02-21 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
| WO2004066050A1 (en) * | 2003-01-17 | 2004-08-05 | Freescale Semiconductor, Inc. | Power management system |
| JP5104118B2 (ja) * | 2007-08-09 | 2012-12-19 | 富士通セミコンダクター株式会社 | 内部電源回路 |
| US7759958B2 (en) * | 2007-09-21 | 2010-07-20 | International Business Machines Corporation | Apparatus, system, and method for integrated component testing |
| US8164378B2 (en) * | 2008-05-06 | 2012-04-24 | Freescale Semiconductor, Inc. | Device and technique for transistor well biasing |
| US8305829B2 (en) * | 2009-02-23 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same |
| US8305790B2 (en) * | 2009-03-16 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical anti-fuse and related applications |
| US8957482B2 (en) * | 2009-03-31 | 2015-02-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical fuse and related applications |
| US8912602B2 (en) * | 2009-04-14 | 2014-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and methods for forming the same |
| KR20100123458A (ko) * | 2009-05-15 | 2010-11-24 | 삼성전자주식회사 | 전원 테스터를 포함하는 전자 장치 |
| US8461015B2 (en) * | 2009-07-08 | 2013-06-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | STI structure and method of forming bottom void in same |
| US9484462B2 (en) | 2009-09-24 | 2016-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin structure of fin field effect transistor |
| US8298925B2 (en) | 2010-11-08 | 2012-10-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming ultra shallow junction |
| US8264021B2 (en) * | 2009-10-01 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Finfets and methods for forming the same |
| US8264032B2 (en) * | 2009-09-01 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Accumulation type FinFET, circuits and fabrication method thereof |
| US8623728B2 (en) | 2009-07-28 | 2014-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming high germanium concentration SiGe stressor |
| US8980719B2 (en) | 2010-04-28 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for doping fin field-effect transistors |
| US8759943B2 (en) | 2010-10-08 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistor having notched fin structure and method of making the same |
| US8497528B2 (en) | 2010-05-06 | 2013-07-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a strained structure |
| US8629478B2 (en) * | 2009-07-31 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin structure for high mobility multiple-gate transistor |
| US8482073B2 (en) * | 2010-03-25 | 2013-07-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit including FINFETs and methods for forming the same |
| US8472227B2 (en) * | 2010-01-27 | 2013-06-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and methods for forming the same |
| US8440517B2 (en) | 2010-10-13 | 2013-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET and method of fabricating the same |
| US20110097867A1 (en) * | 2009-10-22 | 2011-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of controlling gate thicknesses in forming fusi gates |
| US9040393B2 (en) | 2010-01-14 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming semiconductor structure |
| JP2012038389A (ja) * | 2010-08-09 | 2012-02-23 | Elpida Memory Inc | 半導体装置 |
| US8603924B2 (en) | 2010-10-19 | 2013-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming gate dielectric material |
| US9048181B2 (en) | 2010-11-08 | 2015-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming ultra shallow junction |
| US8769446B2 (en) | 2010-11-12 | 2014-07-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and device for increasing fin device density for unaligned fins |
| US8592915B2 (en) | 2011-01-25 | 2013-11-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doped oxide for shallow trench isolation (STI) |
| US8877602B2 (en) | 2011-01-25 | 2014-11-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms of doping oxide for forming shallow trench isolation |
| US8431453B2 (en) | 2011-03-31 | 2013-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure |
| US9733661B2 (en) * | 2014-09-29 | 2017-08-15 | Mediatek Inc. | Power management circuit and associated power management method |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2945508B2 (ja) * | 1991-06-20 | 1999-09-06 | 三菱電機株式会社 | 半導体装置 |
| JP2793427B2 (ja) * | 1992-04-08 | 1998-09-03 | 株式会社東芝 | 半導体装置 |
| EP0568294B1 (en) * | 1992-04-27 | 1998-06-24 | Fujitsu Limited | Method for testing semiconductor integrated circuit |
| JP2865486B2 (ja) * | 1992-07-02 | 1999-03-08 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2885597B2 (ja) * | 1993-03-10 | 1999-04-26 | 株式会社東芝 | 半導体メモリ |
| US5519333A (en) * | 1994-09-09 | 1996-05-21 | Sandia Corporation | Elevated voltage level IDDQ failure testing of integrated circuits |
-
1997
- 1997-06-30 JP JP17380797A patent/JP3660783B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-25 TW TW087110250A patent/TW390018B/zh not_active IP Right Cessation
- 1998-06-29 US US09/106,150 patent/US6121786A/en not_active Expired - Fee Related
- 1998-06-30 KR KR1019980025493A patent/KR100500009B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW390018B (en) | 2000-05-11 |
| KR19990007477A (ko) | 1999-01-25 |
| JPH1126692A (ja) | 1999-01-29 |
| KR100500009B1 (ko) | 2006-04-21 |
| US6121786A (en) | 2000-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
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