TW390018B - Semiconductor integrated circuit - Google Patents

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A7 B7 五、發明説明（1 ) [發明所屬之技術領域] 本發明係關於半導體積體電路，尤其是關於搭載有内部 降壓電路之改良。 [習知技術] 近年來的半導體積體電路，係以爲了改進元件之微細 化、並爲了實現對電晶體耐壓降低之可靠性的確保、及低 消耗電力化，而將外部電源電壓在半導體積體電路内部予 以降壓，並搭載有利用該降壓電源以驅動内部電路之内部 降壓電路的半導體積體電路爲主流。 又，一般而言，爲了得以判別半導體積體電路之良品與 不良品，而使用記憶體測試器或_是邏輯測試器等，將比半 導體積體電路之動作保證電壓之上限還高出數％的電壓或 比動作保證電壓之下限還低於數％的電壓施加在半導體積 體電路上，就可實施判別是否進行滿足該規格之動作的動 作邊限確認試驗。又，爲了有效屏蔽半導體積體電路之初 期故障，可實施高溫條件下施加比半導體積體電路之動作 保證電壓還高的電壓於一定時間的加速試驗，該試驗通稱 爲預燒試驗（burn in test)。 以下，係就習知之技術加以説明。 經濟部中央標準局員工消贽合作社印製 (請先閲讀背面之注意事項再填寫本頁) 具有内部降壓電路之半導體積體電路的外部電源電壓 VEXT對内部電源電壓VINT的特性，係被分類成圖20(a)、 (b)、（c)所示的特性。前述三種類的特性，：係外部電源電 壓VEXT乃從"0"至預定値V 1 間，而内部電源電壓 VINT，持有與外部電源電壓VEXT成正比上升的特性。接 -4 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 2 五、發明説明（ 著，外部電源電壓VEXT係從預定値V1至預定値”之間 而内部f源電壓VINT，持有類示—定電愿以的特性。g :’半導體積體電路之外部電源電壓的動作保證電壓範度 右爲預定値Vi以上預定値¥2以下的範菌内的話，則 :路因受到：定電壓VA的驅動，所以可進行未依存於外 。電源電壓（穩定㈣作1外部電源電壓 上之電壓時，至此保持_定電壓VA的内部電源電 VINT，就會持有與外部電源電壓㈣了成正比上升的特 性。此係藉由加速試驗用的電壓特性，且設在比至此 二電tVA的内部電源電壓還高的内部電源電壓，以獲 得二加速試驗時之内部電路的索壓加速所致。在圖2〇⑷ 之情況，當外部電源電壓νΕχτ達預 電壓V，會一口氣從—定電壓va上：至一内定邵電電： Γ圖二V系以相等於外部電源電壓vext的特性上升。 = 情況’當外部t源電壓νΕχτ vc接ΠΓ，會—口氣從-定電壓上升至 I升的二/從電壓vc與外部電源電壓™正比 ί 20⑷之情況’當外部電源電壓達 成正…的特7從一定電壓_外部電源電壓一 降前述圖2°⑷、(b)'⑷之三種類的特性之内部 =路中的電路構成方塊圖之—例，“顯示於叫)、 在圖19(a)、(b)、⑷中，1爲基準電壓產生電路，2爲加 本紙張尺度剌巾關— h請先聞讀背面之注意事項再填寫本胃 n n -- 好濟部中央標準局負工消"、合作社印褽 / 經濟部中夾標率局負-T消費合作社印製 A7 B7 五、發明説明（3 ) 速試驗檢知電路，3爲P型MOS電晶體，4爲基準電壓選擇 電路，5爲内部電源供給電路，6爲内部電路，VREF1、 VREF2、VREF3爲基準電壓，VB12爲加速試驗檢知電路之 輸出信號，VINT爲内部電源電壓，VEXT爲外部電源電 壓。就以上所構成的半導體積體電路，説明其動作如下。 首先，就圖19(a)之情況加以説明。在基準電壓產生電路 1所產生的基準電壓，係如圖21(a)所示，持有當外部電源 電壓VEXT達預定値VI以上時，會變成一定電壓VA的特 性，且被當作基準電壓VREF1輸出。加速試驗檢知電路 2，係決定是否產生加速試驗用之内部電源電壓的電路， 在外部電源電壓VEXT爲預定値V2以下時會輸出高位準的 信號以作参加速試驗檢知電路2之輸出信號VBI2，其爲預 定値V2以上時會輸出低位準的信號。因而，將加速試驗 檢知電路2之輸出信號VBI2輸入於閘極端子上的P型MOS 電晶體3，持有藉由外部電源電壓VEXT從"0"至預定値V2 的範圍會截止，在預定値V2以上時會導通，且基準電壓 VREF1，在外部電源電壓VEXT從，'(Γ至預定値V 2之間，會 按照圖21 (a)之特性，當達到預定値V2以上時，由於P型 MOS電晶體3會導通，所以強制與外部電源電壓VEXT相等 的特性。接著，根據基準電壓VREF1，且利用内部電源供 給電路5，就可供給用以驅動内部電路6的内部電源電壓 VINT。 在此，内部電源供給電路5，如圖2 2所示，一般係由差 動放大器7、及P型MOS電晶體QP3所構成。在圖22中， -6- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ,ο •玎 OI (請先閲讀背面之注意事項再填寫本頁) 經消部中央標準局員工消費合作.社印？木 A7 ___________B7 五、發明説明（4 ) 〜 差動放大器7 ’係由構成電流鏡之P型MOS電晶體qP1、 QP2 ;各自與前述P型MOS電晶體QPi、QP2 _聯連接的N 型MOS電晶體QN1、QN2，·加上用以控制流經差動放大器7 之電流的N型MOS電晶體QN3所構成。接著，在差動放大 器7之一方的輸入端（N型MOS電晶體QN1之閘極端子）上輸 入基準電壓VREF1，在另一方（N型MOS電晶體qN2之閘極 端子）上輸入作爲P型MOS電晶體QP3之汲極電壓的内部電 源電壓VINT ’差動放大器7之輸出（P型m〇S電晶體QP1之 汲極），係輸入至P型MOS電晶體QP3的開極端子上。 *就以上所構成的内部電源供給電路5之動作，說明如下。 差動放大器7，係輸入基準電·壓VREF1和内部電源電壓 VINT，内部電源電壓VINT之電壓若低於基準電壓VREF1 則輸出低位準的信號’以使下一段的p型M〇s電晶趙Qp3 導通’並將外部電源電壓VEXT供給至内部電源電壓VINT 上。又，内部電源電壓VINT之電壓若高於基準電麼 VREF1 ’則輸出高位準的信號，以使下—段的p型M〇s電 晶體QP3截止。如此藉由控制p型MOS電晶體QP2之導通、 截止，作爲其汲極輸出的内部電源電壓VINT，就會輸出 與基準電壓VREF1相等的電壓。藉由如以上之構成，就可 獲得圖20(a)所示的特性。 其次，就圖19(b)之情況加以説明。在基準電壓產生電路 1上產生二種類的基準電壓VREF1、VREF3。在產生之基 準電壓之中VREF1，係與圖19(a)之情況相同持有圖21 (a)所 示的特性。另一方的基準電壓VREF3，係如圖21 (b)所示， (請先閲讀背面之注意事項再填寫本頁)

Q 訂 ΙΛΥ 本纸張尺度適用中國國家標準（CNS ) A4規格（2丨〇 X 297公楚） 烀濟部中央標牟局負工消资合作社印製 A7 B7 五、發明説明（5 ) 當外部電源電壓VEXT爲預定値V2時，會持有通過基準電 壓VC，且與外部電源電壓成正比上升的特性。加速試驗 檢知電路2，係進行與前述圖19(a)之情況相同的動作，用 以產生輸出信號VBI2。基準電壓選擇電路4，係將二種類 的基準電壓VREF1、VREF3當作輸入，且利用加速試驗檢 知電路2之輸出信號VBI2，選擇二種類之基準電壓中之任 何一方以輸出的電路。若選擇當輸出信號VBI2爲高位準 時，會輸出於基準電壓VREF1侧，當輸出信號VBI2爲低位 準時，會輸出於基準電壓VREF3側的話，則基準電壓選擇 電路4之輸出，在外部電源電壓VEXT從"0"至預定値V2之 間，會按照圖21(a)之特性，若爲預定値V2以上時，會按 照圖21(b)之特性。接著，以由基準電壓選擇電路4所輸出 的基準電壓爲基礎，並利用内部電源供給電路5，就可產 生用以驅動内部電路6的内部電源電壓VINT。藉由以上之 構成，就可獲得圖20(b)所示的特性。 其次，就圖19(c)之情況加以説明。在基準電壓產生電路 1上產生二種類的基準電壓VREF1、VREF2。在產生之一 方的基準電壓VREF1，係與圖19(a)、（b)之情況相同，持有 圖21(a)所示之外部電源電壓VEXT爲預定値VI以上時會變 成一定電壓VA的特性，另一方的基準電壓VREF2，係如 圖21(c)所示，當外部電源電壓爲預定値V 2時，會持有通 過基準電壓VA，且與外部電源電壓VEXT味正比上升的特 性。接著，在所產生之二種類的_基準電壓VREF1、VREF2 之中，係將對於外部電源電壓之同一値的基準電壓値較高 -8- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） , ，訂 OI (請先閲讀背面之注意事項再填寫本頁) 五、發明说明（6 經濟部中央標準局男工消贽合作社印製 的方爲基礎，並利用爲各自之輸入的内部電源供給電路 5 ’就▼輸出用以驅動内部電晶體6的内部電源電壓 VINT 〇換句話説’會產生在外部電源電壓職了爲預定値 V2以下之情況’按照圖21(a)之特性，若達預定値v2以上 時’按照圖21⑷之特性的内部電源電壓vint^由以上 之構成，就可獲得圖20(c)所示的特性。 [發明所欲解決之手段j 然而’在前述習知之技術中，存有以下所示的問題點。 首先在圖2〇(a)之情況，當外部電源電壓達預定 値”時’由於内部電源轉VINT會-σ氣從—定電壓 VAJ^升至一Λ電壓VB，即持肴不連續的電壓特性’ 以有無法確認依從一定雪厭ν Λ χ &成 疋電壓VA至電壓VB之内部電源 壓VINT而被驅動之内都雷故杜 电路特性的問題。因而 邊限確認試驗中，只铱推γ A A F 此進仃内部電源電壓在-定電壓VA 以下或是一定電壓VB以上的*如咖A ^ 上的内邵電路之動作保證。 其次，在圖20(b)之情況，當外部電 値V2時，由於内部電源電 您EXT達預疋 VA上升至VC，即持有不ίΓ — 口氣從一定電恩 、連1的電壓特性，所以具有 前述圖20(a)之情況相同的問題。 、 2二在Λ2,之情況，當外部電源電壓VEXT達預足 =的轉^ 2G(aWb)之内部電源電壓刪之不 連續的電壓特性，且持有已連 生如前ϋ ® 2〇ω、（bk W壓特性，相不會發 W h況所示的問題。但县，外邱 源電壓VEXT在預定値乂2以—疋外部 上 < 内郅電源電壓VINT的 所 電 作 與 定 電 上升 --------:!0------.玎------ο (請先閲讀背面之注意事項再填寫本頁}

經濟部中央標準扃與工消资合作社印製 五、發明説明（7 ) —~ " ~一~~ :技會H:圖20(a)、（b)之情況低，而於加速試驗時對内 部電路有無法獲得充分的電壓加速的問題。 〜本發明係解決fllj述習知之問題點者，其目的係在於提供 種在半導趙積體電路之動作邊限確認試驗及加速試驗 中，可供给各自適合之内部電源電位之搭載有内部降恩電 路的半導體積體電路^ [發明所欲解決之問題] 爲了解決該問題’本發明之半導體積趙電路，於動作邊 限確或試驗時，使連續之内部電源電壓產生，且消除無法 確忍内邵電路〈動作特性的内部電源電壓範圍，同時於加 速試驗時，產生可對内部電路獲得充分的電恩加速之内部 電源電壓。 當就具體的構成加以説明時，如申請專利範圍第j項所 圮載的發明之半導體積體電路，係搭載有將外部電源電壓 予以降壓，並當作内部電源電位供給至内部電路之内部降 壓電路的半導體積體電路，其特徵爲：前述内部降壓電 路，具備有基準電壓產生電路，用以產生包含幾乎與外部 電源電壓沒有依存性的第一基準電壓、和依存於外部電源 電壓的第二基準電壓之複數個基準電壓者；第一内部電源 供給電路，根據前述第一基準電壓產生内部電源電壓以供 給至前述内部電路者；第二内部電源供給電路，根據前述 第二基準電壓產生内部電源電壓以供給至前述内部電路 者；基準電壓比較電路，由進行前述内部電路之加速誠驗 的加速試驗時被輸出的加速試驗時控制信號所控制，用以 -10 本紙掁尺度適用中國國家標準（CNS ) A4规格（2丨OX297公釐） .0^ ，灯 (請先閲讀背面之注意事項再填寫本貫) B7 五、發明説明（8 ) 經 k 部 t 央 標 準 消 合 if 社 印 比較前述第一基準電壓和第二基準 時電壓供仏雷纟&个…“壓者，以及加速試驗 驗時，根據前述基準電壓 至輸出信號’將加速試驗時之内部電源電壓供仏 至前述内部電路者。 公供^ 森利範圍第2項所記載的發明，係在前述如申請 =範：第!，所記載的發明之半導體積體電路中，其二 ^於加速試驗時，前述加速試㈣電壓供給電路 基準電壓比前述第—基準電壓還高的電壓 外部電源電壓時，會根據前述基準電壓比較電路之 给至前述内部電路。 逹4驗時〈内部電源電壓供 如申請專利範固第3項所記載的發明之 路，係搭載有將外部電源電壓予以降壓’並當作内部電 给至内部電路之内部降壓電路的半導體積體電路 其特徵爲··則述内部降壓電路，具備有基準電壓產生 路，用以產生包含幾乎與外部電源電壓沒有依存性 基準電壓、和依存於外部電源電壓的第二基準電壓之複數 個=者;第—内部基準電壓產生電路 ’ 以產生用以供給内部電源電壓之内部基準電壓 者；第二内部基準電壓產生電路，根據前述第二基準電壓 以產生用以供給内部電源電壓之内部基準電壓者基準電 壓比較電路’由進行前述内部電路之加速試驗的加速試驗 時被輸出的加速試驗時控制信號7斤控制，用以比較前述第 -基準電壓和第二基準電壓者；加速試驗時基準電壓產生 電 源 電 -11- 本紙張尺度刺㈣财.（ B7 五、發明説明（9 ) 於前：速試驗時’根據前述基準電 輸出信號’產生用以供给加速試驗時之内 ：：路（ t準電壓者；以及内部電源供给電路，根據由前述 第-I内部基準電壓產生電路暨前述加速試 壓產生電路之輸出所產生的前述内部基準電壓，以、由電 電源電壓供給前述内部電路内者。 内部 如申請專利範圍第4項所記載的發明， 專利範圍第3項所記載的發明之半導體積體電：；如：： 時，前述加速試驗時基準電壓供Π 路’係在變成則述第二基準電壓比前述第一， 的電壓特性之外部電源電壓時，合電壓還间 電路之輸出信號而動作產;广’’電壓比較 準電屢者。 動作以產生前述加速試驗時之内部基 請 電 如申請專利範固第5項所記载的發明，係在前述如申 :範圍第1、2、3或4項所記載的發明之半導體積體電 ίΐ導爲：前述内部電源電壓，在外部電源電壓位 於丰導體積體電路之動作保證電壓範圍内時 電源電壓幾乎沒有依存性之電愿的第一電歷特性，且二 經 濟 部 中 央 標 準 Μ X 消 合 作 社 印 % 電源電壓’係在變成前述第二基準電壓比前述第—基準電 壓還高的電壓特性^r (^厭_ γ面& 秤性疋電壓範圍内的情況，於非加速試驗 '/Γ與外邵電源電壓有依存性的第二電壓特性，而於 時’具有電壓比前述第二電壓特性還高的電壓特 泣且與外邵電源電壓有依存性的第三電壓特性。 如申請專利範圍第6項所記載的發明，係在前述如申請 -12- A7 B7 ¾濟.郅中央標%局貝工消贽合作社印製 -13- 五、發明説明（10 =範圍第1項所記載的發明之半導體積想電路中，其特 徵爲：前述加速試驗時電壓供給電路：特 電源端子和内部電源電壓之產二由被配置於外部 構成，於加速試驗時’當變成前述第二基 ： -基準電壓還高的電壓特性之㈣ ^第 ，晶體會㈣導通動作，且將與外部電源電壓 内部電源電壓供給至内部電路内。 電壓的 如申請專利範圍第7項所記載的發明， 專利範圍第…或6項所記載的發明之半導體積體：： 中’其特徵爲：前述加速試驗時電壓供給電路，== 在外部電源端子和内部電源電壓之產生部位之間，以二極 ^型進行閘極連接的P型娜電晶體所構成，^加速試驗 時，备變成前述第二基準電壓比前述第_基準電壓還 電壓特性之外部電源雷厭择 义、士、 勺 導通動作，且將比外部電源電壓只低於前述P型M0S電日 禮之臨界値電恩的内部電源電壓供給至内部電路者。明 如申請專利範圍第8項所記載的發明，係在前述如申請 =利=第卜2、或6項所記載的發明之半導體積體電路 中，其特徵爲·則述加速試驗時電壓供給電路，係包含由 在外部電源端子和内部電源電壓之產生部位之間，以二接 =型進行閘極連接的電晶體所構成，於加速試驗 時，當變成前述第二基準電壓比前述第—基準電壓還 電壓特性之外部電源《時，前述_MGSf晶體會進行 導通動作JL將比外部電源電壓只低於前述N型M〇s電晶 本紙張尺度 t ϋ财縣（ ------· ο 、玎 or (請先閲讀背面之注意事項再填寫本頁) 五、發明説明（Ί1 ) A7 B7 濟 部 中 央 標 準 工 消 m- 合 作 社 印 製 體之臨界値電壓的内部電源電壓供給至内部電路者。 如申請專利範圍第9項所記載的發明’係在前述如申請 專利範圍第8項所記載的發明之半導體積體電路中，其特 徵爲：以作爲前述加速試驗時電壓供給電路之構成要素的 二極禮型進㈣極連接㈣型刪電晶體，係進行與前述 内部電路所具備之記憶單元電晶趙相同的雜質注入之㈣ MOS電晶體，於加速試驗時，當變成前述第二基準電壓比 前述第一基準電壓還高的電壓特性之外部電源電壓時，產 生比外邵電源電壓只低於與前述記憶單元電晶體之臨界値 電壓大致相同的電壓之内部電源電壓者。 如申請專利範圍第10項所記栽的發明，係在前述如 :專利範圍第項所記載的發明之半導體積體電 中，其特徵爲：前述加述試驗時電壓供給電路，在外部电 源端子和内部電源電壓之產生部位之間，持有串聯連接由 月·J述基準電譽比較電路之輸出信號所控制的蘭電晶體 及以1個或是複數個二極體型進行閉極連接的職電晶 的構成，進而持有各自對以前述1個或是複數個二極體 進行閉極連接的MOS電晶體並聯連接的保險絲，且藉 述各保險絲之切斷，於加述誠驗時，當變成前述第二基準 電壓比前述第-基準電壓還高的電壓特性之外部電源電壓 時，可切換加速試驗時之内部電源電壓者。 如申請專利範固第n項所記載的發明，係在前述如 請專利範圍第3項所記載的發明^半導體積體電路中，具 特徵爲··前述加述試驗時基準電壓電路，係由被配置於外 先 閲 讀 背 之 注 意 事 項 再 填 寫 本 0 中路 電

1T 體型前 中其 ό 本紙張尺度猶國 -14 - 經滴部中央標準局負工消费合作社印製 A 7 _________B7 五、發明説明（12 ) 部電源端子和内部基準電壓之產生部位之間的M〇s電晶體 所構成’於加速試驗時，當前述第二基準電整變成比前述 第一基準電恩還鬲的電壓特性之外部電源電壓時，前述 MOS電晶體會進行導通動作，以產生與外部電源電壓相同 電壓的内部基準電壓者。 如申請專利範圍第1 2項所記載的發明，係在前述如申 請專利範圍第3 ' 4或1 1項所記載的發明之半導體積體電 路中，其特徵爲：前述加述試驗時基準電壓產生電路，係 包含由在外部電源端子和内部基準電壓之產生部位之間， 以二極體型進行閘極連接的p的M〇s電晶體所構成，於加 速試驗時，當變成前述第二基準電壓比前述第一基準電壓 還高的電壓特性之外部電源電壓時，前述p型_3電晶禮 會進行導通動作，以產生比外部電源電壓只低於前述卩塑 MOS電晶體之臨界値電壓的内部基準電壓者。 如申請專利範圍第1 3項所記載的發明，係在前述如申 請專利範圍第3、4或1 1項所記載的發明之半導體積體電 路中，其特徵爲：前述加述試驗時基準電壓產生電路，係 包含由在外部電源端子和内部基準電壓之產生部位之間， 以二極體型進行閘極連接的N@M0S電晶體所構成，於加 速試驗時，當變成前述第二基準電壓比前述第—基準電壓 還高的電壓特性之外部電源電壓時，前述以型觀電晶體 會進行導通動作，以產生比外部電源電壓$低於前㈣型 MOS電晶體之臨界値電壓的内部基準電壓者。 如申請專利範圍第14項所記載的f日月，係纟前述如申 __ -15- 本紙張尺度適用中國國家鰣_ ( CNS ) A4idf2lQx 297公着） ------.——Q------.訂------ο (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準扃貝工消费合作社印裝 五、發明説明（13 請專利範圍第13項所記載的發明之半導體積體電路中， 其特徵冑：與作爲述加速試驗時基準電壓產生電路之構 成要素的二極體型進行閘極連接_M0S電晶體，係進 行與前述内部電路所具備之記憶單元電晶體相同的雜質注 入足N型MOS電晶體，於加速試驗時，當變成前述第二基 準電壓比前述第-基準電壓還高的電壓特性之外部電源電 壓時’產生比外部電源電壓只低於與前述記憶單元電晶體 t臨界値電壓大致相同的電壓之内部基準電壓者。 如申請專利範園第1 5項所記載的發明，係在前述如申 請專利範圍第3或4項所記載的發明之半導體積體電路 中，其特徵爲：前述加速試驗時基準電壓產生電路，在外 部電源端子和内部基準電壓之產生部位之間，持有串聯連 接由前述基準電壓比較電路.之輸出信號所控制的M 〇 s電晶 體、及與1個或是複數個二極體型進行閘極連接的M〇s電 晶體的構成，進而持有各自對與前述丨個或是複數個二極 體型進行閘極連接的M0S電晶體並聯連接的保險絲，且藉 由如述各保險絲之切斷，而於加速試驗時，當變成前述第 二基準電壓比前述第一基準電壓還高的電壓特性之外部電 源電壓時，可切換加速試驗時之内部基準電壓者。 如申請專利範圍第1 6項所記載的發明，係在前述如申 請專利範圍第1或2項所記載的發明之半導體積體電路 中，其特徵爲：比較前述第一基準電壓和第二基準電壓之 前述基準電壓比較電路的輸出，^有磁滯特性，於加速試 驗時’當變成前述第二基準電壓比前述第一基準電壓還高 -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^v (請先閲讀背面之注意事項再填寫本瓦) 訂 A7 B7 五、發明説明（Μ ) 的電壓特性之外部電源電壓時，前述加逮試 電路所供给的内部電源電壓.， ，電壓、 持有磁滯特性者。|料❸卜郅電源電壓之變化 :如中請專利範圍第17，所記載的發明 請專利範圍第3或4項所記載的發明道_ 中，其特徵爲：比較前述第一基 等體積體電路 前述基準電壓比較電路的輸出基基準電” 驗時，當變成前述第二基準電壓比前述第—基準 =壓特性之外部基準電壓時，前述加速試驗時電愿供給 =所供㈣内部鮮料部 化 持有磁滞特性者。 ^ :申請專利範園第18項所記載的發明，係在前述如申 二第1或2項所記載的發明之半導體積體電路 的：：：爲力根據前述第二基準電壓而供給内部電源電 壓的則迷乐二内部電源供给電路’係由前述加速試驗時控 :信號所控制，於加速試驗時，停止内部電源電壓之供 如申請專利範圍第19項所記載的發明，係在前 請專利範圍第18項所記載的發明之半導體積禮電路中， 其特徵爲：前述第二内部電源供給電路，係由差動放大 器、及内部電源供給用驅動器所構成，前述差動放大器係 由前述加速試驗時控制信號所控制，於加速試驗時前矣 動放大器之動作會停止。 ~ 如申請專利範圍第20項所記載的發明，係在前述如申 本紙張尺度適用中國國家標率（CNS ) Α4規格（210X 297公釐 . .打------ (请先閱讀背t&之注意事項存填寫本瓦) 經滴部中央標準局貝Η消费合作社印製 17- 五、發明説明（15 A7 B7 經滴部中央標準局負工消费合作社印製 f專利範圍第3或4項所記載的發明之半導體積趙電路 中，其特徵馬：根據前述第二基準電壓而供给内部基 =的前^第二内部基準電壓產生電路，係由前述加速試驗 時控制信號所控制，於加速試驗時，停止内部基準電壓之 產生。 如申請專利範圍第21項所記載的發明，係在前述如申 清專利範圍第20項所記載的發明之半w㈣電路中， 其特徵爲：前述第二内部基準電壓產生電路，係由差動放 大器、及内部基準電壓產生用驅動器所構成，前述 ^係由前述加速試驗時控制信號所控制，於加速試驗時 則述差動放大器之動作會停止。- 如中請專利範固第22項所記載的發明，係在前述如申 請專利範圍第…項所記載的發明之半導體積體電路 中’其特徵爲：根據前述第一基準電壓而供給内部電源電 壓的前述第-内部電源供給電路，係由前述基準電壓比較 電路之輸出信號所控制，於加速試驗時，當變成前述第 基準電壓比前述第-基準電壓還高的電壓特性之外部電杯 電壓時，前述第一内部電源供給電路會停止内部電源電壓 之供給者β 如申請專利範圍第23項所記載的發明，係在前述如 請專利範圍第2 2項所記載的發明之半導體積體電路中 ^特徵爲：前述第一内部電源供給電路，係由差動放 器二及内部電源供給用驅動器所^成，前述差動放大器係 由則迷基準電壓比較電路之輸出信號所控制，於加速試驗 二 源 中 大 · ! (請先閲讀背面之注意事項再填寫本頁)

-i1T 01 18- 本紙張尺度_巾U gj家轉（CNS ) Α4· (2i〇X297>iSf~ A7 B7 五 發明説明（16 經濟部中央標準局負工消費合作社印*'14 時’當變成前述第二基準電壓比前述第一基準電 :二特’〖生（外部電源電壓時’前述差動放大器之動作；停 =申請專利範圍第24項所記載的發明，係在前述如申 :專：：圍第3或4項所記載的發明之半導體積體電路 特徵爲：根據前述第—基準電壓而供給内部基準雷 壓的前述第-内部基準電壓產生電路，係由前述基準電^ ::較it疋輸出信號所控制，於加速試驗時，當變成前述弟一基準電壓比前述第一基準電壓還高的電壓特性之 電源電壓時，前诚楚 ..A n 前攻罘一内部基準電壓產生電路會停止内部 基準電壓之產生者β Π 如申請專利範園第25項所記載的發明，係在前述如申 請專利範圍第24J頁所記載的發明之半導體積趙電路中，其，徵爲：前述第—内部基準電壓產生電路，係由差動放 大备、及内部基準電壓產生用驅動器所構成，前述差動放 3係由前述基準電壓比較電路之輸出信號所控制，於加 、試驗時’ S變成前述第二基準電壓比前述第一基準電壓 還Γ的电壓特性疋外部電源電壓時，前述差動放大器之動 作會停止者。 ,^以上I構成’在如申請專利範圍第1至25項所記載之 半體^積姐％路中，於非加速試驗時（動作邊限確認試驗 時）^由持有—定電壓之第—基準電壓的第一電壓特 &和仗該-定電壓按照外部電源電壓而上升的第二電壓 特t由於所產生的内部電源電壓會連續，所以無法確認 請 先 閲 讀 背 ιέ 之 注 項 再 填 窝 本 頁 訂 本紙張尺度適/fl巾g| g]家標準（CNS ) Α4規格 I» - (210X 297公釐） 五、發明説明（17 ) Α7 Β7 濟 部 中 央 準 局 η X. 消 合 内部電路〈動作特性的内部電源電壓範圍會變無。又，於 加速試驗時’藉由電壓比前述第二電壓特性還高的第三電 壓特性’高壓之内部電源電壓會產生，且可對内部電路獲 得充分的電壓加速。 尤其疋’在如申請專利範圍第7至10項及第12至15項 所》己，之半導體積體電路中，藉由追加的·§電晶體，就 可適田低地變更及調整其臨界値電壓部分，於加速試驗時 所供給的内部電源電壓或是所產生的内部基準電麼。 再者’在如申請專利範圍第16項及第17項所記載之半 導積禮電路中，於力口速試驗時，所供給的内部電源電 2，或是所產生的内部基準電壓·，由於對外部電源電壓之 <化持有磁滞特性’所以即使外部電源電壓因雜訊等而 動，5F可獲得穩定的内部電源電壓特性、及穩定的内 準電壓特性。 加上，在如申請專利範圍第】8項至2 i項所記載之半 缸積體電路中’於加速試驗時’與該試驗無關（無動作） 内部電源供給電路或是内部基準電壓產生電路，由於係根 據加速試驗時控制信號，而變成非活性狀態，所以可減低 流至其内部電源供給電路或是内部基準電壓產生電路的-作電流，以成爲低消耗電力。 想：路Γ申請專利範圍第22至25項所記載之半導體積 月 中，於加速試驗時，加速一試驗時電壓供給電路或是 加速試驗時基準電壓產生電路根據基準電壓比較電路之 輸出’各自在加速試驗時供給内部電源電壓或是產生内部 變 基 訂 導 根 工

S -20- 本紙張尺度ϋ用中關家麟（CNS) A4規格（2淑297公廣） 經濟部中央標準局男工消贽合作社印裝 五、發明説明（18 基準電壓之際，與此時無關（無動作）之内部電源供給電路 或是内,基準電壓產生電路，由於係根據前述基準電唇比 較電路之輸出，而變成非活性狀態，所以可減低流至其内 邵電源供給電路或是内部基準電壓產生電路的工作電流， 以成爲低消耗電力。 [發明之實施形態] 以下，係就本發明之實施形態’―面參照圖面而 以説明。 (第1實施形態） 、圖1係顯示本發明第—實施形態中之半導體積體電路的 方塊構成圖，並顯示將已降壓之-内部電源電壓供給至内部 電路的内降壓電路和内部電路的方塊構成。圖2係顯示 圖1之半導體積體電路之電壓特性的圖。 圖1中’ 1爲基準電壓產生電路，5爲内部電源供給電 路’ 6爲内部電路，8爲基準電壓比較電路 時電壓供給電路。VREF1、备 汉以1 VREF2爲由基準電壓產生電路 1所產生的基準電壓，BIM爲於加速試驗時爲了使基準電 壓比較電路8活性化而用的加速試驗時控制信號， 基準電壓比較電路8之輸出信號’ VINT爲用以驅動内部電 路6的内部電源電壓。 以下’係依其動作説明由以上所構成的本實施形態之半 導體積體電路的具體構成。 在基準電壓產生電路1中產生複數個基準電壓VREF1、 v—斤產生的一方之基準電壓vrefi(;壓基：電 21 - 210X297 公釐） .—Q.------.玎------ο (請先閲讀背面之注意事項再填寫本頁}

經濟部中央梯準局負Jr消贽合作社印¾ 示，當外部電源電壓㈣達預⑼ 上時，持有與外部„電壓VEXT幾乎沒有依存性的 一疋電壓VA之特性。所產生的 f笼-i.仕奋游 万疋基準電壓VREF2 (第一基準電壓），係如圖21(c)所示，當外部電源 =xt爲敎値V2#，會通過基準電壓va，_ 部電源電壓成正比上升的特性。 #外 首先，在進行非加速試驗時之情況，利用加速試驗時控 制信號麵，基準電壓比較電路8就不會被活性化，而下 一段的加速試驗時電壓供給電路9亦不會被活性化。因 而’由基準電壓產生電路1所產生的二種基準電壓 :ref卜職F2之中’以對外部電源電壓之基準電壓値較 Γ7的方爲基礎’利用作爲各自的輸入之内 路5’就可輸出用以驅動内部電路6之内部電：電二 VINT。換句話説’會產生當外部電源電壓VEXT爲預定値 ▽2以下時，按照圖21(a)之特性，而當達預定値V2以上 時，按照圖21(c)之特性的内部電源電壓VINT。非加逮試 驗時的外部電源電壓VEX丁對内部電源電壓νΐΝτ之電壓特 性，係如圖2所示，持有以特性線1(第一電壓特性）（外部 電源電壓VEXT爲預定値V2以下的電壓特性）、及特性線 11(第二電壓特性）（外部電源電壓νΕχτ爲預定値V2以上 的電壓特性）所表示的電壓特性。 其次，於加速試驗時之情況，利用加速試驗時控制信號 BIM ,就可使基準電壓比較電路8活性化。基準電壓比較 電路8’係比較由基準電壓產生電路1所產生的二種基準 I_____ 22 本錄尺奴财關幻科：Τ^Τ^τ^^Τ

經濟部中央標準局賀工消費合作社印褽 A7 B7 五、發明説明（20 ) 電壓VREF1、VREF2，且當變成基準電壓VREF2高於基準 電壓VREF1的電壓特性時，利用其輸出信號VBI，就可使 下一段之加速試驗時電壓供給電路9活性化，且使内部電 源電壓VINT與外部電源電壓VEXT相等。換句話説，利用 變成基準電壓VREF2高於基準電壓VREF1的電壓特性之外 部電源電壓（亦即，預定値V 2以上），内部電源電壓 VINT，就持有與外部電源電壓VEXT相等的電壓特性。 又，在預定値V 2以下的情況，與非加速試驗時的情況相 同，利用内部電源供給電路5，就可輸出内部電源電壓 VINT。加速試驗時之外部電源電壓VEXT對内部電源電壓 VINT的電壓特性，係如圖2所示，持有以特性線I (第一電 壓特性）（外部電源電壓VEXT爲預定値V 2以下的電壓特 性）' 及特性線111(第三電壓特性）（外部電源電壓VEXT爲 預定値V 2以上的電壓特性）所表示的電壓特性。 換句話説，可於加速試驗時和非加速試驗時產生各自不 同的内部電源電壓。 圖5係顯示本發明第一實施形態中表示半導體積體電路 之前述圖1之方塊構成的具體電路。 圖5中，QP1~QP10表示P型MOS電晶體，QN1〜QN9表示 N型MOS電晶體，VEXT表示外部電源電壓。又，同圖 中，與圖1或習知例相同功能的構成，係以相同的元件编 號來表示。 基準電壓產生電路1係產生二種基準電壓VREF1、 VREF2，並輸出至内部電源供給電路5和基準電壓比較電 _-23- 本紙張尺度適用中國國家椋準（CNS ) A4規格（210 X 297公釐） / . ITο---------------- .- (請先閲讀背面之注意事項再填寫本頁) B7 五、發明説明（21 ) 路8上。 被輸入基準電壓VREF1的内部電源供給電路（第一内部 電源供給電路）5，係由以P型MOS電晶體QP1、QP2及N型 MOS電晶體QN1~QN3所構成的差動放大器7、及將該差動 放大器7之輸出輸入至閘極端子上的P型MOS電晶體（内部 電源供給用驅動器）QP3所構成，並將其汲極電壓當作内 部電源電壓VINT予以輸出。 又，被輸入基準電壓VREF2的内部電源供給電路（第二 内部電源供給電路）5，係由以P型MOS電晶體QP4、QP5及 N型MOS電晶體QN4〜QN6所構成的差動放大器7、及將該 差動放大器7之輸出輸入至閘極端子上的P型MOS電晶體 (内部電源供給用驅動器）QP6所構成，並將其汲極電壓當 作内部電源電壓VINT予以輸出。 好消部中夾標率局貝工消贽合作社印製 (請先閲讀背面之注意事項再填寫本頁) 將基準電壓VREF1和基準電壓VREF2各自當作輸入的基 準電壓比較電路8，係由以P型MOS電晶體QP7、QP8及N 型MOS電晶體QN7〜QN9所構成的差動放大器13、及與該 差動放大器13中之P型MOS電晶體QP7並聯連接的P型MOS 電晶體QP9所構成，而加速試驗時控制信號BIM，係各自 被輸入至P型MOS電晶體QP9和N型MOS電晶體QN9的閘極 端子上。又，該差動放大器13的輸出信號VBI，係被輸出 至加速試驗時電壓供給電路9上。該加速試驗時電壓供給 電路9，係由將前述輸出信號VBI輸入至閘極端子上的P型 MOS電晶體QP10所構成，且將土汲極電壓當作内部電源 電壓VINT來輸出。 -24- 本紙張尺度適用中國S家標準（CNS ) A4規格（210 X297公釐） 經濟部中央標準局負工消贽合作社印製 A7 B7 五、發明説明（22 ) 以下，係就如以上所構成的第一實施形態之半導體積體 電路，説明其動作。 在基準電壓產生電路1所產生的二種基準電壓VREF1、 VREF2，係如上述實施形態中所説明般，基準電壓VREF1， 係如圖21(a)所示，當外部電源電壓VEXT達預定値V 1以上 時，持有變成一定電壓VA的特性，基準電壓VREF2，係 如圖21(c)所示，當外部電源電壓VEXT爲預定値V2時，會 通過基準電壓VA，而持有與外部電源電壓成正比上升的 特性。 首先，在進行非加速試驗時之情況，加速試驗時控制信 號BIM會變成低位準，且將該信號輸入至閘極端子上的N 型MOS電晶體QN9會截止，而基準電壓比較電路8中之差 動放大器1 3會呈非活性化狀態，又，將該信號輸入至閘 極端子上的P型MOS電晶體QP9由於會導通，所以差動放 大器13之輸出信號VBI會強制輸出高位準。因而，將輸出 信號VBI輸入至閘極端子上的P型MOS電晶體QP10亦會截 止，所以不會對加速試驗時電壓供給電路9之内部電源電 壓VINT有所影響。將基準電壓VREF1當作輸入的内部電 源供給電路5，係由差動放大器7、及將該差動放大器7之 輸出輸入至閘極端子上的P型MOS電晶體QP3所構成。又， 即使有關將基準電壓VREF2當作輸入的内部電源供給電路 5而言亦爲相同的電路構成。有關該内部電源供給電路5 之動作的詳細，由於在習知例中已説明，所以省略之。 當考慮在爲基準電壓VREF1高於基準電壓VREF2之電壓 -25- 本紙張尺度適州中國國家標準（CNS ) Α4規格（210Χ 297公釐） . ΐτο (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局只工消费合作社印製 A7 B7 五、發明説明（Z3 ) 特性的情況時（外部電源電壓VEXT爲預定値V 2以下時）， 將基準電壓VREF1當作輸入的内部電源供給電路5，係將 與基準電壓VREF1相等的電壓當作内部電源電壓VINT來 輸出。又，將基準電壓VREF2當作輸入的内部電源供給電 路5，雖也想將與基準電壓VREF2相等的電壓當作内部電 源電壓VINT來輸出，但是由於目前係爲基準電壓VREF1 高於基準電壓VREF2的電壓特性，所以所產生的内部電源 電壓VINT之値，係按照由以基準電壓VREF1當作輸入的 内部電源供給電路5所產生的値。相反的，在爲基準電壓 VREF2高於基準電壓VREF1之電壓特性的情況（夕卜部電源 電壓VEXT爲預定値V2以上時）時，係按照由以基準電壓 VREF2當作輸人的内部電源供給電路5所產生之内部電源 電壓VINT的値。 因而，在進行非加速試驗時的外部電源電壓VEXT對内 部電源電壓VINT的電壓特性，係如圖2所示，持有以特性 線I (外部電源電壓VEXT爲預定値V2以下的電壓特 性）、及特性線11 (外部電源電壓VEXT爲預定値V 2以上的 電壓特性）所表示的電壓特性。 其次，於進行加速試驗時的情況，加速試驗時控制信號 BIM會變成高位準，而將該信號輸入至閘極端子上的P型 MOS電晶體QP9會截止，進行基準電壓比較電路8中之差 動放大器1 3會呈活性化狀態。該差動放大器1 3，係比較 基準電壓VREF1和基準電壓VREF2，在爲基準電壓VREF1 高於基準電壓VREF2的電壓特性之情況（外部電源電壓 -26- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） . 0¾.1Το (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局眞工消费合作社印製 A 7 B7 五、發明説明（24 ) VEXT爲預定値V 2以下的情況），由於會在輸出信號VBI上 輸出高位準，所以構成下一段之加速試驗時電壓供給電路 9的P型MOS電晶體QP10會截止。因而，由於不會對加速 試驗時電壓供給電路9之内部電源電壓VINT有所影響，所 以所產生的内部電源電壓VINT之値，會成爲與非加速試 驗時之外部電源電壓VEXT爲預定値V2以下的情況相同。 反之，在變成基準電壓VREF2高於基準電壓VREF1的電 壓特性之情況（外部電源電壓VEXT爲預定値V2以上的情 況），由於輸出信號VBI會輸出低位準，所以下一段之P型 MOS電晶體QP10會導通。因而，利用加速試驗時電壓供 給電路9，所產生的内部電源電壓VINT，就會強制取與外 部電源電壓VEXT相等的値。 因而，加速試驗時的外部電源電壓VEXT對内部電源電 壓VINT的電壓特性，係如圖2所示，持有以特性線I (外部 電源電壓VEXT爲預定値V 2以下的電壓特性）、及特性線 111(外部電源電壓VEXT爲預定値V 2以上的電麼特性）所表 示的電壓特性。 換句話説，可於加速試驗時和非加速試驗時產生各自不 同的内部電源電壓。 (第2實施形態） 圖3係顯示本發明第二實施形態中之半導體積體電路的 方塊構成圖，並顯示將已降壓之内部電源電壓供給至内部 電路的内部降壓電路和内部電路之方塊構成。圖4(a)、（b) 係顯示圖3之半導體積體電路之電壓特性的圖。 -27- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） . ο衣IIο (請先閱讀背面之注意事項再填寫本頁) 路It?為基準電壓產生電路，5爲内部電源供給電 準二產:雷電：，8爲基準電壓比較電路，10爲内部基 ，11爲加速試驗時基準電壓產生電路， FI VREF2 a由基準電壓產生電路ι所產生的基準電 f ’醜爲於加速試驗時爲了使基準電壓比較電路8活性 而用的加速試驗時控制信號，㈣爲基準電壓比較電路 8义輸出彳。號’ VREF爲内部基準電壓爲用以 驅動内部電路6的内部電源電壓。 :下’係依其動作説明由以上所構成的本實施形態之半 導體積體電路的具體構成。 在基準電壓產生電路1中產生複數個基準電壓VREF1、 VREF2。所產生的—方之基準電壓(第一基準電 壓）、’係如圖21(a)所示’當外部電源電壓νΕχτ達預定値 VI以上時’持有與外部電源電壓贿丁幾乎沒有存在性的 -定電壓VA之特性。所產生的另—方之基準電壓 VREF2(第二基準電壓），係如圖2ι⑷所示。當外部電源電 壓VEXT爲預定値V2#，會通過基準電壓va，而持有與 外部電源電壓成正比上升的特性。 下 性 首先，在進行非加速試驗時之情況，利用加速試驗時控 制信號BIM，基準電壓比較電路“尤不會被活性化，而 一段的加速試驗時基準電壓產生電路丨丨亦不會被活一 化。因而，由基準電壓產生電路1所產生的二種基準電壓 VREF1、VREF2之中，以對外部電源電壓之基準電壓値較 问的方爲基礎，利用作爲各自的輸入之内部基準電壓產 經湞部中央標準局貝工消资合作社印^ A7 ------ B7 五、發明説明（26 ) 生電路10，就可輸出内部基準電壓VREF。換句話説，會 產生當外部電源電壓νΕχτ爲預定値V2以下時，按照圖 21(a)之特性，而當達預定値V2以上時，按照圖η⑷之特 性的内部基準電壓VREF。 非加速試驗時的外部電源電壓νΕχτ對内部電源電壓 VINT之電壓特性，係如圖4⑷所示，持有以特性線^ (外部 電源電壓VEXT爲預定値V2以下的電壓特性）、及特性線 11 (外部電源電壓VEXT爲預定値V 2以上的電壓特性）所表 示的電壓特性。接著，根據已產生的内部基準電壓vref 並利用内部電源供给電路5，以產生用以驅動内部電路6 、的内部電源電壓VINT。因而，非加速試驗時的外部電源 電壓VEXT對内部電源電壓VINT之電壓特性，係如圖*⑻ 所示，與圖4(a)相同’持有以特性線j(第_電壓特性卜及 特性線11 (第二電壓特性）所表示的電壓特性。 其次，於加速試驗時之情況，利用加速試驗時控制信號 BIM，就可使基準電壓比較電路8活性化。基準電壓比較 電路8,係比較由基準電壓產生電路丨所產生的二種基準 電壓VREF丨、VREF2，且#變成基準電壓化啦更高於基 準電壓VREFW電壓特性時，制其輸出信號vm，就可 使下一段之加速試驗時基準電壓產生電路u活性化，且 使内部基準電壓VREF與外部電源電壓νΕχτ相等。換句話 説，利用變成基準電壓VREF2高於基準電壓vrefi^壓 特性之外部電源電壓（亦即，預^値乂2以上），内部基準 電壓VREF，就持有與外部電源電壓νΕχτ相等的電壓 ____- 29 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公趁了 .丨|Q------ίτ------ο (請先閲讀背面之注意事項再填寫本頁) 五、發明説明（27 ) A7 B7 經濟部中央榡準局負工消资合作社印製 性。又，在預定値v 2以下的情況，與非加速試驗時的情 況相同，利用内部基準電壓產生電路10，就可輪出内部 基準電壓VREF。加速試驗時之外部電源電壓νΕχτ對内部 電源電壓VINT的電壓特性，係如圖4(a)所示，持有以特性 線1(外部電源電壓VEXT爲預定値V2以下的電壓特性）、 及特性線111(外部電源電壓VEXT爲預定値V2以上的電壓 特性）所表示的電壓特性。接著，根據已產生的内部基準 電壓VREF並利用内部電源供給電路5 ,以產生用以驅動内 部電路6的内部電源電壓Vint。 因而，加速試驗時的外部電源電壓νΕχτ對内部電源電 壓VINT之電壓特性，係如圖4(b)所示，與圖4⑷相同，持 有以特性線1(第一電壓特性）、及特性線ΠΙ(第三電壓特 性）之雙方所表示的電壓特性。 換句話説，可於加速試驗時和非加速試驗時產生各自不 同的内部電源電壓。 圖6係顯示本發明第二實施形態中表示半導體積體電路 之前述圖3之方塊構成的具體電路。 圖6中’ QP11〜Qp20表示？型動5電晶體，qNU〜qni6、 QN18〜QN20表示N型MOS電晶體。又，同圖中，與圖3或 是習知例相同功能的構成，係以相同的元件编號來表示。 基準電壓產生電路1係產生二種基準電磨Vref 1、 VREF2，並輸出至内部基準電壓產生電路1〇和基準電壓比 較電路8上。 一 被輸入基準電壓VREF 1的内部基準電壓產生電路（第一 .1 Q-I (請先閲讀背面之注意事項再填寫本頁) 訂 ό • — - —I--1 I I - -30- • —^n· 6紙伕尺度適用中國國家標準^奶）六4規格（2丨〇><297公！ 經濟部中央標率局與工消贽合作社印製 A7 B7 五、發明説明（28 ) 内部基準電壓產生電路）10，係由以P型MOS電晶體 QP11、QP12及N型MOS電晶體QN11〜QN13所構成的差動放 大器14、及將該差動放大器14之輸出輸入至閘極端子上 的P型MOS電晶體（内部基準電壓產生用驅動器）QP13所構 成，並將其汲極電壓當作内部基準電壓VREF予以輸出。 又，被輸入基準電壓VREF2的内部基準電壓產生電路 (第二内部基準電壓產生電路）10，係由以P型MOS電晶體 QP14、QP15及N型MOS電晶體QN14〜QN16所構成的差動放 大器14、及將該差動放大器14之輸出輸入至閘極端子上 的P型MOS電晶體（内部基準電壓產生用驅動器）QP16所構 成，並將其汲極電壓當作内部基準電壓VREF予以輸出。 將基準電壓VREF1和基準電壓VREF2各自當作輸入的基準 電壓比較電路8，係由以P型MOS電晶體QP7、QP8及N型 MOS電晶體QN7〜QN9所構成的差動放大器13、及與該差 動放大器1 3中之P型MOS電晶體QP7並聯連接的P型MOS電 晶體QP9所構成，而加速試驗時控制信號BIM，係各自被 輸入至P型MOS電晶體QP9和N型MOS電晶體QN9的閘極端 子上。又，該差動放大器13的輸出信號VBI，係被輸出至 加速試驗時基準電壓產生電路11上。 加速試驗時基準電壓產生電路11，係由前述輸出信號 VBI輸入至閘極端子上的P型MOS電晶體QP17所構成，且 將其汲極電壓當作内部基準電壓VREF來輸出。 將内部基準電壓VREF當作輸入的内部電源供給電路5， 係由以P型MOS電晶體QP18、QP19及N型MOS電晶體 -31 - 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ^ .0¾. 訂. 0^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貨工消费合作社印製 A7 B7 五、發明説明（29 ) QN18〜QN20所構成的差動放大器7 ;及將該差動放大器7 之輸出輸入至閘極端子的P型MOS電晶體QP20所構成，並 將其汲極電壓輸出至内部電源電壓VINT上。 以下，係就如以上所構成的第二實施形態之半導體積體 電路，説明其動作。 在基準電壓產生電路1所產生的二種基準電壓VREF1、 VREF2，係如上述第一實施形態中所説明般，基準電壓 VREF1，係如圖21(a)所示，當外部電源電壓VEXT達預定 値VI以上時，持有變成一定電壓VA的特性，基準電壓 VREF2，係如圖21(c)所示，當外部電源電壓VEXT爲預定 値V2時，會通過基準電壓VA，而持有與外部電源電壓成 正比上升的特性。 首先，在進行非加速試驗時之情況，加速試驗時控制信 號BIM會變成低位準，且將該信號輸入至閘極端子上的N 型MOS電晶體QN9會截止，而基準電壓比較電路8中之差 動放大器1 3會呈非活性化狀態。又，將該信號輸入至閘 極端子上的P型MOS電晶體QP9由於會導通，所以差動放 大器1 3之輸出信號VBI會強制輸出高位準。因而，將輸出 信號VBI輸入至閘極端子上的P型MOS電晶體QP10亦會截 止，所以不會對加速試驗時基準電壓產生電路11之内部 基準電壓VREF有所影響。將基準電壓VREF1當作輸入的 内部基準電壓產生電路1Q，係由差動放大器14、及將該 差動放大器14之輸出輸入至閘極端子上的P型MOS電晶體 QP13所構成。又，即使有關將基準電壓VREF2當作輸入 -32- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） . 0¾. 、1Το (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局兵工消贽合作社印鉍 A7 B7 五、發明説明（30 ) 的内部基準電壓產生電路10而言亦爲相同的電路構成。 該等的電路構成，係與以基準電壓VREF基準電壓產生電 路1當作輸入的内部電源供給電路5、及以基準電壓 VREF2當作輸入的内部電源供給電路5爲相同的電路構 成。 因而，非加速試驗時所產生的内部基準電壓VREF的電 壓特性，係如圖4(a)所示，持有以特性線I (外部電源電壓 VEXT爲預定値V 2以下的電壓特性）、及特性線11 (外部電 源電壓VEXT爲預定値V 2以上的電壓特性）所表示的電壓 特性。 其次，於進行加速試驗時的情'況，加速試驗時控制信號 BIM會變成高位準，而將該信號輸入至閘極端子上的P型 MOS電晶體QP9會截止，進行基準電壓比較電路8中之差 動放大器1 3會呈活性化狀態。該差動放大器1 3，係比較 基準電壓VREF1和基準電壓VREF2，在爲基準電壓VREF1 高於基準電壓VREF2的電壓特性之情況（外部電源電壓 VEXT爲預定値V 2以下的情況），由於會在輸出信號VBI上 輸出高位準，所以構成下一段之加速試驗時基準電壓產生 電路1 1的P型MOS電晶體QP17會截止。因而，由於不會對 加速試驗時基準電壓產生電路11之内部基準電壓VREF有 所影響，所以所產生的内部基準電壓VREF之値，會成爲 與非加速試驗時之外部電源電壓VEXT爲預定値V 2以下的 情況相同。反之，在變成基準電壓VREF2高於基準電壓 VREF1的電壓特性之情況（夕卜部電源電壓VEXT爲預定値 -33- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） · ο^. 、1Το (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印裝 A7 ______ ______B7_ 五、發明説明（31 ) V2以上的情況），由於輸出信號VBI會輸出低位準，所以 下一段之P型MOS電晶體qP17會導通。 因而’利用加速試驗時基準電壓產生電路U產生 的内部電源電壓VINT，就會強制取與外部電源電壓VEXT 相等的値。因而，加速試驗時的外部電源電壓VEXT對内 邵基準電壓VREF的電壓特性，係如圖4⑷所示，持有以特 I·生I (外部電源電壓VEXT爲預定値V2以下的電壓特 性）、及特性線III(外部電源電壓VEXT爲預定値¥2以上的 電壓特性）所表示的電I特性。 内部電源供給電路5之電路構成，係與習知例中所説明 的，路構成相同，且會將與所輪入的内部基準電壓vREp 相等的電壓當作内部電源電壓VINT來輸出。因而，所產 生的内部電源電壓VINT之電壓特性，會如圖4(b)所示，於 非加速試驗時，持有以特性線〗和特性線特性表示的 電壓特性，而於加速試驗時，持有以特性線I和特性線特 性III所表示的電壓特性。 換句話説，於加速試驗時和非加速試驗時會產生各自不 同的内部基準電壓，且藉由根據此所產生的内部基準電壓 以產生内部電源電壓，就可於加速試驗時和非加速試驗時 會產生各自不同的内部電源電壓。 (第3實施形態） 其次，説明本發明第三實施形丄態中之半導體積體電路。 在本實施形態中，全體構成由“前述第—實施形態相 同，所以只説明不同的部分。圖7係顯示前述圖5所示之 ______-34- 本紙張尺度適财國@!家辟（CNS ) (2丨GX297公楚） ------；I—.9— (請先閲讀背面之注意事項再填寫本頁) --------- -1^1 1 - -1 » -I I · 經濟部中央標準局負工消費合作社印？木 A7 B7 五、發明説明（32 ) 加速試驗時電壓供給電路9的具體電路圖。 在圖7之加速試驗時電壓供給電路9中，QP21表示P型 MOS電晶體，QN21表示N型MOS電晶體，FI、F2表示保險 絲。圖7係在構成圖5之加速試驗時電壓供給電路9的P型 MOS電晶體QP10之源極端子上，串聯連接與二極體型閘 極連接的N型MOS電晶體QN21，在該N型MOS電晶體QN21 上，串聯連接與二極體型閘極連接的P型MOS電晶體 QP21，且各自與二極體型閘極連接的電晶體QP21、QP21 並聯連接保險絲FI、F2的構成。又，將P型MOS電晶體之 臨界値電壓設爲VTP，將N型MOS電晶體之臨界値電壓設 爲VTN。其他構成與圖5相同，且在相同部分上附上相同 的元件編號並省略其説明。 以下係就由以上所構成的第三實施形態之半導體積體電 路説明其動作。 P型MOS電晶體QP10，係如第一實施形態中所顯示般， 於加速試驗時，且變成基準電壓VREF2高於基準電壓 VREF1的電壓特性之情況時才導通。在保險絲FI、F2未被 切斷的情況，電晶體QP10之源極端子的電壓，由於與外 部電源電壓VEXT相等，所以内部電源電壓VINT的電壓特 性，會與第一實施形態中所顯示的圖2之特性線III相等。 當切斷保險線F1時，會變成對P型MOS電晶體QP10串聯 連接與二極體型閘極連接的P型MOS電晶體QP21之構成。 因而，於加速試驗時，在變成基準電壓VREF2高於基準電 壓VREF1的電壓特性之外部電源電壓之下的内部電源電壓 -35- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ； .0¾.110· (請先閲讀背面之注意事項再填寫本頁) 經漪部中夾標準局兵工消贽合作社印製 A7 B7 五、發明説明（33 ) VINT之電壓特性，係如圖8之特性線I V所示，可比外部 電源電壓VEXT只降低P型MOS電晶體之臨界値電壓VTP。 同樣地，若切斷保險絲F 2的話，會變成對P型MOS電晶 體QP10串聯連接與二極體型閘極連接的N型MOS電晶體 QN21之構成，而内部電源電壓VINT的電壓特性，會如圖 8之特性線V所示，可比外部電源電壓VEXT只降低N型 MOS電晶體之臨界値電壓VTN。另外，若以進行與記憶單 元電晶體相同的雜質注入之N型MOS電晶體而構成N型 MOS電晶體QN21的話，貝·】内部電源電壓VINT的電壓特 性，可比外部電源電壓VEXT只降低記憶單元電晶體之臨 界値電壓。又，即使更換串聯連接之各自電晶體的順序亦 可獲得相同的效果。 如此，由於可容易實現加速試驗時之内部電源電壓特性 的變更，所以加速試驗中之内部電路對電壓加速之選擇自 由度就可增加。 (第4實施形態） 其次，説明本發明第四實施形態中之半導體積體電路。 在本實施形態中，全體構成由於與前述第二實施形態相 同，所以只説明不同的部分。圖9係顯示前述圖6所示之 加速試驗時基準電壓產生電路11的具體電路圖。 在圖9之加速試驗時基準電壓產生電路11中，QP22表示 P型MOS電晶體，QN22表示N型MOS電晶體，F3、F4表示 保險絲。圖9係在構成圖6之加速試驗時基準電壓產生電 路1 1的P型MOS電晶體QP17之源極端子上，串聯連接與二 -36- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） . ow1T------0 (請先閱讀背面之注意事項再填寫本頁) 經满部中央標嗥局I工消費合作社印製 A7 B7 五、發明説明（34 ) 極體型閘極連接的N型MOS電晶體QN22，在該N型MOS電 晶體QN22上，串聯連接與二極體型閘極連接的卩型MOS電 晶體QP21，且各自與二極體型閘極連接的電晶體QP22、 QN22並聯連接保險絲F3、F4的構成。又，將P型MOS電晶 體之臨界値電壓設爲VTP，將N型MOS電晶體之臨界値電 壓設爲VTN。其他構成與圖6相同，且在相同部分上附上 相同的元件编號並省略其説明。 以下係就由以上所構成的第四實施形態之半導體積體電 路説明其動作。 P型MOS電晶體QP17，係如第二實施形態中所顯示般， 於加速試驗時，且變成基準t壓VREF2高於基準電壓 VREF1的電壓特性之情況時才導通。在保險絲F3、F4未被 切斷的情況，電晶體QP17之源極端子的電壓，由於與外 部電源電壓VEXT相等，所以内部基準電壓VREF的電壓特 性，會與第二實施形態中所顯示的圖4(a)之特性線III相 等。 另一方面，當切斷保險絲F3時，由於會變成對P型MOS 電晶體QP17串聯連接與二極體型閘極連接的P型MOS電晶 體QP22之構成，所以於加速試驗時，在變成基準電壓 VREF2高於基準電壓VREF1的電壓特性之外部電源電壓之 下的内部電源電壓VINT之電壓特性，係如圖1 0之特性線 I V所示，可比外部電源電壓VEXT只降低P型MOS電晶體 之臨界値電壓VTP。同樣地，若切斷保險絲F 4的話，會變 成對P型MOS電晶體QP17串聯連接與二極體型閘極連接的 -37- 本紙悵尺度適用中國國家標準（（：阳）六4規格（2丨0/ 297公釐） ,· 0¾.ITQ (請先閱讀背面之注意事項再填寫本頁) B7 五、發明説明（35 ) N型MOS電晶體QN22之構成，而内部基準電壓VREF的電 壓特性，會如圖1 0之特性線V所示，可比外部電源電壓 VEXT只降低N型MOS電晶體之臨界値電壓VTN。 * 另外，若以進行與記憶單元電晶體相同的雜質注入之N 型MOS電晶體而構成N型MOS電晶體QN22的話，則内部基 準電壓VREF的電壓特性，可比外部電源電壓VEXT只降低 記憶單元電晶體之臨界値電壓。又，即使更換串聯連接之 各自電晶體的順序亦可獲得相同的效果。 如此，由於可容易實現加速試驗時之内部基準電壓特性 的變更，隨之可進行加速試驗時之内部電源電壓特性的變 更，所以加速試驗中之内部電路對電壓加速之選擇自由度 就可增加。 (第5實施形態） 其次，説明本發明第五實施形態中之半導體積體電路。 在本實施形態中，由於全體構成與前述第一實施形態相 同，所以只説明不同的部份。圖1 1係顯示將前述圖5所示 之基準電壓比較電路8予以變形的基準電壓比較電壓8'之 具體電路圖。 經濟部中决標準局Μ工消费合作社印則衣 (請先聞讀背面之注意事項再填寫本頁) 在圖1 1之基準電壓比較電路8 '中，12a、12b表示反相 器，QN23表示N型MOS電晶體。圖11之基準電壓比較電 路8'，係在圖5之基準電壓比較電路8中之差動放大器13 的輸出、與構成下一段之加速試驗時電壓.供給電路9的P 型MOS電晶體QP10之間，連接反相器12a、12b，且並聯連 接將基準電壓VREF1輸入至閘極端子上的N型MOS電晶體 -38- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） \ \ 經漪部中央標準局員工消f合作社印裝 A7 B7 五、發明説明（36 ) QN8與N型MOS電晶體QN23，並在該N型MOS電晶體QN23 之閘極端子上，輸入有前述反相器12b之輸出的構成。其 他的構成與圖5相同。 以下，係就由以上所構成的第五實施形態之半導體積體 電路説明其動作。 首先，反相器12b之輸出信號VBI，係從差動放大器1 3 之輸出通過二段反相器的信號，且與差動放大器13之輸 出同一極性。因而，在沒有N型MOS電晶體QN23的情況， 會持有與前述第一實施形態相同的内部電源電壓特性。 如今，藉由將該反相器12b之輸出信號VBI，正反饋回授 到與將基準電壓VREF1輸入至閘極端子上的N型MOS電晶 體QN8並聯連接的N型MOS電晶體QN23上，内部電源電壓 VINT的電壓特性，就會如圖1 2所示，在外部電源電壓 VEXT從低的電壓變化至高的電壓時，變成通過特性線A 的内部電源電壓特性。換句話説，當外部電源電壓VEXT 未達V3以上時，輸出信號VBI就不會變成低位準。反之， 在外部電源電壓VEXT從高的電壓變化至低的電壓時，由 於沒有進行反饋（因在外部電源電壓爲V 3以上時，輸出信 號VBI會輸出低位準，而將輸出信號VBI輸入至閘極端子 上的電晶體QN23會截止之故），所以會變成通過特性線B 的内部電源電壓特性（與第一實施形態相同）。 如此藉由使之持有電壓V 3 -電壓V 2之.幅度的磁滯特 性，於加速試驗時（加速試驗4控制信號BIM爲高位準 時），即使外部電源電壓VEXT在預定値V 2附近因電源雜 -39- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

、1T ό. 經滴部中央標準局|、工消费合作社印？表 A7 —----- B7 五、發明説明（37 ) ~ 訊等而變動的情況’亦可獲得穩定的内部電源電壓特性。 (第6實施形態） 圖13係顯示本發明第六實施形態中之半導體積體電路 的要部電路圖。 圖13係顯示將前述第二實施形態之半導體積體電路中 圖6所示之基準電壓比較電路8予以變形的基準電壓比較 電路8’。該基準電壓比較電路8,，係在圖6之基準電恩比 較電路8中之差動放大器13的輸出、與構成下一段之加速 試驗時基準電壓產生電路11的P型MOS電晶體QP17之間， 連接反相器12a' 12b，且並聯連接將基準電壓VREF1輸入 至閘極端子上的N型M0S電晶禮QN8與N型M〇s電晶體 QN23，並在該1^型皿〇8電晶體QN23之閘極端子上，輸入 有前述反相器12b之輸出的構成。其他的構成與圖6相同。 以下，係就由以上所構成的第六實施形態之半導體積體 電路説明其動作。 首先’反相益12b之輸出彳s戚VBI，係從差動放大器1 3 之輸出通過二段反相器的信號，且與差動放大器13之輸 出同-極性。因而，在沒有N型MOS電晶體QN23的情況， 會持有與前述第一實施形態相同的内部電源電壓特性。

如今，藉由將該反相器12b之輸出信號vbi，正反饋回授 到與將基準電壓VREF1輸入至間極端子上的NSM〇s電晶 體QN8並聯連接的N型MOS電晶體qN23上，内部基準電壓 VREF的電壓特性，就會如圖14-所示，在外部電源電壓 VEXT從低的電壓變化至高的電壓時，變成通過特性線A -40- 本紙張尺度適用中國國家標準（CNS ) A4規格（210)097^¾ ") -~|οΐτο (請先閲讀背面之注意事項再填寫本頁) 經消部中央標準局兵工消费合作社印" A7 B7 五、發明説明（38 ) 的内部電源電壓特性。換句話説，當外部電源電壓VEXT 未達V3以上時，輸出信號VBI就不會變成低位準。反之， 在外部電源電壓VEXT從高的電壓變化至低的電壓時，由 於沒有進行反饋（因在外部電源電壓爲V 3以上時，輸出信 號VBI會輸出低位準，而將輸出信號VBI輸入至閘極端子 上的電晶體QN23會截止之故），所以會變成通過特性線B 的内部電源電壓特性（與第二實施形態相同）。 如此藉由使之持有電壓V3 -電壓V2之幅度的磁滯特 性，於加速試驗時（加速試驗時控制信號BIM爲高位準 時），即使外部電源電壓VEXT在預定値V2附近因電源雜 訊等而變動的情況，亦可獲得穩定的内部電源電壓特性。 因而，根據該内部基準電壓所產生的内部電源電壓亦可獲 得穩定的電壓特性。在實際的元件中，藉由使之持有約 0.4V程度的磁滞特性，就可獲得穩定的内部電源電壓特 性0 (第7實施形態） 圖15係顯示本發明第七實施形態中之半導體積體電路 的電路圖。 圖1 5的内部電源供給電路Y，係並聯連接輸入圖5之基 準電壓VREF2之内部電源供給電路5的差動放大器7中之P 型MOS電晶體QP4與P型MOS電晶體QP23，且在該P型MOS 電晶體QP23的閘極端子、和前述差動放大器7中之N型 MOS電晶體QN6的閘極端子上，輸入加速試驗時控制信號 BIM之反轉信號/BIM的構成。 -41 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

、1T •ύ. 纫濟部中央標準局負工消费合作社印裝 A7 B7 五、發明説明（39 ) 以下，係就由以上所構成的第七實施形態之半導體積體 電路説明其動作。 首先，於非加速試驗時的情況，加速試驗時控制信號 BIM爲低位準的信號，而其反轉信號/BIM爲高位準的信 號。由於將/BIM輸入至閘極端子上的P型MOS電晶體QP23 會截止，而且，N型MOS電晶體QN6會導通，所以輸入基 準電壓VREF2的内部電源供給電路5'中之差動放大器7， 會呈活性化狀態。因而，於非加速試驗時的情況，會進行 與第一實施形態相同的動作。 其次，於加速試驗時的情況，加速試驗時控制信號BIM 爲高位準的信號，而其反轉信號/BIM爲低位準的信號。如 第一實施形態所示，加速試驗時的内部電源電壓特性，係 在外部電源電壓VEXT爲預定値V 2以下的情況，依由將基 準電壓VREF1當作輸入的内部電源供給電路5所產生的内 部電源電壓VINT之電壓特性所決定，而且，在外部電源 電壓VEXT爲預定値V 2以上的情況，係依由基準電壓比較 電路8、和加速試驗時電壓供給電路9所產生的内部電源 電壓VINT之電壓特性所決定。換句話説，與將基準電壓 VREF2當作輸入的内部電源供給電路父之動作無關。因 而，藉由將加速試驗時控制信號之反轉信號/BIM輸入至P 型MOS電晶體QP23的閘極端子和N型MOS電晶體QN6的閘 極端子上，則即便使將基準電壓VREF2當作輸入的内部電 源供給電路5 1呈非活性狀態亦無問題。 如此於加速試驗時，藉由使將基準電壓VREF2當作輸入 -42- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） · 訂 ο (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局兵工消费合作社印製 A7 B7 五、發明説明（40 ) 的内部電源供給電路5 '呈非活性狀態，並減低流至差動放 大器7内的工作電流，就可達低消耗電力化。 (第8實施形態） 圖1 6係顯示本發明第八實施形態中之半導體積體電路 的電路圖。 圖16的内部基準電壓產生電路10'，係並聯連接輸入圖6 之基準電壓VREF2之内部基準電壓產生電路10的差動放 大器1 4中之P型MOS電晶體QP14與P型MOS電晶體QP24， 且在該P型MOS電晶體QP24的閘極端子、和前述差動放大 器1 4中之N型MOS電晶體QN16的閘極端子上，輸入加速 試驗時控制信號BIM之反轉信號/BIM的構成。其他構成與 圖6相同。 以下，係就由以上所構成的第八實施形態之半導體積體 電路説明其動作。 首先，於非加速試驗時的情況，加速試驗時控制信號 BIM爲低位準的信號，而其反轉信號/BIM爲高位準的信 號。由於將/BIM輸入至閘極端子上的P型MOS電晶體QP24 會截止，而且，N型MOS電晶體QN16會導通，所以輸入基 準電壓VREF2的内部基準電壓產生電路101中之差動放大 器1 4，會呈活性化狀態。因而，於非加速試驗時的情 況，會進行與第二實施形態相同的動作。 其次，於加速試驗時的情況，加速試驗時控制信號BIM 爲高位準的信號，而其反轉信號/BIM爲高位準的信號。如 第二實施形態所示，加速試驗時的内部基準電壓特性，係 _-43- 本纸張尺度適用中國國家標準（CNS ) A4規格（21〇X 297公釐） . 訂 ο (請先閱讀背面之注意事項再填寫本頁) 麪港-部中央標準局負工消资合作社印製 A7 _____B7 五、發明説明（41 ) 在外部電源電壓VEXT爲預定値V2以下的情況，依由將基 準電壓VREF1當作輸入的内部基準電壓產生電路1〇所產 生的内部基準電壓VREF之電壓特性所決定，而且，在外 部電源電壓VEXT爲預定値V2以上的情況，係依由基準電 壓比較電路8、和加速試驗時基準電壓產生電路所產生 的内部基準電壓VREF之電壓特性所決定。換句話説，與 將基準電壓VREF2當作輸入的内部基準電壓產生電路1〇ι 之動作無關。因而’藉由將加速試驗時控制信號之反轉信

號/BIM輸入至P型M0S電晶體Qp24的閘極端子和n型M0S 電晶體QN16的閘極端子上，則即便使將基準電壓VREF2 當作輸入的内部基準電壓產生啻路1〇，呈非活性狀態亦無 問題。 如此於加速試驗時，藉由使將基準電壓VREF2當作輸入 的内部基準電壓產生電路10,呈非活性狀態，並減低流至 差動放大器1 4内的工作電流，就可達低消耗電力化。 (第9實施形態） 圖17係顯示本發明第九實施形態中之半導體積體電路 的電路圖。 圖17之基準電壓比較電路8,，係在圖5之基準電壓比較 電路8中之差動放大器13的輸出、和構成下一段之加速試 驗時電壓供給電路9的P型M0S電晶體Qpi〇之間，連接反 相器12a、12b的構成。又，内部電源供给電路5"，係並聯 連接輸入圖5之基準電壓VREF1的内部電源供給電路5之 差動放大器7中之p型MOS電晶體QP1與j)型M〇s電晶體 本紙家梯準（CNS ) A4g ( 2ωχ 297公楚） . ,1T.—ο (請先閲讀背面之注意事項再填寫本頁) 經漪部中决標準局員工消费合作社印裝 A7 B7 五、發明説明（42 ) QP25，且在該P型MOS電晶體QP25之閘極端子、和N型 MOS電晶體QN3之閘極端子上，輸入前述反相器12b之輸 出信號VBI的構成。其他構成與圖5相同。 以下，係就由以上所構成的第九實施形態之半導體積體 電路説明其動作。 首先，於非加速試驗時的情況，加速試驗時控制信號 BIM爲變成低位準，而基準電壓比較電路8'中之差動放大 器1 3會呈非活性狀態。此係如第一實施形態中所示般。 反相器12b之輸出信號VBI，係從基準電壓比較電路8 ·中之 差動放大器13的輸出通過二段的反相器之信號，其與差 動放大器13之輸出爲相同的極枝，而輸出信號VBI，會輸 出高位準。因而，將輸出信號VBI輸入至閘極端子上的P 型MOS電晶體QP25會截止，而且，由於1^型MOS電晶體 QN3導通，所以將基準電壓VREF1當作輸入的内部電源供 給電路5 '中之差動放大器7，會呈活性化狀態。因而，於 非加速試驗時的情況，係進行與第一實施形態相同的動 作。 其次，於加速試驗時的情況，係如第一實施形態中所示 般，加速試驗時的内部電源電壓VINT之電壓特性，在變 成基準電壓VREF1更高於基準電壓VREF2的電壓特性之外 部電源電壓時（外部電源電壓爲預定値V 2以下），係以由 將基準電壓VREF1當作輸入的内部電源供給電路5所產生 的内部電源電壓VINT之電壓特性所決定，另外，在變成 基準電壓VREF2更高於基準電壓VREF1的電壓特性之外部 -45- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

,1T A7 B7 五、發明説明（43 ) 電源電壓時（外部電源電壓爲預定値V 2以上），係以由基 準電壓比較電路8'和加速試驗時電壓供给電路9所產生的 内部電源電壓VINT之電壓特性所決定。因而，將基準電 壓VREF1當作輸入的内部電源供給電路5"之動作，與變成 基準電壓VREF2更高於基準電壓VREF1的電壓特性之外部 電源電壓時無關。於加速試驗時，在變成基準電壓VREF1 更高於基準電壓VREF2的電壓特性外部電源電壓時，反相 器12b之輸出信號VBI會輸出高位準，而在變成基準電壓 VREF2更高於基準電壓VREF1的電壓特性之外部電源電壓 時，會輸出低位準。因而，將基準電壓VREF1當作輸入的 内部電源供給電路5"，在外部電·源電壓VEXT爲預定値V2 以下會呈活性化狀態，而在預定値V 2以上會呈非活性化 狀態。 如此於加速試驗時，在變成基準電壓VREF2更高於基準 電壓VREF1的電壓特性之外部電源電壓時，會使將基準電 壓VREF1當作輸入的内部電源供給電路5"呈非活性狀態， 且藉由減低流至差動放大器7的工作電流，就可達低消耗 電力化。 (第1 0實施形態） 經濟部中次標準局兵工消费合作社印^ (請先閱讀背面之注意事項再填寫本頁) 圖1 8係顯示本發明第1 0實施形態中之半導體積體電路 的電路圖。 圖18之基準電壓比較電路8'，係在圖6之基準電壓比較 電路8中之差動放大器13的輸出、和構成下一段之加速試 驗時基準電壓產生電路1 1的P型MOS電晶體QP17之間，連 -46- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經漪部中央標準局賀工消费合作社印製 A7 B7 五、發明説明（44 ) 接反相器12a、12b的構成。又，内部基準電壓產生電路 10"，係並聯連接輸入圖6之基準電壓VREF1的内部基準電 壓產生電路10之差動放大器14中之P型MOS電晶體QP11與 P型MOS電晶體QP26，且在該P型MOS電晶體QP26之閘極 端子、和N型MOS電晶體QN13之閘極端子上，輸入前述反 相器12b之輸出信號VBI的構成。其他構成與圖6相同。 以下，係就由以上所構成的第1 0實施形態之半導體積 體電路説明其動作。 首先，於非加速試驗時的情況，加速試驗時控制信號 BIM爲變成低位準，而基準電壓比較電路8'中之差動放太 器1 3會呈非活性狀態。此係如第二實施形態中所示般。 反相器12b之輸出信號VBI，係從基準電壓比較電路V中之 差動放大器13的輸出通過二段的反相器之信號，其與差 動放大器1 3之輸出爲相同的極性，而輸出信號VBI，會輸 出高位準。因而，將輸出信號VBI輸入至閘極端子上的P 型MOS電晶體QP26會截止，而且，由於N型MOS電晶體 QN13導通，所以將基準電壓VREF1當作輸入的内部基準 電壓產生電路10"中之差動放大器1 4，會呈活性化狀態。 因而，於非加速試驗時的情況，係進行與第二實施形態相 同的動作。 其次，於加速試驗時的情況，係如第二實施形態中所示 般，加速試驗時的内部基準電壓VREF之電壓特性，在變 成基準電壓VREF1更高於基準電¥ VREF2的電壓特性之外 部電源電壓時（外部電源電壓爲預定値V 2以下），係以由 -47- 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨0X 297公釐） (請先閲讀背面之注意事項再填寫本頁)

'1T ο kl B7 五、發明説明（45 ) 將基準電壓VREF1當作輸入的内部基準電壓產生電路10" 所產生的内部基準電壓VREF之電壓特性所決定，另外， 在變成基準電壓VREF2更高於基準電壓VREF1的電壓特性 之外部電源電壓時（外部電源電壓爲預定値V2以上），係 以由基準電壓比較電路8'和加速試驗時基準電壓產生電路 11所產生的内部基準電壓VREF之電壓特性所決定。因 而，將基準電壓VREF1當作輸入的内部基準電壓產生電路 10"之動作，與變成基準電壓VREF2更高於基準電壓 VREF1的電壓特性之外部電源電壓時無關。於加速試驗 時，在變成基準電壓VREF1更高於基準電壓VREF2的電壓 特性之外部電源電壓時，反相器12b之輸出信號VBI會輸出 高位準，而在變成基準電壓VREF2更高於基準電壓VREF1 的電壓特性之外部電源電壓時，會輸出低位準。因而，將 基準電壓VREF1當作輸入的内部基準電壓產生電路10"， 在外部電源電壓VEXT爲預定値V 2以下會呈活性化狀態， 而在預定値V 2以上會呈非活性化狀態。 經濟部中央標準局貝工消f合作社印*''< (請先閲讀背面之注意事項再填寫本頁) 如此於加速試驗時，在變成基準電壓VREF2更高於基準 電壓VREF1的電壓特性之外部電源電壓時，會使將基準電 壓VREF1當作輸入的内部基準電壓產生電路10"呈非活性 狀態，且藉由減低流至差動放大器1 4的工作電流，就可 達低消耗電力化。 [發明之效果] 如以上説明般，若依據如申請專利範圍第1至2 5項所記 載之半導體積體電路，則於非加速試驗時（動作邊限確認 -48- 本紙張尺度適用中國國家標隼（CNS ) A4規格（210 X 297公釐） A7 --------五、發明説明（46 ) 輕漪部中央標準局貞工消贽合作社印裝 試驗時），藉由持有_金喷麻、 疋電壓<第一基準電壓的第—電 特性、和從孩-疋轉按照外部電源電壓而上升的第 :特I·生’由於所產生的内部電源電壓會連續，所以可消 操法u部*路之動作特性的内部電源電壓範圍，同時 於加速試驗時’藉由電壓比前述第—電壓特性還高的第三 電恩特性，高壓之内部電源電壓會產生，且可對内部電路 獲得充分的電壓加速。因而，可於加速試驗時與非加逮試 驗時產生各自不同的内部電源電壓，且於半導禮積體電路 之動作邊限確認試驗及加速試驗中，可供給各自適當 部電源電壓。 尤其是，若依據如申請專利範圍第7至1〇項及第12至15 項所記載之半導體積體電路，則藉由追加的皿〇3電晶體， 就可適當低地變更及調整其臨界値電壓部分，於加速試驗 時所供給的内部電源電壓或是所產生的内部基準電壓。 再者，若依據申請專利範圍第丨6項及第丨7項所記載之 半導體積體電路中，則於加速試驗時，所供給的内部電源 電壓，或是所產生的内部基準電壓，由於對外部電源電壓 之變化持有磁滞特性，所以即使外部電源電壓因雜訊等而 變動，亦可獲得穩定的内部電源電壓特性、及穩定的内部 基準電壓特性。 加上’若依據如申請專利範圍第1 8至2 1項所記載之半 導髏積體電路，則於加速試驗時，與該試驗無關（無動作） 之内部電源供給電路或是内部基^電壓產生電路，由於係 根據加速試驗時控制信號’而變成非活性狀態，所以可減 -49- 本纸張尺度適用中國囤家標孪（CNS ) A4規格（2丨OX 297公釐） f請先閲讀背面之注意事項再填{if本頁〕

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• 1— - I A7 β/ 五、發明説明（47 經浇部中次標準局Μ工消贽合作社印掣 低流至其内部電源供給電路或是内部基準電壓產生電路的 工作電流，並可謀求低消耗電力化。 又’若依據如申請專利範固第22至25項所記載之半導 體積體電路，則於加速試驗時，加速試驗時電壓供给電路 或是加速試驗時基準電壓產生電路，根據基準電壓比較電 路之輸出，各自在加速試驗時供給内部電源電壓或是產生 内部基準電壓之際，與此時無關（無動作）之内部電源供給 電路或是内部基準電壓產生電路，由於係根據前述基準電 壓比較電路之輸出，而變成非活性狀態，所以可減低流至 其内部電源供给電路或是内部基準電壓產生電路的工作電 流，並可謀求低消耗電力。[圖式之簡單說明] 圖1顯示本發明第一實施形態之半導體積體 構成圖。圖2顯示本發明第一實施形態之半導體積體電路的電壓 特性圖。 崎叼电璺 圖3顯示本發明第二實施形態之半導體積體 構成圖。 崎日7万现 ^⑷顯示本發明第二實施形態之半導體積 =電源電壓對内部基準電壓特性的圖；圖顯 電源電壓對内部電源電壓特性的圖。 门外’ 構Γ圖顯示本發明第一實施形態之半導體積體電路的具體 圖6顯7F本發明第二實施形態之半導體積體電路的具體 請 先 閲 讀 背 1¾ 之 注

I 旁 訂 -50- 本錄尺纽财(210X297公釐） 五、發明説明（48 ) A7 B7 構成圖。 圖7顯^本發明第三實施形態的要部電路圖。 圖8顯示本發明第三實施形態之半導體 特性圖。 电略的電壓 圖9顯示本發明第四實施形態的要部電路圖。 圖10顯示本發明第四實 態 壓特性圖。 +译體積體電路的電 圖11顯示本發明第五實施形態的要部電路圖。 施形態之半導體積體電路的電 圖12顯示本發明第五實 壓特性圖 圖1 3顯示本發明第六實施形態的要部電路圖。 圖14顯示本發明第六實施形態之半導體積體電路 壓特性圖 圖15顯示本發明第七實 體構成圖。 的電 施形態之半導體積體電路的具 圖16顯示本發明第八實施形態之半導體積體電路的息 體構成圖。 圖17顯示本發明第九實 體構成圖》 施形態之半導體積體電路的具 -----i — Q------訂------ο (請先閲讀背面之注意事項再填寫本頁j 經消部中次摞率局兵工消费合作社印製 圖18顯示本發明第1〇實施形態之半導體積體電路的直 體構成圖。 ' 圖19(a)顯tf習知半導體積體電路之—構成例的方塊圖； 圖19(b)顯不習知半導體積體電路之另一構成例的方塊 圖’圖19(c)顯示習知半導體積體電路之更另一構成例的 -51 本紙張尺度適财_家轉（（：叫44規格（21(^297公楚 五、發明説明（49 方塊圖 圖20(a)顯示圖！ 9(a)所示之習知 例的内部電源電壓特性圖. " 电路之一構启 ““ 狩改圖，圖20(b)顯示圖19(b)所于之隹 =導趙積體電路之另-構成例的内部電源電壓特性圖 二：’囷19(C)所示之習知半導體積趙電路之更-掮 成例的内邵電源電壓特性圖。 < 更揭 圖21(a)顯示本發明第—實 降壓電路μ-基準電路持做内部 -實;^ fl m ②職圖，圖21⑻顯示本發明第 〜+導體電路做内部降壓電路的第二基準電I 特性圖；圖21(〇顯示本發明第-實施形態之：導體電: 持做内部降壓電路的第三基準電壓特性圖。導體電路 -n^i —ί‘-IQ----1 (請先閲讀背面之注意事項再填寫本頁) 經消部中央標準局員工消贽合作社印製 [元件編號之説明] 1 基準電壓產生電路 5 h部電源供給電路 6 内部電路 7 差動放大器 8 基準電壓比較電路 9 加速試驗時電壓供給電路 10 内部基準電壓產生電路 11 加速試驗時基準電壓產生電路 12a、12b 反相器 14 差動放大器 QP1-QP26 P型MOS電晶體

，1T -52 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐 内部電源供給用驅動器 内部基準電壓產生用驅動器 N型MOS電晶體 保險絲 基準電壓 内部基準電壓 加速試驗時控制信號 基準電壓比較電路之輸出信號 内部電源電壓 外部電源電壓 A7 B7 五、發明説明（5〇 ) QP3、QP6 QP13、QP16 QN1-QN9、 QN11 〜QN16、 QN18 〜QN23 F1 〜F4

VREF1、VREF2 VREF BIM VBI VINT VEXT : o^.ITο (請先閱讀背面之注意事項再填寫本頁) 經滴部中央標準局貝工消费合作社印製 _- n 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

1. 經濟部中央標準局員工消費合作社印製 1. -種半導㈣”路，係搭載有將外 壓，並當作内部電源電位供给至 二、壓予以降 路，其特徵爲： 電路的内部降壓電 前述内部降壓電路，具備有， 基準電壓產生電路，用以產生包含幾乎血 依存在性的第一基準電壓、和依存於外部= 恩的第二基準電壓之複數個基準電壓者；1電源電 第—内部電源供給電路，根據前述第_ 内部電源電壓以供給至前述内部電路者； *壓產生 内二：:：:源供給電路，根據前述第二基準電壓產生 内邵電源電壓以供給至前述内部電路者； 基準電壓比較電路，由進行前述内部電路之加速試驗 的加速試驗時被輸出的加速試驗時控制信號所控制=用 以比較前述第一基準電壓和第二基準電壓者；以及 A加速試驗時電壓供給電路，於前述加速試驗時，根據 前述基準電壓比較電路之輸出信號，將加速試驗時之内 部電源電壓供給至前述内部電路者。 2.如申請專利範圍第j項之半導體積體電路，其中，於加 速試驗時’前述加速試驗時電壓供給電路， 係在變成前述第二基準電壓比前述第一基準電壓還高 的電壓特性之外部電源電壓時，會根據前述基準電壓比 較電路之輸出信號而動作，以將前述加速試驗時之内部 電源電壓供给至前述内部電路。 3· —種半導體積體電路，係搭載有將外部電源電壓予以降 * (請先聞讀背面之注意事項再填寫本頁) 、1' JL-

   本紙浓尺度適用T國國豕標準（CNS ) A4規格（210X297公釐） 經濟部中央榇準局員工消费合作社印裝

   A8 B8 C8 D8 申清專利範圍 壓，並當作内部電源電位供給至内部 路，其特徵爲： 内部電路…降壓電 前述内部降壓電路，具備有， 基準電壓產生電路，用以產生包含幾乎與 壓沒有依存性的第一基準電壓、和 源* 的第二基準電壓之複數個基準電壓者存於外部電源電壓 以基準電壓產生電路’根據前述第-基準電壓 生用以供給内邵電源電壓之内部基準電壓者 以=内部基準電壓產生電路’根據前述第二基準電恩 生用以供給内部電源電壓之内部基準電壓者 ^電壓比較電路，由進行前述内部電路之加速試驗 的加連試驗時被輸出的加速試驗時控制信號所控制，用-以比較前述第一基準電壓和第二基準電壓者； 試驗時基準電壓產生電路，於前述加速試驗 根據則述基準電壓比較電路之輸出信號，產生用以供. 加逮試驗時之内部電源電壓的内部基準電壓者以及。 内邵電源供给電路，根據由前述第一及第二之 準电壓產生電路暨前述加速試驗時基準電壓產生電 輸出所產生的前述内部基準電壓，以將内部電源： 給至前述内部電路内者。 '、 如申請專利範圍第3項之半導體積體電路，其中，於 加速試驗時，則述加速試驗時基準電壓供給電路， -係在變成前述第：基準電壓&前述第-基準電壓還* ，的電壓特性之外部電源電壓時，會根據前述基準電壓：

   申請專利範圍 ‘部基is信號而動作，以產生前述加速試驗時之# 其中前電固二V3或4項冬半導體積體電路 壓的第-電壓特性， 【残于沒有存在性（電 外部電源電壓，在變成前述第 ==的電壓特性之電壓範圍内的 '二電壓特性，驗時，具有與外部電源電壓ΐ依㈣的第 的==試驗時，具有電壓比前述第二電壓特性還高 性。 Α與外部電源電壓有依存性的第三電壓特 6·如申請專利範圍第丨項之半導體積體電路，其中前述力 速試驗時電壓供給電路， 、 係由被配置於外部電源端子和内部電源電壓之產生奇 位之間的MOS電晶體所構成， 邱 經濟部中央梂準局負工消費合作社印製 於加速試驗時，當變成前述第二基準電壓比前述第— 基準電壓還高的電壓特性之外外部電源電壓時，前述 ^電晶體會進行導通動作，且將與外部電源電壓相同 私麼的内電源電壓供給至内部電路内。 7.如申請專利範圍第卜2或6項[半導體積體電路，其中 前述加速試驗時電壓供給電路， 56- 本紙浪尺度適用中國國家梂準（CNS )八4祕（

   六、申請專利範圍 係包含由在外部電源端子和内部電源電壓之產生部位 之間，以二極體型進行閘極連接的P型MOS電晶體所構 成， 於加速試驗時，當變成前述第二基準電壓比前述第一 基準電壓還高的電壓特性之外部電源電壓時，前述P型 MOS電晶體會進行導通動作，且將比外部電源電壓只低 於前述P型MOS電晶體之臨界値電壓的内部電源電壓供 給至内部電路者。 8 .如申請專利範圍第1、2或6項之半導體積體電路，其中 前述加速試驗時電壓供給電路， 係包含由在外部電源端子和内部電源電壓之產生部位 之間，以二極體型進行閘極連接的N型MOS電晶體所構 成， 於加速試驗時，當變成前述第二基準電壓比前述第一 基準電壓還高的電壓特性之外部電源電壓時，前述N型 MOS電晶體會進行導通動作，且將比外部'電源電壓只低 於前述N型MOS電晶體之~臨界値電壓的内部電源電壓供 給至内部電路者。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 9.如申請專利範圍第8項之半導體積體電路，其中，以作 爲前述加速試驗時電壓供給電路之構成要素的二極體型 進行閘極連接的N型MOS電晶體， 係進行與前述内部電路所具備之記憶單元電晶體相同 的雜質注入之N型MOS電晶體， 於加速試驗時，當變成前述第二基準電壓比前述第一 -57- 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） A8 Βδ C8 D8 六、申請專利範圍 基準電壓還高的電壓特性之外部電源電壓時，產生比外 部電源電壓只低於與前述記憶單元電晶體之臨界値電壓 大致相同的電壓之内部電源電壓者。 10. 如申請專利範圍第1或2項之半導體積體電路，其中前 述加速試驗時電-壓供給電路， 係在外部電源端子和内部電源電壓之產生部位之間， 持有串聯連接由前述基準電壓比較電路之輸出信號所 控制的MOS電晶體；以及_ 以1個或是複數個二極體型進行閘極連接的MOS電晶 體的構成，進而， 持有各自對以前述1個或是複數個二極體型進行閘極 連接的MOS電晶體並聯連接的保險絲， 且藉由前述各保險絲之切斷，於加速_試驗時，當變成 前述第二基準電壓比前述第一基準電壓還高的電壓特性 之外部電源電壓時，可切換加速試驗時之内部電源電壓 者。 11. 如申請專利範圍第3項之半導體積體電路，其中前述加 速試驗時基準電壓電路， 係由被配置於外部電源端子和内部基準__電壓之產生部 〆 經濟部中央標準局員工消費合作社印製 (請先間讀背面之注意事項再填寫本頁) 位之間的MOS電晶體所構成， .於加速試驗時，當變成前述第二基準電壓比前述第一 基準電壓還高的電壓特性之外部電源電壓時，前述MOS 電晶體會進行導通動作，以產生與外部電源電愚相同電 壓的内部基準電壓者1。 _-58- 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 12. 如申請專利範圍第3、4或1 1項之半導體積體電路，其 中前述加速試驗時基準電壓產生電路， 係包含由在外部電源端子和内部基準電壓之產生部位 之間，以二極體型進行閘極連接的P型MOS電晶體所構 成， 於加速試驗時，當變成前述第二基準電壓比前述第一 基準電壓還高的電壓特性之外部電源電壓時，前述P型 MOS電晶體會進行導通動作，以產生比外部電源電壓只 低於前述P型MOS電晶體之臨界値電壓的内部基準電壓 13. 如申請專利範圍第3、4或1 1項之半導體積體電路，其 中前述加速試驗時基準電壓產生電路， 係包含由在外部電源端子和内部電源電壓之產生部位 之間，以二極體型進行閘極連接的N型MOS電晶體所構 成， 於加速試驗時，當變成前述第二基準電壓比前述第一 基準電壓還高的電壓特性之外部電源電壓時，前述N型 MOS電晶體會進行導通動作，以產生比外部電源電壓只 低於前述N型MOS電晶體之臨界値電壓的内部基準電壓 者。 14. 如申請專利範圍第1 3項之半導體積體電路，其中，以 作爲前述加速試驗時基準電壓產生電路之構成要素的二 極體型進行閘極連接的N型MOS電晶體， 係進行與前述内部電路所具備之記憶單元電晶體相同 -59- 本纸張尺度適用中國國家榇準（CNS ) A4規格（210X297公釐） --------------1T------Q (請先閲讀背面之注意事項再填寫本頁) A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 的雜質注入之N型MOS電晶體， 其試驗時’ &變成前述第二基準電壓比前述第一 基準電壓還高的電壓特性之外部電源電壓時，產生 部^原電壓只低於與前述記憶單元電晶體之臨界値電壓 大致相同的電壓之内部基準電壓者。 15·如申請專利範圍第3或4項之半導體積體電路，其中前 述加速試驗時基準電壓產生電路， 、 係在外部電源端子和内部基準電壓之產生部位之間， ==連接由前述基準電壓比較電路之輸出信號所 控制的MOS電晶體；以及 二個：是複數個二極體型進行問極連接的M〇S電晶 體的構成，進而， 持有各自對以前述丨個或是複數個二極體型進行閘極 連接的MOS電晶體並聯速接的保險絲， :藉由=述各保險絲之切斷，於加速試驗時，當變成前 基準電壓比前述第-基準電壓還高的電壓特性之 外邵電源電壓時，可切換加速試驗時之内部基準電壓者。 16.如申請專利範固第1或2項之半導艘^體電路，其中， 比較前述第—基準電壓和篇二基準電壓之前述基準電壓 比較電路的輸出，持有磁滯特性， 於加速試驗時，當變成前述第二基準電壓比前述第一 基準電壓還高的電壓特性之外部電源電壓時，前述加速 試驗時電壓供給電路所供給的-内部電源電壓，對前述外 邵電源電壓之變化持有磁帶特性者。 : ------IT------ο (請先閲讀背面之注意事項再填寫本頁)

   A8 B8 C8 D8 申請專利範圍 17.如申請專利範圍第3或4項 比較前述第—基準電壓 月 1盖其中， 比較電路的輸出，持有磁f 準電壓 其試驗時’當變成前述第二基準電壓比前述第 基準電壓還高㈣壓特性之外㈣㈣壓時，前述= 試驗時電壓供給電路所供給的内部基準電壓外 部電源電壓之變化持有磁滞特性者。 1攻外 18•如中：專利範圍第項之半導體積體電路 ， 耳 根據則述第—基準電壓而供给内部電源電壓的前述第-内邵電源供給電路， ~~ 係由則述加速試驗時控制信號所控W，於加速試 時，停止、内部電源電壓之供給。 訂 19.如申請專利範圍第18項之半導體積體電路，其 第二内部電源供給電路， 延 :、f由差動放大器、及内部電源供給用驅動器所構成， 前述差動放大器係由前述加速試驗時控制信號所押 制，於加速試驗時前述差動放太器之動作會停止。a 2〇,如申請專利範園第3或4項之半導體積體電路，其中， 經濟部申央標準局貝工消費合作社印裝 根據則述第二基準電壓而供給内部基準電壓的前述第_ 内部基準電壓產生電路， ~~ 係由前述加速試驗時控制信號所控制，於加速試驗 時，停止内部基準電壓之產生。 21·如，申請專利範圍第2 〇項之半诼體積體電路，其中前水 第二内部基準電壓產生電路， &

   本紙張尺度適用中國國家標準（CNS ) Μ規格（2i〇X297公釐 六、申請專利範圍 係由差動放大器 成， 及内部基準電壓產生用驅動器所構 制則：力器係由前述加速試驗時控制信號所控 制，於加速試驗時前述差動放大器之動作會停止。 22·如申請專利範圍第1或2項之半導體積雜電路，其中， =述第—基準電壓而供給内部電源電壓的前述第-内部電源供給電路， f 係由前述基準電壓比較電路之輸出信號所控制， 於加速試驗時，當變成前述第二基準電壓比前述第— 基率電壓還高的電壓特性之外部電源電壓時，前述第一 内部電源供给電路會停止内部電源電壓之供給者。 23‘：申：二第22項所記載的發明之半導體積體電 路，其中則述第一内部電源供給電路， :由差動放大器'及内部電源供給用驅動器所構成， 前述差動放大器係由前述基準5壓比 號所控制， w κ 於加速試驗時，當變成前述第二基準電壓比前述第一 基準電壓還高的電壓特性之外部复源電壓時 放大器之動作會停止者。 领 24.如申請專利範圍第3或4項之半導體積體電S，其中， ^根據前㈣-基準電壓而供給内部基準電壓的前述第一 内部基準電壓產生電路， 係由前述基準電壓比較電路之-輸出信號所控制， 於加速試驗時，當變成前述第二基準電壓比前述 ABCD 申請專利範圍 基準電壓還高的電壓特性之外部電源電壓時，前述第一 内部基準電壓產生電路會停止内部基準電壓之產生者。 25·如申請專利範圍第24項之半導趙積體電路，其中前述 第一内部基準電壓產生電路， 係由差動放大器、及沟jijj並« 内（5基準電壓產生用驅動器所構 成， 前述差動放大器係由前述基準 號所控制， 路之輸出信 於加速試驗時，當變成前述第二基準電壓比前述第一 基準電壓還㈣電壓特性之外部電源電壓時，前述差動 放大器之動作會停止者。 (請先閲讀背面之注意事項再填寫本頁) 訂 -1C 經濟部中央標準局負工消費合作社印裝 5 準 椟 家 釐 一公 97 2