JPH1126692A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1126692A JPH1126692A JP9173807A JP17380797A JPH1126692A JP H1126692 A JPH1126692 A JP H1126692A JP 9173807 A JP9173807 A JP 9173807A JP 17380797 A JP17380797 A JP 17380797A JP H1126692 A JPH1126692 A JP H1126692A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- G01—MEASURING; TESTING
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/3004—Current or voltage test
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Abstract
(57)【要約】
【課題】 内部降圧回路を搭載した半導体集積回路にお
いて、加速試験時と非加速試験時にそれぞれ異なる内部
電源電圧を発生する。 【解決手段】 外部電源電圧ＶＥＸＴが所定値Ｖ１〜所
定値Ｖ２の範囲にある場合には、内部電源電圧ＶＥＸＴ
にほとんど依存性がなく一定電圧ＶＡを保持する第１の
電圧特性Ｉを持つ。外部電源電圧ＶＥＸＴが所定値Ｖ２
を越える場合、非加速試験時（動作マージン確認試験
時）には、外部電源電圧に依存して前記一定電圧ＶＡか
ら変化する第２の電圧特性IIを持ち、加速試験時には、
外部電源電圧に依存して前記一定電圧ＶＡよりも高い一
定電圧値ＶＢから変化する第３の電圧特性III を持つ。
従って、動作マージン確認試験時には、特性Ｉ、IIによ
り、内部電源電圧ＶＩＮＴが連続し、電圧範囲ＶＡ〜Ｖ
Ｂでの動作保証が可能である。加速試験時には、特性II
I により、十分な電圧加速が得られる。
いて、加速試験時と非加速試験時にそれぞれ異なる内部
電源電圧を発生する。 【解決手段】 外部電源電圧ＶＥＸＴが所定値Ｖ１〜所
定値Ｖ２の範囲にある場合には、内部電源電圧ＶＥＸＴ
にほとんど依存性がなく一定電圧ＶＡを保持する第１の
電圧特性Ｉを持つ。外部電源電圧ＶＥＸＴが所定値Ｖ２
を越える場合、非加速試験時（動作マージン確認試験
時）には、外部電源電圧に依存して前記一定電圧ＶＡか
ら変化する第２の電圧特性IIを持ち、加速試験時には、
外部電源電圧に依存して前記一定電圧ＶＡよりも高い一
定電圧値ＶＢから変化する第３の電圧特性III を持つ。
従って、動作マージン確認試験時には、特性Ｉ、IIによ
り、内部電源電圧ＶＩＮＴが連続し、電圧範囲ＶＡ〜Ｖ
Ｂでの動作保証が可能である。加速試験時には、特性II
I により、十分な電圧加速が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、内部降圧回路を搭載したものの改良に関す
る。
し、特に、内部降圧回路を搭載したものの改良に関す
る。
【０００２】
【従来の技術】近年の半導体集積回路は、素子の微細化
が進み、トランジスタ耐圧の低下に対する信頼性の確保
と、低消費電力化とを実現するために、外部電源電圧を
半導体集積回路内部で降圧し、その降圧電源によって内
部回路を駆動する内部降圧回路を搭載する半導体集積回
路が主流となっている。
が進み、トランジスタ耐圧の低下に対する信頼性の確保
と、低消費電力化とを実現するために、外部電源電圧を
半導体集積回路内部で降圧し、その降圧電源によって内
部回路を駆動する内部降圧回路を搭載する半導体集積回
路が主流となっている。
【０００３】また、一般的に、半導体集積回路の良品と
不良品を判別するためには、メモリテスターあるいはロ
ジックテスター等を使用して、半導体集積回路の動作保
証電圧の上限よりも数パーセント高い電圧や動作保証電
圧の下限よりも数パーセント低い電圧を半導体集積回路
に印加し、その仕様を満足する動作をするか否かを判定
する動作マージン確認試験が実施される。また、半導体
集積回路の初期故障を効果的にスクリーニングするため
に、半導体集積回路の動作保証電圧よりも高い電圧を高
温度条件のもと一定時間印加する加速試験、通称バーン
イン試験が実施される。
不良品を判別するためには、メモリテスターあるいはロ
ジックテスター等を使用して、半導体集積回路の動作保
証電圧の上限よりも数パーセント高い電圧や動作保証電
圧の下限よりも数パーセント低い電圧を半導体集積回路
に印加し、その仕様を満足する動作をするか否かを判定
する動作マージン確認試験が実施される。また、半導体
集積回路の初期故障を効果的にスクリーニングするため
に、半導体集積回路の動作保証電圧よりも高い電圧を高
温度条件のもと一定時間印加する加速試験、通称バーン
イン試験が実施される。
【０００４】以下、従来の技術について説明する。
【０００５】内部降圧回路を有する半導体集積回路の外
部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの特
性を、図２０（ａ）、（ｂ）、（ｃ）に示される特性に
分類する。前記３種類の特性は、外部電源電圧ＶＥＸＴ
が“０”から所定値Ｖ１の間、内部電源電圧ＶＩＮＴ
は、外部電源電圧ＶＥＸＴに比例して上昇する特性を持
つ。そして、外部電源電圧ＶＥＸＴが所定値Ｖ１から所
定値Ｖ２の間、内部電源電圧ＶＩＮＴは、一定電圧ＶＡ
を示す特性を持つ。よって、半導体集積回路の外部電源
電圧の動作保証電圧範囲が所定値Ｖ１以上所定値Ｖ２未
満の範囲ならば、内部回路は一定電圧ＶＡで駆動される
ため、外部電源電圧に依存しない安定した動作が可能と
なる。外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧に
なると、それまで一定電圧ＶＡであった内部電源電圧Ｖ
ＩＮＴは、外部電源電圧ＶＥＸＴに比例し上昇する特性
を持つ。これは、加速試験用の電圧特性であり、それま
で一定電圧ＶＡであった内部電源電圧よりも高い内部電
源電圧にすることにより、加速試験時の内部回路に対す
る電圧加速を得るためである。図２０（ａ）の場合は、
外部電源電圧ＶＥＸＴが所定値Ｖ２になると、内部電源
電圧ＶＩＮＴは、一定電圧ＶＡから一定電圧ＶＢに一気
に上昇する。そして、外部電源電圧ＶＥＸＴに等しい特
性で上昇する。図２０（ｂ）の場合は、外部電源電圧Ｖ
ＥＸＴが所定値Ｖ２になると、内部電源電圧ＶＩＮＴ
は、一定電圧ＶＡからＶＣに一気に上昇する。そして、
電圧ＶＣから外部電源電圧ＶＥＸＴに比例し上昇する特
性を持つ。図２０（ｃ）の場合は、外部電源電圧ＶＥＸ
Ｔが所定値Ｖ２になると、一定電圧ＶＡから外部電源電
圧ＶＥＸＴに比例して上昇する特性を持つ。
部電源電圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの特
性を、図２０（ａ）、（ｂ）、（ｃ）に示される特性に
分類する。前記３種類の特性は、外部電源電圧ＶＥＸＴ
が“０”から所定値Ｖ１の間、内部電源電圧ＶＩＮＴ
は、外部電源電圧ＶＥＸＴに比例して上昇する特性を持
つ。そして、外部電源電圧ＶＥＸＴが所定値Ｖ１から所
定値Ｖ２の間、内部電源電圧ＶＩＮＴは、一定電圧ＶＡ
を示す特性を持つ。よって、半導体集積回路の外部電源
電圧の動作保証電圧範囲が所定値Ｖ１以上所定値Ｖ２未
満の範囲ならば、内部回路は一定電圧ＶＡで駆動される
ため、外部電源電圧に依存しない安定した動作が可能と
なる。外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧に
なると、それまで一定電圧ＶＡであった内部電源電圧Ｖ
ＩＮＴは、外部電源電圧ＶＥＸＴに比例し上昇する特性
を持つ。これは、加速試験用の電圧特性であり、それま
で一定電圧ＶＡであった内部電源電圧よりも高い内部電
源電圧にすることにより、加速試験時の内部回路に対す
る電圧加速を得るためである。図２０（ａ）の場合は、
外部電源電圧ＶＥＸＴが所定値Ｖ２になると、内部電源
電圧ＶＩＮＴは、一定電圧ＶＡから一定電圧ＶＢに一気
に上昇する。そして、外部電源電圧ＶＥＸＴに等しい特
性で上昇する。図２０（ｂ）の場合は、外部電源電圧Ｖ
ＥＸＴが所定値Ｖ２になると、内部電源電圧ＶＩＮＴ
は、一定電圧ＶＡからＶＣに一気に上昇する。そして、
電圧ＶＣから外部電源電圧ＶＥＸＴに比例し上昇する特
性を持つ。図２０（ｃ）の場合は、外部電源電圧ＶＥＸ
Ｔが所定値Ｖ２になると、一定電圧ＶＡから外部電源電
圧ＶＥＸＴに比例して上昇する特性を持つ。
【０００６】次に、前記図２０（ａ）、（ｂ）、（ｃ）
３種類の特性に対応した内部降圧回路の回路構成ブロッ
ク図の一例を、それぞれ図１９（ａ）、（ｂ）、（ｃ）
に示す。
３種類の特性に対応した内部降圧回路の回路構成ブロッ
ク図の一例を、それぞれ図１９（ａ）、（ｂ）、（ｃ）
に示す。
【０００７】図１９において、１は基準電圧発生回路、
２は加速試験検知回路、３はＰ型ＭＯＳトランジスタ、
４は基準電圧選択回路、５は内部電源供給回路、６は内
部回路、ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３は基準電
圧、ＶＢＩ２は加速試験検知回路の出力信号、ＶＩＮＴ
は内部電源電圧、ＶＥＸＴは外部電源電圧を示す。以上
のように構成された半導体集積回路について、以下その
動作を説明する。
２は加速試験検知回路、３はＰ型ＭＯＳトランジスタ、
４は基準電圧選択回路、５は内部電源供給回路、６は内
部回路、ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３は基準電
圧、ＶＢＩ２は加速試験検知回路の出力信号、ＶＩＮＴ
は内部電源電圧、ＶＥＸＴは外部電源電圧を示す。以上
のように構成された半導体集積回路について、以下その
動作を説明する。
【０００８】先ず、図１９（ａ）の場合について説明す
る。基準電圧発生回路１で発生する基準電圧は、図２１
（ａ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ
１以上になると、一定電圧ＶＡとなる特性を持ち、基準
電圧ＶＲＥＦ１として出力される。加速試験検知回路２
は、加速試験用の内部電源電圧を発生させるかどうかを
決定する回路であって、外部電源電圧ＶＥＸＴが所定値
Ｖ２未満では加速試験検知回路２の出力信号ＶＢＩ２と
して高レベルの信号を出力し、所定値Ｖ２以上では低レ
ベルの信号を出力する。従って、加速試験検知回路２の
出力信号ＶＢＩ２をゲート端子に入力するＰ型ＭＯＳト
ランジスタ３は、外部電源電圧ＶＥＸＴが“０”から所
定値Ｖ２の範囲でオフ、所定値Ｖ２以上でオンすること
により、基準電圧ＶＲＥＦ１は、外部電源電圧ＶＥＸＴ
が“０”から所定値Ｖ２の間は、図２１（ａ）の特性に
従い、所定値Ｖ２以上になると、Ｐ型ＭＯＳトランジス
タ３がオンするので、強制的に外部電源電圧ＶＥＸＴと
等しい特性を持つ。そして、基準電圧ＶＲＥＦ１に基づ
いて、内部電源供給回路５によって、内部回路６を駆動
するための内部電源電圧ＶＩＮＴが供給される。
る。基準電圧発生回路１で発生する基準電圧は、図２１
（ａ）に示すように、外部電源電圧ＶＥＸＴが所定値Ｖ
１以上になると、一定電圧ＶＡとなる特性を持ち、基準
電圧ＶＲＥＦ１として出力される。加速試験検知回路２
は、加速試験用の内部電源電圧を発生させるかどうかを
決定する回路であって、外部電源電圧ＶＥＸＴが所定値
Ｖ２未満では加速試験検知回路２の出力信号ＶＢＩ２と
して高レベルの信号を出力し、所定値Ｖ２以上では低レ
ベルの信号を出力する。従って、加速試験検知回路２の
出力信号ＶＢＩ２をゲート端子に入力するＰ型ＭＯＳト
ランジスタ３は、外部電源電圧ＶＥＸＴが“０”から所
定値Ｖ２の範囲でオフ、所定値Ｖ２以上でオンすること
により、基準電圧ＶＲＥＦ１は、外部電源電圧ＶＥＸＴ
が“０”から所定値Ｖ２の間は、図２１（ａ）の特性に
従い、所定値Ｖ２以上になると、Ｐ型ＭＯＳトランジス
タ３がオンするので、強制的に外部電源電圧ＶＥＸＴと
等しい特性を持つ。そして、基準電圧ＶＲＥＦ１に基づ
いて、内部電源供給回路５によって、内部回路６を駆動
するための内部電源電圧ＶＩＮＴが供給される。
【０００９】ここで、内部電源供給回路５は、図２２に
示すように、差動増幅器７と、Ｐ型ＭＯＳトランジスタ
ＱＰ３とにより構成するのが一般的である。図２２にお
いて、差動増幅器７は、カレントミラーを構成するＰ型
ＭＯＳトランジスタＱＰ１、ＱＰ２と、前記Ｐ型ＭＯＳ
トランジスタＱＰ１、ＱＰ２にそれぞれ直列に接続され
たＮ型ＭＯＳトランジスタＱＮ１、ＱＮ２と、更に差動
増幅器７を流れる電流を制御するＮ型ＭＯＳトランジス
タＱＮ３により構成される。そして、差動増幅器７の一
方の入力（Ｎ型ＭＯＳトランジスタＱＮ１のゲート端
子）に基準電圧ＶＲＥＦ１を入力し、他方（Ｎ型ＭＯＳ
トランジスタＱＮ２のゲート端子）にはＰ型ＭＯＳトラ
ンジスタＱＰ３のドレイン端子である内部電源電圧ＶＩ
ＮＴを入力し、差動増幅器７の出力（Ｐ型ＭＯＳトラン
ジスタＱＰ１のドレイン端子）は、Ｐ型ＭＯＳトランジ
スタＱＰ３のゲート端子に入力にされる。
示すように、差動増幅器７と、Ｐ型ＭＯＳトランジスタ
ＱＰ３とにより構成するのが一般的である。図２２にお
いて、差動増幅器７は、カレントミラーを構成するＰ型
ＭＯＳトランジスタＱＰ１、ＱＰ２と、前記Ｐ型ＭＯＳ
トランジスタＱＰ１、ＱＰ２にそれぞれ直列に接続され
たＮ型ＭＯＳトランジスタＱＮ１、ＱＮ２と、更に差動
増幅器７を流れる電流を制御するＮ型ＭＯＳトランジス
タＱＮ３により構成される。そして、差動増幅器７の一
方の入力（Ｎ型ＭＯＳトランジスタＱＮ１のゲート端
子）に基準電圧ＶＲＥＦ１を入力し、他方（Ｎ型ＭＯＳ
トランジスタＱＮ２のゲート端子）にはＰ型ＭＯＳトラ
ンジスタＱＰ３のドレイン端子である内部電源電圧ＶＩ
ＮＴを入力し、差動増幅器７の出力（Ｐ型ＭＯＳトラン
ジスタＱＰ１のドレイン端子）は、Ｐ型ＭＯＳトランジ
スタＱＰ３のゲート端子に入力にされる。
【００１０】以上のような構成の内部電源供給回路５の
動作について、以下、説明する。
動作について、以下、説明する。
【００１１】差動増幅器７は、基準電圧ＶＲＥＦ１と内
部電源電圧ＶＩＮＴとを入力とし、内部電源電圧ＶＩＮ
Ｔの電圧が基準電圧ＶＲＥＦ１よりも低ければ低レベル
の信号を出力し、次段のＰ型ＭＯＳトランジスタＱＰ３
をオンさせて、外部電源電圧ＶＥＸＴを内部電源電圧Ｖ
ＩＮＴに供給する。また、内部電源電圧ＶＩＮＴの電圧
が基準電圧ＶＲＥＦ１よりも高ければ、高レベルの信号
を出力し、次段Ｐ型ＭＯＳトランジスタＱＰ３をオフさ
せる。このように、Ｐ型ＭＯＳトランジスタＱＰ３をオ
ン、オフ制御することで、そのドレイン出力である内部
電源電圧ＶＩＮＴは、基準電圧ＶＲＥＦ１と等しい電圧
を出力するようになる。以上のような構成により、図２
０（ａ）に示す特性が得られる。
部電源電圧ＶＩＮＴとを入力とし、内部電源電圧ＶＩＮ
Ｔの電圧が基準電圧ＶＲＥＦ１よりも低ければ低レベル
の信号を出力し、次段のＰ型ＭＯＳトランジスタＱＰ３
をオンさせて、外部電源電圧ＶＥＸＴを内部電源電圧Ｖ
ＩＮＴに供給する。また、内部電源電圧ＶＩＮＴの電圧
が基準電圧ＶＲＥＦ１よりも高ければ、高レベルの信号
を出力し、次段Ｐ型ＭＯＳトランジスタＱＰ３をオフさ
せる。このように、Ｐ型ＭＯＳトランジスタＱＰ３をオ
ン、オフ制御することで、そのドレイン出力である内部
電源電圧ＶＩＮＴは、基準電圧ＶＲＥＦ１と等しい電圧
を出力するようになる。以上のような構成により、図２
０（ａ）に示す特性が得られる。
【００１２】次に、図１９（ｂ）の場合について説明す
る。基準電圧発生回路１で２種類の基準電圧ＶＲＥＦ
１、ＶＲＥＦ３を発生する。発生する基準電圧のうちＶ
ＲＥＦ１は、図１９（ａ）の場合と同様に図２１（ａ）
に示される特性を持つ。他方の基準電圧ＶＲＥＦ３は、
図２１（ｂ）に示すように、外部電源電圧ＶＥＸＴが所
定値Ｖ２の時、基準電圧ＶＣを通り、外部電源電圧に比
例して上昇する特性を持つ。加速試験検知回路２は、前
記図１９（ａ）の場合と同じ動作をし、出力信号ＶＢＩ
２を発生する。基準電圧選択回路４は、２種類の基準電
圧ＶＲＥＦ１、ＶＲＥＦ３を入力とし、加速試験検知回
路２の出力信号ＶＢＩ２によって、２種類の基準電圧の
うちの何れか一方を選択し出力する回路である。出力信
号ＶＢＩ２が高レベルの時、基準電圧ＶＲＥＦ１側を出
力し、出力信号ＶＢＩ２が低レベルの時、基準電圧ＶＲ
ＥＦ３側を出力するよう選択すれば、基準電圧選択回路
４の出力は、外部電源電圧ＶＥＸＴが“０”から所定値
Ｖ２の間は、図２１（ａ）の特性に従い、所定値Ｖ２以
上では、図２１（ｂ）の特性に従う。そして、基準電圧
選択回路４より出力された基準電圧をもとに、内部電源
供給回路５によって、内部回路６を駆動するための内部
電源電圧ＶＩＮＴが発生する。以上のような構成によ
り、図２０（ｂ）に示す特性が得られる。
る。基準電圧発生回路１で２種類の基準電圧ＶＲＥＦ
１、ＶＲＥＦ３を発生する。発生する基準電圧のうちＶ
ＲＥＦ１は、図１９（ａ）の場合と同様に図２１（ａ）
に示される特性を持つ。他方の基準電圧ＶＲＥＦ３は、
図２１（ｂ）に示すように、外部電源電圧ＶＥＸＴが所
定値Ｖ２の時、基準電圧ＶＣを通り、外部電源電圧に比
例して上昇する特性を持つ。加速試験検知回路２は、前
記図１９（ａ）の場合と同じ動作をし、出力信号ＶＢＩ
２を発生する。基準電圧選択回路４は、２種類の基準電
圧ＶＲＥＦ１、ＶＲＥＦ３を入力とし、加速試験検知回
路２の出力信号ＶＢＩ２によって、２種類の基準電圧の
うちの何れか一方を選択し出力する回路である。出力信
号ＶＢＩ２が高レベルの時、基準電圧ＶＲＥＦ１側を出
力し、出力信号ＶＢＩ２が低レベルの時、基準電圧ＶＲ
ＥＦ３側を出力するよう選択すれば、基準電圧選択回路
４の出力は、外部電源電圧ＶＥＸＴが“０”から所定値
Ｖ２の間は、図２１（ａ）の特性に従い、所定値Ｖ２以
上では、図２１（ｂ）の特性に従う。そして、基準電圧
選択回路４より出力された基準電圧をもとに、内部電源
供給回路５によって、内部回路６を駆動するための内部
電源電圧ＶＩＮＴが発生する。以上のような構成によ
り、図２０（ｂ）に示す特性が得られる。
【００１３】次に、図１９（ｃ）の場合について説明す
る。基準電圧発生回路１で２種類の基準電圧ＶＲＥＦ
１、ＶＲＥＦ２を発生する。発生する一方の基準電圧Ｖ
ＲＥＦ１は、図１９（ａ）、（ｂ）の場合と同様に、図
２１（ａ）に示される外部電源電圧ＶＥＸＴが所定値Ｖ
１以上で一定電圧ＶＡとなる特性を持ち、他方の基準電
圧ＶＲＥＦ２は、図２１（ｃ）に示すように、外部電源
電圧が所定値Ｖ２の時に基準電圧ＶＡを通り、外部電源
電圧ＶＥＸＴに比例して上昇する特性を持つ。そして、
発生した２種類の基準電圧ＶＲＥＦ１、ＶＲＥＦ２のう
ち、外部電源電圧に対する基準電圧値の高い方をもと
に、それぞれの入力である内部電源供給回路５によっ
て、内部回路６を駆動するための内部電源電圧ＶＩＮＴ
が出力される。つまり、外部電源電圧ＶＥＸＴが所定値
Ｖ２未満の場合は、図２１（ａ）の特性に従い、所定値
Ｖ２以上になると、図２１（ｂ）の特性に従う内部電源
電圧ＶＩＮＴが発生する。以上のような構成により、図
２０（ｃ）に示すような特性が得られる。
る。基準電圧発生回路１で２種類の基準電圧ＶＲＥＦ
１、ＶＲＥＦ２を発生する。発生する一方の基準電圧Ｖ
ＲＥＦ１は、図１９（ａ）、（ｂ）の場合と同様に、図
２１（ａ）に示される外部電源電圧ＶＥＸＴが所定値Ｖ
１以上で一定電圧ＶＡとなる特性を持ち、他方の基準電
圧ＶＲＥＦ２は、図２１（ｃ）に示すように、外部電源
電圧が所定値Ｖ２の時に基準電圧ＶＡを通り、外部電源
電圧ＶＥＸＴに比例して上昇する特性を持つ。そして、
発生した２種類の基準電圧ＶＲＥＦ１、ＶＲＥＦ２のう
ち、外部電源電圧に対する基準電圧値の高い方をもと
に、それぞれの入力である内部電源供給回路５によっ
て、内部回路６を駆動するための内部電源電圧ＶＩＮＴ
が出力される。つまり、外部電源電圧ＶＥＸＴが所定値
Ｖ２未満の場合は、図２１（ａ）の特性に従い、所定値
Ｖ２以上になると、図２１（ｂ）の特性に従う内部電源
電圧ＶＩＮＴが発生する。以上のような構成により、図
２０（ｃ）に示すような特性が得られる。
【００１４】
【発明が解決しようとする課題】しかしながら、前記従
来の技術では、以下に示すような問題点がある。
来の技術では、以下に示すような問題点がある。
【００１５】先ず、図２０（ａ）の場合は、外部電源電
圧ＶＥＸＴが所定値Ｖ２になると、内部電源電圧ＶＩＮ
Ｔは一定電圧ＶＡから一定電圧ＶＢに一気に上昇、つま
り不連続な電圧特性を持つため、一定電圧ＶＡから電圧
ＶＢ間の内部電源電圧ＶＩＮＴによって駆動される内部
回路の特性が確認できないという問題がある。従って、
動作マージン確認試験では、内部電源電圧が一定電圧Ｖ
Ａ以下又は一定電圧ＶＢ以上での内部回路の動作保証し
かできないのである。
圧ＶＥＸＴが所定値Ｖ２になると、内部電源電圧ＶＩＮ
Ｔは一定電圧ＶＡから一定電圧ＶＢに一気に上昇、つま
り不連続な電圧特性を持つため、一定電圧ＶＡから電圧
ＶＢ間の内部電源電圧ＶＩＮＴによって駆動される内部
回路の特性が確認できないという問題がある。従って、
動作マージン確認試験では、内部電源電圧が一定電圧Ｖ
Ａ以下又は一定電圧ＶＢ以上での内部回路の動作保証し
かできないのである。
【００１６】次に、図２０（ｂ）の場合は、外部電源電
圧ＶＥＸＴが所定値Ｖ２になると、内部電源電圧ＶＩＮ
Ｔは一定電圧ＶＡからＶＣに一気に上昇、つまり不連続
な電圧特性を持つため、前記図２０（ａ）の場合と同様
の問題が指摘できる。
圧ＶＥＸＴが所定値Ｖ２になると、内部電源電圧ＶＩＮ
Ｔは一定電圧ＶＡからＶＣに一気に上昇、つまり不連続
な電圧特性を持つため、前記図２０（ａ）の場合と同様
の問題が指摘できる。
【００１７】次に、図２０（ｃ）の場合は、外部電源電
圧が所定値Ｖ２になると、図２０（ａ）、（ｂ）のよう
な内部電源電圧ＶＩＮＴの不連続な電圧特性はなく、連
続した電圧特性を持つため、前記図２０（ａ）、（ｂ）
の場合に示したような問題は生じない。しかし、外部電
源電圧ＶＥＸＴが所定値Ｖ２以上での内部電源電圧ＶＩ
ＮＴの特性は、図２０（ａ）、（ｂ）の場合に比べ低
く、加速試験時に内部回路に対する十分な電圧加速が得
られないという問題がある。
圧が所定値Ｖ２になると、図２０（ａ）、（ｂ）のよう
な内部電源電圧ＶＩＮＴの不連続な電圧特性はなく、連
続した電圧特性を持つため、前記図２０（ａ）、（ｂ）
の場合に示したような問題は生じない。しかし、外部電
源電圧ＶＥＸＴが所定値Ｖ２以上での内部電源電圧ＶＩ
ＮＴの特性は、図２０（ａ）、（ｂ）の場合に比べ低
く、加速試験時に内部回路に対する十分な電圧加速が得
られないという問題がある。
【００１８】本発明は、前記従来の問題点を解決するも
のであり、その目的は、半導体集積回路の動作マージン
確認試験及び加速試験に、それぞれ適した内部電源電圧
を供給できる内部降圧回路を搭載した半導体集積回路を
提供することにある。
のであり、その目的は、半導体集積回路の動作マージン
確認試験及び加速試験に、それぞれ適した内部電源電圧
を供給できる内部降圧回路を搭載した半導体集積回路を
提供することにある。
【００１９】
【発明が解決しようとする課題】この課題を解決するた
めに、本発明の半導体集積回路は、動作マージン確認試
験時には、連続する内部電源電圧を発生させて、内部回
路の動作特性を確認できない内部電源電圧範囲を無くす
と共に、加速試験時には、内部回路に対する十分な電圧
加速が得られる内部電源電圧を発生させる。
めに、本発明の半導体集積回路は、動作マージン確認試
験時には、連続する内部電源電圧を発生させて、内部回
路の動作特性を確認できない内部電源電圧範囲を無くす
と共に、加速試験時には、内部回路に対する十分な電圧
加速が得られる内部電源電圧を発生させる。
【００２０】具体的な構成について、請求項１記載の発
明の半導体集積回路は、外部電源電圧を降圧し、内部電
源電圧として内部回路に供給する内部降圧回路を搭載し
た半導体集積回路において、前記内部降圧回路は、外部
電源電圧にほとんど依存性のない第１の基準電圧と、外
部電源電圧に依存した第２の基準電圧とを含む複数の基
準電圧を発生する基準電圧発生回路と、前記第１の基準
電圧に基づいて、内部電源電圧を発生して前記内部回路
に供給する第１の内部電源供給回路と、前記第２の基準
電圧に基づいて、内部電源電圧を発生して前記内部回路
に供給する第２の内部電源供給回路と、加速試験時に出
力される加速試験時制御信号により制御され、前記第１
の基準電圧と第２の基準電圧とを比較する基準電圧比較
回路と、加速試験時に、前記基準電圧比較回路の出力信
号に基づいて、加速試験時の内部電源電圧を供給する加
速試験時電圧供給回路を備えることを特徴とする。
明の半導体集積回路は、外部電源電圧を降圧し、内部電
源電圧として内部回路に供給する内部降圧回路を搭載し
た半導体集積回路において、前記内部降圧回路は、外部
電源電圧にほとんど依存性のない第１の基準電圧と、外
部電源電圧に依存した第２の基準電圧とを含む複数の基
準電圧を発生する基準電圧発生回路と、前記第１の基準
電圧に基づいて、内部電源電圧を発生して前記内部回路
に供給する第１の内部電源供給回路と、前記第２の基準
電圧に基づいて、内部電源電圧を発生して前記内部回路
に供給する第２の内部電源供給回路と、加速試験時に出
力される加速試験時制御信号により制御され、前記第１
の基準電圧と第２の基準電圧とを比較する基準電圧比較
回路と、加速試験時に、前記基準電圧比較回路の出力信
号に基づいて、加速試験時の内部電源電圧を供給する加
速試験時電圧供給回路を備えることを特徴とする。
【００２１】請求項２記載の発明は、前記請求項１記載
の半導体集積回路において、加速試験時に、前記第２の
基準電圧が前記第１の基準電圧よりも高い電圧特性とな
る外部電源電圧のとき、前記基準電圧比較回路の出力信
号により前記加速試験時電圧供給回路を動作させて、前
記加速試験時の内部電源電圧を供給することを特徴とす
る。
の半導体集積回路において、加速試験時に、前記第２の
基準電圧が前記第１の基準電圧よりも高い電圧特性とな
る外部電源電圧のとき、前記基準電圧比較回路の出力信
号により前記加速試験時電圧供給回路を動作させて、前
記加速試験時の内部電源電圧を供給することを特徴とす
る。
【００２２】請求項３記載の発明の半導体集積回路は、
外部電源電圧を降圧し、内部電源電圧として内部回路に
供給する内部降圧回路を搭載した半導体集積回路におい
て、前記内部降圧回路は、外部電源電圧にほとんど依存
性のない第１の基準電圧と、外部電源電圧に依存した第
２の基準電圧とを含む複数の基準電圧を発生する基準電
圧発生回路と、前記第１の基準電圧に基づいて、内部電
源電圧を供給するための内部基準電圧を発生する第１の
内部基準電圧発生回路と、前記第２の基準電圧に基づい
て、内部電源電圧を供給するための内部基準電圧を発生
する第２の内部基準電圧発生回路と、加速試験時に出力
される加速試験時制御信号により制御され、前記第１の
基準電圧と第２の基準電圧とを比較する基準電圧比較回
路と、加速試験時に、前記基準電圧比較回路の出力信号
に基づいて、加速試験時の内部電源電圧を供給するため
の内部基準電圧を発生する加速試験時基準電圧発生回路
と、前記第１及び第２の内部基準電圧発生回路並びに前
記加速試験時基準電圧発生回路の出力より発生する前記
内部基準電圧に基づいて、内部電源電圧を前記内部回路
に供給する内部電源供給回路とを備えることを特徴とす
る。
外部電源電圧を降圧し、内部電源電圧として内部回路に
供給する内部降圧回路を搭載した半導体集積回路におい
て、前記内部降圧回路は、外部電源電圧にほとんど依存
性のない第１の基準電圧と、外部電源電圧に依存した第
２の基準電圧とを含む複数の基準電圧を発生する基準電
圧発生回路と、前記第１の基準電圧に基づいて、内部電
源電圧を供給するための内部基準電圧を発生する第１の
内部基準電圧発生回路と、前記第２の基準電圧に基づい
て、内部電源電圧を供給するための内部基準電圧を発生
する第２の内部基準電圧発生回路と、加速試験時に出力
される加速試験時制御信号により制御され、前記第１の
基準電圧と第２の基準電圧とを比較する基準電圧比較回
路と、加速試験時に、前記基準電圧比較回路の出力信号
に基づいて、加速試験時の内部電源電圧を供給するため
の内部基準電圧を発生する加速試験時基準電圧発生回路
と、前記第１及び第２の内部基準電圧発生回路並びに前
記加速試験時基準電圧発生回路の出力より発生する前記
内部基準電圧に基づいて、内部電源電圧を前記内部回路
に供給する内部電源供給回路とを備えることを特徴とす
る。
【００２３】請求項４記載の発明は、前記請求項３記載
の半導体集積回路において、加速試験時に、前記第２の
基準電圧が前記第１の基準電圧よりも高い電圧特性とな
る外部電源電圧のとき、前記基準電圧比較回路の出力信
号により前記加速試験時基準電圧供給回路を動作させ
て、前記加速試験時の内部基準電圧を供給することを特
徴とする。
の半導体集積回路において、加速試験時に、前記第２の
基準電圧が前記第１の基準電圧よりも高い電圧特性とな
る外部電源電圧のとき、前記基準電圧比較回路の出力信
号により前記加速試験時基準電圧供給回路を動作させ
て、前記加速試験時の内部基準電圧を供給することを特
徴とする。
【００２４】請求項５記載の発明は、前記請求項１、請
求項２、請求項３又は請求項４記載の半導体集積回路に
おいて、前記内部電源電圧は、外部電源電圧が半導体集
積回路の動作保証電圧範囲内にあるとき、外部電源電圧
にほとんど依存性のない電圧である第１の電圧特性を有
し、外部電源電圧が、前記第２の基準電圧が前記第１の
基準電圧より高い電圧特性となる電圧範囲のとき、非加
速試験時には、外部電源電圧に依存性のある第２の電圧
特性を有し、加速試験時には、前記第２の電圧特性より
も高い電圧特性で、且つ、外部電源電圧に依存性のある
第３の電圧特性を有することを特徴とする。
求項２、請求項３又は請求項４記載の半導体集積回路に
おいて、前記内部電源電圧は、外部電源電圧が半導体集
積回路の動作保証電圧範囲内にあるとき、外部電源電圧
にほとんど依存性のない電圧である第１の電圧特性を有
し、外部電源電圧が、前記第２の基準電圧が前記第１の
基準電圧より高い電圧特性となる電圧範囲のとき、非加
速試験時には、外部電源電圧に依存性のある第２の電圧
特性を有し、加速試験時には、前記第２の電圧特性より
も高い電圧特性で、且つ、外部電源電圧に依存性のある
第３の電圧特性を有することを特徴とする。
【００２５】請求項６記載の発明は、前記請求項１又は
請求項２記載の半導体集積回路において、前記加速試験
時電圧供給回路は、外部電源電圧と内部電源電圧との間
に配置されたＭＯＳトランジスタにより構成され、加速
試験時に、前記第２の基準電圧が前記第１の基準電圧よ
りも高い電圧特性となる外部電源電圧のとき、前記ＭＯ
Ｓトランジスタがオン動作して、外部電源電圧と同じ電
圧の内部電源電圧を内部回路に供給することを特徴とす
る。
請求項２記載の半導体集積回路において、前記加速試験
時電圧供給回路は、外部電源電圧と内部電源電圧との間
に配置されたＭＯＳトランジスタにより構成され、加速
試験時に、前記第２の基準電圧が前記第１の基準電圧よ
りも高い電圧特性となる外部電源電圧のとき、前記ＭＯ
Ｓトランジスタがオン動作して、外部電源電圧と同じ電
圧の内部電源電圧を内部回路に供給することを特徴とす
る。
【００２６】請求項７記載の発明は、前記請求項１、請
求項２又は請求項６記載の半導体集積回路において、前
記加速試験時電圧供給回路は、外部電源電圧と内部電源
電圧との間に、ダイオード型にゲート接続されたＰ型Ｍ
ＯＳトランジスタを含んで構成され、加速試験時に、前
記第２の基準電圧が前記第１の基準電圧よりも高い電圧
特性となる外部電源電圧のとき、前記Ｐ型ＭＯＳトラン
ジスタがオン動作して、外部電源電圧よりも前記Ｐ型Ｍ
ＯＳトランジスタのしきい値電圧だけ低い電圧の内部電
源電圧を内部回路に供給することを特徴とする。
求項２又は請求項６記載の半導体集積回路において、前
記加速試験時電圧供給回路は、外部電源電圧と内部電源
電圧との間に、ダイオード型にゲート接続されたＰ型Ｍ
ＯＳトランジスタを含んで構成され、加速試験時に、前
記第２の基準電圧が前記第１の基準電圧よりも高い電圧
特性となる外部電源電圧のとき、前記Ｐ型ＭＯＳトラン
ジスタがオン動作して、外部電源電圧よりも前記Ｐ型Ｍ
ＯＳトランジスタのしきい値電圧だけ低い電圧の内部電
源電圧を内部回路に供給することを特徴とする。
【００２７】請求項８記載の発明は、前記請求項１、請
求項２、請求項６又は請求項７記載の半導体集積回路に
おいて、前記加速試験時電圧供給回路は、外部電源電圧
と内部電源電圧との間に、ダイオード型にゲート接続さ
れたＮ型ＭＯＳトランジスタを含んで構成され、加速試
験時に、前記第２の基準電圧が前記第１の基準電圧より
も高い電圧特性となる外部電源電圧のとき、前記Ｎ型Ｍ
ＯＳトランジスタがオン動作して、外部電源電圧よりも
前記Ｎ型ＭＯＳトランジスタのしきい値電圧だけ低い電
圧の内部電源電圧を内部回路に供給することを特徴とす
る。
求項２、請求項６又は請求項７記載の半導体集積回路に
おいて、前記加速試験時電圧供給回路は、外部電源電圧
と内部電源電圧との間に、ダイオード型にゲート接続さ
れたＮ型ＭＯＳトランジスタを含んで構成され、加速試
験時に、前記第２の基準電圧が前記第１の基準電圧より
も高い電圧特性となる外部電源電圧のとき、前記Ｎ型Ｍ
ＯＳトランジスタがオン動作して、外部電源電圧よりも
前記Ｎ型ＭＯＳトランジスタのしきい値電圧だけ低い電
圧の内部電源電圧を内部回路に供給することを特徴とす
る。
【００２８】請求項９記載の発明は、前記請求項８記載
の半導体集積回路において、前記加速試験時電圧供給回
路の構成要素であるダイオード型にゲート接続されたＮ
型ＭＯＳトランジスタは、メモリセルトランジスタと同
じ不純物注入をしたＮ型ＭＯＳトランジスタであり、加
速試験時に、前記第２の基準電圧が前記第１の基準電圧
よりも高い電圧特性となる外部電源電圧のとき、外部電
源電圧よりも前記メモリセルトランジスタのしきい値電
圧とほぼ同じ電圧だけ低い電圧の内部電源電圧を発生す
ることを特徴とする。
の半導体集積回路において、前記加速試験時電圧供給回
路の構成要素であるダイオード型にゲート接続されたＮ
型ＭＯＳトランジスタは、メモリセルトランジスタと同
じ不純物注入をしたＮ型ＭＯＳトランジスタであり、加
速試験時に、前記第２の基準電圧が前記第１の基準電圧
よりも高い電圧特性となる外部電源電圧のとき、外部電
源電圧よりも前記メモリセルトランジスタのしきい値電
圧とほぼ同じ電圧だけ低い電圧の内部電源電圧を発生す
ることを特徴とする。
【００２９】請求項１０記載の発明は、前記請求項１又
は請求項２記載の半導体集積回路において、前記加速試
験時電圧供給回路は、外部電源電圧と内部電源電圧との
間に、前記基準電圧比較回路の出力信号により制御され
るＭＯＳトランジスタと、１個又は複数のダイオード型
にゲート接続されたＭＯＳトランジスタと、前記１個又
は複数のダイオード型にゲート接続されたＭＯＳトラン
ジスタに対して各々並列に接続されたヒューズとを直列
に接続した構成であって、前記各ヒューズの切断によ
り、加速試験時に、前記第２の基準電圧が前記第１の基
準電圧よりも高い電圧特性となる外部電源電圧のとき、
加速試験時の内部電源電圧を切り換えることが可能であ
ることを特徴とする。
は請求項２記載の半導体集積回路において、前記加速試
験時電圧供給回路は、外部電源電圧と内部電源電圧との
間に、前記基準電圧比較回路の出力信号により制御され
るＭＯＳトランジスタと、１個又は複数のダイオード型
にゲート接続されたＭＯＳトランジスタと、前記１個又
は複数のダイオード型にゲート接続されたＭＯＳトラン
ジスタに対して各々並列に接続されたヒューズとを直列
に接続した構成であって、前記各ヒューズの切断によ
り、加速試験時に、前記第２の基準電圧が前記第１の基
準電圧よりも高い電圧特性となる外部電源電圧のとき、
加速試験時の内部電源電圧を切り換えることが可能であ
ることを特徴とする。
【００３０】請求項１１記載の発明は、前記請求項３又
は請求項４記載の半導体集積回路において、前記加速試
験時基準電圧発生回路は、外部電源電圧と内部基準電圧
との間に配置されたＭＯＳトランジスタにより構成さ
れ、加速試験時に、前記第２の基準電圧が前記第１の基
準電圧よりも高い電圧特性となる外部電源電圧のとき、
前記ＭＯＳトランジスタがオン動作して、外部電源電圧
と同じ電圧の内部基準電圧を発生することを特徴とす
る。
は請求項４記載の半導体集積回路において、前記加速試
験時基準電圧発生回路は、外部電源電圧と内部基準電圧
との間に配置されたＭＯＳトランジスタにより構成さ
れ、加速試験時に、前記第２の基準電圧が前記第１の基
準電圧よりも高い電圧特性となる外部電源電圧のとき、
前記ＭＯＳトランジスタがオン動作して、外部電源電圧
と同じ電圧の内部基準電圧を発生することを特徴とす
る。
【００３１】請求項１２記載の発明は、前記請求項３、
請求項４又は請求項１１記載の半導体集積回路におい
て、前記加速試験時基準電圧発生回路は、外部電源電圧
と内部基準電圧との間に、ダイオード型にゲート接続さ
れたＰ型ＭＯＳトランジスタを含んで構成され、加速試
験時に、前記第２の基準電圧が前記第１の基準電圧より
も高い電圧特性となる外部電源電圧のとき、前記Ｐ型Ｍ
ＯＳトランジスタがオン動作して、外部電源電圧よりも
前記Ｐ型ＭＯＳトランジスタのしきい値電圧だけ低い電
圧の内部基準電圧を発生することを特徴とする。
請求項４又は請求項１１記載の半導体集積回路におい
て、前記加速試験時基準電圧発生回路は、外部電源電圧
と内部基準電圧との間に、ダイオード型にゲート接続さ
れたＰ型ＭＯＳトランジスタを含んで構成され、加速試
験時に、前記第２の基準電圧が前記第１の基準電圧より
も高い電圧特性となる外部電源電圧のとき、前記Ｐ型Ｍ
ＯＳトランジスタがオン動作して、外部電源電圧よりも
前記Ｐ型ＭＯＳトランジスタのしきい値電圧だけ低い電
圧の内部基準電圧を発生することを特徴とする。
【００３２】請求項１３記載の発明は、前記請求項３、
請求項４、請求項１１又は請求項１２記載の半導体集積
回路において、前記加速試験時基準電圧発生回路は、外
部電源電圧と内部基準電圧との間に、ダイオード型にゲ
ート接続されたＮ型ＭＯＳトランジスタを含んで構成さ
れ、加速試験時に、前記第２の基準電圧が前記第１の基
準電圧よりも高い電圧特性となる外部電源電圧のとき、
前記Ｎ型ＭＯＳトランジスタがオン動作して、外部電源
電圧よりも前記Ｎ型ＭＯＳトランジスタのしきい値電圧
だけ低い電圧の内部基準電圧を発生することを特徴とす
る。
請求項４、請求項１１又は請求項１２記載の半導体集積
回路において、前記加速試験時基準電圧発生回路は、外
部電源電圧と内部基準電圧との間に、ダイオード型にゲ
ート接続されたＮ型ＭＯＳトランジスタを含んで構成さ
れ、加速試験時に、前記第２の基準電圧が前記第１の基
準電圧よりも高い電圧特性となる外部電源電圧のとき、
前記Ｎ型ＭＯＳトランジスタがオン動作して、外部電源
電圧よりも前記Ｎ型ＭＯＳトランジスタのしきい値電圧
だけ低い電圧の内部基準電圧を発生することを特徴とす
る。
【００３３】請求項１４記載の発明は、前記請求項１３
記載の半導体集積回路において、前記加速試験時基準電
圧発生回路の構成要素であるダイオード型にゲート接続
されたＮ型ＭＯＳトランジスタは、メモリセルトランジ
スタと同じ不純物注入をしたＮ型ＭＯＳトランジスタで
あり、加速試験時に、前記第２の基準電圧が前記第１の
基準電圧よりも高い電圧特性となる外部電源電圧のと
き、外部電源電圧よりも前記メモリセルトランジスタの
しきい値電圧とほぼ同じ電圧だけ低い電圧の内部基準電
圧を発生することを特徴とする。
記載の半導体集積回路において、前記加速試験時基準電
圧発生回路の構成要素であるダイオード型にゲート接続
されたＮ型ＭＯＳトランジスタは、メモリセルトランジ
スタと同じ不純物注入をしたＮ型ＭＯＳトランジスタで
あり、加速試験時に、前記第２の基準電圧が前記第１の
基準電圧よりも高い電圧特性となる外部電源電圧のと
き、外部電源電圧よりも前記メモリセルトランジスタの
しきい値電圧とほぼ同じ電圧だけ低い電圧の内部基準電
圧を発生することを特徴とする。
【００３４】請求項１５記載の発明は、前記請求項３又
は請求項４記載の半導体集積回路において、前記加速試
験時基準電圧発生回路は、外部電源電圧と内部基準電圧
との間に、前記基準電圧比較回路の出力信号により制御
されるＭＯＳトランジスタと、１個又は複数のダイオー
ド型にゲート接続されたＭＯＳトランジスタと、前記１
個又は複数のダイオード型にゲート接続されたＭＯＳト
ランジスタに対して各々並列に接続されたヒューズとを
直列に接続した構成であって、前記各ヒューズの切断に
より、加速試験時に、前記第２の基準電圧が前記第１の
基準電圧よりも高い電圧特性となる外部電源電圧のと
き、加速試験時の内部基準電圧を切り換えることが可能
であることを特徴とする。
は請求項４記載の半導体集積回路において、前記加速試
験時基準電圧発生回路は、外部電源電圧と内部基準電圧
との間に、前記基準電圧比較回路の出力信号により制御
されるＭＯＳトランジスタと、１個又は複数のダイオー
ド型にゲート接続されたＭＯＳトランジスタと、前記１
個又は複数のダイオード型にゲート接続されたＭＯＳト
ランジスタに対して各々並列に接続されたヒューズとを
直列に接続した構成であって、前記各ヒューズの切断に
より、加速試験時に、前記第２の基準電圧が前記第１の
基準電圧よりも高い電圧特性となる外部電源電圧のと
き、加速試験時の内部基準電圧を切り換えることが可能
であることを特徴とする。
【００３５】請求項１６記載の発明は、前記請求項１又
は請求項２記載の半導体集積回路において、前記第１の
基準電圧と第２の基準電圧とを比較する前記基準電圧比
較回路の出力は、ヒステリシス特性を持ち、加速試験時
に、前記第２の基準電圧が前記第１の基準電圧よりも高
い電圧特性となる外部電源電圧のとき、前記加速試験時
電圧供給回路が供給する内部電源電圧は、前記外部電源
電圧の変化に対しヒステリシス特性を持つことを特徴と
する。
は請求項２記載の半導体集積回路において、前記第１の
基準電圧と第２の基準電圧とを比較する前記基準電圧比
較回路の出力は、ヒステリシス特性を持ち、加速試験時
に、前記第２の基準電圧が前記第１の基準電圧よりも高
い電圧特性となる外部電源電圧のとき、前記加速試験時
電圧供給回路が供給する内部電源電圧は、前記外部電源
電圧の変化に対しヒステリシス特性を持つことを特徴と
する。
【００３６】請求項１７記載の発明は、前記請求項３又
は請求項４記載の半導体集積回路において、前記第１の
基準電圧と第２の基準電圧とを比較する前記基準電圧比
較回路の出力は、ヒステリシス特性を持ち、加速試験時
に、前記第２の基準電圧が前記第１の基準電圧よりも高
い電圧特性となる外部電源電圧のとき、前記加速試験時
基準電圧発生回路が供給する内部基準電圧は、前記外部
電源電圧の変化に対しヒステリシス特性を持つことを特
徴とする。
は請求項４記載の半導体集積回路において、前記第１の
基準電圧と第２の基準電圧とを比較する前記基準電圧比
較回路の出力は、ヒステリシス特性を持ち、加速試験時
に、前記第２の基準電圧が前記第１の基準電圧よりも高
い電圧特性となる外部電源電圧のとき、前記加速試験時
基準電圧発生回路が供給する内部基準電圧は、前記外部
電源電圧の変化に対しヒステリシス特性を持つことを特
徴とする。
【００３７】請求項１８記載の発明は、前記請求項１又
は請求項２記載の半導体集積回路において、前記第２の
基準電圧に基づいて内部電源電圧を供給する前記第２の
内部電源供給回路は、前記加速試験時制御信号により制
御されて、加速試験時に、内部電源電圧の供給を停止す
ることを特徴とする。
は請求項２記載の半導体集積回路において、前記第２の
基準電圧に基づいて内部電源電圧を供給する前記第２の
内部電源供給回路は、前記加速試験時制御信号により制
御されて、加速試験時に、内部電源電圧の供給を停止す
ることを特徴とする。
【００３８】請求項１９記載の発明は、前記請求項１８
記載の半導体集積回路において、前記第２の内部電源供
給回路は、差動増幅器と、内部電源供給用ドライバーと
により構成され、前記差動増幅器が前記加速試験時制御
信号により制御されて、加速試験時に前記差動増幅器の
動作が停止することを特徴とする。
記載の半導体集積回路において、前記第２の内部電源供
給回路は、差動増幅器と、内部電源供給用ドライバーと
により構成され、前記差動増幅器が前記加速試験時制御
信号により制御されて、加速試験時に前記差動増幅器の
動作が停止することを特徴とする。
【００３９】請求項２０記載の発明は、前記請求項３又
は請求項４記載の半導体集積回路において、前記第２の
基準電圧に基づいて内部基準電圧を発生する前記第２の
内部基準電圧発生回路は、前記加速試験時制御信号によ
り制御されて、加速試験時に、内部基準電圧の発生を停
止することを特徴とする。
は請求項４記載の半導体集積回路において、前記第２の
基準電圧に基づいて内部基準電圧を発生する前記第２の
内部基準電圧発生回路は、前記加速試験時制御信号によ
り制御されて、加速試験時に、内部基準電圧の発生を停
止することを特徴とする。
【００４０】請求項２１記載の発明は、前記請求項２０
記載の半導体集積回路において、前記第２の内部基準電
圧発生回路は、差動増幅器と、内部基準電圧発生用ドラ
イバーとにより構成され、前記差動増幅器が前記加速試
験時制御信号により制御されて、加速試験時に前記差動
増幅器の動作が停止することを特徴とする。
記載の半導体集積回路において、前記第２の内部基準電
圧発生回路は、差動増幅器と、内部基準電圧発生用ドラ
イバーとにより構成され、前記差動増幅器が前記加速試
験時制御信号により制御されて、加速試験時に前記差動
増幅器の動作が停止することを特徴とする。
【００４１】請求項２２記載の発明は、前記請求項１又
は請求項２記載の半導体集積回路において、前記第１の
基準電圧に基づいて内部電源電圧を供給する前記第１の
内部電源供給回路は、前記基準電圧比較回路の出力信号
により制御されて、加速試験時に、前記第２の基準電圧
が第１の基準電圧よりも高い電圧特性となる外部電源電
圧のとき、前記第１の内部電源供給回路は内部電源電圧
の供給を停止することを特徴とする。
は請求項２記載の半導体集積回路において、前記第１の
基準電圧に基づいて内部電源電圧を供給する前記第１の
内部電源供給回路は、前記基準電圧比較回路の出力信号
により制御されて、加速試験時に、前記第２の基準電圧
が第１の基準電圧よりも高い電圧特性となる外部電源電
圧のとき、前記第１の内部電源供給回路は内部電源電圧
の供給を停止することを特徴とする。
【００４２】請求項２３記載の発明は、前記請求項２２
記載の半導体集積回路において、前記第１の内部電源供
給回路は、差動増幅器と、内部電源供給用ドライバーと
により構成され、前記差動増幅器が前記基準電圧比較回
路の出力信号により制御されて、加速試験時に、前記第
２の基準電圧が第１の基準電圧よりも高い電圧特性とな
る外部電源電圧のとき、前記差動増幅器の動作が停止す
ることを特徴としている。
記載の半導体集積回路において、前記第１の内部電源供
給回路は、差動増幅器と、内部電源供給用ドライバーと
により構成され、前記差動増幅器が前記基準電圧比較回
路の出力信号により制御されて、加速試験時に、前記第
２の基準電圧が第１の基準電圧よりも高い電圧特性とな
る外部電源電圧のとき、前記差動増幅器の動作が停止す
ることを特徴としている。
【００４３】請求項２４記載の発明は、前記請求項３又
は請求項４記載の半導体集積回路において、前記第１の
基準電圧に基づいて内部基準電圧を発生する前記第１の
内部基準電圧発生回路は、前記基準電圧比較回路の出力
信号により制御されて、加速試験時に、前記第２の基準
電圧が第１の基準電圧よりも高い電圧特性となる外部電
源電圧のとき、前記第１の内部基準電圧発生回路は内部
基準電圧の発生を停止することを特徴とする。
は請求項４記載の半導体集積回路において、前記第１の
基準電圧に基づいて内部基準電圧を発生する前記第１の
内部基準電圧発生回路は、前記基準電圧比較回路の出力
信号により制御されて、加速試験時に、前記第２の基準
電圧が第１の基準電圧よりも高い電圧特性となる外部電
源電圧のとき、前記第１の内部基準電圧発生回路は内部
基準電圧の発生を停止することを特徴とする。
【００４４】請求項２５記載の発明は、前記請求項２４
記載の半導体集積回路において、前記第１の内部基準電
圧発生回路は、差動増幅器と、内部基準電圧発生用ドラ
イバーとにより構成され、前記差動増幅器が前記基準電
圧比較回路の出力信号により制御されて、加速試験時
に、前記第２の基準電圧が第１の基準電圧よりも高い電
圧特性となる外部電源電圧のとき、前記差動増幅器の動
作が停止することを特徴とする。
記載の半導体集積回路において、前記第１の内部基準電
圧発生回路は、差動増幅器と、内部基準電圧発生用ドラ
イバーとにより構成され、前記差動増幅器が前記基準電
圧比較回路の出力信号により制御されて、加速試験時
に、前記第２の基準電圧が第１の基準電圧よりも高い電
圧特性となる外部電源電圧のとき、前記差動増幅器の動
作が停止することを特徴とする。
【００４５】以上の構成により、請求項１ないし請求項
２５記載の半導体集積回路では、非加速試験時（動作マ
ージン確認試験時）には、一定電圧の第１の基準電圧を
持つ第１の電圧特性と、この一定電圧から外部電源電圧
に応じて上昇する第２の電圧特性とにより、発生する内
部電源電圧が連続するので、内部回路の動作特性を確認
できない内部電源電圧範囲が無くなる。また、加速試験
時には、前記第１の電圧特性よりも電圧の高い第３の電
圧特性により、高圧の内部電源電圧が発生して、内部回
路に対する十分な電圧加速が得られる。
２５記載の半導体集積回路では、非加速試験時（動作マ
ージン確認試験時）には、一定電圧の第１の基準電圧を
持つ第１の電圧特性と、この一定電圧から外部電源電圧
に応じて上昇する第２の電圧特性とにより、発生する内
部電源電圧が連続するので、内部回路の動作特性を確認
できない内部電源電圧範囲が無くなる。また、加速試験
時には、前記第１の電圧特性よりも電圧の高い第３の電
圧特性により、高圧の内部電源電圧が発生して、内部回
路に対する十分な電圧加速が得られる。
【００４６】特に、請求項７〜請求項１０及び請求項１
２〜請求項１５記載の半導体集積回路では、追加するＭ
ＯＳトランジスタにより、そのしきい値電圧分、加速試
験時に供給する内部電源電圧又は発生する内部基準電圧
を、適宜低く変更、調整することが可能である。
２〜請求項１５記載の半導体集積回路では、追加するＭ
ＯＳトランジスタにより、そのしきい値電圧分、加速試
験時に供給する内部電源電圧又は発生する内部基準電圧
を、適宜低く変更、調整することが可能である。
【００４７】更に、請求項１６及び請求項１７記載の半
導体集積回路では、加速試験時に、供給する内部電源電
圧、又は発生する内部基準電圧が、外部電源電圧の変化
に対してヒステリシス特性を持つので、外部電源電圧が
ノイズ等により変動しても、安定した内部電源電圧特
性、及び安定した内部基準電圧特性が得られる。
導体集積回路では、加速試験時に、供給する内部電源電
圧、又は発生する内部基準電圧が、外部電源電圧の変化
に対してヒステリシス特性を持つので、外部電源電圧が
ノイズ等により変動しても、安定した内部電源電圧特
性、及び安定した内部基準電圧特性が得られる。
【００４８】加えて、請求項１８ないし請求項２１記載
の半導体集積回路では、加速試験時に、その試験に関係
しない（動作しない）内部電源供給回路又は内部基準電
圧発生回路が、加速試験時制御信号に基づいて、非活性
状態になるので、その内部電源供給回路又は内部基準電
圧発生回路を流れる定常電流が低減され、低消費電力と
なる。
の半導体集積回路では、加速試験時に、その試験に関係
しない（動作しない）内部電源供給回路又は内部基準電
圧発生回路が、加速試験時制御信号に基づいて、非活性
状態になるので、その内部電源供給回路又は内部基準電
圧発生回路を流れる定常電流が低減され、低消費電力と
なる。
【００４９】また、請求項２２ないし請求項２５記載の
半導体集積回路では、加速試験時に、加速試験時電圧供
給回路又は加速試験時基準電圧発生回路が、基準電圧比
較回路の出力に基づいて、各々、加速試験時の内部電源
電圧を供給又は内部基準電圧を発生している際には、こ
の際に関係しない（動作しない）内部電源供給回路又は
内部基準電圧発生回路が、前記基準電圧比較回路の出力
に基づいて、非活性状態になるので、その内部電源供給
回路又は内部基準電圧発生回路を流れる定常電流が低減
され、低消費電力となる。
半導体集積回路では、加速試験時に、加速試験時電圧供
給回路又は加速試験時基準電圧発生回路が、基準電圧比
較回路の出力に基づいて、各々、加速試験時の内部電源
電圧を供給又は内部基準電圧を発生している際には、こ
の際に関係しない（動作しない）内部電源供給回路又は
内部基準電圧発生回路が、前記基準電圧比較回路の出力
に基づいて、非活性状態になるので、その内部電源供給
回路又は内部基準電圧発生回路を流れる定常電流が低減
され、低消費電力となる。
【００５０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００５１】（第１の実施の形態）図１は本発明の第１
の実施の形態における半導体集積回路のブロック構成を
示す図であり、降圧した内部電源電圧を内部回路に供給
する内部降圧回路と内部回路のブロック構成を示す。図
２は、図１の半導体集積回路の電圧特性を示す図であ
る。
の実施の形態における半導体集積回路のブロック構成を
示す図であり、降圧した内部電源電圧を内部回路に供給
する内部降圧回路と内部回路のブロック構成を示す。図
２は、図１の半導体集積回路の電圧特性を示す図であ
る。
【００５２】図１において、１は基準電圧発生回路、５
は内部電源供給回路、６は内部回路、８は基準電圧比較
回路、９は加速試験時電圧供給回路である。ＶＲＥＦ
１、ＶＲＥＦ２は基準電圧発生回路１より発生する基準
電圧、ＢＩＭは加速試験時に基準電圧比較回路８を活性
化するための加速試験時制御信号、ＶＢＩは基準電圧比
較回路８の出力信号、ＶＩＮＴは内部回路６を駆動する
ための内部電源電圧である。
は内部電源供給回路、６は内部回路、８は基準電圧比較
回路、９は加速試験時電圧供給回路である。ＶＲＥＦ
１、ＶＲＥＦ２は基準電圧発生回路１より発生する基準
電圧、ＢＩＭは加速試験時に基準電圧比較回路８を活性
化するための加速試験時制御信号、ＶＢＩは基準電圧比
較回路８の出力信号、ＶＩＮＴは内部回路６を駆動する
ための内部電源電圧である。
【００５３】以上のように構成された本実施の形態の半
導体集積回路について、以下、その動作を説明する。
導体集積回路について、以下、その動作を説明する。
【００５４】基準電圧発生回路１で複数の基準電圧ＶＲ
ＥＦ１、ＶＲＥＦ２を発生する。発生する一方の基準電
圧ＶＲＥＦ１（第１の基準電圧）は、図２１（ａ）に示
すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上にな
ると、外部電源電圧ＶＥＸＴにほとんど依存性のない一
定電圧ＶＡの特性を持つ。発生する他方の基準電圧ＶＲ
ＥＦ２（第２の基準電圧）は、図２１（ｃ）に示すよう
に、外部電源電圧ＶＥＸＴが所定値Ｖ２の時、基準電圧
ＶＡを通り、外部電源電圧に比例して上昇する特性を持
つ。
ＥＦ１、ＶＲＥＦ２を発生する。発生する一方の基準電
圧ＶＲＥＦ１（第１の基準電圧）は、図２１（ａ）に示
すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上にな
ると、外部電源電圧ＶＥＸＴにほとんど依存性のない一
定電圧ＶＡの特性を持つ。発生する他方の基準電圧ＶＲ
ＥＦ２（第２の基準電圧）は、図２１（ｃ）に示すよう
に、外部電源電圧ＶＥＸＴが所定値Ｖ２の時、基準電圧
ＶＡを通り、外部電源電圧に比例して上昇する特性を持
つ。
【００５５】先ず、非加速試験時の場合は、加速試験時
制御信号ＢＩＭにより、基準電圧比較回路８は活性化せ
ず、次段の加速試験時内部電源供給回路９も活性化され
ない。従って、基準電圧発生回路１より発生した２種の
基準電圧ＶＲＥＦ１、ＶＲＥＦ２のうち、外部電源電圧
に対する基準電圧値の高い方をもとに、それぞれの入力
である内部電源供給回路５によって、内部回路６を駆動
するための内部電源電圧ＶＩＮＴが出力される。つま
り、外部電源電圧ＶＥＸＴが所定値Ｖ２未満の時は、図
２１（ａ）の特性に従い、所定値Ｖ２以上になると、図
２１（ｃ）の特性に従う内部電源電圧ＶＩＮＴが発生す
る。非加速試験時の外部電源電圧ＶＥＸＴに対する内部
電源電圧ＶＩＮＴの電圧特性は、図２に示すように、特
性線Ｉ（第１の電圧特性）（外部電源電圧ＶＥＸＴが所
定値Ｖ２未満の電圧特性）と、特性線II（第２の電圧特
性）（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特
性）とで示される電圧特性を持つ。
制御信号ＢＩＭにより、基準電圧比較回路８は活性化せ
ず、次段の加速試験時内部電源供給回路９も活性化され
ない。従って、基準電圧発生回路１より発生した２種の
基準電圧ＶＲＥＦ１、ＶＲＥＦ２のうち、外部電源電圧
に対する基準電圧値の高い方をもとに、それぞれの入力
である内部電源供給回路５によって、内部回路６を駆動
するための内部電源電圧ＶＩＮＴが出力される。つま
り、外部電源電圧ＶＥＸＴが所定値Ｖ２未満の時は、図
２１（ａ）の特性に従い、所定値Ｖ２以上になると、図
２１（ｃ）の特性に従う内部電源電圧ＶＩＮＴが発生す
る。非加速試験時の外部電源電圧ＶＥＸＴに対する内部
電源電圧ＶＩＮＴの電圧特性は、図２に示すように、特
性線Ｉ（第１の電圧特性）（外部電源電圧ＶＥＸＴが所
定値Ｖ２未満の電圧特性）と、特性線II（第２の電圧特
性）（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特
性）とで示される電圧特性を持つ。
【００５６】次に、加速試験時の場合は、加速試験時制
御信号ＢＩＭにより、基準電圧比較回路８が活性化す
る。基準電圧比較回路８は、基準電圧発生回路１より発
生する２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２同士を比
較し、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高
い電圧特性になると、その出力信号ＶＢＩによって、次
段の加速試験時内部電源供給回路９を活性化し、内部電
源電圧ＶＩＮＴを外部電源電圧ＶＥＸＴと等しくする。
つまり、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２より
高い電圧特性となる外部電源電圧（即ち、所定値Ｖ２以
上）で、内部電源電圧ＶＩＮＴは、外部電源電圧ＶＥＸ
Ｔと等しい電圧特性を持つ。また、所定値Ｖ２未満の場
合は、非加速試験時の場合と同様に、内部電源供給回路
５によって、内部電源電圧ＶＩＮＴが出力される。加速
試験時における外部電源電圧ＶＥＸＴに対する内部電源
電圧ＶＩＮＴの電圧特性は、図２に示すように、特性線
Ｉ（第１の電圧特性）（外部電源電圧ＶＥＸＴが所定値
Ｖ２未満の電圧特性）と、特性線III （第３の電圧特
性）（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特
性）とで示される電圧特性を持つ。
御信号ＢＩＭにより、基準電圧比較回路８が活性化す
る。基準電圧比較回路８は、基準電圧発生回路１より発
生する２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２同士を比
較し、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高
い電圧特性になると、その出力信号ＶＢＩによって、次
段の加速試験時内部電源供給回路９を活性化し、内部電
源電圧ＶＩＮＴを外部電源電圧ＶＥＸＴと等しくする。
つまり、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２より
高い電圧特性となる外部電源電圧（即ち、所定値Ｖ２以
上）で、内部電源電圧ＶＩＮＴは、外部電源電圧ＶＥＸ
Ｔと等しい電圧特性を持つ。また、所定値Ｖ２未満の場
合は、非加速試験時の場合と同様に、内部電源供給回路
５によって、内部電源電圧ＶＩＮＴが出力される。加速
試験時における外部電源電圧ＶＥＸＴに対する内部電源
電圧ＶＩＮＴの電圧特性は、図２に示すように、特性線
Ｉ（第１の電圧特性）（外部電源電圧ＶＥＸＴが所定値
Ｖ２未満の電圧特性）と、特性線III （第３の電圧特
性）（外部電源電圧ＶＥＸＴが所定値Ｖ２以上の電圧特
性）とで示される電圧特性を持つ。
【００５７】つまり、加速試験時と非加速試験時にそれ
ぞれ異なる内部電源電圧を発生することが可能となる。
ぞれ異なる内部電源電圧を発生することが可能となる。
【００５８】図５は本発明の第１の実施の形態における
半導体集積回路を示す前記図１のブロック構成の具体的
な回路を示す。
半導体集積回路を示す前記図１のブロック構成の具体的
な回路を示す。
【００５９】図５において、ＱＰ１〜ＱＰ１０はＰ型Ｍ
ＯＳトランジスタ、ＱＮ１〜ＱＮ９はＮ型ＭＯＳトラン
ジスタ、ＶＥＸＴは外部電源電圧を示す。また、同図
中、図１又は従来例と同一機能の構成は、同一符号で示
している。
ＯＳトランジスタ、ＱＮ１〜ＱＮ９はＮ型ＭＯＳトラン
ジスタ、ＶＥＸＴは外部電源電圧を示す。また、同図
中、図１又は従来例と同一機能の構成は、同一符号で示
している。
【００６０】基準電圧発生回路１は２種の基準電圧ＶＲ
ＥＦ１、ＶＲＥＦ２を発生し、内部電源供給回路５と基
準電圧比較回路８とに出力する。
ＥＦ１、ＶＲＥＦ２を発生し、内部電源供給回路５と基
準電圧比較回路８とに出力する。
【００６１】基準電圧ＶＲＥＦ１が入力される内部電源
供給回路（第１の内部電源供給回路）５は、Ｐ型ＭＯＳ
トランジスタＱＰ１、ＱＰ２及びＮ型ＭＯＳトランジス
タＱＮ１〜ＱＮ３で構成される差動増幅器７と、この差
動増幅器７の出力をゲート端子に入力するＰ型ＭＯＳト
ランジスタ（内部電源供給用ドライバー）ＱＰ３とによ
り構成され、そのドレイン端子を内部電源電圧ＶＩＮＴ
に出力する。
供給回路（第１の内部電源供給回路）５は、Ｐ型ＭＯＳ
トランジスタＱＰ１、ＱＰ２及びＮ型ＭＯＳトランジス
タＱＮ１〜ＱＮ３で構成される差動増幅器７と、この差
動増幅器７の出力をゲート端子に入力するＰ型ＭＯＳト
ランジスタ（内部電源供給用ドライバー）ＱＰ３とによ
り構成され、そのドレイン端子を内部電源電圧ＶＩＮＴ
に出力する。
【００６２】また、基準電圧ＶＲＥＦ２が入力される内
部電源供給回路（第２の内部電源供給回路）５は、Ｐ型
ＭＯＳトランジスタＱＰ４、ＱＰ５及びＮ型ＭＯＳトラ
ンジスタＱＮ４〜ＱＮ６で構成される差動増幅器７と、
この差動増幅器７の出力をゲート端子に入力するＰ型Ｍ
ＯＳトランジスタ（内部電源供給用ドライバー）ＱＰ６
とにより構成され、そのドレイン端子を内部電源電圧Ｖ
ＩＮＴに出力する。
部電源供給回路（第２の内部電源供給回路）５は、Ｐ型
ＭＯＳトランジスタＱＰ４、ＱＰ５及びＮ型ＭＯＳトラ
ンジスタＱＮ４〜ＱＮ６で構成される差動増幅器７と、
この差動増幅器７の出力をゲート端子に入力するＰ型Ｍ
ＯＳトランジスタ（内部電源供給用ドライバー）ＱＰ６
とにより構成され、そのドレイン端子を内部電源電圧Ｖ
ＩＮＴに出力する。
【００６３】基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２
とをそれぞれ入力とする基準電圧比較回路８は、Ｐ型Ｍ
ＯＳトランジスタＱＰ７、ＱＰ８及びＮ型ＭＯＳトラン
ジスタＱＮ７〜ＱＮ９で構成される差動増幅器１３と、
この差動増幅器１３中のＰ型ＭＯＳトランジスタＱＰ７
に並列に接続されたＰ型ＭＯＳトランジスタＱＰ９とで
構成されており、加速試験時制御信号ＢＩＭが、Ｐ型Ｍ
ＯＳトランジスタＱＰ９とＮ型ＭＯＳトランジスタＱＮ
９のゲート端子にそれぞれ入力される。また、この差動
増幅器１３の出力信号ＶＢＩは、加速試験時電圧供給回
路９に出力される。この加速試験時電圧供給回路９は、
前記出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳ
トランジスタＱＰ１０で構成され、そのドレイン端子の
電圧を内部電源電圧ＶＩＮＴに出力する。
とをそれぞれ入力とする基準電圧比較回路８は、Ｐ型Ｍ
ＯＳトランジスタＱＰ７、ＱＰ８及びＮ型ＭＯＳトラン
ジスタＱＮ７〜ＱＮ９で構成される差動増幅器１３と、
この差動増幅器１３中のＰ型ＭＯＳトランジスタＱＰ７
に並列に接続されたＰ型ＭＯＳトランジスタＱＰ９とで
構成されており、加速試験時制御信号ＢＩＭが、Ｐ型Ｍ
ＯＳトランジスタＱＰ９とＮ型ＭＯＳトランジスタＱＮ
９のゲート端子にそれぞれ入力される。また、この差動
増幅器１３の出力信号ＶＢＩは、加速試験時電圧供給回
路９に出力される。この加速試験時電圧供給回路９は、
前記出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳ
トランジスタＱＰ１０で構成され、そのドレイン端子の
電圧を内部電源電圧ＶＩＮＴに出力する。
【００６４】以上のように構成された第１の実施の形態
の半導体集積回路について、以下、その動作を説明す
る。
の半導体集積回路について、以下、その動作を説明す
る。
【００６５】基準電圧発生回路１で発生する２種の基準
電圧ＶＲＥＦ１、ＶＲＥＦ２は、前記実施の形態で説明
したように、基準電圧ＶＲＥＦ１は、図２１（ａ）に示
すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上にな
ると、一定電圧ＶＡとなる特性を持ち、基準電圧ＶＲＥ
Ｆ２は、図２１（ｃ）に示すように、外部電源電圧ＶＥ
ＸＴが所定値Ｖ２の時、基準電圧ＶＡを通り、外部電源
電圧に比例して上昇する特性を持つ。
電圧ＶＲＥＦ１、ＶＲＥＦ２は、前記実施の形態で説明
したように、基準電圧ＶＲＥＦ１は、図２１（ａ）に示
すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上にな
ると、一定電圧ＶＡとなる特性を持ち、基準電圧ＶＲＥ
Ｆ２は、図２１（ｃ）に示すように、外部電源電圧ＶＥ
ＸＴが所定値Ｖ２の時、基準電圧ＶＡを通り、外部電源
電圧に比例して上昇する特性を持つ。
【００６６】先ず、非加速試験時の場合、加速試験時制
御信号ＢＩＭは低レベルとなり、この信号をゲート端子
に入力するＮ型ＭＯＳトランジスタＱＮ９はオフし、基
準電圧比較回路８中の差動増幅器１３は非活性状態にな
る。また、この信号をゲート端子に入力するＰ型ＭＯＳ
トランジスタＱＰ９はオンするため、差動増幅器１３の
出力信号ＶＢＩは強制的に高レベルを出力する。よっ
て、出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳ
トランジスタＱＰ１０もオフするため、加速試験時電圧
供給回路９による内部電源電圧ＶＩＮＴへの影響はな
い。基準電圧ＶＲＥＦ１を入力とする内部電源供給回路
５は、差動増幅器７と、この差動増幅器７の出力をゲー
ト端子に入力するＰ型ＭＯＳトランジスタＱＰ３で構成
される。また、基準電圧ＶＲＥＦ２を入力とする内部電
源供給回路５についても同一の回路構成である。この内
部電源供給回路５の動作の詳細については、従来例で説
明したので、省略する。
御信号ＢＩＭは低レベルとなり、この信号をゲート端子
に入力するＮ型ＭＯＳトランジスタＱＮ９はオフし、基
準電圧比較回路８中の差動増幅器１３は非活性状態にな
る。また、この信号をゲート端子に入力するＰ型ＭＯＳ
トランジスタＱＰ９はオンするため、差動増幅器１３の
出力信号ＶＢＩは強制的に高レベルを出力する。よっ
て、出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳ
トランジスタＱＰ１０もオフするため、加速試験時電圧
供給回路９による内部電源電圧ＶＩＮＴへの影響はな
い。基準電圧ＶＲＥＦ１を入力とする内部電源供給回路
５は、差動増幅器７と、この差動増幅器７の出力をゲー
ト端子に入力するＰ型ＭＯＳトランジスタＱＰ３で構成
される。また、基準電圧ＶＲＥＦ２を入力とする内部電
源供給回路５についても同一の回路構成である。この内
部電源供給回路５の動作の詳細については、従来例で説
明したので、省略する。
【００６７】基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２
よりも高い電圧特性である場合（外部電源電圧ＶＥＸＴ
が所定値Ｖ２未満の場合）を考えると、基準電圧ＶＲＥ
Ｆ１を入力とする内部電源供給回路５は、基準電圧ＶＲ
ＥＦ１と等しい電圧を内部電源電圧ＶＩＮＴとして出力
する。また、基準電圧ＶＲＥＦ２を入力とする内部電源
供給回路５も、基準電圧ＶＲＥＦ２と等しい電圧を内部
電源電圧ＶＩＮＴとして出力しようとするが、今、基準
電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２よりも高い電圧特
性であるため、発生する内部電源電圧ＶＩＮＴの値は、
基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５に
より発生する値に従う。反対に、基準電圧ＶＲＥＦ２が
基準電圧ＶＲＥＦ１よりも高い電圧特性の場合（外部電
源電圧ＶＥＸＴが所定値Ｖ２以上の場合）は、基準電圧
ＶＲＥＦ２を入力とする内部電源供給回路５により発生
する内部電源電圧ＶＩＮＴの値に従う。
よりも高い電圧特性である場合（外部電源電圧ＶＥＸＴ
が所定値Ｖ２未満の場合）を考えると、基準電圧ＶＲＥ
Ｆ１を入力とする内部電源供給回路５は、基準電圧ＶＲ
ＥＦ１と等しい電圧を内部電源電圧ＶＩＮＴとして出力
する。また、基準電圧ＶＲＥＦ２を入力とする内部電源
供給回路５も、基準電圧ＶＲＥＦ２と等しい電圧を内部
電源電圧ＶＩＮＴとして出力しようとするが、今、基準
電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２よりも高い電圧特
性であるため、発生する内部電源電圧ＶＩＮＴの値は、
基準電圧ＶＲＥＦ１を入力とする内部電源供給回路５に
より発生する値に従う。反対に、基準電圧ＶＲＥＦ２が
基準電圧ＶＲＥＦ１よりも高い電圧特性の場合（外部電
源電圧ＶＥＸＴが所定値Ｖ２以上の場合）は、基準電圧
ＶＲＥＦ２を入力とする内部電源供給回路５により発生
する内部電源電圧ＶＩＮＴの値に従う。
【００６８】従って、非加速試験時における外部電源電
圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性
は、図２に示すように、特性線Ｉ（外部電源電圧ＶＥＸ
Ｔが所定値Ｖ２未満の電圧特性）と特性線II（外部電源
電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される
電圧特性を持つ。
圧ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性
は、図２に示すように、特性線Ｉ（外部電源電圧ＶＥＸ
Ｔが所定値Ｖ２未満の電圧特性）と特性線II（外部電源
電圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される
電圧特性を持つ。
【００６９】次に、加速試験時の場合、加速試験時制御
信号ＢＩＭは高レベルとなり、この信号をゲート端子に
入力するＰ型ＭＯＳトランジスタＱＰ９はオフし、更に
基準電圧比較回路８中の差動増幅器１３は活性状態とな
る。この差動増幅器１３は、基準電圧ＶＲＥＦ１と基準
電圧ＶＲＥＦ２とを比較し、基準電圧ＶＲＥＦ１が基準
電圧ＶＲＥＦ２よりも高い電圧特性である場合（外部電
源電圧ＶＥＸＴが所定値Ｖ２未満の場合）、出力信号Ｖ
ＢＩに高レベルを出力するため、次段の加速試験時電圧
供給回路９を構成するＰ型ＭＯＳトランジスタＱＰ１０
はオフする。よって、加速試験時電圧供給回路９による
内部電源電圧ＶＩＮＴへの影響はないため、発生する内
部電源電圧ＶＩＮＴの値は、非加速試験時の外部電源電
圧ＶＥＸＴが所定値Ｖ２未満の場合と同じになる。
信号ＢＩＭは高レベルとなり、この信号をゲート端子に
入力するＰ型ＭＯＳトランジスタＱＰ９はオフし、更に
基準電圧比較回路８中の差動増幅器１３は活性状態とな
る。この差動増幅器１３は、基準電圧ＶＲＥＦ１と基準
電圧ＶＲＥＦ２とを比較し、基準電圧ＶＲＥＦ１が基準
電圧ＶＲＥＦ２よりも高い電圧特性である場合（外部電
源電圧ＶＥＸＴが所定値Ｖ２未満の場合）、出力信号Ｖ
ＢＩに高レベルを出力するため、次段の加速試験時電圧
供給回路９を構成するＰ型ＭＯＳトランジスタＱＰ１０
はオフする。よって、加速試験時電圧供給回路９による
内部電源電圧ＶＩＮＴへの影響はないため、発生する内
部電源電圧ＶＩＮＴの値は、非加速試験時の外部電源電
圧ＶＥＸＴが所定値Ｖ２未満の場合と同じになる。
【００７０】逆に、基準電圧ＶＲＥＦ２が基準電圧ＶＲ
ＥＦ１より高い電圧特性となる場合（外部電源電圧ＶＥ
ＸＴが所定値Ｖ２以上の場合）は、出力信号ＶＢＩは低
レベルを出力するため、次段のＰ型ＭＯＳトランジスタ
ＱＰ１０がオンする。よって、加速試験時電圧供給回路
９により、発生する内部電源電圧ＶＩＮＴは、強制的に
外部電源電圧ＶＥＸＴと等しい値をとる。
ＥＦ１より高い電圧特性となる場合（外部電源電圧ＶＥ
ＸＴが所定値Ｖ２以上の場合）は、出力信号ＶＢＩは低
レベルを出力するため、次段のＰ型ＭＯＳトランジスタ
ＱＰ１０がオンする。よって、加速試験時電圧供給回路
９により、発生する内部電源電圧ＶＩＮＴは、強制的に
外部電源電圧ＶＥＸＴと等しい値をとる。
【００７１】従って、加速試験時における外部電源電圧
ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、
図２に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴが
所定値Ｖ２未満の電圧特性）と特性線III （外部電源電
圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される電
圧特性を持つ。
ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、
図２に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴが
所定値Ｖ２未満の電圧特性）と特性線III （外部電源電
圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される電
圧特性を持つ。
【００７２】つまり、加速試験時と非加速試験時にそれ
ぞれ異なる内部電源電圧を発生することが可能となる。
ぞれ異なる内部電源電圧を発生することが可能となる。
【００７３】（第２の実施の形態）図３は本発明の第２
の実施の形態における半導体集積回路の回路構成ブロッ
ク図を示すものであり、降圧した内部電源電圧を内部回
路に供給する内部降圧回路と内部回路のブロック構成を
示す。図４（ａ）、（ｂ）は、図３の半導体集積回路の
電圧特性を示すものである。
の実施の形態における半導体集積回路の回路構成ブロッ
ク図を示すものであり、降圧した内部電源電圧を内部回
路に供給する内部降圧回路と内部回路のブロック構成を
示す。図４（ａ）、（ｂ）は、図３の半導体集積回路の
電圧特性を示すものである。
【００７４】図３において、１は基準電圧発生回路、５
は内部電源供給回路、６は内部回路、８は基準電圧比較
回路、１０は内部基準電圧発生回路、１１は加速試験時
基準電圧発生回路、ＶＲＥＦ１、ＶＲＥＦ２は基準電圧
発生回路１より発生する基準電圧、ＢＩＭは加速試験時
に基準電圧比較回路８を活性化するための加速試験時制
御信号、ＶＢＩは基準電圧比較回路８の出力信号、ＶＲ
ＥＦは内部基準電圧、ＶＩＮＴは内部回路６を駆動する
ための内部電源電圧である。
は内部電源供給回路、６は内部回路、８は基準電圧比較
回路、１０は内部基準電圧発生回路、１１は加速試験時
基準電圧発生回路、ＶＲＥＦ１、ＶＲＥＦ２は基準電圧
発生回路１より発生する基準電圧、ＢＩＭは加速試験時
に基準電圧比較回路８を活性化するための加速試験時制
御信号、ＶＢＩは基準電圧比較回路８の出力信号、ＶＲ
ＥＦは内部基準電圧、ＶＩＮＴは内部回路６を駆動する
ための内部電源電圧である。
【００７５】以上のように構成された本実施の形態の半
導体集積回路について、以下、その動作を説明する。
導体集積回路について、以下、その動作を説明する。
【００７６】基準電圧発生回路１で複数の基準電圧ＶＲ
ＥＦ１、ＶＲＥＦ２を発生する。発生する一方の基準電
圧ＶＲＥＦ１（第１の基準電圧）は、図２１（ａ）に示
すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上にな
ると、外部電源電圧ＶＥＸＴにほとんど依存性のない一
定電圧ＶＡとなる特性を持つ。発生する他方の基準電圧
ＶＲＥＦ２（第２の基準電圧）は、図２１（ｃ）に示す
ように、外部電源電圧ＶＥＸＴが所定値Ｖ２の時、基準
電圧ＶＡを通り、外部電源電圧に比例して上昇する特性
を持つ。
ＥＦ１、ＶＲＥＦ２を発生する。発生する一方の基準電
圧ＶＲＥＦ１（第１の基準電圧）は、図２１（ａ）に示
すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上にな
ると、外部電源電圧ＶＥＸＴにほとんど依存性のない一
定電圧ＶＡとなる特性を持つ。発生する他方の基準電圧
ＶＲＥＦ２（第２の基準電圧）は、図２１（ｃ）に示す
ように、外部電源電圧ＶＥＸＴが所定値Ｖ２の時、基準
電圧ＶＡを通り、外部電源電圧に比例して上昇する特性
を持つ。
【００７７】先ず、非加速試験時の場合は、加速試験時
制御信号ＢＩＭにより、基準電圧比較回路８は活性化せ
ず、次段の加速試験時基準電圧発生回路１１も活性化さ
れない。従って、基準電圧発生回路１より発生した２種
の基準電圧ＶＲＥＦ１、ＶＲＥＦ２のうち、外部電源電
圧に対する基準電圧値の高い方をもとに、それぞれの入
力である内部基準電圧発生回路１０によって、内部基準
電圧ＶＲＥＦが出力される。つまり、外部電源電圧ＶＥ
ＸＴが所定値Ｖ２未満の時は、図２１（ａ）の特性に従
い、所定値Ｖ２以上になると、図２１（ｃ）の特性に従
う内部基準電圧ＶＲＥＦが発生する。
制御信号ＢＩＭにより、基準電圧比較回路８は活性化せ
ず、次段の加速試験時基準電圧発生回路１１も活性化さ
れない。従って、基準電圧発生回路１より発生した２種
の基準電圧ＶＲＥＦ１、ＶＲＥＦ２のうち、外部電源電
圧に対する基準電圧値の高い方をもとに、それぞれの入
力である内部基準電圧発生回路１０によって、内部基準
電圧ＶＲＥＦが出力される。つまり、外部電源電圧ＶＥ
ＸＴが所定値Ｖ２未満の時は、図２１（ａ）の特性に従
い、所定値Ｖ２以上になると、図２１（ｃ）の特性に従
う内部基準電圧ＶＲＥＦが発生する。
【００７８】非加速試験時における外部電源電圧ＶＥＸ
Ｔに対する内部基準電圧ＶＲＥＦの電圧特性は、図４
（ａ）に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴ
が所定値Ｖ２未満の電圧特性）と特性線II（外部電源電
圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される電
圧特性を持つ。そして、発生した内部基準電圧ＶＲＥＦ
に基づいて内部電源供給回路５により、内部回路６を駆
動するための内部電源電圧ＶＩＮＴを発生する。よっ
て、非加速試験時における外部電源電圧ＶＥＸＴに対す
る内部電源電圧ＶＩＮＴの電圧特性は、図４（ｂ）に示
すように、図４（ａ）と同様に、特性線Ｉ（第１の電圧
特性）と特性線II（第２の電圧特性）とで示される電圧
特性を持つ。
Ｔに対する内部基準電圧ＶＲＥＦの電圧特性は、図４
（ａ）に示すように、特性線Ｉ（外部電源電圧ＶＥＸＴ
が所定値Ｖ２未満の電圧特性）と特性線II（外部電源電
圧ＶＥＸＴが所定値Ｖ２以上の電圧特性）で示される電
圧特性を持つ。そして、発生した内部基準電圧ＶＲＥＦ
に基づいて内部電源供給回路５により、内部回路６を駆
動するための内部電源電圧ＶＩＮＴを発生する。よっ
て、非加速試験時における外部電源電圧ＶＥＸＴに対す
る内部電源電圧ＶＩＮＴの電圧特性は、図４（ｂ）に示
すように、図４（ａ）と同様に、特性線Ｉ（第１の電圧
特性）と特性線II（第２の電圧特性）とで示される電圧
特性を持つ。
【００７９】次に、加速試験時の場合は、加速試験時制
御信号ＢＩＭにより、基準電圧比較回路８が活性化す
る。基準電圧比較回路８は、基準電圧発生回路１より発
生する２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２同士を比
較し、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも
高い電圧特性になると、その出力信号ＶＢＩによって、
次段の加速試験時基準電圧発生回路１１を活性化し、内
部基準電圧ＶＲＥＦを外部電源電圧ＶＥＸＴと等しくす
る。つまり、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２
より高い電圧特性となる外部電源電圧（即ち、所定値Ｖ
２以上）で、内部基準電圧ＶＲＥＦは、外部電源電圧Ｖ
ＥＸＴに等しい電圧特性を持つ。また、所定値Ｖ２未満
の場合は、非加速試験時の場合と同様に、内部基準電圧
発生回路１０によって、内部基準電圧ＶＲＥＦが出力さ
れる。加速試験時における外部電源電圧ＶＥＸＴに対す
る基準電圧ＶＲＥＦの電圧特性は、図４（ａ）に示すよ
うに、特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未
満の電圧特性）と特性線III（外部電源電圧ＶＥＸＴが
所定値Ｖ２以上の電圧特性）で示される電圧特性を持
つ。そして、発生した内部基準電圧ＶＲＥＦに基づいて
内部電源供給回路５により、内部回路６を駆動するため
の内部電源電圧ＶＩＮＴを発生する。
御信号ＢＩＭにより、基準電圧比較回路８が活性化す
る。基準電圧比較回路８は、基準電圧発生回路１より発
生する２種の基準電圧ＶＲＥＦ１、ＶＲＥＦ２同士を比
較し、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも
高い電圧特性になると、その出力信号ＶＢＩによって、
次段の加速試験時基準電圧発生回路１１を活性化し、内
部基準電圧ＶＲＥＦを外部電源電圧ＶＥＸＴと等しくす
る。つまり、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ２
より高い電圧特性となる外部電源電圧（即ち、所定値Ｖ
２以上）で、内部基準電圧ＶＲＥＦは、外部電源電圧Ｖ
ＥＸＴに等しい電圧特性を持つ。また、所定値Ｖ２未満
の場合は、非加速試験時の場合と同様に、内部基準電圧
発生回路１０によって、内部基準電圧ＶＲＥＦが出力さ
れる。加速試験時における外部電源電圧ＶＥＸＴに対す
る基準電圧ＶＲＥＦの電圧特性は、図４（ａ）に示すよ
うに、特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未
満の電圧特性）と特性線III（外部電源電圧ＶＥＸＴが
所定値Ｖ２以上の電圧特性）で示される電圧特性を持
つ。そして、発生した内部基準電圧ＶＲＥＦに基づいて
内部電源供給回路５により、内部回路６を駆動するため
の内部電源電圧ＶＩＮＴを発生する。
【００８０】よって、加速試験時における外部電源電圧
ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、
図４（ｂ）に示すように、図４（ａ）と同様に、特性線
Ｉ（第１の電圧特性）と特性線III （第３の電圧特性）
との双方で示される電圧特性を持つ。
ＶＥＸＴに対する内部電源電圧ＶＩＮＴの電圧特性は、
図４（ｂ）に示すように、図４（ａ）と同様に、特性線
Ｉ（第１の電圧特性）と特性線III （第３の電圧特性）
との双方で示される電圧特性を持つ。
【００８１】つまり、加速試験時と非加速試験時にそれ
ぞれ異なる内部電源電圧を発生することが可能となる。
ぞれ異なる内部電源電圧を発生することが可能となる。
【００８２】図６は本発明の第２の実施の形態における
半導体集積回路を示す前記図３のブロック構成の具体的
回路を示す。
半導体集積回路を示す前記図３のブロック構成の具体的
回路を示す。
【００８３】図６において、ＱＰ１１〜ＱＰ２０はＰ型
ＭＯＳトランジスタ、ＱＮ１１〜ＱＮ１６、ＱＮ１８〜
ＱＮ２０はＮ型ＭＯＳトランジスタを示す。また、同図
中、図３又は従来例と同一機能の構成は、同一符号で示
している。
ＭＯＳトランジスタ、ＱＮ１１〜ＱＮ１６、ＱＮ１８〜
ＱＮ２０はＮ型ＭＯＳトランジスタを示す。また、同図
中、図３又は従来例と同一機能の構成は、同一符号で示
している。
【００８４】基準電圧発生回路１は２種の基準電圧ＶＲ
ＥＦ１、ＶＲＥＦ２を発生し、内部基準電圧発生回路１
０と基準電圧比較回路８とに出力する。
ＥＦ１、ＶＲＥＦ２を発生し、内部基準電圧発生回路１
０と基準電圧比較回路８とに出力する。
【００８５】基準電圧ＶＲＥＦ１が入力される内部基準
電圧発生回路（第１の内部基準電圧発生回路）１０は、
Ｐ型ＭＯＳトランジスタＱＰ１１、ＱＰ１２及びＮ型Ｍ
ＯＳトランジスタＱＮ１１〜ＱＮ１３で構成される差動
増幅器１４と、この差動増幅器１４の出力をゲート端子
に入力するＰ型ＭＯＳトランジスタ（内部基準電圧発生
用ドライバー）ＱＰ１３とにより構成されており、その
ドレイン端子の電圧を内部基準電圧ＶＲＥＦに出力す
る。
電圧発生回路（第１の内部基準電圧発生回路）１０は、
Ｐ型ＭＯＳトランジスタＱＰ１１、ＱＰ１２及びＮ型Ｍ
ＯＳトランジスタＱＮ１１〜ＱＮ１３で構成される差動
増幅器１４と、この差動増幅器１４の出力をゲート端子
に入力するＰ型ＭＯＳトランジスタ（内部基準電圧発生
用ドライバー）ＱＰ１３とにより構成されており、その
ドレイン端子の電圧を内部基準電圧ＶＲＥＦに出力す
る。
【００８６】また、基準電圧ＶＲＥＦ２が入力される内
部基準電圧発生回路（第２の内部基準電圧発生回路）１
０は、Ｐ型ＭＯＳトランジスタＱＰ１４、ＱＰ１５及び
Ｎ型ＭＯＳトランジスタＱＮ１４〜ＱＮ１６で構成され
る差動増幅器１４と、この差動増幅器１４の出力をゲー
ト端子に入力するＰ型ＭＯＳトランジスタ（内部基準電
圧発生用ドライバー）ＱＰ１６とにより構成され、その
ドレイン端子の電圧を内部基準電圧ＶＲＥＦに出力す
る。基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２とをそれ
ぞれ入力とする基準電圧比較回路８は、Ｐ型ＭＯＳトラ
ンジスタＱＰ７、ＱＰ８及びＮ型ＭＯＳトランジスタＱ
Ｎ７〜ＱＮ９で構成される差動増幅器１３と、この差動
増幅器１３中のＰ型ＭＯＳトランジスタＱＰ７に並列に
接続されたＰ型ＭＯＳトランジスタＱＰ９とにより構成
されており、加速試験時制御信号ＢＩＭが、Ｐ型ＭＯＳ
トランジスタＱＰ９とＮ型ＭＯＳトランジスタＱＮ９の
ゲート端子にそれぞれ入力される。また、この差動増幅
器１３の出力信号ＶＢＩは、加速試験時基準電圧発生回
路１１に出力される。
部基準電圧発生回路（第２の内部基準電圧発生回路）１
０は、Ｐ型ＭＯＳトランジスタＱＰ１４、ＱＰ１５及び
Ｎ型ＭＯＳトランジスタＱＮ１４〜ＱＮ１６で構成され
る差動増幅器１４と、この差動増幅器１４の出力をゲー
ト端子に入力するＰ型ＭＯＳトランジスタ（内部基準電
圧発生用ドライバー）ＱＰ１６とにより構成され、その
ドレイン端子の電圧を内部基準電圧ＶＲＥＦに出力す
る。基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２とをそれ
ぞれ入力とする基準電圧比較回路８は、Ｐ型ＭＯＳトラ
ンジスタＱＰ７、ＱＰ８及びＮ型ＭＯＳトランジスタＱ
Ｎ７〜ＱＮ９で構成される差動増幅器１３と、この差動
増幅器１３中のＰ型ＭＯＳトランジスタＱＰ７に並列に
接続されたＰ型ＭＯＳトランジスタＱＰ９とにより構成
されており、加速試験時制御信号ＢＩＭが、Ｐ型ＭＯＳ
トランジスタＱＰ９とＮ型ＭＯＳトランジスタＱＮ９の
ゲート端子にそれぞれ入力される。また、この差動増幅
器１３の出力信号ＶＢＩは、加速試験時基準電圧発生回
路１１に出力される。
【００８７】加速試験時基準電圧発生回路１１は、前記
出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳトラ
ンジスタＱＰ１７で構成され、そのドレイン端子を内部
基準電圧ＶＲＥＦに出力する。
出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳトラ
ンジスタＱＰ１７で構成され、そのドレイン端子を内部
基準電圧ＶＲＥＦに出力する。
【００８８】内部基準電圧ＶＲＥＦを入力とする内部電
源供給回路５は、Ｐ型ＭＯＳトランジスタＱＰ１８、Ｑ
Ｐ１９及びＮ型ＭＯＳトランジスタＱＮ１８〜ＱＮ２０
とで構成される差動増幅器７と、この差動増幅器７の出
力をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ
２０とで構成され、そのドレイン端子の電圧を内部電源
電圧ＶＩＮＴに出力する。
源供給回路５は、Ｐ型ＭＯＳトランジスタＱＰ１８、Ｑ
Ｐ１９及びＮ型ＭＯＳトランジスタＱＮ１８〜ＱＮ２０
とで構成される差動増幅器７と、この差動増幅器７の出
力をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ
２０とで構成され、そのドレイン端子の電圧を内部電源
電圧ＶＩＮＴに出力する。
【００８９】以上のように構成された第２の実施の形態
の半導体集積回路について、以下、その動作を説明す
る。
の半導体集積回路について、以下、その動作を説明す
る。
【００９０】基準電圧発生回路１で発生する２種の基準
電圧ＶＲＥＦ１、ＶＲＥＦ２は、前記一実施の形態で説
明したように、基準電圧ＶＲＥＦ１は、図２１（ａ）に
示すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上に
なると、一定電圧ＶＡとなる特性を持ち、基準電圧ＶＲ
ＥＦ２は、図２１（ｃ）に示すように、外部電源電圧Ｖ
ＥＸＴが所定値Ｖ２の時、基準電圧ＶＡを通り、外部電
源電圧に比例して上昇する特性を持つ。
電圧ＶＲＥＦ１、ＶＲＥＦ２は、前記一実施の形態で説
明したように、基準電圧ＶＲＥＦ１は、図２１（ａ）に
示すように、外部電源電圧ＶＥＸＴが所定値Ｖ１以上に
なると、一定電圧ＶＡとなる特性を持ち、基準電圧ＶＲ
ＥＦ２は、図２１（ｃ）に示すように、外部電源電圧Ｖ
ＥＸＴが所定値Ｖ２の時、基準電圧ＶＡを通り、外部電
源電圧に比例して上昇する特性を持つ。
【００９１】先ず、非加速試験時の場合、加速試験時制
御信号ＢＩＭは低レベルとなり、この信号をゲート端子
に入力するＮ型ＭＯＳトランジスタＱＮ９はオフし、基
準電圧比較回路８中の差動増幅器１３は非活性状態にな
る。また、この信号をゲート端子に入力するＰ型ＭＯＳ
トランジスタＱＰ９はオンするため、差動増幅器１３の
出力信号ＶＢＩは強制的に高レベルを出力する。よっ
て、出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳ
トランジスタＱＰ１７もオフするため、加速試験時基準
電圧発生回路１１による内部基準電圧ＶＲＥＦへの影響
はない。基準電圧ＶＲＥＦ１を入力とする内部基準電圧
発生回路１０は、差動増幅器１４と、この差動増幅器１
４の出力をゲート端子に入力するＰ型ＭＯＳトランジス
タＱＰ１３で構成される。また、基準電圧ＶＲＥＦ２を
入力とする内部基準電圧発生回路１０についても同一の
回路構成である。これ等の回路構成は、第１の実施の形
態における、基準電圧ＶＲＥＦ１を入力とする内部電源
供給回路５、及び基準電圧ＶＲＥＦ２を入力とする内部
電源供給回路５と同一の回路構成である。
御信号ＢＩＭは低レベルとなり、この信号をゲート端子
に入力するＮ型ＭＯＳトランジスタＱＮ９はオフし、基
準電圧比較回路８中の差動増幅器１３は非活性状態にな
る。また、この信号をゲート端子に入力するＰ型ＭＯＳ
トランジスタＱＰ９はオンするため、差動増幅器１３の
出力信号ＶＢＩは強制的に高レベルを出力する。よっ
て、出力信号ＶＢＩをゲート端子に入力するＰ型ＭＯＳ
トランジスタＱＰ１７もオフするため、加速試験時基準
電圧発生回路１１による内部基準電圧ＶＲＥＦへの影響
はない。基準電圧ＶＲＥＦ１を入力とする内部基準電圧
発生回路１０は、差動増幅器１４と、この差動増幅器１
４の出力をゲート端子に入力するＰ型ＭＯＳトランジス
タＱＰ１３で構成される。また、基準電圧ＶＲＥＦ２を
入力とする内部基準電圧発生回路１０についても同一の
回路構成である。これ等の回路構成は、第１の実施の形
態における、基準電圧ＶＲＥＦ１を入力とする内部電源
供給回路５、及び基準電圧ＶＲＥＦ２を入力とする内部
電源供給回路５と同一の回路構成である。
【００９２】従って、非加速試験時に発生する内部基準
電圧ＶＲＥＦの電圧特性は、図４（ａ）に示すように、
特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電
圧特性）と特性線II（外部電源電圧ＶＥＸＴが所定値Ｖ
２以上の電圧特性）で示される電圧特性を持つ。
電圧ＶＲＥＦの電圧特性は、図４（ａ）に示すように、
特性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電
圧特性）と特性線II（外部電源電圧ＶＥＸＴが所定値Ｖ
２以上の電圧特性）で示される電圧特性を持つ。
【００９３】次に、加速試験時の場合、加速試験時制御
信号ＢＩＭは高レベルとなり、この信号をゲート端子に
入力するＰ型ＭＯＳトランジスタＱＰ９はオフし、更に
基準電圧比較回路８中の差動増幅器１３は活性状態とな
る。この差動増幅器１３は、基準電圧ＶＲＥＦ１と基準
電圧ＶＲＥＦ２とを比較し、基準電圧ＶＲＥＦ１が基準
電圧ＶＲＥＦ２よりも高い電圧特性である場合（外部電
源電圧ＶＥＸＴが所定値Ｖ２未満の場合）、出力信号Ｖ
ＢＩに高レベルを出力するため、次段の加速試験時基準
電圧発生回路１１を構成するＰ型ＭＯＳトランジスタＱ
Ｐ１７はオフする。よって、加速試験時基準電圧発生回
路１１による内部基準電圧ＶＲＥＦへの影響はないた
め、発生する内部基準電圧ＶＲＥＦの値は、非加速試験
時の外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合と同
様の値となる。逆に、基準電圧ＶＲＥＦ２が基準電圧Ｖ
ＲＥＦ１より高い電圧特性となる場合（外部電源電圧Ｖ
ＥＸＴが所定値Ｖ２以上の場合）は、出力信号ＶＢＩは
低レベルを出力するため、次段のＰ型ＭＯＳトランジス
タＱＰ１７がオンする。
信号ＢＩＭは高レベルとなり、この信号をゲート端子に
入力するＰ型ＭＯＳトランジスタＱＰ９はオフし、更に
基準電圧比較回路８中の差動増幅器１３は活性状態とな
る。この差動増幅器１３は、基準電圧ＶＲＥＦ１と基準
電圧ＶＲＥＦ２とを比較し、基準電圧ＶＲＥＦ１が基準
電圧ＶＲＥＦ２よりも高い電圧特性である場合（外部電
源電圧ＶＥＸＴが所定値Ｖ２未満の場合）、出力信号Ｖ
ＢＩに高レベルを出力するため、次段の加速試験時基準
電圧発生回路１１を構成するＰ型ＭＯＳトランジスタＱ
Ｐ１７はオフする。よって、加速試験時基準電圧発生回
路１１による内部基準電圧ＶＲＥＦへの影響はないた
め、発生する内部基準電圧ＶＲＥＦの値は、非加速試験
時の外部電源電圧ＶＥＸＴが所定値Ｖ２未満の場合と同
様の値となる。逆に、基準電圧ＶＲＥＦ２が基準電圧Ｖ
ＲＥＦ１より高い電圧特性となる場合（外部電源電圧Ｖ
ＥＸＴが所定値Ｖ２以上の場合）は、出力信号ＶＢＩは
低レベルを出力するため、次段のＰ型ＭＯＳトランジス
タＱＰ１７がオンする。
【００９４】よって、加速試験時基準電圧発生回路１１
により、発生する内部基準電圧ＶＲＥＦは、強制的に外
部電源電圧ＶＥＸＴと等しい値をとる。従って、加速試
験時における外部電源電圧ＶＥＸＴに対する内部基準電
圧ＶＲＥＦの電圧特性は、図４（ａ）に示すように、特
性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧
特性）と特性線III （外部電源電圧ＶＥＸＴが所定値Ｖ
２以上の電圧特性）とで示される電圧特性を持つ。
により、発生する内部基準電圧ＶＲＥＦは、強制的に外
部電源電圧ＶＥＸＴと等しい値をとる。従って、加速試
験時における外部電源電圧ＶＥＸＴに対する内部基準電
圧ＶＲＥＦの電圧特性は、図４（ａ）に示すように、特
性線Ｉ（外部電源電圧ＶＥＸＴが所定値Ｖ２未満の電圧
特性）と特性線III （外部電源電圧ＶＥＸＴが所定値Ｖ
２以上の電圧特性）とで示される電圧特性を持つ。
【００９５】内部電源供給回路５の回路構成は、従来例
で説明した回路構成と同一であって、入力する内部基準
電圧ＶＲＥＦと等しい電圧を内部電源電圧ＶＩＮＴとし
て出力する。従って、発生する内部電源電圧ＶＩＮＴの
電圧特性は、図４（ｂ）に示すように、非加速試験時
は、特性線Ｉと特性線IIとで示される電圧特性を持ち、
加速試験時は、特性線Ｉと特性線III とで示される電圧
特性を持つ。
で説明した回路構成と同一であって、入力する内部基準
電圧ＶＲＥＦと等しい電圧を内部電源電圧ＶＩＮＴとし
て出力する。従って、発生する内部電源電圧ＶＩＮＴの
電圧特性は、図４（ｂ）に示すように、非加速試験時
は、特性線Ｉと特性線IIとで示される電圧特性を持ち、
加速試験時は、特性線Ｉと特性線III とで示される電圧
特性を持つ。
【００９６】つまり、加速試験時と非加速試験時にそれ
ぞれ異なる内部基準電圧を発生し、この発生する内部基
準電圧に基づいた内部電源電圧を発生することにより、
加速試験時と非加速試験時にそれぞれ異なる内部電源電
圧を発生することが可能となる。
ぞれ異なる内部基準電圧を発生し、この発生する内部基
準電圧に基づいた内部電源電圧を発生することにより、
加速試験時と非加速試験時にそれぞれ異なる内部電源電
圧を発生することが可能となる。
【００９７】（第３の実施の形態）図７は本発明の第３
の実施の形態における半導体集積回路の回路図を示すも
のである。図７において、ＱＰ２１はＰ型ＭＯＳトラン
ジスタ、ＱＮ２１はＮ型ＭＯＳトランジスタ、Ｆ１、Ｆ
２はヒューズを示す。図７は図５の加速試験時電圧供給
回路９を構成するＰ型ＭＯＳトランジスタＱＰ１０のソ
ース端子に、ダイオード型にゲート接続したＮ型ＭＯＳ
トランジスタＱＮ２１を直列に接続し、このＮ型ＭＯＳ
トランジスタＱＮ２１に、ダイオード型にゲート接続し
たＰ型ＭＯＳトランジスタＱＰ２１を直列に接続し、ダ
イオード型にゲート接続したトランジスタＱＰ２１、Ｑ
Ｎ２１と並列にヒューズＦ１、Ｆ２をそれぞれ接続した
構成である。また、Ｐ型ＭＯＳトランジスタのしきい値
電圧をＶＴＰ、Ｎ型ＭＯＳトランジスタのしきい値電圧
をＶＴＮとする。
の実施の形態における半導体集積回路の回路図を示すも
のである。図７において、ＱＰ２１はＰ型ＭＯＳトラン
ジスタ、ＱＮ２１はＮ型ＭＯＳトランジスタ、Ｆ１、Ｆ
２はヒューズを示す。図７は図５の加速試験時電圧供給
回路９を構成するＰ型ＭＯＳトランジスタＱＰ１０のソ
ース端子に、ダイオード型にゲート接続したＮ型ＭＯＳ
トランジスタＱＮ２１を直列に接続し、このＮ型ＭＯＳ
トランジスタＱＮ２１に、ダイオード型にゲート接続し
たＰ型ＭＯＳトランジスタＱＰ２１を直列に接続し、ダ
イオード型にゲート接続したトランジスタＱＰ２１、Ｑ
Ｎ２１と並列にヒューズＦ１、Ｆ２をそれぞれ接続した
構成である。また、Ｐ型ＭＯＳトランジスタのしきい値
電圧をＶＴＰ、Ｎ型ＭＯＳトランジスタのしきい値電圧
をＶＴＮとする。
【００９８】以上のように構成された第３の実施の形態
の半導体集積回路について、以下、その動作を説明す
る。
の半導体集積回路について、以下、その動作を説明す
る。
【００９９】Ｐ型ＭＯＳトランジスタＱＰ１０がオンす
るのは、第１の実施の形態で示したように、加速試験時
で、且つ、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よ
り高い電圧特性となる場合である。ヒューズＦ１、Ｆ２
が切断されていない場合は、トランジスタＱＰ１０のソ
ース端子の電圧は、外部電源電圧ＶＥＸＴと等しいの
で、内部電源電圧ＶＩＮＴの電圧特性は、第１の実施の
形態で示した図２における特性線III と等しくなる。
るのは、第１の実施の形態で示したように、加速試験時
で、且つ、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よ
り高い電圧特性となる場合である。ヒューズＦ１、Ｆ２
が切断されていない場合は、トランジスタＱＰ１０のソ
ース端子の電圧は、外部電源電圧ＶＥＸＴと等しいの
で、内部電源電圧ＶＩＮＴの電圧特性は、第１の実施の
形態で示した図２における特性線III と等しくなる。
【０１００】ヒューズＦ１を切断した場合は、Ｐ型ＭＯ
ＳトランジスタＱＰ１０に対してダイオード型にゲート
接続したＰ型ＭＯＳトランジスタＱＰ２１が直列に接続
された構成となる。従って、加速試験時には、基準電圧
ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性とな
る外部電源電圧の下での内部電源電圧ＶＩＮＴの電圧特
性は、図８の特性線IVに示すように、外部電源電圧ＶＥ
ＸＴよりＰ型ＭＯＳトランジスタのしきい値電圧ＶＴＰ
だけ低くすることができる。
ＳトランジスタＱＰ１０に対してダイオード型にゲート
接続したＰ型ＭＯＳトランジスタＱＰ２１が直列に接続
された構成となる。従って、加速試験時には、基準電圧
ＶＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性とな
る外部電源電圧の下での内部電源電圧ＶＩＮＴの電圧特
性は、図８の特性線IVに示すように、外部電源電圧ＶＥ
ＸＴよりＰ型ＭＯＳトランジスタのしきい値電圧ＶＴＰ
だけ低くすることができる。
【０１０１】同様に、ヒューズＦ２を切断すれば、Ｐ型
ＭＯＳトランジスタＱＰ１０に対してダイオード型にゲ
ート接続したＮ型ＭＯＳトランジスタＱＮ２１が直列に
接続された構成となり、内部電源電圧ＶＩＮＴの電圧特
性は、図８の特性線Ｖに示すように、外部電源電圧ＶＥ
ＸＴよりＮ型ＭＯＳトランジスタのしきい値電圧ＶＴＮ
だけ低くすることができる。尚、Ｎ型ＭＯＳトランジス
タＱＮ２１をメモリセルトランジスタと同じ不純物注入
をしたＮ型ＭＯＳトランジスタで構成すれば、内部電源
電圧ＶＩＮＴの電圧特性は、外部電源電圧ＶＥＸＴより
メモリセルトランジスタのしきい値電圧だけ低くするこ
とが可能となる。また、直列接続しているそれぞれのト
ランジスタの順番を入れ換えても同様の効果が得られ
る。
ＭＯＳトランジスタＱＰ１０に対してダイオード型にゲ
ート接続したＮ型ＭＯＳトランジスタＱＮ２１が直列に
接続された構成となり、内部電源電圧ＶＩＮＴの電圧特
性は、図８の特性線Ｖに示すように、外部電源電圧ＶＥ
ＸＴよりＮ型ＭＯＳトランジスタのしきい値電圧ＶＴＮ
だけ低くすることができる。尚、Ｎ型ＭＯＳトランジス
タＱＮ２１をメモリセルトランジスタと同じ不純物注入
をしたＮ型ＭＯＳトランジスタで構成すれば、内部電源
電圧ＶＩＮＴの電圧特性は、外部電源電圧ＶＥＸＴより
メモリセルトランジスタのしきい値電圧だけ低くするこ
とが可能となる。また、直列接続しているそれぞれのト
ランジスタの順番を入れ換えても同様の効果が得られ
る。
【０１０２】このように、加速試験時における内部電源
電圧特性の変更が容易に実現できるので、加速試験にお
ける内部回路に対する電圧加速の選択自由度が増す。
電圧特性の変更が容易に実現できるので、加速試験にお
ける内部回路に対する電圧加速の選択自由度が増す。
【０１０３】（第４の実施の形態）図９は本発明の第４
の実施の形態における半導体集積回路の回路図を示すも
のである。
の実施の形態における半導体集積回路の回路図を示すも
のである。
【０１０４】図９において、ＱＰ２２はＰ型ＭＯＳトラ
ンジスタ、ＱＮ２２はＮ型ＭＯＳトランジスタ、Ｆ３、
Ｆ４はヒューズを示す。図９は図６の加速試験時基準電
圧発生回路１１を構成するＰ型ＭＯＳトランジスタＱＰ
１７のソース端子に、ダイオード型にゲート接続したＮ
型ＭＯＳトランジスタＱＮ２２を直列に接続し、このＮ
型ＭＯＳトランジスタＱＮ２２に、ダイオード型にゲー
ト接続したＰ型ＭＯＳトランジスタＱＰ２２を直列に接
続し、ダイオード型にゲート接続したトランジスタＱＰ
２２、ＱＮ２２と並列にヒューズＦ３、Ｆ４をそれぞれ
接続した構成である。また、Ｐ型ＭＯＳトランジスタの
しきい値電圧をＶＴＰ、Ｎ型ＭＯＳトランジスタのしき
い値電圧をＶＴＮとする。
ンジスタ、ＱＮ２２はＮ型ＭＯＳトランジスタ、Ｆ３、
Ｆ４はヒューズを示す。図９は図６の加速試験時基準電
圧発生回路１１を構成するＰ型ＭＯＳトランジスタＱＰ
１７のソース端子に、ダイオード型にゲート接続したＮ
型ＭＯＳトランジスタＱＮ２２を直列に接続し、このＮ
型ＭＯＳトランジスタＱＮ２２に、ダイオード型にゲー
ト接続したＰ型ＭＯＳトランジスタＱＰ２２を直列に接
続し、ダイオード型にゲート接続したトランジスタＱＰ
２２、ＱＮ２２と並列にヒューズＦ３、Ｆ４をそれぞれ
接続した構成である。また、Ｐ型ＭＯＳトランジスタの
しきい値電圧をＶＴＰ、Ｎ型ＭＯＳトランジスタのしき
い値電圧をＶＴＮとする。
【０１０５】以上のように構成された第４の実施の形態
の半導体集積回路について、以下、その動作を説明す
る。
の半導体集積回路について、以下、その動作を説明す
る。
【０１０６】Ｐ型ＭＯＳトランジスタＱＰ１７がオンす
るのは、第２の実施の形態で示したように、加速試験時
で、且つ、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よ
り高い電圧特性となる場合である。ヒューズＦ３、Ｆ４
が切断されていない場合は、トランジスタＱＰ１７のソ
ース端子の電圧は、外部電源電圧ＶＥＸＴと等しいの
で、内部基準電圧ＶＲＥＦの電圧特性は、第２の実施の
形態で示した図４（ａ）における特性線III と等しくな
る。
るのは、第２の実施の形態で示したように、加速試験時
で、且つ、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よ
り高い電圧特性となる場合である。ヒューズＦ３、Ｆ４
が切断されていない場合は、トランジスタＱＰ１７のソ
ース端子の電圧は、外部電源電圧ＶＥＸＴと等しいの
で、内部基準電圧ＶＲＥＦの電圧特性は、第２の実施の
形態で示した図４（ａ）における特性線III と等しくな
る。
【０１０７】一方、ヒューズＦ３を切断した場合は、Ｐ
型ＭＯＳトランジスタＱＰ１７に対しダイオード型にゲ
ート接続したＰ型ＭＯＳトランジスタＱＰ２２が直列に
接続された構成となるので、加速試験時に、基準電圧Ｖ
ＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる
外部電源電圧の下での内部基準電圧ＶＲＥＦの電圧特性
は、図１０の特性線IVに示すように、外部電源電圧ＶＥ
ＸＴよりもＰ型ＭＯＳトランジスタのしきい値電圧ＶＴ
Ｐだけ低くすることができる。同様に、ヒューズＦ４を
切断すれば、Ｐ型ＭＯＳトランジスタＱＰ１７に対しダ
イオード型にゲート接続したＮ型ＭＯＳトランジスタＱ
Ｎ２２が直列に接続された構成となるので、内部基準電
圧ＶＲＥＦの電圧特性は、図１０の特性線Ｖに示すよう
に、外部電源電圧ＶＥＸＴよりＮ型ＭＯＳトランジスタ
のしきい値電圧ＶＴＮだけ低くすることができる。
型ＭＯＳトランジスタＱＰ１７に対しダイオード型にゲ
ート接続したＰ型ＭＯＳトランジスタＱＰ２２が直列に
接続された構成となるので、加速試験時に、基準電圧Ｖ
ＲＥＦ２が基準電圧ＶＲＥＦ１より高い電圧特性となる
外部電源電圧の下での内部基準電圧ＶＲＥＦの電圧特性
は、図１０の特性線IVに示すように、外部電源電圧ＶＥ
ＸＴよりもＰ型ＭＯＳトランジスタのしきい値電圧ＶＴ
Ｐだけ低くすることができる。同様に、ヒューズＦ４を
切断すれば、Ｐ型ＭＯＳトランジスタＱＰ１７に対しダ
イオード型にゲート接続したＮ型ＭＯＳトランジスタＱ
Ｎ２２が直列に接続された構成となるので、内部基準電
圧ＶＲＥＦの電圧特性は、図１０の特性線Ｖに示すよう
に、外部電源電圧ＶＥＸＴよりＮ型ＭＯＳトランジスタ
のしきい値電圧ＶＴＮだけ低くすることができる。
【０１０８】尚、Ｎ型ＭＯＳトランジスタＱＮ２２をメ
モリセルトランジスタと同じ不純物注入をしたＮ型ＭＯ
Ｓトランジスタで構成すれば、内部基準電圧ＶＲＥＦの
電圧特性は、外部電源電圧ＶＥＸＴよりメモリセルトラ
ンジスタのしきい値電圧だけ低くすることが可能とな
る。また、直列接続しているそれぞれのトランジスタの
順番を入れ換えても同様の効果が得られる。
モリセルトランジスタと同じ不純物注入をしたＮ型ＭＯ
Ｓトランジスタで構成すれば、内部基準電圧ＶＲＥＦの
電圧特性は、外部電源電圧ＶＥＸＴよりメモリセルトラ
ンジスタのしきい値電圧だけ低くすることが可能とな
る。また、直列接続しているそれぞれのトランジスタの
順番を入れ換えても同様の効果が得られる。
【０１０９】このように、加速試験時の内部基準電圧特
性の変更が容易に実現できるので、これに伴って、加速
試験時の内部電源電圧特性の変更が可能となり、加速試
験における内部回路に対する電圧加速の選択自由度が増
す。
性の変更が容易に実現できるので、これに伴って、加速
試験時の内部電源電圧特性の変更が可能となり、加速試
験における内部回路に対する電圧加速の選択自由度が増
す。
【０１１０】（第５の実施の形態）図１１は本発明の第
５の実施の形態における半導体集積回路の回路図を示す
ものである。
５の実施の形態における半導体集積回路の回路図を示す
ものである。
【０１１１】図１１において、１２ａ、１２ｂはインバ
ータ、ＱＮ２３はＮ型ＭＯＳトランジスタを示す。図１
１は図５の基準電圧比較回路８中の差動増幅器１３の出
力と、次段の加速試験時電圧供給回路９を構成するＰ型
ＭＯＳトランジスタＱＰ１０の間に、インバータ１２
ａ、１２ｂを接続し、基準電圧ＶＲＥＦ１をゲート端子
に入力するＮ型ＭＯＳトランジスタＱＮ８と並列にＮ型
ＭＯＳトランジスタＱＮ２３を接続し、このＮ型ＭＯＳ
トランジスタＱＮ２３のゲート端子には、前記インバー
タ１２ｂの出力が入力される構成である。
ータ、ＱＮ２３はＮ型ＭＯＳトランジスタを示す。図１
１は図５の基準電圧比較回路８中の差動増幅器１３の出
力と、次段の加速試験時電圧供給回路９を構成するＰ型
ＭＯＳトランジスタＱＰ１０の間に、インバータ１２
ａ、１２ｂを接続し、基準電圧ＶＲＥＦ１をゲート端子
に入力するＮ型ＭＯＳトランジスタＱＮ８と並列にＮ型
ＭＯＳトランジスタＱＮ２３を接続し、このＮ型ＭＯＳ
トランジスタＱＮ２３のゲート端子には、前記インバー
タ１２ｂの出力が入力される構成である。
【０１１２】以上のように構成された第５の実施の形態
の半導体集積回路について、以下、その動作を説明す
る。
の半導体集積回路について、以下、その動作を説明す
る。
【０１１３】先ず、インバータ１２ｂの出力信号ＶＢＩ
は、差動増幅器１３の出力からインバータを２段を通過
した信号であり、差動増幅器１３の出力と同一極性であ
る。よって、Ｎ型ＭＯＳトランジスタＱＮ２３が無い場
合は、前記第１の実施の形態と同じ内部電源電圧特性を
持つ。
は、差動増幅器１３の出力からインバータを２段を通過
した信号であり、差動増幅器１３の出力と同一極性であ
る。よって、Ｎ型ＭＯＳトランジスタＱＮ２３が無い場
合は、前記第１の実施の形態と同じ内部電源電圧特性を
持つ。
【０１１４】今、このインバータ１２ｂの出力信号ＶＢ
Ｉを、基準電圧ＶＲＥＦ１をゲート端子に入力するＮ型
ＭＯＳトランジスタＱＮ８と並列に接続したＮ型ＭＯＳ
トランジスタＱＮ２３へ、正帰還のフィードバックをか
けることにより、内部電源電圧ＶＩＮＴの電圧特性は、
図１２に示すように、外部電源電圧ＶＥＸＴが低い電圧
から高い電圧に変化する場合は、特性線Ａを通る内部電
源電圧特性となる。つまり、外部電源電圧ＶＥＸＴがＶ
３以上にならないと、出力信号ＶＢＩは低レベルになら
ない。逆に、外部電源電圧ＶＥＸＴが高い電圧から低い
電圧に変化する場合は、フードバックがかからないため
（外部電源電圧がＶ３以上の時、出力信号ＶＢＩは低レ
ベルを出力しており、出力信号ＶＢＩをゲート端子に入
力するトランジスタＱＮ２３はオフするため）、特性線
Ｂを通る内部電源電圧特性（第１の実施の形態と同じ）
となる。
Ｉを、基準電圧ＶＲＥＦ１をゲート端子に入力するＮ型
ＭＯＳトランジスタＱＮ８と並列に接続したＮ型ＭＯＳ
トランジスタＱＮ２３へ、正帰還のフィードバックをか
けることにより、内部電源電圧ＶＩＮＴの電圧特性は、
図１２に示すように、外部電源電圧ＶＥＸＴが低い電圧
から高い電圧に変化する場合は、特性線Ａを通る内部電
源電圧特性となる。つまり、外部電源電圧ＶＥＸＴがＶ
３以上にならないと、出力信号ＶＢＩは低レベルになら
ない。逆に、外部電源電圧ＶＥＸＴが高い電圧から低い
電圧に変化する場合は、フードバックがかからないため
（外部電源電圧がＶ３以上の時、出力信号ＶＢＩは低レ
ベルを出力しており、出力信号ＶＢＩをゲート端子に入
力するトランジスタＱＮ２３はオフするため）、特性線
Ｂを通る内部電源電圧特性（第１の実施の形態と同じ）
となる。
【０１１５】このように、電圧Ｖ３−電圧Ｖ２の幅を持
つヒステリシス特性を持たせることにより、加速試験時
（加速試験時制御信号ＢＩＭが高レベル時）、外部電源
電圧ＶＥＸＴが所定値Ｖ２近傍で電源ノイズ等により変
動した場合でも、安定した内部電源電圧特性を得ること
が可能となる。
つヒステリシス特性を持たせることにより、加速試験時
（加速試験時制御信号ＢＩＭが高レベル時）、外部電源
電圧ＶＥＸＴが所定値Ｖ２近傍で電源ノイズ等により変
動した場合でも、安定した内部電源電圧特性を得ること
が可能となる。
【０１１６】（第６の実施の形態）図１３は本発明の第
６の実施の形態における半導体集積回路の回路図を示す
ものである。
６の実施の形態における半導体集積回路の回路図を示す
ものである。
【０１１７】図１３は図６の基準電圧比較回路８中の差
動増幅器１３の出力と、次段の加速試験時基準電圧発生
回路１１を構成するＰ型ＭＯＳトランジスタＱＰ１７の
間に、インバータ１２ａ、１２ｂを接続し、基準電圧Ｖ
ＲＥＦ１をゲート端子に入力するＮ型ＭＯＳトランジス
タＱＮ８と並列にＮ型ＭＯＳトランジスタＱＮ２３を接
続し、このＮ型ＭＯＳトランジスタＱＮ２３のゲート端
子には、前記インバータ１２ｂの出力が入力される構成
である。
動増幅器１３の出力と、次段の加速試験時基準電圧発生
回路１１を構成するＰ型ＭＯＳトランジスタＱＰ１７の
間に、インバータ１２ａ、１２ｂを接続し、基準電圧Ｖ
ＲＥＦ１をゲート端子に入力するＮ型ＭＯＳトランジス
タＱＮ８と並列にＮ型ＭＯＳトランジスタＱＮ２３を接
続し、このＮ型ＭＯＳトランジスタＱＮ２３のゲート端
子には、前記インバータ１２ｂの出力が入力される構成
である。
【０１１８】以上のように構成された第６の実施の形態
の半導体集積回路について、以下、その動作を説明す
る。
の半導体集積回路について、以下、その動作を説明す
る。
【０１１９】先ず、インバータ１２ｂの出力信号ＶＢＩ
は、差動増幅器１３の出力からインバータを２段を通過
した信号であり、差動増幅器１３の出力と同一極性であ
る。よって、Ｎ型ＭＯＳトランジスタＱＮ２３が無い場
合は、前記第１の実施の形態と同じ内部電源電圧特性を
持つ。
は、差動増幅器１３の出力からインバータを２段を通過
した信号であり、差動増幅器１３の出力と同一極性であ
る。よって、Ｎ型ＭＯＳトランジスタＱＮ２３が無い場
合は、前記第１の実施の形態と同じ内部電源電圧特性を
持つ。
【０１２０】今、このインバータ１２ｂの出力信号ＶＢ
Ｉを、基準電圧ＶＲＥＦ１をゲート端子に入力するＮ型
ＭＯＳトランジスタＱＮ８と並列に接続したＮ型ＭＯＳ
トランジスタＱＮ２３へ、正帰還のフィードバックをか
けることにより、内部基準電圧ＶＲＥＦの電圧特性は、
図１４に示すように、外部電源電圧ＶＥＸＴが低い電圧
から高い電圧に変化する場合は、特性線Ａを通る内部基
準電圧特性となる。つまり、外部電源電圧ＶＥＸＴがＶ
３以上にならないと、出力信号ＶＢＩは低レベルになら
ない。逆に、外部電源電圧ＶＥＸＴが高い電圧から低い
電圧に変化する場合は、フードバックがかからないため
（外部電源電圧がＶ３以上の時、出力信号ＶＢＩは低レ
ベルを出力しており、出力信号ＶＢＩをゲート端子に入
力するトランジスタＱＮ２３はオフするため）、特性線
Ｂを通る内部基準電圧特性（第２の実施の形態と同じ）
となる。
Ｉを、基準電圧ＶＲＥＦ１をゲート端子に入力するＮ型
ＭＯＳトランジスタＱＮ８と並列に接続したＮ型ＭＯＳ
トランジスタＱＮ２３へ、正帰還のフィードバックをか
けることにより、内部基準電圧ＶＲＥＦの電圧特性は、
図１４に示すように、外部電源電圧ＶＥＸＴが低い電圧
から高い電圧に変化する場合は、特性線Ａを通る内部基
準電圧特性となる。つまり、外部電源電圧ＶＥＸＴがＶ
３以上にならないと、出力信号ＶＢＩは低レベルになら
ない。逆に、外部電源電圧ＶＥＸＴが高い電圧から低い
電圧に変化する場合は、フードバックがかからないため
（外部電源電圧がＶ３以上の時、出力信号ＶＢＩは低レ
ベルを出力しており、出力信号ＶＢＩをゲート端子に入
力するトランジスタＱＮ２３はオフするため）、特性線
Ｂを通る内部基準電圧特性（第２の実施の形態と同じ）
となる。
【０１２１】このように、電圧Ｖ３−電圧Ｖ２の幅を持
つヒステリシス特性を持たせることにより、加速試験時
（加速試験時制御信号ＢＩＭが高レベル時）、外部電源
電圧ＶＥＸＴが所定値Ｖ２近傍で電源ノイズ等により変
動した場合でも、安定した内部基準電圧特性を得ること
ができる。よって、この内部基準電圧に基づいて発生す
る内部電源電圧も安定した電圧特性を得ることができ
る。実デバイスでは、約０．４Ｖ程度のヒステリシス特
性を持たせることにより、良好な内部電源電圧特性を得
ることができる。
つヒステリシス特性を持たせることにより、加速試験時
（加速試験時制御信号ＢＩＭが高レベル時）、外部電源
電圧ＶＥＸＴが所定値Ｖ２近傍で電源ノイズ等により変
動した場合でも、安定した内部基準電圧特性を得ること
ができる。よって、この内部基準電圧に基づいて発生す
る内部電源電圧も安定した電圧特性を得ることができ
る。実デバイスでは、約０．４Ｖ程度のヒステリシス特
性を持たせることにより、良好な内部電源電圧特性を得
ることができる。
【０１２２】（第７の実施の形態）図１５は本発明の第
７の実施の形態における半導体集積回路の回路図を示す
ものである。
７の実施の形態における半導体集積回路の回路図を示す
ものである。
【０１２３】図１５は図５の基準電圧ＶＲＥＦ２を入力
する内部電源供給回路５の差動増幅器７中のＰ型ＭＯＳ
トランジスタＱＰ４と並列にＰ型ＭＯＳトランジスタＱ
Ｐ２３を接続し、このＰ型ＭＯＳトランジスタＱＰ２３
のゲート端子と、前記差動増幅器７中のＮ型ＭＯＳトラ
ンジスタＱＮ６のゲート端子に、加速試験時制御信号Ｂ
ＩＭの反転信号／ＢＩＭを入力する構成である。
する内部電源供給回路５の差動増幅器７中のＰ型ＭＯＳ
トランジスタＱＰ４と並列にＰ型ＭＯＳトランジスタＱ
Ｐ２３を接続し、このＰ型ＭＯＳトランジスタＱＰ２３
のゲート端子と、前記差動増幅器７中のＮ型ＭＯＳトラ
ンジスタＱＮ６のゲート端子に、加速試験時制御信号Ｂ
ＩＭの反転信号／ＢＩＭを入力する構成である。
【０１２４】以上のように構成された第７の実施の形態
の半導体集積回路について、以下、その動作を説明す
る。
の半導体集積回路について、以下、その動作を説明す
る。
【０１２５】先ず、非加速試験時の場合、加速試験時制
御信号ＢＩＭは低レベルの信号であり、その反転信号／
ＢＩＭは高レベルの信号である。／ＢＩＭをゲート端子
に入力するＰ型ＭＯＳトランジスタＱＰ２３はオフし、
また、Ｎ型ＭＯＳトランジスタＱＮ６はオンするので、
基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５中
の差動増幅器７は、活性化状態となる。よって、非加速
試験時の場合、第１の実施の形態と同一の動作を行う。
御信号ＢＩＭは低レベルの信号であり、その反転信号／
ＢＩＭは高レベルの信号である。／ＢＩＭをゲート端子
に入力するＰ型ＭＯＳトランジスタＱＰ２３はオフし、
また、Ｎ型ＭＯＳトランジスタＱＮ６はオンするので、
基準電圧ＶＲＥＦ２を入力とする内部電源供給回路５中
の差動増幅器７は、活性化状態となる。よって、非加速
試験時の場合、第１の実施の形態と同一の動作を行う。
【０１２６】次に、加速試験時の場合、加速試験時制御
信号ＢＩＭは高レベルとなり、その反転信号／ＢＩＭ
は、低レベルの信号となる。第１の実施の形態で示した
ように、加速試験時の内部電源電圧特性は、外部電源電
圧ＶＥＸＴが所定値Ｖ２未満の場合は、基準電圧ＶＲＥ
Ｆ１を入力とする内部電源供給回路５により発生する内
部電源電圧ＶＩＮＴの電圧特性で決まり、また、外部電
源電圧ＶＥＸＴが所定値Ｖ２以上の場合は、基準電圧比
較回路８と、加速試験時電圧発生回路９により発生する
内部電源電圧ＶＩＮＴの電圧特性で決まる。つまり、基
準電圧ＶＲＥＦ２を入力とする内部電源供給回路５の動
作には関係していない。よって、加速試験時制御信号の
反転信号／ＢＩＭをＰ型ＭＯＳトランジスタＱＰ２３の
ゲート端子とＮ型ＭＯＳトランジスタＱＮ６のゲート端
子に入力することにより、基準電圧ＶＲＥＦ２を入力と
する内部電源供給回路５を非活性状態にしても問題な
い。
信号ＢＩＭは高レベルとなり、その反転信号／ＢＩＭ
は、低レベルの信号となる。第１の実施の形態で示した
ように、加速試験時の内部電源電圧特性は、外部電源電
圧ＶＥＸＴが所定値Ｖ２未満の場合は、基準電圧ＶＲＥ
Ｆ１を入力とする内部電源供給回路５により発生する内
部電源電圧ＶＩＮＴの電圧特性で決まり、また、外部電
源電圧ＶＥＸＴが所定値Ｖ２以上の場合は、基準電圧比
較回路８と、加速試験時電圧発生回路９により発生する
内部電源電圧ＶＩＮＴの電圧特性で決まる。つまり、基
準電圧ＶＲＥＦ２を入力とする内部電源供給回路５の動
作には関係していない。よって、加速試験時制御信号の
反転信号／ＢＩＭをＰ型ＭＯＳトランジスタＱＰ２３の
ゲート端子とＮ型ＭＯＳトランジスタＱＮ６のゲート端
子に入力することにより、基準電圧ＶＲＥＦ２を入力と
する内部電源供給回路５を非活性状態にしても問題な
い。
【０１２７】このように、加速試験時、基準電圧ＶＲＥ
Ｆ２を入力とする内部電源供給回路５を非活性状態に
し、差動増幅器７を流れる定常電流を低減することによ
り、低消費電力化が可能となる。
Ｆ２を入力とする内部電源供給回路５を非活性状態に
し、差動増幅器７を流れる定常電流を低減することによ
り、低消費電力化が可能となる。
【０１２８】（第８の実施の形態）図１６は本発明の第
８の実施の形態における半導体集積回路の回路図を示す
ものである。
８の実施の形態における半導体集積回路の回路図を示す
ものである。
【０１２９】図１６は図６の基準電圧ＶＲＥＦ２を入力
する内部基準電圧発生回路１０の差動増幅器１４中のＰ
型ＭＯＳトランジスタＱＰ１４と並列にＰ型ＭＯＳトラ
ンジスタＱＰ２４を接続し、このＰ型ＭＯＳトランジス
タＱＰ２４のゲート端子と、前記差動増幅器１４中のＮ
型ＭＯＳトランジスタＱＮ１６のゲート端子に、加速試
験時制御信号の反転信号／ＢＩＭを入力する構成であ
る。
する内部基準電圧発生回路１０の差動増幅器１４中のＰ
型ＭＯＳトランジスタＱＰ１４と並列にＰ型ＭＯＳトラ
ンジスタＱＰ２４を接続し、このＰ型ＭＯＳトランジス
タＱＰ２４のゲート端子と、前記差動増幅器１４中のＮ
型ＭＯＳトランジスタＱＮ１６のゲート端子に、加速試
験時制御信号の反転信号／ＢＩＭを入力する構成であ
る。
【０１３０】以上のように構成された第８の実施の形態
の半導体集積回路について、以下、その動作を説明す
る。
の半導体集積回路について、以下、その動作を説明す
る。
【０１３１】先ず、非加速試験時の場合、加速試験時制
御信号ＢＩＭは低レベルの信号であり、その反転信号／
ＢＩＭは高レベルの信号である。／ＢＩＭをゲート端子
に入力する、Ｐ型ＭＯＳトランジスタＱＰ２４はオフ
し、また、Ｎ型ＭＯＳトランジスタＱＮ１６はオンする
ので、基準電圧ＶＲＥＦ２を入力とする内部基準電圧発
生回路１０中の差動増幅器１４は、活性化状態となる。
よって、非加速試験時の場合、第２の実施の形態と同一
の動作を行う。
御信号ＢＩＭは低レベルの信号であり、その反転信号／
ＢＩＭは高レベルの信号である。／ＢＩＭをゲート端子
に入力する、Ｐ型ＭＯＳトランジスタＱＰ２４はオフ
し、また、Ｎ型ＭＯＳトランジスタＱＮ１６はオンする
ので、基準電圧ＶＲＥＦ２を入力とする内部基準電圧発
生回路１０中の差動増幅器１４は、活性化状態となる。
よって、非加速試験時の場合、第２の実施の形態と同一
の動作を行う。
【０１３２】次に、加速試験時の場合、加速試験時制御
信号ＢＩＭは高レベルとなり、その反転信号／ＢＩＭ
は、低レベルの信号となる。第２の実施の形態で示した
ように、加速試験時の内部基準電圧特性は、外部電源電
圧ＶＥＸＴが所定値Ｖ２未満の場合は、基準電圧ＶＲＥ
Ｆ１を入力とする内部基準電圧発生回路１０により発生
する内部基準電圧ＶＲＥＦの電圧特性で決まり、また、
外部電源電圧ＶＥＸＴが所定値Ｖ２以上の場合は、基準
電圧比較回路８と、加速試験時内部基準電圧発生回路１
１により発生する内部基準電圧ＶＲＥＦの電圧特性で決
まる。つまり、基準電圧ＶＲＥＦ２を入力とする内部基
準電圧発生回路１０の動作には関係していない。よっ
て、加速試験時制御信号の反転信号／ＢＩＭをＰ型ＭＯ
ＳトランジスタＱＰ２４のゲート端子とＮ型ＭＯＳトラ
ンジスタＱＮ１６のゲート端子に入力することにより、
基準電圧ＶＲＥＦ２を入力とする内部基準電圧発生回路
１０を非活性状態にしても問題ない。
信号ＢＩＭは高レベルとなり、その反転信号／ＢＩＭ
は、低レベルの信号となる。第２の実施の形態で示した
ように、加速試験時の内部基準電圧特性は、外部電源電
圧ＶＥＸＴが所定値Ｖ２未満の場合は、基準電圧ＶＲＥ
Ｆ１を入力とする内部基準電圧発生回路１０により発生
する内部基準電圧ＶＲＥＦの電圧特性で決まり、また、
外部電源電圧ＶＥＸＴが所定値Ｖ２以上の場合は、基準
電圧比較回路８と、加速試験時内部基準電圧発生回路１
１により発生する内部基準電圧ＶＲＥＦの電圧特性で決
まる。つまり、基準電圧ＶＲＥＦ２を入力とする内部基
準電圧発生回路１０の動作には関係していない。よっ
て、加速試験時制御信号の反転信号／ＢＩＭをＰ型ＭＯ
ＳトランジスタＱＰ２４のゲート端子とＮ型ＭＯＳトラ
ンジスタＱＮ１６のゲート端子に入力することにより、
基準電圧ＶＲＥＦ２を入力とする内部基準電圧発生回路
１０を非活性状態にしても問題ない。
【０１３３】このように、加速試験時、基準電圧ＶＲＥ
Ｆ２を入力とする内部基準電圧発生回路１０を非活性状
態にし、差動増幅器１４を流れる定常電流を低減するこ
とにより、低消費電力化が可能となる。
Ｆ２を入力とする内部基準電圧発生回路１０を非活性状
態にし、差動増幅器１４を流れる定常電流を低減するこ
とにより、低消費電力化が可能となる。
【０１３４】（第９の実施の形態）図１７は本発明の第
９の実施の形態における半導体集積回路の回路図を示す
ものである。
９の実施の形態における半導体集積回路の回路図を示す
ものである。
【０１３５】図１７は図５の基準電圧比較回路８中の差
動増幅器１３の出力と、次段の加速試験時電圧供給回路
９を構成するＰ型ＭＯＳトランジスタＱＰ１０の間に、
インバータ１２ａ、１２ｂを接続し、また、基準電圧Ｖ
ＲＥＦ１を入力する内部電源供給回路５の差動増幅器７
中のＰ型ＭＯＳトランジスタＱＰ１と並列にＰ型ＭＯＳ
トランジスタＱＰ２５を接続し、このＰ型ＭＯＳトラン
ジスタＱＰ２５のゲート端子と、Ｎ型ＭＯＳトランジス
タＱＮ３のゲート端子とに、前記インバータ１２ｂの出
力信号ＶＢＩを入力した構成である。
動増幅器１３の出力と、次段の加速試験時電圧供給回路
９を構成するＰ型ＭＯＳトランジスタＱＰ１０の間に、
インバータ１２ａ、１２ｂを接続し、また、基準電圧Ｖ
ＲＥＦ１を入力する内部電源供給回路５の差動増幅器７
中のＰ型ＭＯＳトランジスタＱＰ１と並列にＰ型ＭＯＳ
トランジスタＱＰ２５を接続し、このＰ型ＭＯＳトラン
ジスタＱＰ２５のゲート端子と、Ｎ型ＭＯＳトランジス
タＱＮ３のゲート端子とに、前記インバータ１２ｂの出
力信号ＶＢＩを入力した構成である。
【０１３６】以上のように構成された第９の実施の形態
の半導体集積回路について、以下、その動作を説明す
る。
の半導体集積回路について、以下、その動作を説明す
る。
【０１３７】先ず、非加速試験時の場合、加速試験時制
御信号ＢＩＭは低レベルとなり、基準電圧比較回路８中
の差動増幅器１３は非活性状態となる。これは、第１の
実施の形態で示した通りである。インバータ１２ｂの出
力信号ＶＢＩは、基準電圧比較回路８中の差動増幅器１
３の出力からインバータを２段を通過した信号であっ
て、差動増幅器１３の出力と同一極性であり、出力信号
ＶＢＩは、高レベルを出力する。従って、出力信号ＶＢ
Ｉをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ
２５はオフし、また、Ｎ型ＭＯＳトランジスタＱＮ３は
オンするので、基準電圧ＶＲＥＦ１を入力とする内部電
源供給回路５中の差動増幅器７は、活性化状態となる。
従って、非加速試験時の場合には、第１の実施の形態と
同一の動作を行う。
御信号ＢＩＭは低レベルとなり、基準電圧比較回路８中
の差動増幅器１３は非活性状態となる。これは、第１の
実施の形態で示した通りである。インバータ１２ｂの出
力信号ＶＢＩは、基準電圧比較回路８中の差動増幅器１
３の出力からインバータを２段を通過した信号であっ
て、差動増幅器１３の出力と同一極性であり、出力信号
ＶＢＩは、高レベルを出力する。従って、出力信号ＶＢ
Ｉをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ
２５はオフし、また、Ｎ型ＭＯＳトランジスタＱＮ３は
オンするので、基準電圧ＶＲＥＦ１を入力とする内部電
源供給回路５中の差動増幅器７は、活性化状態となる。
従って、非加速試験時の場合には、第１の実施の形態と
同一の動作を行う。
【０１３８】次に、加速試験時の場合、第１の実施の形
態で示したように、加速試験時の内部電源電圧ＶＩＮＴ
の電圧特性は、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ
２よりも高い電圧特性となる外部電源電圧のとき（外部
電源電圧が所定値Ｖ２未満）、基準電圧ＶＲＥＦ１を入
力とする内部電源供給回路５により発生する内部電源電
圧ＶＩＮＴの電圧特性で決まり、また、基準電圧ＶＲＥ
Ｆ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外
部電源電圧のとき（外部電源電圧が所定値Ｖ２以上）
は、基準電圧比較回路８と加速試験時電圧発生回路９と
により発生する内部電源電圧ＶＩＮＴの電圧特性で決ま
る。よって、基準電圧ＶＲＥＦ１を入力とする内部電源
供給回路５の動作は、基準電圧ＶＲＥＦ２が基準電圧Ｖ
ＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき
には関係していない。加速試験時に、基準電圧ＶＲＥＦ
２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部
電源電圧のとき、インバータ１２ｂの出力信号ＶＢＩは
高レベルを出力し、基準電圧ＶＲＥＦ２が基準電圧ＶＲ
ＥＦ１よりも高い電圧特性となる外部電源電圧のとき、
低レベルを出力する。従って、基準電圧ＶＲＥＦ１を入
力とする内部電源供給回路５は、外部電源電圧ＶＥＸＴ
が所定値Ｖ２未満で活性化状態となり、所定値Ｖ２以上
で非活性化状態となる。
態で示したように、加速試験時の内部電源電圧ＶＩＮＴ
の電圧特性は、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ
２よりも高い電圧特性となる外部電源電圧のとき（外部
電源電圧が所定値Ｖ２未満）、基準電圧ＶＲＥＦ１を入
力とする内部電源供給回路５により発生する内部電源電
圧ＶＩＮＴの電圧特性で決まり、また、基準電圧ＶＲＥ
Ｆ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外
部電源電圧のとき（外部電源電圧が所定値Ｖ２以上）
は、基準電圧比較回路８と加速試験時電圧発生回路９と
により発生する内部電源電圧ＶＩＮＴの電圧特性で決ま
る。よって、基準電圧ＶＲＥＦ１を入力とする内部電源
供給回路５の動作は、基準電圧ＶＲＥＦ２が基準電圧Ｖ
ＲＥＦ１よりも高い電圧特性となる外部電源電圧のとき
には関係していない。加速試験時に、基準電圧ＶＲＥＦ
２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる外部
電源電圧のとき、インバータ１２ｂの出力信号ＶＢＩは
高レベルを出力し、基準電圧ＶＲＥＦ２が基準電圧ＶＲ
ＥＦ１よりも高い電圧特性となる外部電源電圧のとき、
低レベルを出力する。従って、基準電圧ＶＲＥＦ１を入
力とする内部電源供給回路５は、外部電源電圧ＶＥＸＴ
が所定値Ｖ２未満で活性化状態となり、所定値Ｖ２以上
で非活性化状態となる。
【０１３９】このように、加速試験時に、基準電圧ＶＲ
ＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる
外部電源電圧のとき、基準電圧ＶＲＥＦ１を入力とする
内部電源供給回路５を非活性状態にし、差動増幅器７を
流れる定常電流を低減することにより、低消費電力化が
可能となる。
ＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる
外部電源電圧のとき、基準電圧ＶＲＥＦ１を入力とする
内部電源供給回路５を非活性状態にし、差動増幅器７を
流れる定常電流を低減することにより、低消費電力化が
可能となる。
【０１４０】（第１０の実施の形態）図１８は本発明の
第１０の実施の形態における半導体集積回路の回路図を
示すものである。
第１０の実施の形態における半導体集積回路の回路図を
示すものである。
【０１４１】図１８は図６の基準電圧比較回路８中の差
動増幅器１３の出力と、次段の加速試験時基準電圧発生
回路１１を構成するＰ型ＭＯＳトランジスタＱＰ１７の
間に、インバータ１２ａ、１２ｂを接続し、また、基準
電圧ＶＲＥＦ１を入力する内部基準電圧発生回路１０の
差動増幅器１４中のＰ型ＭＯＳトランジスタＱＰ１１と
並列にＰ型ＭＯＳトランジスタＱＰ２６を接続し、この
Ｐ型ＭＯＳトランジスタＱＰ２６のゲート端子と、Ｎ型
ＭＯＳトランジスタＱＮ１３のゲート端子とに、前記イ
ンバータ１２ｂの出力信号ＶＢＩを入力した構成であ
る。
動増幅器１３の出力と、次段の加速試験時基準電圧発生
回路１１を構成するＰ型ＭＯＳトランジスタＱＰ１７の
間に、インバータ１２ａ、１２ｂを接続し、また、基準
電圧ＶＲＥＦ１を入力する内部基準電圧発生回路１０の
差動増幅器１４中のＰ型ＭＯＳトランジスタＱＰ１１と
並列にＰ型ＭＯＳトランジスタＱＰ２６を接続し、この
Ｐ型ＭＯＳトランジスタＱＰ２６のゲート端子と、Ｎ型
ＭＯＳトランジスタＱＮ１３のゲート端子とに、前記イ
ンバータ１２ｂの出力信号ＶＢＩを入力した構成であ
る。
【０１４２】以上のように構成された第１０の実施の形
態の半導体集積回路について、以下、その動作を説明す
る。
態の半導体集積回路について、以下、その動作を説明す
る。
【０１４３】先ず、非加速試験時の場合、加速試験時制
御信号ＢＩＭは低レベルとなり、基準電圧比較回路８中
の差動増幅器１３は非活性状態となる。これは、第２の
実施の形態で示した通りである。インバータ１２ｂの出
力信号ＶＢＩは、基準電圧比較回路８中の差動増幅器１
３の出力からインバータを２段を通過した信号であっ
て、差動増幅器１３の出力と同一極性であり、出力信号
ＶＢＩは、高レベルを出力する。従って、出力信号ＶＢ
Ｉをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ
２６はオフし、また、Ｎ型ＭＯＳトランジスタＱＮ１３
はオンするので、基準電圧ＶＲＥＦ１を入力とする内部
基準電圧発生回路１０中の差動増幅器１４は、活性化状
態となる。よって、非加速試験時の場合、第２の実施の
形態と同一の動作を行う。
御信号ＢＩＭは低レベルとなり、基準電圧比較回路８中
の差動増幅器１３は非活性状態となる。これは、第２の
実施の形態で示した通りである。インバータ１２ｂの出
力信号ＶＢＩは、基準電圧比較回路８中の差動増幅器１
３の出力からインバータを２段を通過した信号であっ
て、差動増幅器１３の出力と同一極性であり、出力信号
ＶＢＩは、高レベルを出力する。従って、出力信号ＶＢ
Ｉをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ
２６はオフし、また、Ｎ型ＭＯＳトランジスタＱＮ１３
はオンするので、基準電圧ＶＲＥＦ１を入力とする内部
基準電圧発生回路１０中の差動増幅器１４は、活性化状
態となる。よって、非加速試験時の場合、第２の実施の
形態と同一の動作を行う。
【０１４４】次に、加速試験時の場合、第２の実施の形
態で示したように、加速試験時の内部基準電圧ＶＲＥＦ
の電圧特性は、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ
２よりも高い電圧特性となる外部電源電圧のとき（外部
電源電圧が所定値Ｖ２未満）、基準電圧ＶＲＥＦ１を入
力とする内部基準電圧発生回路１０により発生する内部
基準電圧ＶＲＥＦの電圧特性で決まり、また、基準電圧
ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性と
なる外部電源電圧のとき（外部電源電圧が所定値Ｖ２以
上）は、基準電圧比較回路８と加速試験時内部基準電圧
発生回路１１とにより発生する内部基準電圧ＶＲＥＦの
電圧特性で決まる。よって、基準電圧ＶＲＥＦ１を入力
とする内部基準電圧発生回路１０の動作は、基準電圧Ｖ
ＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性とな
る外部電源電圧のときには関係していない。加速試験時
に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高
い電圧特性となる外部電源電圧のとき、インバータ１２
ｂの出力信号ＶＢＩは高レベルを出力し、基準電圧ＶＲ
ＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる
外部電源電圧のとき、低レベルを出力する。従って、基
準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１
０は、外部電源電圧ＶＥＸＴが所定値Ｖ２未満で活性化
状態となり、所定値Ｖ２以上で非活性化状態となる。
態で示したように、加速試験時の内部基準電圧ＶＲＥＦ
の電圧特性は、基準電圧ＶＲＥＦ１が基準電圧ＶＲＥＦ
２よりも高い電圧特性となる外部電源電圧のとき（外部
電源電圧が所定値Ｖ２未満）、基準電圧ＶＲＥＦ１を入
力とする内部基準電圧発生回路１０により発生する内部
基準電圧ＶＲＥＦの電圧特性で決まり、また、基準電圧
ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性と
なる外部電源電圧のとき（外部電源電圧が所定値Ｖ２以
上）は、基準電圧比較回路８と加速試験時内部基準電圧
発生回路１１とにより発生する内部基準電圧ＶＲＥＦの
電圧特性で決まる。よって、基準電圧ＶＲＥＦ１を入力
とする内部基準電圧発生回路１０の動作は、基準電圧Ｖ
ＲＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性とな
る外部電源電圧のときには関係していない。加速試験時
に、基準電圧ＶＲＥＦ２が基準電圧ＶＲＥＦ１よりも高
い電圧特性となる外部電源電圧のとき、インバータ１２
ｂの出力信号ＶＢＩは高レベルを出力し、基準電圧ＶＲ
ＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる
外部電源電圧のとき、低レベルを出力する。従って、基
準電圧ＶＲＥＦ１を入力とする内部基準電圧発生回路１
０は、外部電源電圧ＶＥＸＴが所定値Ｖ２未満で活性化
状態となり、所定値Ｖ２以上で非活性化状態となる。
【０１４５】このように、加速試験時に、基準電圧ＶＲ
ＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる
外部電源電圧のとき、基準電圧ＶＲＥＦ１を入力とする
内部基準電圧発生回路１０を非活性状態にし、差動増幅
器１４を流れる定常電流を低減することにより、低消費
電力化が可能となる。
ＥＦ２が基準電圧ＶＲＥＦ１よりも高い電圧特性となる
外部電源電圧のとき、基準電圧ＶＲＥＦ１を入力とする
内部基準電圧発生回路１０を非活性状態にし、差動増幅
器１４を流れる定常電流を低減することにより、低消費
電力化が可能となる。
【０１４６】
【発明の効果】以上説明したように、請求項１ないし請
求項２５記載の半導体集積回路によれば、内部降圧回路
において、非加速試験時（動作マージン確認試験時）に
は、一定電圧の第１の基準電圧を持つ第１の電圧特性
と、この一定電圧から外部電源電圧に応じて上昇する第
２の電圧特性とにより、発生する内部電源電圧を連続さ
せたので、内部回路の動作特性を確認できない内部電源
電圧範囲を無くすことができると共に、加速試験時に
は、前記第１の電圧特性よりも電圧の高い第３の電圧特
性により、高圧の内部電源電圧が発生して、内部回路に
対する十分な電圧加速が得られる。よって、加速試験時
と非加速試験時にそれぞれ異なる内部電源電圧を発生さ
せることを可能として、半導体集積回路の動作マージン
確認試験及び加速試験に、それぞれ適した内部電源電圧
を供給することができる。
求項２５記載の半導体集積回路によれば、内部降圧回路
において、非加速試験時（動作マージン確認試験時）に
は、一定電圧の第１の基準電圧を持つ第１の電圧特性
と、この一定電圧から外部電源電圧に応じて上昇する第
２の電圧特性とにより、発生する内部電源電圧を連続さ
せたので、内部回路の動作特性を確認できない内部電源
電圧範囲を無くすことができると共に、加速試験時に
は、前記第１の電圧特性よりも電圧の高い第３の電圧特
性により、高圧の内部電源電圧が発生して、内部回路に
対する十分な電圧加速が得られる。よって、加速試験時
と非加速試験時にそれぞれ異なる内部電源電圧を発生さ
せることを可能として、半導体集積回路の動作マージン
確認試験及び加速試験に、それぞれ適した内部電源電圧
を供給することができる。
【０１４７】特に、請求項７〜請求項１０及び請求項１
２〜請求項１５記載の半導体集積回路によれば、追加す
るＭＯＳトランジスタにより、そのしきい値電圧分、加
速試験時に供給する内部電源電圧又は発生する内部基準
電圧を、適宜低く変更、調整することが可能となる。
２〜請求項１５記載の半導体集積回路によれば、追加す
るＭＯＳトランジスタにより、そのしきい値電圧分、加
速試験時に供給する内部電源電圧又は発生する内部基準
電圧を、適宜低く変更、調整することが可能となる。
【０１４８】更に、請求項１６及び請求項１７記載の半
導体集積回路によれば、加速試験時に、供給する内部電
源電圧、又は発生する内部基準電圧に、外部電源電圧の
変化に対するヒステリシス特性を持たせたので、外部電
源電圧がノイズ等により変動しても、安定した内部電源
電圧特性、及び安定した内部基準電圧特性を得ることが
できる。
導体集積回路によれば、加速試験時に、供給する内部電
源電圧、又は発生する内部基準電圧に、外部電源電圧の
変化に対するヒステリシス特性を持たせたので、外部電
源電圧がノイズ等により変動しても、安定した内部電源
電圧特性、及び安定した内部基準電圧特性を得ることが
できる。
【０１４９】加えて、請求項１８ないし請求項２１記載
の半導体集積回路によれば、加速試験時に、その試験に
関係しない（動作しない）内部電源供給回路又は内部基
準電圧発生回路を、加速試験時制御信号に基づいて、非
活性状態にしたので、その内部電源供給回路又は内部基
準電圧発生回路を流れる定常電流を低減して、低消費電
力化を図ることができる。
の半導体集積回路によれば、加速試験時に、その試験に
関係しない（動作しない）内部電源供給回路又は内部基
準電圧発生回路を、加速試験時制御信号に基づいて、非
活性状態にしたので、その内部電源供給回路又は内部基
準電圧発生回路を流れる定常電流を低減して、低消費電
力化を図ることができる。
【０１５０】また、請求項２２ないし請求項２５記載の
半導体集積回路によれば、加速試験時に、加速試験時電
圧供給回路又は加速試験時基準電圧発生回路が、基準電
圧比較回路の出力に基づいて、各々、加速試験時の内部
電源電圧を供給又は内部基準電圧を発生している際に
は、この際に関係しない（動作しない）内部電源供給回
路又は内部基準電圧発生回路を、前記基準電圧比較回路
の出力に基づいて、非活性状態にしたので、その内部電
源供給回路又は内部基準電圧発生回路を流れる定常電流
を低減して、低消費電力化を図ることができる。
半導体集積回路によれば、加速試験時に、加速試験時電
圧供給回路又は加速試験時基準電圧発生回路が、基準電
圧比較回路の出力に基づいて、各々、加速試験時の内部
電源電圧を供給又は内部基準電圧を発生している際に
は、この際に関係しない（動作しない）内部電源供給回
路又は内部基準電圧発生回路を、前記基準電圧比較回路
の出力に基づいて、非活性状態にしたので、その内部電
源供給回路又は内部基準電圧発生回路を流れる定常電流
を低減して、低消費電力化を図ることができる。
【図１】本発明の第１の実施の形態を示す半導体集積回
路のブロック構成図である。
路のブロック構成図である。
【図２】同半導体集積回路の電圧特性を示す図である。
【図３】本発明の第２の実施の形態を示す半導体集積回
路のブロック構成図である。
路のブロック構成図である。
【図４】同半導体集積回路の電圧特性を示す図である。
【図５】本発明の第１の実施の形態の半導体集積回路の
具体的構成を示す図である。
具体的構成を示す図である。
【図６】本発明の第２の実施の形態の半導体集積回路の
具体的構成を示す図である。
具体的構成を示す図である。
【図７】本発明の第３の実施の形態を示す要部回路図で
ある。
ある。
【図８】本発明の第３の実施の形態の半導体集積回路の
電圧特性を示す図である。
電圧特性を示す図である。
【図９】本発明の第４の実施の形態を示す要部回路図で
ある。
ある。
【図１０】本発明の第４の実施の形態の半導体集積回路
の電圧特性を示す図である。
の電圧特性を示す図である。
【図１１】本発明の第５の実施の形態を示す要部回路図
である。
である。
【図１２】本発明の第５の実施の形態の半導体集積回路
の電圧特性を示す図である。
の電圧特性を示す図である。
【図１３】本発明の第６の実施の形態を示す要部回路図
である。
である。
【図１４】本発明の第６の実施の形態の半導体集積回路
の電圧特性を示す図である。
の電圧特性を示す図である。
【図１５】本発明の第７の実施の形態の半導体集積回路
を示す具体的構成図である。
を示す具体的構成図である。
【図１６】本発明の第８の実施の形態の半導体集積回路
を示す具体的構成図である。
を示す具体的構成図である。
【図１７】本発明の第９の実施の形態の半導体集積回路
を示す具体的構成図である。
を示す具体的構成図である。
【図１８】本発明の第１０の実施の形態の半導体集積回
路を示す具体的構成図である。
路を示す具体的構成図である。
【図１９】従来の半導体集積回路の構成を示すブロック
図である。
図である。
【図２０】従来の半導体集積回路の電圧特性を示す図で
ある。
ある。
【図２１】基準電圧の電圧特性を示す図である。
【図２２】内部電源供給回路の構成を示す図である。
１ 基準電圧発生回路 ５ 内部電源供給回路 ６ 内部回路 ７ 差動増幅器 ８ 基準電圧比較回路 ９ 加速試験時電圧供給回路 １０ 内部基準電圧発生回路 １１ 加速試験時基準電圧発生
回路 １２ａ、１２ｂ インバータ １４ 差動増幅器 ＱＰ１〜ＱＰ２６ Ｐ型ＭＯＳトランジスタ ＱＰ３、ＱＰ６ 内部電源供給用ドライバ
ー ＱＰ１３、ＱＰ１６ 内部基準電圧発生用ドラ
イバー ＱＮ１〜ＱＮ９、ＱＮ１１〜ＱＮ１６、ＱＮ１８〜ＱＮ
２３ Ｎ型ＭＯＳトランジスタ Ｆ１〜Ｆ４ ヒューズ ＶＲＥＦ１、ＶＲＥＦ２ 基準電圧 ＶＲＥＦ 内部基準電圧 ＢＩＭ 加速試験時制御信号 ＶＢＩ 基準電圧比較回路の出力
信号 ＶＩＮＴ 内部電源電圧 ＶＥＸＴ 外部電源電圧
回路 １２ａ、１２ｂ インバータ １４ 差動増幅器 ＱＰ１〜ＱＰ２６ Ｐ型ＭＯＳトランジスタ ＱＰ３、ＱＰ６ 内部電源供給用ドライバ
ー ＱＰ１３、ＱＰ１６ 内部基準電圧発生用ドラ
イバー ＱＮ１〜ＱＮ９、ＱＮ１１〜ＱＮ１６、ＱＮ１８〜ＱＮ
２３ Ｎ型ＭＯＳトランジスタ Ｆ１〜Ｆ４ ヒューズ ＶＲＥＦ１、ＶＲＥＦ２ 基準電圧 ＶＲＥＦ 内部基準電圧 ＢＩＭ 加速試験時制御信号 ＶＢＩ 基準電圧比較回路の出力
信号 ＶＩＮＴ 内部電源電圧 ＶＥＸＴ 外部電源電圧
Claims (25)
- 【請求項１】 外部電源電圧を降圧し、内部電源電圧と
して内部回路に供給する内部降圧回路を搭載した半導体
集積回路において、 前記内部降圧回路は、 外部電源電圧にほとんど依存性のない第１の基準電圧
と、外部電源電圧に依存した第２の基準電圧とを含む複
数の基準電圧を発生する基準電圧発生回路と、 前記第１の基準電圧に基づいて、内部電源電圧を発生し
て前記内部回路に供給する第１の内部電源供給回路と、 前記第２の基準電圧に基づいて、内部電源電圧を発生し
て前記内部回路に供給する第２の内部電源供給回路と、 加速試験時に出力される加速試験時制御信号により制御
され、前記第１の基準電圧と第２の基準電圧とを比較す
る基準電圧比較回路と、 加速試験時に、前記基準電圧比較回路の出力信号に基づ
いて、加速試験時の内部電源電圧を供給する加速試験時
電圧供給回路とを備えることを特徴とする半導体集積回
路。 - 【請求項２】 加速試験時に、前記第２の基準電圧が前
記第１の基準電圧よりも高い電圧特性となる外部電源電
圧のとき、 前記基準電圧比較回路の出力信号により前記加速試験時
電圧供給回路を動作させて、前記加速試験時の内部電源
電圧を供給することを特徴とする請求項１記載の半導体
集積回路。 - 【請求項３】 外部電源電圧を降圧し、内部電源電圧と
して内部回路に供給する内部降圧回路を搭載した半導体
集積回路において、 前記内部降圧回路は、 外部電源電圧にほとんど依存性のない第１の基準電圧
と、外部電源電圧に依存した第２の基準電圧とを含む複
数の基準電圧を発生する基準電圧発生回路と、 前記第１の基準電圧に基づいて、内部電源電圧を供給す
るための内部基準電圧を発生する第１の内部基準電圧発
生回路と、 前記第２の基準電圧に基づいて、内部電源電圧を供給す
るための内部基準電圧を発生する第２の内部基準電圧発
生回路と、 加速試験時に出力される加速試験時制御信号により制御
され、前記第１の基準電圧と第２の基準電圧とを比較す
る基準電圧比較回路と、 加速試験時に、前記基準電圧比較回路の出力信号に基づ
いて、加速試験時の内部電源電圧を供給するための内部
基準電圧を発生する加速試験時基準電圧発生回路と、 前記第１及び第２の内部基準電圧発生回路並びに前記加
速試験時基準電圧発生回路の出力より発生する前記内部
基準電圧に基づいて、内部電源電圧を前記内部回路に供
給する内部電源供給回路とを備えることを特徴とする半
導体集積回路。 - 【請求項４】 加速試験時に、前記第２の基準電圧が前
記第１の基準電圧よりも高い電圧特性となる外部電源電
圧のとき、 前記基準電圧比較回路の出力信号により前記加速試験時
基準電圧供給回路を動作させて、前記加速試験時の内部
基準電圧を供給することを特徴とする請求項３記載の半
導体集積回路。 - 【請求項５】 前記内部電源電圧は、 外部電源電圧が半導体集積回路の動作保証電圧範囲内に
あるとき、外部電源電圧にほとんど依存性のない電圧で
ある第１の電圧特性を有し、 外部電源電圧が、前記第２の基準電圧が前記第１の基準
電圧より高い電圧特性となる電圧範囲のとき、 非加速試験時には、外部電源電圧に依存性のある第２の
電圧特性を有し、 加速試験時には、前記第２の電圧特性よりも高い電圧特
性で、且つ、外部電源電圧に依存性のある第３の電圧特
性を有することを特徴とする請求項１、請求項２、請求
項３又は請求項４記載の半導体集積回路。 - 【請求項６】 前記加速試験時電圧供給回路は、 外部電源電圧と内部電源電圧との間に配置されたＭＯＳ
トランジスタにより構成され、 加速試験時に、前記第２の基準電圧が前記第１の基準電
圧よりも高い電圧特性となる外部電源電圧のとき、前記
ＭＯＳトランジスタがオン動作して、外部電源電圧と同
じ電圧の内部電源電圧を内部回路に供給することを特徴
とする請求項１又は請求項２記載の半導体集積回路。 - 【請求項７】 前記加速試験時電圧供給回路は、 外部電源電圧と内部電源電圧との間に、ダイオード型に
ゲート接続されたＰ型ＭＯＳトランジスタを含んで構成
され、 加速試験時に、前記第２の基準電圧が前記第１の基準電
圧よりも高い電圧特性となる外部電源電圧のとき、前記
Ｐ型ＭＯＳトランジスタがオン動作して、外部電源電圧
よりも前記Ｐ型ＭＯＳトランジスタのしきい値電圧だけ
低い電圧の内部電源電圧を内部回路に供給することを特
徴とする請求項１、請求項２又は請求項６記載の半導体
集積回路。 - 【請求項８】 前記加速試験時電圧供給回路は、 外部電源電圧と内部電源電圧との間に、ダイオード型に
ゲート接続されたＮ型ＭＯＳトランジスタを含んで構成
され、 加速試験時に、前記第２の基準電圧が前記第１の基準電
圧よりも高い電圧特性となる外部電源電圧のとき、前記
Ｎ型ＭＯＳトランジスタがオン動作して、外部電源電圧
よりも前記Ｎ型ＭＯＳトランジスタのしきい値電圧だけ
低い電圧の内部電源電圧を内部回路に供給することを特
徴とする請求項１、請求項２、請求項６又は請求項７記
載の半導体集積回路。 - 【請求項９】 前記加速試験時電圧供給回路の構成要素
であるダイオード型にゲート接続されたＮ型ＭＯＳトラ
ンジスタは、 メモリセルトランジスタと同じ不純物注入をしたＮ型Ｍ
ＯＳトランジスタであり、 加速試験時に、前記第２の基準電圧が前記第１の基準電
圧よりも高い電圧特性となる外部電源電圧のとき、外部
電源電圧よりも前記メモリセルトランジスタのしきい値
電圧とほぼ同じ電圧だけ低い電圧の内部電源電圧を発生
することを特徴とする請求項８記載の半導体集積回路。 - 【請求項１０】 前記加速試験時電圧供給回路は、 外部電源電圧と内部電源電圧との間に、 前記基準電圧比較回路の出力信号により制御されるＭＯ
Ｓトランジスタと、 １個又は複数のダイオード型にゲート接続されたＭＯＳ
トランジスタと、 前記１個又は複数のダイオード型にゲート接続されたＭ
ＯＳトランジスタに対して各々並列に接続されたヒュー
ズとを直列に接続した構成であって、 前記各ヒューズの切断により、加速試験時に、前記第２
の基準電圧が前記第１の基準電圧よりも高い電圧特性と
なる外部電源電圧のとき、加速試験時の内部電源電圧を
切り換えることが可能であることを特徴とする請求項１
又は請求項２記載の半導体集積回路。 - 【請求項１１】 前記加速試験時基準電圧発生回路は、 外部電源電圧と内部基準電圧との間に配置されたＭＯＳ
トランジスタにより構成され、 加速試験時に、前記第２の基準電圧が前記第１の基準電
圧よりも高い電圧特性となる外部電源電圧のとき、前記
ＭＯＳトランジスタがオン動作して、外部電源電圧と同
じ電圧の内部基準電圧を発生することを特徴とする請求
項３又は請求項４記載の半導体集積回路。 - 【請求項１２】 前記加速試験時基準電圧発生回路は、 外部電源電圧と内部基準電圧との間に、ダイオード型に
ゲート接続されたＰ型ＭＯＳトランジスタを含んで構成
され、 加速試験時に、前記第２の基準電圧が前記第１の基準電
圧よりも高い電圧特性となる外部電源電圧のとき、前記
Ｐ型ＭＯＳトランジスタがオン動作して、外部電源電圧
よりも前記Ｐ型ＭＯＳトランジスタのしきい値電圧だけ
低い電圧の内部基準電圧を発生することを特徴とする請
求項３、請求項４又は請求項１１記載の半導体集積回
路。 - 【請求項１３】 前記加速試験時基準電圧発生回路は、 外部電源電圧と内部基準電圧との間に、ダイオード型に
ゲート接続されたＮ型ＭＯＳトランジスタを含んで構成
され、 加速試験時に、前記第２の基準電圧が前記第１の基準電
圧よりも高い電圧特性となる外部電源電圧のとき、前記
Ｎ型ＭＯＳトランジスタがオン動作して、外部電源電圧
よりも前記Ｎ型ＭＯＳトランジスタのしきい値電圧だけ
低い電圧の内部基準電圧を発生することを特徴とする請
求項３、請求項４、請求項１１又は請求項１２記載の半
導体集積回路。 - 【請求項１４】 前記加速試験時基準電圧発生回路の構
成要素であるダイオード型にゲート接続されたＮ型ＭＯ
Ｓトランジスタは、 メモリセルトランジスタと同じ不純物注入をしたＮ型Ｍ
ＯＳトランジスタであり、 加速試験時に、前記第２の基準電圧が前記第１の基準電
圧よりも高い電圧特性となる外部電源電圧のとき、外部
電源電圧よりも前記メモリセルトランジスタのしきい値
電圧とほぼ同じ電圧だけ低い電圧の内部基準電圧を発生
することを特徴とする請求項１３記載の半導体集積回
路。 - 【請求項１５】 前記加速試験時基準電圧発生回路は、 外部電源電圧と内部基準電圧との間に、 前記基準電圧比較回路の出力信号により制御されるＭＯ
Ｓトランジスタと、 １個又は複数のダイオード型にゲート接続されたＭＯＳ
トランジスタと、 前記１個又は複数のダイオード型にゲート接続されたＭ
ＯＳトランジスタに対して各々並列に接続されたヒュー
ズとを直列に接続した構成であって、 前記各ヒューズの切断により、加速試験時に、前記第２
の基準電圧が前記第１の基準電圧よりも高い電圧特性と
なる外部電源電圧のとき、加速試験時の内部基準電圧を
切り換えることが可能であることを特徴とする請求項３
又は請求項４記載の半導体集積回路。 - 【請求項１６】 前記第１の基準電圧と第２の基準電圧
とを比較する前記基準電圧比較回路の出力は、ヒステリ
シス特性を持ち、 加速試験時に、前記第２の基準電圧が前記第１の基準電
圧よりも高い電圧特性となる外部電源電圧のとき、前記
加速試験時電圧供給回路が供給する内部電源電圧は、前
記外部電源電圧の変化に対しヒステリシス特性を持つこ
とを特徴とする請求項１又は請求項２記載の半導体集積
回路。 - 【請求項１７】 前記第１の基準電圧と第２の基準電圧
とを比較する前記基準電圧比較回路の出力は、ヒステリ
シス特性を持ち、 加速試験時に、前記第２の基準電圧が前記第１の基準電
圧よりも高い電圧特性となる外部電源電圧のとき、前記
加速試験時基準電圧発生回路が供給する内部基準電圧
は、前記外部電源電圧の変化に対しヒステリシス特性を
持つことを特徴とする請求項３又は請求項４記載の半導
体集積回路。 - 【請求項１８】 前記第２の基準電圧に基づいて内部電
源電圧を供給する前記第２の内部電源供給回路は、 前記加速試験時制御信号により制御されて、加速試験時
に、内部電源電圧の供給を停止することを特徴とする請
求項１又は請求項２記載の半導体集積回路。 - 【請求項１９】 前記第２の内部電源供給回路は、 差動増幅器と、内部電源供給用ドライバーとにより構成
され、 前記差動増幅器が前記加速試験時制御信号により制御さ
れて、加速試験時に前記差動増幅器の動作が停止するこ
とを特徴とする請求項１８記載の半導体集積回路。 - 【請求項２０】 前記第２の基準電圧に基づいて内部基
準電圧を発生する前記第２の内部基準電圧発生回路は、 前記加速試験時制御信号により制御されて、加速試験時
に、内部基準電圧の発生を停止することを特徴とする請
求項３又は請求項４記載の半導体集積回路。 - 【請求項２１】 前記第２の内部基準電圧発生回路は、 差動増幅器と、内部基準電圧発生用ドライバーとにより
構成され、 前記差動増幅器が前記加速試験時制御信号により制御さ
れて、加速試験時に前記差動増幅器の動作が停止するこ
とを特徴とする請求項２０記載の半導体集積回路。 - 【請求項２２】 前記第１の基準電圧に基づいて内部電
源電圧を供給する前記第１の内部電源供給回路は、 前記基準電圧比較回路の出力信号により制御されて、 加速試験時に、前記第２の基準電圧が第１の基準電圧よ
りも高い電圧特性となる外部電源電圧のとき、前記第１
の内部電源供給回路は内部電源電圧の供給を停止するこ
とを特徴とする請求項１又は請求項２記載の半導体集積
回路。 - 【請求項２３】 前記第１の内部電源供給回路は、 差動増幅器と、内部電源供給用ドライバーとにより構成
され、 前記差動増幅器が前記基準電圧比較回路の出力信号によ
り制御されて、 加速試験時に、前記第２の基準電圧が第１の基準電圧よ
りも高い電圧特性となる外部電源電圧のとき、前記差動
増幅器の動作が停止することを特徴とする請求項２２記
載の半導体集積回路。 - 【請求項２４】 前記第１の基準電圧に基づいて内部基
準電圧を発生する前記第１の内部基準電圧発生回路は、 前記基準電圧比較回路の出力信号により制御されて、 加速試験時に、前記第２の基準電圧が第１の基準電圧よ
りも高い電圧特性となる外部電源電圧のとき、前記第１
の内部基準電圧発生回路は内部基準電圧の発生を停止す
ることを特徴とする請求項３又は請求項４記載の半導体
集積回路。 - 【請求項２５】 前記第１の内部基準電圧発生回路は、 差動増幅器と、内部基準電圧発生用ドライバーとにより
構成され、 前記差動増幅器が前記基準電圧比較回路の出力信号によ
り制御されて、 加速試験時に、前記第２の基準電圧が第１の基準電圧よ
りも高い電圧特性となる外部電源電圧のとき、前記差動
増幅器の動作が停止することを特徴とする請求項２４記
載の半導体集積回路。
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|---|---|---|---|
| JP17380797A JP3660783B2 (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路 |
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| KR1019980025493A KR100500009B1 (ko) | 1997-06-30 | 1998-06-30 | 반도체집적회로 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17380797A JP3660783B2 (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路 |
Publications (2)
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| KR (1) | KR100500009B1 (ja) |
| TW (1) | TW390018B (ja) |
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