JP3071600B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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- G11C29/06—Acceleration testing
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- Direct Current Feeding And Distribution (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にＤＲＡＭ等のように、内部降圧回路で降圧され
た電源電圧により動作させる必要のある回路を内部に備
えた半導体記憶装置に関する。
し、特にＤＲＡＭ等のように、内部降圧回路で降圧され
た電源電圧により動作させる必要のある回路を内部に備
えた半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置においては高集積
化が進み、これに伴ってその構成要素であるＭＯＳトラ
ンジスタも微細化された構造のものとなってきている。
微細化されたＭＯＳトランジスタでは、ホットキャリア
の発生に伴う信頼性の低下や短チャネル効果による動作
信頼性の問題が深刻化しているが、これらの問題は電源
電圧を低減化することによって緩和される。しかし、一
般に半導体集積回路装置は共通の電圧（通常、５Ｖ）で
動作するようになされているため、高集積化半導体記憶
装置のみを低電圧で動作させることは困難である。そこ
で、半導体記憶装置内に内部降圧回路を設け、これによ
り微細化された素子に給電する内部電源降圧方式が採用
されるようになってきている。
化が進み、これに伴ってその構成要素であるＭＯＳトラ
ンジスタも微細化された構造のものとなってきている。
微細化されたＭＯＳトランジスタでは、ホットキャリア
の発生に伴う信頼性の低下や短チャネル効果による動作
信頼性の問題が深刻化しているが、これらの問題は電源
電圧を低減化することによって緩和される。しかし、一
般に半導体集積回路装置は共通の電圧（通常、５Ｖ）で
動作するようになされているため、高集積化半導体記憶
装置のみを低電圧で動作させることは困難である。そこ
で、半導体記憶装置内に内部降圧回路を設け、これによ
り微細化された素子に給電する内部電源降圧方式が採用
されるようになってきている。
【０００３】この方式を採用した半導体記憶装置におい
ては、内部降圧電圧は、外部から印加された電源電圧が
所定値（例えば、３．５Ｖ）を越えると、その外部電源
電圧に依存しないある一定の電圧値に保持されるように
考慮されている。しかしながら半導体集積回路装置内に
形成されたトランジスタに対して加速ストレスを加える
加速試験時においては、高電圧をトランジスタに印加す
る必要があるため、内部降圧回路に一定電圧値を保持さ
せ続けておくことはできない。そこで、半導体集積回路
装置は、加速試験のために推奨電源電圧範囲を越える一
定レベル以上の高電圧が電源ピンに印加されると、内部
電源回路が外部電源電圧に依存して上昇する内部電圧を
発生するように構成されている。
ては、内部降圧電圧は、外部から印加された電源電圧が
所定値（例えば、３．５Ｖ）を越えると、その外部電源
電圧に依存しないある一定の電圧値に保持されるように
考慮されている。しかしながら半導体集積回路装置内に
形成されたトランジスタに対して加速ストレスを加える
加速試験時においては、高電圧をトランジスタに印加す
る必要があるため、内部降圧回路に一定電圧値を保持さ
せ続けておくことはできない。そこで、半導体集積回路
装置は、加速試験のために推奨電源電圧範囲を越える一
定レベル以上の高電圧が電源ピンに印加されると、内部
電源回路が外部電源電圧に依存して上昇する内部電圧を
発生するように構成されている。
【０００４】図５は、本願発明の前提となった、この種
機能を有する内部電源回路の回路図である。同図に示さ
れるように、内部電源電圧発生回路４０は、第１内部電
圧発生回路４１と第２内部電圧発生回路４２とを有す
る。第１内部電圧発生回路４１は、ｐチャネルＭＯＳト
ランジスタＱｐ７〜Ｑｐ１０、ｎチャネルＭＯＳトラン
ジスタＱｎ４〜Ｑｎ６およびインバータＩ７から構成さ
れ、また第２内部電圧発生回路４２は、ｐチャネルＭＯ
ＳトランジスタＱｐ１１〜Ｑｐ１４、ｎチャネルＭＯＳ
トランジスタＱｎ７〜Ｑｎ９、外部電源電圧ＶCCを分圧
する抵抗Ｒ４、Ｒ５からなる分圧回路およびインバータ
Ｉ８から構成される。ここで、ＶDCは、外部電源電圧が
推奨電源電圧範囲内にあるときに“Ｌ”レベル、これを
越え特に加速試験モードにエントリーする電圧に上昇し
たときに“Ｈ”レベルとなる判定信号である。
機能を有する内部電源回路の回路図である。同図に示さ
れるように、内部電源電圧発生回路４０は、第１内部電
圧発生回路４１と第２内部電圧発生回路４２とを有す
る。第１内部電圧発生回路４１は、ｐチャネルＭＯＳト
ランジスタＱｐ７〜Ｑｐ１０、ｎチャネルＭＯＳトラン
ジスタＱｎ４〜Ｑｎ６およびインバータＩ７から構成さ
れ、また第２内部電圧発生回路４２は、ｐチャネルＭＯ
ＳトランジスタＱｐ１１〜Ｑｐ１４、ｎチャネルＭＯＳ
トランジスタＱｎ７〜Ｑｎ９、外部電源電圧ＶCCを分圧
する抵抗Ｒ４、Ｒ５からなる分圧回路およびインバータ
Ｉ８から構成される。ここで、ＶDCは、外部電源電圧が
推奨電源電圧範囲内にあるときに“Ｌ”レベル、これを
越え特に加速試験モードにエントリーする電圧に上昇し
たときに“Ｈ”レベルとなる判定信号である。
【０００５】いま、判定信号ＶDCが“Ｌ”レベルにある
ものとすると、第１内部電圧発生回路４１内において、
差動回路４１１が活性化され、同回路において内部電源
電圧ＶINT と基準電圧ＶR とが比較される。内部電源電
圧ＶINT が基準電圧ＶR より高くなると、トランジスタ
Ｑｎ４を流れる電流が増加し、トランジスタＱｎ５を流
れる電流が減少する。そのためトランジスタＱｎ５のド
レイン電位が上昇し、それにつれて内部電源電圧ＶINT
も上昇する。逆に、内部電源電圧ＶINT が基準電圧ＶR
より低くなると、これと逆の現象が起こり、結局内部電
源電圧ＶINT は基準電圧ＶR に追随することになる。
ものとすると、第１内部電圧発生回路４１内において、
差動回路４１１が活性化され、同回路において内部電源
電圧ＶINT と基準電圧ＶR とが比較される。内部電源電
圧ＶINT が基準電圧ＶR より高くなると、トランジスタ
Ｑｎ４を流れる電流が増加し、トランジスタＱｎ５を流
れる電流が減少する。そのためトランジスタＱｎ５のド
レイン電位が上昇し、それにつれて内部電源電圧ＶINT
も上昇する。逆に、内部電源電圧ＶINT が基準電圧ＶR
より低くなると、これと逆の現象が起こり、結局内部電
源電圧ＶINT は基準電圧ＶR に追随することになる。
【０００６】加速試験モードにエントリーするために、
電源ピンに高電圧（例えば８Ｖ）を印加すると、半導体
記憶装置はこれを感知して判定信号ＶDCを“Ｈ”レベル
とする。その結果、第２内部電圧発生回路４２内におい
て、差動回路４２１が活性化され、同回路において内部
電源電圧ＶINT と、外部電源電圧ＶCCの抵抗Ｒ４、Ｒ５
による分圧電圧ＶＴとが比較されることになる。従っ
て、内部電源電圧ＶINTとしては、外部電源電圧ＶCCに
比例した分圧電圧ＶＴに追随した電圧が出力されること
になる。ここで、分圧電圧ＶＴは、例えば外部電源電圧
ＶCCの５／７程度に設定される。その条件での外部電源
電圧ＶCCと内部電源電圧ＶINT との関係を図６に示す。
電源ピンに高電圧（例えば８Ｖ）を印加すると、半導体
記憶装置はこれを感知して判定信号ＶDCを“Ｈ”レベル
とする。その結果、第２内部電圧発生回路４２内におい
て、差動回路４２１が活性化され、同回路において内部
電源電圧ＶINT と、外部電源電圧ＶCCの抵抗Ｒ４、Ｒ５
による分圧電圧ＶＴとが比較されることになる。従っ
て、内部電源電圧ＶINTとしては、外部電源電圧ＶCCに
比例した分圧電圧ＶＴに追随した電圧が出力されること
になる。ここで、分圧電圧ＶＴは、例えば外部電源電圧
ＶCCの５／７程度に設定される。その条件での外部電源
電圧ＶCCと内部電源電圧ＶINT との関係を図６に示す。
【０００７】上述したように、上記の加速試験モードに
エントリーするには所定の高電圧において判定信号ＶDC
を反転させる必要があり、そのためには電源ピンに印加
されている外部電源電圧ＶCCが推奨電源電圧範囲にある
のか加速試験モードにエントリーする高電圧にあるのか
を判断する判定回路を集積回路内に持つことが必要とな
る。図７は、この種用途に用いられる従来の電源電圧判
定回路の回路図である。同図に示されるように、従来の
電源電圧判定回路２０ｂは、ｐチャネルＭＯＳトランジ
スタＱｐ４、Ｑｐ５およびｎチャネルＭＯＳトランジス
タＱｎ１、Ｑｎ２、Ｑｎ３よりなる比較回路２１ｂと、
電源−接地間に直列に接続された二つの抵抗Ｒ２（抵抗
値ｒ２）およびＲ３（抵抗値ｒ３）よりなる分圧回路２
２ｂと、インバータＩ３とにより構成されている。
エントリーするには所定の高電圧において判定信号ＶDC
を反転させる必要があり、そのためには電源ピンに印加
されている外部電源電圧ＶCCが推奨電源電圧範囲にある
のか加速試験モードにエントリーする高電圧にあるのか
を判断する判定回路を集積回路内に持つことが必要とな
る。図７は、この種用途に用いられる従来の電源電圧判
定回路の回路図である。同図に示されるように、従来の
電源電圧判定回路２０ｂは、ｐチャネルＭＯＳトランジ
スタＱｐ４、Ｑｐ５およびｎチャネルＭＯＳトランジス
タＱｎ１、Ｑｎ２、Ｑｎ３よりなる比較回路２１ｂと、
電源−接地間に直列に接続された二つの抵抗Ｒ２（抵抗
値ｒ２）およびＲ３（抵抗値ｒ３）よりなる分圧回路２
２ｂと、インバータＩ３とにより構成されている。
【０００８】比較回路２１ｂの一方の入力端子であるト
ランジスタＱｎ１のゲートには、図７には図示されない
基準電圧発生回路において生成される基準電圧ＶR が入
力され、比較回路２１ｂの他方の入力端子であるトラン
ジスタＱｎ２のゲートには、分圧回路２２ｂによって形
成される分圧電圧［ＶCC・ｒ３／（ｒ２＋ｒ３）］が入
力され、両電圧の大小が比較される。比較回路２１ｂを
構成するｐチャネルＭＯＳトランジスタ対およびｎチャ
ネルＭＯＳトランジスタ対はそれぞれカレントミラー回
路を構成しており、比較回路２１ｂの出力端子であるト
ランジスタＱｎ２のドレインには２つの入力電圧の大小
に応じて“Ｌ”または“Ｈ”レベルの出力信号が出力さ
れる。この出力信号はインバータＩ３により反転され判
定信号ＶDCとして出力される。
ランジスタＱｎ１のゲートには、図７には図示されない
基準電圧発生回路において生成される基準電圧ＶR が入
力され、比較回路２１ｂの他方の入力端子であるトラン
ジスタＱｎ２のゲートには、分圧回路２２ｂによって形
成される分圧電圧［ＶCC・ｒ３／（ｒ２＋ｒ３）］が入
力され、両電圧の大小が比較される。比較回路２１ｂを
構成するｐチャネルＭＯＳトランジスタ対およびｎチャ
ネルＭＯＳトランジスタ対はそれぞれカレントミラー回
路を構成しており、比較回路２１ｂの出力端子であるト
ランジスタＱｎ２のドレインには２つの入力電圧の大小
に応じて“Ｌ”または“Ｈ”レベルの出力信号が出力さ
れる。この出力信号はインバータＩ３により反転され判
定信号ＶDCとして出力される。
【０００９】この判定信号ＶDCは、外部電源電圧ＶCCと
基準電圧ＶR とが次の関係にあるとき“Ｈ”レベルまた
は“Ｌ”レベルとなる。 ＶR ＞ＶCC・ｒ３／（ｒ２＋ｒ３）のとき、 ＶDC＝“Ｌ”レベル ＶR ＜ＶCC・ｒ３／（ｒ２＋ｒ３）のとき、 ＶDC＝“Ｈ”レベル そして、この判定信号ＶDCの“Ｌ”レベルから“Ｈ”レ
ベルへの変化に対応して、上記したように、内部電源電
圧発生回路４０では、第１内部電圧発生回路４１から第
２内部電圧発生回路４２へと活性化される回路が切り換
えられる。
基準電圧ＶR とが次の関係にあるとき“Ｈ”レベルまた
は“Ｌ”レベルとなる。 ＶR ＞ＶCC・ｒ３／（ｒ２＋ｒ３）のとき、 ＶDC＝“Ｌ”レベル ＶR ＜ＶCC・ｒ３／（ｒ２＋ｒ３）のとき、 ＶDC＝“Ｈ”レベル そして、この判定信号ＶDCの“Ｌ”レベルから“Ｈ”レ
ベルへの変化に対応して、上記したように、内部電源電
圧発生回路４０では、第１内部電圧発生回路４１から第
２内部電圧発生回路４２へと活性化される回路が切り換
えられる。
【００１０】図８に、外部電源電圧ＶCCに対する判定信
号ＶDCのレベルと、内部電源電圧ＶINT の関係を示す。
ここでは、ｒ２：ｒ３＝１：１としている。同図に示さ
れるように、外部電源電圧ＶCCの変化に対応して判定信
号ＶDCは“Ｌ”レベルから加速試験モードであることを
示す“Ｈ”レベルへと変化し、それに対応して内部電源
電圧ＶINT は、基準電圧ＶR に従う領域から外部電源電
圧ＶCCに追随する領域へと変化する（ここでは、この領
域でＶINT ＝５／７・ＶCCとなるものとしている）。
号ＶDCのレベルと、内部電源電圧ＶINT の関係を示す。
ここでは、ｒ２：ｒ３＝１：１としている。同図に示さ
れるように、外部電源電圧ＶCCの変化に対応して判定信
号ＶDCは“Ｌ”レベルから加速試験モードであることを
示す“Ｈ”レベルへと変化し、それに対応して内部電源
電圧ＶINT は、基準電圧ＶR に従う領域から外部電源電
圧ＶCCに追随する領域へと変化する（ここでは、この領
域でＶINT ＝５／７・ＶCCとなるものとしている）。
【００１１】この先行技術においては、比較器２１ｂが
カレントミラー回路により構成されておりその検出精度
は十分に高い。また、分圧回路２２ｂは、ＭＯＳトラン
ジスタより精度の高い抵抗で構成されておりしかも抵抗
値に多少のばらつきが生じたとしてもその比には抵抗値
のばらつきの影響が少なくなることから、精度の高い分
圧電圧を生成することができる。よって、従来例の電源
電圧判定回路２０ｂの判定結果は十分に精度の高いもの
であるといえる。而して、このような高精度の判定回路
が要求されるのは、推奨電源電圧範囲の上限値（例えば
５．５Ｖ）と、加速試験モードエントリー電圧の下限値
（例えば６．５Ｖ）との差が、必ずしも大きくはないか
らである。
カレントミラー回路により構成されておりその検出精度
は十分に高い。また、分圧回路２２ｂは、ＭＯＳトラン
ジスタより精度の高い抵抗で構成されておりしかも抵抗
値に多少のばらつきが生じたとしてもその比には抵抗値
のばらつきの影響が少なくなることから、精度の高い分
圧電圧を生成することができる。よって、従来例の電源
電圧判定回路２０ｂの判定結果は十分に精度の高いもの
であるといえる。而して、このような高精度の判定回路
が要求されるのは、推奨電源電圧範囲の上限値（例えば
５．５Ｖ）と、加速試験モードエントリー電圧の下限値
（例えば６．５Ｖ）との差が、必ずしも大きくはないか
らである。
【００１２】半導体記憶装置における最近のもう一つの
動向は、低消費電流化が図られているという点である。
特に、待機時の消費電流（以下、スタンバイ電流と記
す）の低減化が望まれているが、待機時における消費電
流のほとんどは、内部基準信号発生回路、内部電源電圧
発生回路、電源電圧判定回路等、外部電源電圧を電源と
する内部降圧系の回路で占められ、その他の回路での消
費は少ない。よって、図８に示されるように、スタンバ
イ電流ＩCCS は、電源電圧にほぼ比例するようになる。
本従来例では、ＶCC＝５Ｖの時のスタンバイ電流ＩCCS
は、約１００μＡである。
動向は、低消費電流化が図られているという点である。
特に、待機時の消費電流（以下、スタンバイ電流と記
す）の低減化が望まれているが、待機時における消費電
流のほとんどは、内部基準信号発生回路、内部電源電圧
発生回路、電源電圧判定回路等、外部電源電圧を電源と
する内部降圧系の回路で占められ、その他の回路での消
費は少ない。よって、図８に示されるように、スタンバ
イ電流ＩCCS は、電源電圧にほぼ比例するようになる。
本従来例では、ＶCC＝５Ｖの時のスタンバイ電流ＩCCS
は、約１００μＡである。
【００１３】
【発明が解決しようとする課題】上述した先行技術にお
ける半導体記憶装置においては、内部電源電圧のレベル
をその時の外部電源電圧のレベルにより決定しなければ
ならないので、電源電圧判定回路を常時活性化状態に保
持しておかなくてはならない。而して、電源電圧判定回
路は高精度の検出能力を持つことが要求されるので、消
費電流は大きくても検出精度の高いカレントミラー型回
路により構成することが望ましい。その結果、従来の半
導体記憶装置においては、消費されるスタンバイ電流の
うち推奨電源電圧範囲内での動作時には意味を持たない
電源電圧判定回路で消費される割合が多くなり、無駄な
スタンバイ電流を多く消費していた。よって、本発明の
目的とするところは、外部電源電圧が推奨電源電圧範囲
内にあるのか加速試験モードにエントリーしようとする
電圧範囲内にあるのかの判定を高精度に実施しうるよう
にしつつ、待機時の消費電流の低減化を図ることであ
る。
ける半導体記憶装置においては、内部電源電圧のレベル
をその時の外部電源電圧のレベルにより決定しなければ
ならないので、電源電圧判定回路を常時活性化状態に保
持しておかなくてはならない。而して、電源電圧判定回
路は高精度の検出能力を持つことが要求されるので、消
費電流は大きくても検出精度の高いカレントミラー型回
路により構成することが望ましい。その結果、従来の半
導体記憶装置においては、消費されるスタンバイ電流の
うち推奨電源電圧範囲内での動作時には意味を持たない
電源電圧判定回路で消費される割合が多くなり、無駄な
スタンバイ電流を多く消費していた。よって、本発明の
目的とするところは、外部電源電圧が推奨電源電圧範囲
内にあるのか加速試験モードにエントリーしようとする
電圧範囲内にあるのかの判定を高精度に実施しうるよう
にしつつ、待機時の消費電流の低減化を図ることであ
る。
【００１４】
【課題を解決するための手段】上述の目的を達成するた
め、本発明によれば、通常モード時は、内部基準信号発
生回路より発生された基準電圧に基づいて、外部から供
給される外部電源電圧を所定の降圧電圧に降圧し内部回
路に供給する内部電源発生回路を有する半導体記憶装置
であって、前記基準電圧と外部から供給される外部電源
電圧とを比較し、外部電源電圧が基準電圧よりも所定の
値以上大きくなった時、活性化信号を発生する電源電圧
検出回路と、該活性化信号に応答して前記基準電圧と外
部電源電圧の分圧電圧との比較を開始する電源電圧判定
回路と、前記電源電圧判定回路の出力に応答して前記降
圧電圧より高い電圧を前記内部回路に供給する手段を具
備し、前記電源電圧判定回路を構成する比較回路は接地
端子と接続される第１のスイッチング素子を、前記電源
電圧判定回路を構成する分圧回路は接地端子と接続され
る第２のスイッチング素子をそれぞれ有し、前記第１及
び第２のスイッチング素子は前記活性化信号が発生され
ていないときに非導通となり、前記比較回路及び前記分
圧回路を流れる電流を遮断することを特徴とする半導体
記憶装置が提供される。
め、本発明によれば、通常モード時は、内部基準信号発
生回路より発生された基準電圧に基づいて、外部から供
給される外部電源電圧を所定の降圧電圧に降圧し内部回
路に供給する内部電源発生回路を有する半導体記憶装置
であって、前記基準電圧と外部から供給される外部電源
電圧とを比較し、外部電源電圧が基準電圧よりも所定の
値以上大きくなった時、活性化信号を発生する電源電圧
検出回路と、該活性化信号に応答して前記基準電圧と外
部電源電圧の分圧電圧との比較を開始する電源電圧判定
回路と、前記電源電圧判定回路の出力に応答して前記降
圧電圧より高い電圧を前記内部回路に供給する手段を具
備し、前記電源電圧判定回路を構成する比較回路は接地
端子と接続される第１のスイッチング素子を、前記電源
電圧判定回路を構成する分圧回路は接地端子と接続され
る第２のスイッチング素子をそれぞれ有し、前記第１及
び第２のスイッチング素子は前記活性化信号が発生され
ていないときに非導通となり、前記比較回路及び前記分
圧回路を流れる電流を遮断することを特徴とする半導体
記憶装置が提供される。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例の電源部の構
成を示すブロック図である。図１に示されるように、本
実施例による電源回路は、基準電圧ＶR を発生する内部
基準信号発生回路３０と、外部電源電圧ＶCCと基準電圧
ＶR とを比較して活性化信号ＶACT を出力する電源電圧
検出回路１０と、電源電圧検出回路１０の出力する活性
化信号ＶACT により活性にあるいは非活性に制御され
る、外部電源電圧ＶCCと基準電圧ＶR とから、外部電源
電圧ＶCCが推奨電源電圧範囲内にあるのかあるいは加速
試験モードにエントリーしようとする電圧範囲内にある
のかを指示する判定信号ＶDCを出力する電源電圧判定回
路２０と、電源電圧判定回路２０の出力する判定信号Ｖ
DCが“Ｌ”であるときには基準電圧ＶR に近い一定電位
の内部電源電圧ＶINT を出力し、判定信号ＶDCが“Ｈ”
であるときには外部電源電圧ＶCCに追随する内部電源電
圧ＶINT を出力する内部電源電圧発生回路４０とから構
成される。
て説明する。図１は本発明の第１の実施例の電源部の構
成を示すブロック図である。図１に示されるように、本
実施例による電源回路は、基準電圧ＶR を発生する内部
基準信号発生回路３０と、外部電源電圧ＶCCと基準電圧
ＶR とを比較して活性化信号ＶACT を出力する電源電圧
検出回路１０と、電源電圧検出回路１０の出力する活性
化信号ＶACT により活性にあるいは非活性に制御され
る、外部電源電圧ＶCCと基準電圧ＶR とから、外部電源
電圧ＶCCが推奨電源電圧範囲内にあるのかあるいは加速
試験モードにエントリーしようとする電圧範囲内にある
のかを指示する判定信号ＶDCを出力する電源電圧判定回
路２０と、電源電圧判定回路２０の出力する判定信号Ｖ
DCが“Ｌ”であるときには基準電圧ＶR に近い一定電位
の内部電源電圧ＶINT を出力し、判定信号ＶDCが“Ｈ”
であるときには外部電源電圧ＶCCに追随する内部電源電
圧ＶINT を出力する内部電源電圧発生回路４０とから構
成される。
【００１６】内部基準信号発生回路３０の詳細な回路構
成は示さないが、ここには周知の基準信号発生回路が用
いられているものとし、また、内部電源電圧発生回路４
０は図５に示された回路が用いられているものとする。
電源電圧検出回路１０は、ｐチャネルＭＯＳトランジス
タＱｐ１、Ｑｐ２、Ｑｐ３、十分に高い抵抗値（ｒ１）
を持つ抵抗Ｒ１からなる分圧回路１１、およびインバー
タＩ１、Ｉ２により構成され、また電源電圧判定回路２
０は、ｐチャネルＭＯＳトランジスタＱｐ４、Ｑｐ５、
Ｑｐ６、ｎチャネルＭＯＳトランジスタＱｎ１、Ｑｎ
２、Ｑｎ３を備える比較回路２１、抵抗Ｒ２（抵抗値ｒ
２）、Ｒ３（抵抗値ｒ３）、ｎチャネルＭＯＳトランジ
スタＱｎ４からなる分圧回路２２およびインバータＩ３
から構成されている。
成は示さないが、ここには周知の基準信号発生回路が用
いられているものとし、また、内部電源電圧発生回路４
０は図５に示された回路が用いられているものとする。
電源電圧検出回路１０は、ｐチャネルＭＯＳトランジス
タＱｐ１、Ｑｐ２、Ｑｐ３、十分に高い抵抗値（ｒ１）
を持つ抵抗Ｒ１からなる分圧回路１１、およびインバー
タＩ１、Ｉ２により構成され、また電源電圧判定回路２
０は、ｐチャネルＭＯＳトランジスタＱｐ４、Ｑｐ５、
Ｑｐ６、ｎチャネルＭＯＳトランジスタＱｎ１、Ｑｎ
２、Ｑｎ３を備える比較回路２１、抵抗Ｒ２（抵抗値ｒ
２）、Ｒ３（抵抗値ｒ３）、ｎチャネルＭＯＳトランジ
スタＱｎ４からなる分圧回路２２およびインバータＩ３
から構成されている。
【００１７】次に、図１の回路の動作について説明す
る。いま、外部電源電圧ＶCCは推奨電源電圧範囲内（例
えば、５±０．５Ｖ）にあるものとし、ｐチャネルＭＯ
ＳトランジスタＱｐ２、Ｑｐ３のしきい値電圧をそれぞ
れＶＴＰ２、ＶＴＰ３であるものする。このとき、図１
の電源電圧検出回路１０において、トランジスタＱｐ３
のゲートには基準電圧ＶR が、またソースには、ＶCC−
｜ＶＴＰ２｜が現れるが、ＶCC−｜ＶＴＰ２｜−ＶR が
トランジスタＱｐ３のしきい値以下であるため、トラン
ジスタＱｐ３は導通しない。よって、インバータＩ１の
入力端子には接地電位が現れ、電源電圧検出回路１０の
出力する活性化信号ＶACT は“Ｌ”となっている。外部
電源電圧ＶCCがある一定レベル以上に上昇すると、ＶCC
−｜ＶＴＰ２｜−ＶR がトランジスタＱｐ３のしきい値
を越え、トランジスタＱｐ３は導通する。ここで、Ｒ１
が十分に高い抵抗値をもつ抵抗であるものとすると、イ
ンバータＩ１の入力端子にはＶCC−｜ＶＴＰ２｜−｜Ｖ
ＴＰ３｜の電圧が現れ、活性化信号ＶACT は“Ｌ”レベ
ルから“Ｈ”レベルに変化する。以上を要約すると次の
通りになる。 ＶCC＜ＶR ＋｜ＶＴＰ２｜＋｜ＶＴＰ３｜のとき、Ｖ
ACT ＝“Ｌ”レベル ＶCC＞ＶR ＋｜ＶＴＰ２｜＋｜ＶＴＰ３｜のとき、Ｖ
ACT ＝“Ｈ”レベル
る。いま、外部電源電圧ＶCCは推奨電源電圧範囲内（例
えば、５±０．５Ｖ）にあるものとし、ｐチャネルＭＯ
ＳトランジスタＱｐ２、Ｑｐ３のしきい値電圧をそれぞ
れＶＴＰ２、ＶＴＰ３であるものする。このとき、図１
の電源電圧検出回路１０において、トランジスタＱｐ３
のゲートには基準電圧ＶR が、またソースには、ＶCC−
｜ＶＴＰ２｜が現れるが、ＶCC−｜ＶＴＰ２｜−ＶR が
トランジスタＱｐ３のしきい値以下であるため、トラン
ジスタＱｐ３は導通しない。よって、インバータＩ１の
入力端子には接地電位が現れ、電源電圧検出回路１０の
出力する活性化信号ＶACT は“Ｌ”となっている。外部
電源電圧ＶCCがある一定レベル以上に上昇すると、ＶCC
−｜ＶＴＰ２｜−ＶR がトランジスタＱｐ３のしきい値
を越え、トランジスタＱｐ３は導通する。ここで、Ｒ１
が十分に高い抵抗値をもつ抵抗であるものとすると、イ
ンバータＩ１の入力端子にはＶCC−｜ＶＴＰ２｜−｜Ｖ
ＴＰ３｜の電圧が現れ、活性化信号ＶACT は“Ｌ”レベ
ルから“Ｈ”レベルに変化する。以上を要約すると次の
通りになる。 ＶCC＜ＶR ＋｜ＶＴＰ２｜＋｜ＶＴＰ３｜のとき、Ｖ
ACT ＝“Ｌ”レベル ＶCC＞ＶR ＋｜ＶＴＰ２｜＋｜ＶＴＰ３｜のとき、Ｖ
ACT ＝“Ｈ”レベル
【００１８】ＶACT が“Ｌ”レベルのとき、トランジス
タＱｐ３が非道通であるため、分圧回路１１の消費電流
は零となり、ここでインバータＩ１、Ｉ２がＣＭＯＳ構
成であるものとすると、電源電圧検出回路１０の消費電
流も零となる。またこのとき、電源電圧判定回路２０に
おいては、トランジスタＱｎ３、Ｑｎ４が非導通とな
り、さらにトランジスタＱｐ６が電流パスを持たないこ
とから、比較回路２１および分圧回路２２の消費電流は
零となる。ここで、インバータＩ３がＣＭＯＳ構成のも
のであるとすると、電源電圧判定回路２０の消費電流も
零となる。従って、ＶACT が、“Ｌ”レベルから“Ｈ”
レベルへと変化するときの外部電源電圧ＶCCのレベルを
推奨電源電圧範囲（例えば、５．０±０．５Ｖ）より高
くしておくことにより、この電圧範囲内では電源電圧検
出回路１０および電源電圧判定回路２０が電流を消費し
ないようにすることができる。
タＱｐ３が非道通であるため、分圧回路１１の消費電流
は零となり、ここでインバータＩ１、Ｉ２がＣＭＯＳ構
成であるものとすると、電源電圧検出回路１０の消費電
流も零となる。またこのとき、電源電圧判定回路２０に
おいては、トランジスタＱｎ３、Ｑｎ４が非導通とな
り、さらにトランジスタＱｐ６が電流パスを持たないこ
とから、比較回路２１および分圧回路２２の消費電流は
零となる。ここで、インバータＩ３がＣＭＯＳ構成のも
のであるとすると、電源電圧判定回路２０の消費電流も
零となる。従って、ＶACT が、“Ｌ”レベルから“Ｈ”
レベルへと変化するときの外部電源電圧ＶCCのレベルを
推奨電源電圧範囲（例えば、５．０±０．５Ｖ）より高
くしておくことにより、この電圧範囲内では電源電圧検
出回路１０および電源電圧判定回路２０が電流を消費し
ないようにすることができる。
【００１９】ＶACT が“Ｌ”レベルのとき、トランジス
タＱｐ６が導通するため、インバータＩ３の入力側が
“Ｈ”となり、判定信号ＶDCが“Ｌ”となる。よって、
このとき内部電源電圧発生回路４０は、基準電圧ＶR に
近い一定電圧の内部電源電圧ＶINT を出力する。
タＱｐ６が導通するため、インバータＩ３の入力側が
“Ｈ”となり、判定信号ＶDCが“Ｌ”となる。よって、
このとき内部電源電圧発生回路４０は、基準電圧ＶR に
近い一定電圧の内部電源電圧ＶINT を出力する。
【００２０】ＶACT が“Ｈ”レベルとなると、電源電圧
判定回路２０が活性化されるが、このとき判定回路２０
が出力する判定信号ＶDCは、その時の外部電源電圧ＶCC
の電圧値に応じて“Ｈ”レベルまたは“Ｌ”レベルとな
る。即ち、 ＶR ＞ＶCC・ｒ３／（ｒ２＋ｒ３）のとき、ＶDC＝
“Ｌ”レベル ＶR ＜ＶCC・ｒ３／（ｒ２＋ｒ３）のとき、ＶDC＝
“Ｈ”レベル ＶDCが“Ｌ”レベルのとき、内部電源電圧発生回路４０
は、基準電圧ＶR に近い一定電圧の内部電源電圧ＶINT
を出力し、ＶDCが“Ｈ”レベルに変化すると、内部電源
電圧発生回路４０の出力する内部電源電圧ＶINT は、外
部電源電圧ＶCCに追随したものとなる。
判定回路２０が活性化されるが、このとき判定回路２０
が出力する判定信号ＶDCは、その時の外部電源電圧ＶCC
の電圧値に応じて“Ｈ”レベルまたは“Ｌ”レベルとな
る。即ち、 ＶR ＞ＶCC・ｒ３／（ｒ２＋ｒ３）のとき、ＶDC＝
“Ｌ”レベル ＶR ＜ＶCC・ｒ３／（ｒ２＋ｒ３）のとき、ＶDC＝
“Ｈ”レベル ＶDCが“Ｌ”レベルのとき、内部電源電圧発生回路４０
は、基準電圧ＶR に近い一定電圧の内部電源電圧ＶINT
を出力し、ＶDCが“Ｈ”レベルに変化すると、内部電源
電圧発生回路４０の出力する内部電源電圧ＶINT は、外
部電源電圧ＶCCに追随したものとなる。
【００２１】図２には、外部電源電圧ＶCCの入力レベル
と、活性化信号ＶACT 、判定信号ＶDC、スタンバイ電流
ＩCCS および内部電源電圧ＶINT との関係が示されてい
るが、この場合、ＶR ＝３．３Ｖ、｜ＶＴＰ２｜＋｜Ｖ
ＴＰ３｜＝２．７Ｖ、ｒ２：ｒ３＝１：１としている。
この条件下では、活性化信号ＶACT の変化するＶCCが６
Ｖ、判定信号ＶDCの変化するＶCCが６．６Ｖとなる。こ
のように判定信号ＶDCの変化するＶCCの方が活性化信号
ＶACT の変化するＶCCより高く設定されるが、さらに、
ｐチャネルＭＯＳトランジスタＱｐ２、Ｑｐ３のしきい
値電圧ＶＴＰ２、ＶＴＰ３がプロセス要因により変化す
ることがあってもこの条件が満たされるようにすること
が望ましい。このことにより、低消費電流化され、かつ
正確な加速試験モードエントリー電圧判定能力を備えた
半導体記憶装置が実現される。
と、活性化信号ＶACT 、判定信号ＶDC、スタンバイ電流
ＩCCS および内部電源電圧ＶINT との関係が示されてい
るが、この場合、ＶR ＝３．３Ｖ、｜ＶＴＰ２｜＋｜Ｖ
ＴＰ３｜＝２．７Ｖ、ｒ２：ｒ３＝１：１としている。
この条件下では、活性化信号ＶACT の変化するＶCCが６
Ｖ、判定信号ＶDCの変化するＶCCが６．６Ｖとなる。こ
のように判定信号ＶDCの変化するＶCCの方が活性化信号
ＶACT の変化するＶCCより高く設定されるが、さらに、
ｐチャネルＭＯＳトランジスタＱｐ２、Ｑｐ３のしきい
値電圧ＶＴＰ２、ＶＴＰ３がプロセス要因により変化す
ることがあってもこの条件が満たされるようにすること
が望ましい。このことにより、低消費電流化され、かつ
正確な加速試験モードエントリー電圧判定能力を備えた
半導体記憶装置が実現される。
【００２２】図３は、本発明の第２の実施例における電
源電圧判定回路の構成を示す回路図である。図３に示さ
れるように、本実施例の電源電圧判定回路２０ａは、比
較回路２１ａ、分圧回路２２ａ、ラッチ回路２３および
インバータＩ３、Ｉ４、Ｉ５、Ｉ６から構成されるが、
比較回路２１ａと分圧回路２２ａは、それぞれ第１の実
施例における比較回路２１および分圧回路２２と同等の
ものであるので、これらに関する説明は省略する。ラッ
チ回路２３は、ＮＯＲゲートＧ１、Ｇ２が交差接続され
て構成されたものであって、図示されていない電源電圧
検出回路の出力する活性化信号ＶACT の“Ｈ”レベルを
ラッチする回路である。
源電圧判定回路の構成を示す回路図である。図３に示さ
れるように、本実施例の電源電圧判定回路２０ａは、比
較回路２１ａ、分圧回路２２ａ、ラッチ回路２３および
インバータＩ３、Ｉ４、Ｉ５、Ｉ６から構成されるが、
比較回路２１ａと分圧回路２２ａは、それぞれ第１の実
施例における比較回路２１および分圧回路２２と同等の
ものであるので、これらに関する説明は省略する。ラッ
チ回路２３は、ＮＯＲゲートＧ１、Ｇ２が交差接続され
て構成されたものであって、図示されていない電源電圧
検出回路の出力する活性化信号ＶACT の“Ｈ”レベルを
ラッチする回路である。
【００２３】この実施例では、活性化信号ＶACT が一
旦、“Ｈ”となった後では、外部電源電圧ＶCCが低下し
て活性化信号ＶACT が再び“Ｌ”となっても電源電圧判
定回路２０ａは活性化された状態にとどまる。即ち、こ
の実施例では、活性化信号ＶACT が変化する外部電源電
圧ＶCCの方が判定信号ＶDCが変化する外部電源電圧ＶCC
より高くなってしまった場合にも加速試験が可能とな
る。この場合、図４に示されるように、外部電源電圧Ｖ
CCが推奨電源電圧から判定信号ＶDCが変化しうる電圧に
まで上昇しても判定信号ＶDCは変化することはなく、活
性化信号ＶACT が変化して初めて変化する。一旦、外部
電源電圧ＶCCが活性化信号ＶACT の変化する電圧にまで
上昇すると、その後それ以下の電圧に低下することがあ
っても、一定の電圧までは判定信号ＶDCは変化すること
がなく、加速試験モードを維持することができる。つま
り、本実施例においては、一度ＶACT を“Ｈ”とした後
であれば、その後はＶACT のレベルに関係なく、 ＶR ＜ＶCC・ｒ３／（ｒ２＋ｒ３） の条件の下で加速試験は実施することが可能となる。
旦、“Ｈ”となった後では、外部電源電圧ＶCCが低下し
て活性化信号ＶACT が再び“Ｌ”となっても電源電圧判
定回路２０ａは活性化された状態にとどまる。即ち、こ
の実施例では、活性化信号ＶACT が変化する外部電源電
圧ＶCCの方が判定信号ＶDCが変化する外部電源電圧ＶCC
より高くなってしまった場合にも加速試験が可能とな
る。この場合、図４に示されるように、外部電源電圧Ｖ
CCが推奨電源電圧から判定信号ＶDCが変化しうる電圧に
まで上昇しても判定信号ＶDCは変化することはなく、活
性化信号ＶACT が変化して初めて変化する。一旦、外部
電源電圧ＶCCが活性化信号ＶACT の変化する電圧にまで
上昇すると、その後それ以下の電圧に低下することがあ
っても、一定の電圧までは判定信号ＶDCは変化すること
がなく、加速試験モードを維持することができる。つま
り、本実施例においては、一度ＶACT を“Ｈ”とした後
であれば、その後はＶACT のレベルに関係なく、 ＶR ＜ＶCC・ｒ３／（ｒ２＋ｒ３） の条件の下で加速試験は実施することが可能となる。
【００２４】
【発明の効果】以上説明したように、本発明は、加速試
験モードエントリー判定に用いる電源電圧判定回路を、
推奨電源電圧範囲内の外部電源電圧の時に非活性となる
ようにしたので、電源電圧判定回路に精度の高い検出を
行わせることができるとともに半導体記憶装置のスタン
バイ電流を低減化できるという効果を有する。また、外
部電源電圧によって生成される電源電圧判定信号により
内部電源電圧発生回路を制御して、外部電源電圧に依存
しない一定電圧とこれに追随する加速試験用電圧とを発
生させるようにしたので、ピン数を増加させることなく
加速試験を行うことができるようになる。
験モードエントリー判定に用いる電源電圧判定回路を、
推奨電源電圧範囲内の外部電源電圧の時に非活性となる
ようにしたので、電源電圧判定回路に精度の高い検出を
行わせることができるとともに半導体記憶装置のスタン
バイ電流を低減化できるという効果を有する。また、外
部電源電圧によって生成される電源電圧判定信号により
内部電源電圧発生回路を制御して、外部電源電圧に依存
しない一定電圧とこれに追随する加速試験用電圧とを発
生させるようにしたので、ピン数を増加させることなく
加速試験を行うことができるようになる。
【図１】本発明の第１の実施例の電源回路を示すブロッ
ク図である。
ク図である。
【図２】本発明の第１の実施例の電源回路の動作を説明
するレベル関係図である。
するレベル関係図である。
【図３】本発明の第２の実施例の電源電圧判定回路の回
路図である。
路図である。
【図４】本発明の第２の実施例の電源回路の動作を説明
するレベル関係図である。
するレベル関係図である。
【図５】本発明の実施例および先行技術における内部電
源電圧発生回路の回路図である。
源電圧発生回路の回路図である。
【図６】図５に示された内部電源電圧発生回路の動作を
説明するレベル関係図である。
説明するレベル関係図である。
【図７】先行技術における電源電圧判定回路の回路図で
ある。
ある。
【図８】先行技術における動作を示すレベル関係図であ
る。
る。
１０ 電源電圧検出回路 ２０、２０ａ、２０ｂ 電源電圧判定回路 ２１、２１ａ、２１ｂ 比較回路 １１、２２、２２ａ、２２ｂ 分圧回路 ２３ ラッチ回路 ３０ 内部基準信号発生回路 ４０ 内部電源電圧発生回路 ４１ 第１内部電圧発生回路 ４２ 第２内部電圧発生回路 ４１１、４２１ 差動回路 Ｇ１、Ｇ２ ＮＯＲゲート Ｉ１〜Ｉ８ インバータ ＩCCS スタンバイ電流 Ｑｐ１〜Ｑｐ１４ ｐＭチャネルＯＳトランジスタ Ｑｎ１〜Ｑｎ９ ｎチャネルＭＯＳトランジスタ Ｒ１〜Ｒ５ 抵抗 ＶACT 活性化信号 ＶCC 外部電源電圧 ＶDC 判定信号 ＶINT 内部電源電圧 ＶR 基準電圧 ＶＴ 分圧電圧
Claims (4)
- 【請求項１】 通常モード時は、内部基準信号発生回路
より発生された基準電圧に基づいて、外部から供給され
る外部電源電圧を所定の降圧電圧に降圧し内部回路に供
給する内部電源発生回路を有する半導体記憶装置であっ
て、前記基準電圧と外部から供給される外部電源電圧と
を比較し、外部電源電圧が基準電圧よりも所定の値以上
大きくなった時、活性化信号を発生する電源電圧検出回
路と、該活性化信号に応答して前記基準電圧と外部電源
電圧の分圧電圧との比較を開始する電源電圧判定回路
と、前記電源電圧判定回路の出力に応答して前記降圧電
圧より高い電圧を前記内部回路に供給する手段を具備
し、前記電源電圧判定回路を構成する比較回路は接地端
子と接続される第１のスイッチング素子を、前記電源電
圧判定回路を構成する分圧回路は接地端子と接続される
第２のスイッチング素子をそれぞれ有し、前記第１及び
第２のスイッチング素子は前記活性化信号が発生されて
いないときに非導通となり、前記比較回路及び前記分圧
回路を流れる電流を遮断することを特徴とする半導体記
憶装置。 - 【請求項２】 前記電源電圧判定回路は前記活性化信号
をうけて比較動作を行うことを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項３】 前記降圧電圧より高い電圧が、前記外部
電源電圧に追従する電圧であることを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項４】 前記電源電圧検出回路と前記電源電圧判
定回路との間に前記活性化信号をラッチするラッチ回路
を設けたことを特徴とする請求項１記載の半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5062658A JP3071600B2 (ja) | 1993-02-26 | 1993-02-26 | 半導体記憶装置 |
| EP94102658A EP0613071B1 (en) | 1993-02-26 | 1994-02-22 | Semiconductor integrated circuit device having low power consumption voltage monitoring circuit for built-in step-down voltage generator |
| DE69416174T DE69416174T2 (de) | 1993-02-26 | 1994-02-22 | Integrierte Halbleiterschaltungsanordnung mit Spannungsüberwachungsschaltung mit geringem Energieverbrauch für eingebauten Abwärtsspannungsgenerator |
| US08/202,159 US5428299A (en) | 1993-02-26 | 1994-02-25 | Semiconductor integrated circuit device having low power consumption voltage monitoring circuit for built-in step-down voltage generator |
| KR1019940003542A KR0138882B1 (ko) | 1993-02-26 | 1994-02-26 | 내장 강압 전압 발생기용 저전력 소모 전압 감시 회로를 가진 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5062658A JP3071600B2 (ja) | 1993-02-26 | 1993-02-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06251584A JPH06251584A (ja) | 1994-09-09 |
| JP3071600B2 true JP3071600B2 (ja) | 2000-07-31 |
Family
ID=13206629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5062658A Expired - Lifetime JP3071600B2 (ja) | 1993-02-26 | 1993-02-26 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5428299A (ja) |
| EP (1) | EP0613071B1 (ja) |
| JP (1) | JP3071600B2 (ja) |
| KR (1) | KR0138882B1 (ja) |
| DE (1) | DE69416174T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015064460A1 (ja) | 2013-11-01 | 2015-05-07 | スガツネ工業株式会社 | ヒンジ装置 |
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|---|---|---|---|---|
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| US5753841A (en) * | 1995-08-17 | 1998-05-19 | Advanced Micro Devices, Inc. | PC audio system with wavetable cache |
| JP3199987B2 (ja) | 1995-08-31 | 2001-08-20 | 株式会社東芝 | 半導体集積回路装置およびその動作検証方法 |
| JP2830799B2 (ja) * | 1995-10-25 | 1998-12-02 | 日本電気株式会社 | 半導体集積回路装置 |
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| KR101131940B1 (ko) * | 2009-06-16 | 2012-04-12 | 주식회사 하이닉스반도체 | 반도체 장치 |
| JP5319641B2 (ja) * | 2010-10-14 | 2013-10-16 | 株式会社東芝 | 診断回路および半導体集積回路 |
| CN105555995B (zh) * | 2013-09-10 | 2017-11-07 | 株式会社岛津制作所 | 成膜装置以及成膜方法 |
| US10804255B1 (en) * | 2019-05-10 | 2020-10-13 | Xilinx, Inc. | Circuit for and method of transmitting a signal in an integrated circuit device |
| JP7419769B2 (ja) * | 2019-06-18 | 2024-01-23 | 富士電機株式会社 | 半導体装置およびその試験方法 |
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|---|---|---|---|---|
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| JPH02211771A (ja) * | 1989-02-10 | 1990-08-23 | Fuji Photo Film Co Ltd | 画像信号処理方法 |
| JPH02299034A (ja) * | 1989-05-12 | 1990-12-11 | Fujitsu Ltd | 半導体集積回路装置 |
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-
1993
- 1993-02-26 JP JP5062658A patent/JP3071600B2/ja not_active Expired - Lifetime
-
1994
- 1994-02-22 EP EP94102658A patent/EP0613071B1/en not_active Expired - Lifetime
- 1994-02-22 DE DE69416174T patent/DE69416174T2/de not_active Expired - Lifetime
- 1994-02-25 US US08/202,159 patent/US5428299A/en not_active Expired - Lifetime
- 1994-02-26 KR KR1019940003542A patent/KR0138882B1/ko active IP Right Grant
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
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