JP2727809B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、外部からの電源の電位を内部降圧して使用する半
導体メモリ等の半導体集積回路に関する。
特に、外部からの電源の電位を内部降圧して使用する半
導体メモリ等の半導体集積回路に関する。
【０００２】
【従来の技術】半導体メモリ等の半導体集積回路に関し
ては、消費電力の低減や高密度集積化のために、外部か
ら供給された電源の電位を降圧して使用する場合が多
い。
ては、消費電力の低減や高密度集積化のために、外部か
ら供給された電源の電位を降圧して使用する場合が多
い。
【０００３】この際、信頼性試験等で、内部電源電位を
上昇させて不良の発生を加速する、加速試験が行われる
ように工夫されている。
上昇させて不良の発生を加速する、加速試験が行われる
ように工夫されている。
【０００４】この従来の半導体集積回路は、一例として
図６に示すように、外部から供給される電源（電源電位
Ｖｃｃ）から所定のレベルの基準電圧Ｖｒｅｆを発生す
る基準電圧発生回路１と、外部から供給される電源から
この電源電位Ｖｃｃより低くかつ基準電圧Ｖｒｅｆと対
応したレベルの第１の内部基準信号ＶＲＥＦ１を発生す
る第１の内部基準信号発生回路２と、第１の内部基準信
号ＶＲＥＦ２と等しいレベルの第２の内部基準信号ＶＲ
ＥＦ２を内部基準出力端子（図示省略）へ出力する第２
の内部基準信号発生回路３と、制御信号ＰＯＮにより、
外部からの電源電位（Ｖｃｃ）が第１のレベルより高い
とき活性化しこの外部からの電源電位Ｖｃｃを分圧した
第１の分圧電位ＢＩＶ及びこの第１の分圧電位ＢＩＶよ
り低い第２の分圧ＢＲＥＦを発生する分圧回路４と、制
御信号ＰＯＮにより、外部からの電源電位Ｖｃｃが第１
のレベルより高いとき活性化し第２の分圧電位ＢＲＥＦ
が第１の内部基準信号ＶＲＥＦ１のレベルを越えると活
性化レベルとなる活性信号ＢＩＭＤを発生する活性化信
号発生回路５ｂと、活性化信号ＢＩＭＤにより活性化し
第１の分圧電位ＢＩＶと等しいレベルの第３の内部基準
信号（ＶＲＥＦ３）を発生し前記内部基準信号端子へ伝
達する第３の内部基準信号発生回路６とを有する構成と
なっている。
図６に示すように、外部から供給される電源（電源電位
Ｖｃｃ）から所定のレベルの基準電圧Ｖｒｅｆを発生す
る基準電圧発生回路１と、外部から供給される電源から
この電源電位Ｖｃｃより低くかつ基準電圧Ｖｒｅｆと対
応したレベルの第１の内部基準信号ＶＲＥＦ１を発生す
る第１の内部基準信号発生回路２と、第１の内部基準信
号ＶＲＥＦ２と等しいレベルの第２の内部基準信号ＶＲ
ＥＦ２を内部基準出力端子（図示省略）へ出力する第２
の内部基準信号発生回路３と、制御信号ＰＯＮにより、
外部からの電源電位（Ｖｃｃ）が第１のレベルより高い
とき活性化しこの外部からの電源電位Ｖｃｃを分圧した
第１の分圧電位ＢＩＶ及びこの第１の分圧電位ＢＩＶよ
り低い第２の分圧ＢＲＥＦを発生する分圧回路４と、制
御信号ＰＯＮにより、外部からの電源電位Ｖｃｃが第１
のレベルより高いとき活性化し第２の分圧電位ＢＲＥＦ
が第１の内部基準信号ＶＲＥＦ１のレベルを越えると活
性化レベルとなる活性信号ＢＩＭＤを発生する活性化信
号発生回路５ｂと、活性化信号ＢＩＭＤにより活性化し
第１の分圧電位ＢＩＶと等しいレベルの第３の内部基準
信号（ＶＲＥＦ３）を発生し前記内部基準信号端子へ伝
達する第３の内部基準信号発生回路６とを有する構成と
なっている。
【０００５】内部基準信号出力端子の信号（以下内部基
準信号ＶＲＥＦという）は内部電源回路（図示省略）に
供給され、内部電源回路はこの供給された内部基準信号
ＶＲＥＦと等しい電位の電源を発生して各部を駆動す
る。すなわち、活性化信号ＢＩＭＤが非活性化レベルの
ときは内部基準信号発生回路３から出力される、電源電
位Ｖｃｃより低いレベルの内部基準信号ＶＲＥＦ２と等
しいレベルの電源電位により各部が駆動され、活性化信
号ＢＩＭＤが活性化レベルになると内部基準信号発生回
路６が活性化して内部基準信号ＶＲＥＦ２より高いレベ
ルの第３の内部基準信号（ＶＲＥＦ３）と等しいレベル
の電源電位により、加速試験が行われる。図７は基準電
圧発生回路１及び内部基準信号発生回路２，３の具体的
例を示す回路図である。
準信号ＶＲＥＦという）は内部電源回路（図示省略）に
供給され、内部電源回路はこの供給された内部基準信号
ＶＲＥＦと等しい電位の電源を発生して各部を駆動す
る。すなわち、活性化信号ＢＩＭＤが非活性化レベルの
ときは内部基準信号発生回路３から出力される、電源電
位Ｖｃｃより低いレベルの内部基準信号ＶＲＥＦ２と等
しいレベルの電源電位により各部が駆動され、活性化信
号ＢＩＭＤが活性化レベルになると内部基準信号発生回
路６が活性化して内部基準信号ＶＲＥＦ２より高いレベ
ルの第３の内部基準信号（ＶＲＥＦ３）と等しいレベル
の電源電位により、加速試験が行われる。図７は基準電
圧発生回路１及び内部基準信号発生回路２，３の具体的
例を示す回路図である。
【０００６】次に、この半導体集積回路の動作につい
て、図６及び図７を参照して説明する。
て、図６及び図７を参照して説明する。
【０００７】基準電圧発生回路１において、Ｑ７〜Ｑ１
６はＰチャンネル型のトランジスタ、Ｑ１７〜Ｑ１８は
Ｎチャンネル型のトランジスタであるが、Ｑ１３とＱ１
４は、他のＰチャンネル型のトランジスタよりも、しき
い値電圧の大きさ┃ＶＴＰ┃が大きくなっている。
６はＰチャンネル型のトランジスタ、Ｑ１７〜Ｑ１８は
Ｎチャンネル型のトランジスタであるが、Ｑ１３とＱ１
４は、他のＰチャンネル型のトランジスタよりも、しき
い値電圧の大きさ┃ＶＴＰ┃が大きくなっている。
【０００８】トランジスタＱ１３，Ｑ１４，Ｑ１５，Ｑ
１６の┃ＶＴＰ┃をそれぞれ、ＶＴＰ１３，ＶＴＰ１
４，ＶＴＰ１５，ＶＴＰ１６とすると、Ｖｃｃ≧ＶＴＰ
１３＋ＶＴＰ１４の領域で Ｖｒｅｆ＝ＶＴＰ１３＋ＶＴＰ１４−ＶＴＰ１５−ＶＴＰ１６ で表される。Ｐチャンネル型のトランジスタＱ１０，Ｑ
１１，Ｑ１２は能力が等しく、図中で示す通り、大きさ
ｉ（Ａ）の電流が等しく流れるカレントミラー回路が形
成されるためである。
１６の┃ＶＴＰ┃をそれぞれ、ＶＴＰ１３，ＶＴＰ１
４，ＶＴＰ１５，ＶＴＰ１６とすると、Ｖｃｃ≧ＶＴＰ
１３＋ＶＴＰ１４の領域で Ｖｒｅｆ＝ＶＴＰ１３＋ＶＴＰ１４−ＶＴＰ１５−ＶＴＰ１６ で表される。Ｐチャンネル型のトランジスタＱ１０，Ｑ
１１，Ｑ１２は能力が等しく、図中で示す通り、大きさ
ｉ（Ａ）の電流が等しく流れるカレントミラー回路が形
成されるためである。
【０００９】生成された基準電圧Ｖｒｅｆは内部基準信
号発生回路２に供給される。Ｐチャンネル型のトランジ
スタＱ１９とＱ２０、Ｎチャンネル型のトランジスタＱ
２１とＱ２２はそれぞれ能力が等しく、ゲートを電源電
位とするＮチャンネル型のトランジスタＱ２３を含めて
比較器２１を形成しており、その出力を受けるＰチャン
ネル型のトランジスタＱ２４で内部基準信号ＶＲＥＦ１
を駆動し、また、抵抗Ｒ４，Ｒ５は内部基準信号ＶＲＥ
Ｆ１を所望の電位に調整する。
号発生回路２に供給される。Ｐチャンネル型のトランジ
スタＱ１９とＱ２０、Ｎチャンネル型のトランジスタＱ
２１とＱ２２はそれぞれ能力が等しく、ゲートを電源電
位とするＮチャンネル型のトランジスタＱ２３を含めて
比較器２１を形成しており、その出力を受けるＰチャン
ネル型のトランジスタＱ２４で内部基準信号ＶＲＥＦ１
を駆動し、また、抵抗Ｒ４，Ｒ５は内部基準信号ＶＲＥ
Ｆ１を所望の電位に調整する。
【００１０】抵抗Ｒ４，Ｒ５の抵抗値をそれぞれこれら
記号と同じとすると、 ＶＲＥＦ１＝Ｖｒｅｆ×（Ｒ４＋Ｒ５）／Ｒ５ となる。内部基準信号ＶＲＥＦ１は、ある一定値以上に
電源電位Ｖｃｃを上昇させてもそのレベルは変化しな
い。
記号と同じとすると、 ＶＲＥＦ１＝Ｖｒｅｆ×（Ｒ４＋Ｒ５）／Ｒ５ となる。内部基準信号ＶＲＥＦ１は、ある一定値以上に
電源電位Ｖｃｃを上昇させてもそのレベルは変化しな
い。
【００１１】内部基準信号発生回路３は、等しい能力を
もつＰチャンネル型のトランジスタＱ２５，Ｑ２６と、
やはり等しい能力をもつＮチャンネル型のトランジスタ
Ｑ２７，Ｑ２８と、ゲートを電源電位ＶｃｃとするＮチ
ャンネル型のトランジスタＱ２９とによって構成される
比較器３１を中心とし、この比較器３１の出力を受け内
部基準信号ＶＲＥＦ２を駆動するＰチャンネル型のトラ
ンジスタＱ３０とから成っており、ＶＲＥＦ２＝ＶＲＥ
Ｆ１とする機能を有する。
もつＰチャンネル型のトランジスタＱ２５，Ｑ２６と、
やはり等しい能力をもつＮチャンネル型のトランジスタ
Ｑ２７，Ｑ２８と、ゲートを電源電位ＶｃｃとするＮチ
ャンネル型のトランジスタＱ２９とによって構成される
比較器３１を中心とし、この比較器３１の出力を受け内
部基準信号ＶＲＥＦ２を駆動するＰチャンネル型のトラ
ンジスタＱ３０とから成っており、ＶＲＥＦ２＝ＶＲＥ
Ｆ１とする機能を有する。
【００１２】また、内部基準信号発生回路６は、等しい
能力をもつＰチャンネル型のトランジスタＱ３１，Ｑ３
２とやはり等しい能力をもつＮチャンネル型のトランジ
スタＱ３３，Ｑ３４と、加速試験の活性化信号ＢＩＭＤ
をゲートに受けるＮチャンネル型のトランジスタＱ３５
とによって構成される比較器６１を中心として、内部基
準信号ＶＲＥＦ３を駆動するＰチャンネル型のトランジ
スタＱ３６とからなっており、活性化信号ＢＩＭＤが高
レベルになった時、ＶＲＥＦ３＝ＢＩＶとする機能を有
する。
能力をもつＰチャンネル型のトランジスタＱ３１，Ｑ３
２とやはり等しい能力をもつＮチャンネル型のトランジ
スタＱ３３，Ｑ３４と、加速試験の活性化信号ＢＩＭＤ
をゲートに受けるＮチャンネル型のトランジスタＱ３５
とによって構成される比較器６１を中心として、内部基
準信号ＶＲＥＦ３を駆動するＰチャンネル型のトランジ
スタＱ３６とからなっており、活性化信号ＢＩＭＤが高
レベルになった時、ＶＲＥＦ３＝ＢＩＶとする機能を有
する。
【００１３】内部基準信号出力端子が、内部基準信号発
生回路３及び内部基準信号発生回路６の両方から駆動さ
れる場合には、その内部基準信号ＶＲＥＦは当然、内部
基準信号ＶＲＥＦ１（＝ＶＲＥＦ２），ＢＩＶ（＝ＶＲ
ＥＦ３）のうちの値の大きい方と等しくなるように駆動
される。
生回路３及び内部基準信号発生回路６の両方から駆動さ
れる場合には、その内部基準信号ＶＲＥＦは当然、内部
基準信号ＶＲＥＦ１（＝ＶＲＥＦ２），ＢＩＶ（＝ＶＲ
ＥＦ３）のうちの値の大きい方と等しくなるように駆動
される。
【００１４】ここで、活性化信号ＢＩＭＤと分圧電位Ｂ
ＩＶについて説明する。活性化信号発生回路５ｂにおい
て、Ｐチャンネル型のトランジスタＱ１とＱ２は、能力
が等しく、また、Ｎチャンネル型トランジスタＱ３とＱ
４も能力が等しく、インバータＩＶ５の出力をゲートに
受けるＮチャンネル型のトランジスタＱ５を含めて、比
較器５１を形成しており、この比較器５１の出力をイン
バータＩＶ１〜ＩＶ３で受けて、活性化信号ＢＩＭＤを
出力している。また、制御信号ＰＯＮをゲートに受ける
Ｐチャンネル型のトランジスタＱ６と、抵抗Ｒ１，Ｒ
２，Ｒ３による分圧回路４にて分圧電位ＢＩＶ，ＢＲＥ
Ｆの値を決めている。制御信号ＰＯＮは、図８に示すよ
うに、電源電位Ｖｃｃとの相関をもつ信号である（この
制御信号ＰＯＮの発生回路は図示省略）。
ＩＶについて説明する。活性化信号発生回路５ｂにおい
て、Ｐチャンネル型のトランジスタＱ１とＱ２は、能力
が等しく、また、Ｎチャンネル型トランジスタＱ３とＱ
４も能力が等しく、インバータＩＶ５の出力をゲートに
受けるＮチャンネル型のトランジスタＱ５を含めて、比
較器５１を形成しており、この比較器５１の出力をイン
バータＩＶ１〜ＩＶ３で受けて、活性化信号ＢＩＭＤを
出力している。また、制御信号ＰＯＮをゲートに受ける
Ｐチャンネル型のトランジスタＱ６と、抵抗Ｒ１，Ｒ
２，Ｒ３による分圧回路４にて分圧電位ＢＩＶ，ＢＲＥ
Ｆの値を決めている。制御信号ＰＯＮは、図８に示すよ
うに、電源電位Ｖｃｃとの相関をもつ信号である（この
制御信号ＰＯＮの発生回路は図示省略）。
【００１５】よって、電源電位Ｖｃｃが，３．０Ｖ以上
となると、制御信号ＰＯＮは低レベルとなるので、抵抗
Ｒ１，Ｒ２，Ｒ３の値をそれぞれ記号と同じとすると、
分圧電位ＢＩＶ，ＢＲＥＦは、 ＢＩＶ＝Ｖｃｃ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ
３） ＢＲＥＦ＝Ｖｃｃ×Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３） となる。よって活性化信号ＢＩＭＤは次のとおりその値
が決まる。
となると、制御信号ＰＯＮは低レベルとなるので、抵抗
Ｒ１，Ｒ２，Ｒ３の値をそれぞれ記号と同じとすると、
分圧電位ＢＩＶ，ＢＲＥＦは、 ＢＩＶ＝Ｖｃｃ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ
３） ＢＲＥＦ＝Ｖｃｃ×Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３） となる。よって活性化信号ＢＩＭＤは次のとおりその値
が決まる。
【００１６】 ＶＲＥＦ１＞Ｖｃｃ×Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）のときＯＶ ＶＲＥＦ１＜Ｖｃｃ×Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）のときＶｃｃレベル 更にこれより内部基準信号ＶＲＥＦは次のとおりその値
が決まる。
が決まる。
【００１７】 ＶＲＥＦ１＞Ｖｃｃ×Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）のときＶｃｃ×（Ｒ４＋Ｒ ５）／Ｒ５ ＶＲＥＦ＜Ｖｃｃ×Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）のときＶｃｃ×（Ｒ２＋Ｒ３ ）／（Ｒ１＋Ｒ２＋Ｒ３） ただし、ＶＲＥＦ＜Ｖｃｃ（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）のときＶｃ ｃ×（Ｒ４＋Ｒ５）／Ｒ５ 図９は各内部基準信号及び分圧電位の関係を示す具体的
な数値例の特性図である。図９では Ｖｒｅｆ＝１．５０Ｖ Ｒ４：Ｒ５＝６：５ （Ｒ１＋Ｒ２）：Ｒ３＝３７：３３ Ｒ１：（Ｒ２＋Ｒ３）＝２：５ とした。
な数値例の特性図である。図９では Ｖｒｅｆ＝１．５０Ｖ Ｒ４：Ｒ５＝６：５ （Ｒ１＋Ｒ２）：Ｒ３＝３７：３３ Ｒ１：（Ｒ２＋Ｒ３）＝２：５ とした。
【００１８】すなわち、３．０Ｖ＜Ｖｃｃ＜７．０の範
囲で内部基準信号ＶＲＥＦのレベルは内部基準信号ＶＲ
ＥＦ１と等しく、Ｖｃｃ＞７．０Ｖの範囲で分圧電位Ｂ
ＩＶと等しくなる。
囲で内部基準信号ＶＲＥＦのレベルは内部基準信号ＶＲ
ＥＦ１と等しく、Ｖｃｃ＞７．０Ｖの範囲で分圧電位Ｂ
ＩＶと等しくなる。
【００１９】
【発明が解決しようとする課題】この従来の半導体集積
回路では、内部基準信号ＶＲＥＦのレベルが、内部基準
信号ＶＲＥＦ１のレベルから分圧電位ＢＩＶのレベルへ
と大きく変化する点（例えばＶｃｃ＝７Ｖ）がある為、
電源電位Ｖｃｃが、この点付近に設定された際、内部基
準信号ＶＲＥＦの値が定まらず、従ってこれにより発生
する内部電源電位が定まらず非常に不安定になるという
問題点があり、また、デバイスの評価等の際、内部基準
信号を任意の電位に設定するのが困難であるという問題
点があった。
回路では、内部基準信号ＶＲＥＦのレベルが、内部基準
信号ＶＲＥＦ１のレベルから分圧電位ＢＩＶのレベルへ
と大きく変化する点（例えばＶｃｃ＝７Ｖ）がある為、
電源電位Ｖｃｃが、この点付近に設定された際、内部基
準信号ＶＲＥＦの値が定まらず、従ってこれにより発生
する内部電源電位が定まらず非常に不安定になるという
問題点があり、また、デバイスの評価等の際、内部基準
信号を任意の電位に設定するのが困難であるという問題
点があった。
【００２０】本発明の目的は、電源電位をどこに設定し
ても内部電源回路へ供給される内部基準信号のレベルが
安定化して内部電源電位が安定化し、かつ内部電源電位
を任意に設定することができる半導体集積回路を提供す
ることにある。
ても内部電源回路へ供給される内部基準信号のレベルが
安定化して内部電源電位が安定化し、かつ内部電源電位
を任意に設定することができる半導体集積回路を提供す
ることにある。
【００２１】
【課題を解決するための手段】本発明の半導体集積回路
は、外部から供給される電源から所定のレベルの基準電
圧を発生する基準電圧発生回路と、前記電源からこの電
源の電位より低くかつ前記基準電圧と対応したレベルの
第１の内部基準信号を発生する第１の内部基準信号発生
回路と、前記第１の内部基準信号と等しいレベルの第２
の内部基準信号を内部基準信号出力端子へ出力する第２
の内部基準信号発生回路と、前記電源の電位が第１のレ
ベルより高いとき活性化し前記電源の電位を分圧した第
１の分圧電位及びこの第１の分圧電位より低い第２の分
圧電位を発生する分圧回路と、前記電源の電位が前記第
１のレベルより高いとき活性化し前記第２の分圧電位が
前記第１の内部基準信号のレベルを越えると活性化レベ
ルとなる活性化信号を発生する活性化信号発生回路と、
前記活性化信号により活性化し前記第１の分圧電位と等
しいレベルの第３の内部基準信号を発生し前記内部基準
信号出力端子へ伝達する第３の内部基準信号発生回路と
を有する半導体集積回路において、前記活性化信号が一
旦活性化レベルになると以後活性化レベルを保持するレ
ベル保持回路を設け、このレベル保持回路の出力信号に
より前記第３の内部基準電圧発生回路の活性化を制御す
るようにして構成される。
は、外部から供給される電源から所定のレベルの基準電
圧を発生する基準電圧発生回路と、前記電源からこの電
源の電位より低くかつ前記基準電圧と対応したレベルの
第１の内部基準信号を発生する第１の内部基準信号発生
回路と、前記第１の内部基準信号と等しいレベルの第２
の内部基準信号を内部基準信号出力端子へ出力する第２
の内部基準信号発生回路と、前記電源の電位が第１のレ
ベルより高いとき活性化し前記電源の電位を分圧した第
１の分圧電位及びこの第１の分圧電位より低い第２の分
圧電位を発生する分圧回路と、前記電源の電位が前記第
１のレベルより高いとき活性化し前記第２の分圧電位が
前記第１の内部基準信号のレベルを越えると活性化レベ
ルとなる活性化信号を発生する活性化信号発生回路と、
前記活性化信号により活性化し前記第１の分圧電位と等
しいレベルの第３の内部基準信号を発生し前記内部基準
信号出力端子へ伝達する第３の内部基準信号発生回路と
を有する半導体集積回路において、前記活性化信号が一
旦活性化レベルになると以後活性化レベルを保持するレ
ベル保持回路を設け、このレベル保持回路の出力信号に
より前記第３の内部基準電圧発生回路の活性化を制御す
るようにして構成される。
【００２２】また、前記電源の電位が第２のレベルより
低くなると活性化レベルとなる制御信号を発生する比較
回路を設け、前記レベル保持回路を、前記制御信号が活
性化レベルになると前記活性化信号を非活性化レベルに
する回路として構成される。
低くなると活性化レベルとなる制御信号を発生する比較
回路を設け、前記レベル保持回路を、前記制御信号が活
性化レベルになると前記活性化信号を非活性化レベルに
する回路として構成される。
【００２３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２４】図１は本発明の第１の実施例を示す回路図
である。
である。
【００２５】この実施例が図６に示された従来の半導体
集積回路と相違する点は、活性化信号発生回路５内に、
インバータＩＶ３から出力される活性化信号ＢＩＭＤが
一旦活性化レベルになると以後活性化レベルを保持する
レベル保持回路のＲＳ−フリップフロップ５２を設け、
このＲＳ−フリップフロップ５２の出力信号である活性
化信号ＢＩＭＤＨにより内部基準電圧発生回路６の活性
化を制御するようにした点にある。
集積回路と相違する点は、活性化信号発生回路５内に、
インバータＩＶ３から出力される活性化信号ＢＩＭＤが
一旦活性化レベルになると以後活性化レベルを保持する
レベル保持回路のＲＳ−フリップフロップ５２を設け、
このＲＳ−フリップフロップ５２の出力信号である活性
化信号ＢＩＭＤＨにより内部基準電圧発生回路６の活性
化を制御するようにした点にある。
【００２６】従って、一度ＶＲＥＦ１＜ＢＰＥＦとな
り、活性化信号ＢＩＭＤが高レベルとなると、ＲＳフリ
ップフロップ５２によって活性化信号ＢＩＭＤの高レベ
ルがラッチされ、制御信号ＰＯＮが再び高レベルとなる
まで、つまり、電源を遮断するまで解除されない。
り、活性化信号ＢＩＭＤが高レベルとなると、ＲＳフリ
ップフロップ５２によって活性化信号ＢＩＭＤの高レベ
ルがラッチされ、制御信号ＰＯＮが再び高レベルとなる
まで、つまり、電源を遮断するまで解除されない。
【００２７】次に、従来の技術で説明したのと同様の次
の条件で図２〜図４を参照して内部基準信号ＶＲＥＦ等
の動きについて説明する。
の条件で図２〜図４を参照して内部基準信号ＶＲＥＦ等
の動きについて説明する。
【００２８】Ｖｒｅｆ＝１．５０Ｖ Ｒ４：Ｒ５＝６：５ （Ｒ１＋Ｒ２）：Ｒ３＝３７：３３ Ｒ１：（Ｒ２＋Ｒ３）＝２：５ 図２は、電源電位Ｖｃｃを０Ｖから７．５Ｖまで連続し
て上昇させた後、７．５Ｖから０Ｖまで連続して下降さ
せたときの内部基準信号ＶＲＥＦ、すなわち内部電源電
位の値等を示した特性図である。電源電位上昇時は、 Ｖｃｃ＜７．０ＶにてＶＲＥＦ＝ＶＲＥＦ１（ＶＲＥＦ
２） Ｖｃｃ＞７．０ＶにてＶＲＥＦ＝ＢＩＶ（ＶＲＥＦ３） となり、また電源電位Ｖｃｃ下降時は、 Ｖｃｃ＞４．６ＶにてＶＲＥＦ＝ＢＩＶ Ｖｃｃ＜４．６ＶにてＶＲＥＦ＝ＶＲＥＦ１ となっている。
て上昇させた後、７．５Ｖから０Ｖまで連続して下降さ
せたときの内部基準信号ＶＲＥＦ、すなわち内部電源電
位の値等を示した特性図である。電源電位上昇時は、 Ｖｃｃ＜７．０ＶにてＶＲＥＦ＝ＶＲＥＦ１（ＶＲＥＦ
２） Ｖｃｃ＞７．０ＶにてＶＲＥＦ＝ＢＩＶ（ＶＲＥＦ３） となり、また電源電位Ｖｃｃ下降時は、 Ｖｃｃ＞４．６ＶにてＶＲＥＦ＝ＢＩＶ Ｖｃｃ＜４．６ＶにてＶＲＥＦ＝ＶＲＥＦ１ となっている。
【００２９】よって、内部基準信号ＶＲＥＦが不連続と
なるのは、電源電位Ｖｃｃが７．０Ｖとなる最初の一度
のみで、それ以降は連続的な動きをして非常に安定であ
る。また、内部基準信号ＶＲＥＦの電位は、外部から供
給する電源電位Ｖｃｃを調整することにより任意に設定
することが可能である。
なるのは、電源電位Ｖｃｃが７．０Ｖとなる最初の一度
のみで、それ以降は連続的な動きをして非常に安定であ
る。また、内部基準信号ＶＲＥＦの電位は、外部から供
給する電源電位Ｖｃｃを調整することにより任意に設定
することが可能である。
【００３０】加速試験を行わない通常の使用時は、図３
に示す通り、３．３Ｖ＜Ｖｃｃ＜７．０Ｖで、ＶＲＥＦ
＝ＶＲＥＦ１＝３．３Ｖとなり、内部基準信号ＶＲＥＦ
を安定に供給し、また加速試験時，評価時等の際は、一
度電源電位Ｖｃｃを７．０Ｖ以上に上げれば以後は図４
に示す通り、任意に内部電源電位が設定できる。
に示す通り、３．３Ｖ＜Ｖｃｃ＜７．０Ｖで、ＶＲＥＦ
＝ＶＲＥＦ１＝３．３Ｖとなり、内部基準信号ＶＲＥＦ
を安定に供給し、また加速試験時，評価時等の際は、一
度電源電位Ｖｃｃを７．０Ｖ以上に上げれば以後は図４
に示す通り、任意に内部電源電位が設定できる。
【００３１】図５は本発明の第２の実施例を示す回路図
である。
である。
【００３２】本実施例では、能力が等しいＰチャンネル
型のトランジスタＱ３７，Ｑ３８と、やはり能力が等し
いＮチャンネル型のトランジスタＱ３９，Ｑ４０と、Ｎ
チャンネル型のトランジスタＱ４１からなり、内部基準
信号ＶＲＥＦ１と分圧電位ＢＩＶとを比較する比較器７
１の出力を、インバータＩＶ６，ＩＶ７を通してＲＳフ
リップフロップ５２のもう一方のセット，リセット信号
とする比較回路７を設けたものである。
型のトランジスタＱ３７，Ｑ３８と、やはり能力が等し
いＮチャンネル型のトランジスタＱ３９，Ｑ４０と、Ｎ
チャンネル型のトランジスタＱ４１からなり、内部基準
信号ＶＲＥＦ１と分圧電位ＢＩＶとを比較する比較器７
１の出力を、インバータＩＶ６，ＩＶ７を通してＲＳフ
リップフロップ５２のもう一方のセット，リセット信号
とする比較回路７を設けたものである。
【００３３】よって、一度、活性化信号ＢＩＭＤが高レ
ベルとなった後、ＶＲＥＦ＝ＢＩＶとなるのは同である
が、ＶＲＥＦ１＞ＢＩＶとすることにより、活性化信号
ＢＩＭＤは低レベルとなり、ＶＲＥＦ＝ＶＲＥＦ１に戻
すことができる。従って、電源を遮断することなく、通
常の内部電源電位を回復できるという利点がある。
ベルとなった後、ＶＲＥＦ＝ＢＩＶとなるのは同である
が、ＶＲＥＦ１＞ＢＩＶとすることにより、活性化信号
ＢＩＭＤは低レベルとなり、ＶＲＥＦ＝ＶＲＥＦ１に戻
すことができる。従って、電源を遮断することなく、通
常の内部電源電位を回復できるという利点がある。
【００３４】
【発明の効果】以上説明したように本発明は、活性化信
号が一旦活性化レベルになると以後活性化レベルを保持
するレベル保持回路を設けたので、一度、外部からの電
源電位を上げて活性化信号を活性化した後は外部からの
電源電位により内部電源電位を任意に設定することがで
き、しかも不連続となることなく安定した内部電源電位
を得ることができる効果がある。
号が一旦活性化レベルになると以後活性化レベルを保持
するレベル保持回路を設けたので、一度、外部からの電
源電位を上げて活性化信号を活性化した後は外部からの
電源電位により内部電源電位を任意に設定することがで
き、しかも不連続となることなく安定した内部電源電位
を得ることができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作及び効果を説明す
るための内部基準信号の特性図である。
るための内部基準信号の特性図である。
【図３】図１に示された実施例の動作及び効果を説明す
るための内部基準信号の特性図である。
るための内部基準信号の特性図である。
【図４】図１に示された実施例の動作及び効果を説明す
るための内部基準信号の特性図である。
るための内部基準信号の特性図である。
【図５】本発明の第２の実施例を示す回路図である。
【図６】従来の半導体集積回路の一例を示す回路図であ
る。
る。
【図７】図６に示された半導体集積回路の基準電圧発生
回路及び第１，第２の内部基準信号発生回路の具体例を
示す回路図である。
回路及び第１，第２の内部基準信号発生回路の具体例を
示す回路図である。
【図８】図６に示された半導体集積回路に使用する制御
信号の特性図である。
信号の特性図である。
【図９】図６に示された半導体集積回路の動作及び課題
を説明するための内部基準信号の特性図である。
を説明するための内部基準信号の特性図である。
１ 基準電圧発生回路 ２，３ 内部基準信号発生回路 ４ 分圧回路 ５ 活性化信号発生回路 ６ 内部基準信号発生回路 ７ 比較回路 ２１，３１，５１，６１，７１ 比較器 ５２ ＲＳ−フリップフロップ ＩＶ１〜ＩＶ７ インバータ Ｑ１〜Ｑ４１ トランジスタ Ｒ１〜Ｒ５ 抵抗
Claims (2)
- 【請求項１】 外部から供給される電源から所定のレベ
ルの基準電圧を発生する基準電圧発生回路と、前記電源
からこの電源の電位より低くかつ前記基準電圧と対応し
たレベルの第１の内部基準信号を発生する第１の内部基
準信号発生回路と、前記第１の内部基準信号と等しいレ
ベルの第２の内部基準信号を内部基準信号出力端子へ出
力する第２の内部基準信号発生回路と、前記電源の電位
が第１のレベルより高いとき活性化し前記電源の電位を
分圧した第１の分圧電位及びこの第１の分圧電位より低
い第２の分圧電位を発生する分圧回路と、前記電源の電
位が前記第１のレベルより高いとき活性化し前記第２の
分圧電位が前記第１の内部基準信号のレベルを越えると
活性化レベルとなる活性化信号を発生する活性化信号発
生回路と、前記活性化信号により活性化し前記第１の分
圧電位と等しいレベルの第３の内部基準信号を発生し前
記内部基準信号出力端子へ伝達する第３の内部基準信号
発生回路とを有する半導体集積回路において、前記活性
化信号が一旦活性化レベルになると以後活性化レベルを
保持するレベル保持回路を設け、このレベル保持回路の
出力信号により前記第３の内部基準電圧発生回路の活性
化を制御するようにしたことを特徴とする半導体集積回
路。 - 【請求項２】 前記電源の電位が第２のレベルより低く
なると活性化レベルとなる制御信号を発生する比較回路
を設け、前記レベル保持回路を、前記制御信号が活性化
レベルになると前記活性化信号を非活性化レベルにする
回路とした請求項１記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212544A JP2727809B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体集積回路 |
| US07/928,031 US5319302A (en) | 1991-08-26 | 1992-08-11 | Semiconductor integrated circuit device having voltage regulating unit for variable internal power voltage level |
| KR1019920015252A KR950010757B1 (ko) | 1991-08-26 | 1992-08-25 | 가변 내부 전원 전압 레벨용 전압 조정 유니트를 갖는 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212544A JP2727809B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0554700A JPH0554700A (ja) | 1993-03-05 |
| JP2727809B2 true JP2727809B2 (ja) | 1998-03-18 |
Family
ID=16624442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3212544A Expired - Lifetime JP2727809B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5319302A (ja) |
| JP (1) | JP2727809B2 (ja) |
| KR (1) | KR950010757B1 (ja) |
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| US5532576A (en) * | 1994-04-11 | 1996-07-02 | Rockwell International Corporation | Efficient, well regulated, DC-DC power supply up-converter for CMOS integrated circuits |
| US5530398A (en) * | 1994-04-11 | 1996-06-25 | Rockwell International Corporation | Accurate reference generation technique valid during system power-up transients |
| US5787014A (en) * | 1996-03-29 | 1998-07-28 | Intel Corporation | Method and apparatus for automatically controlling integrated circuit supply voltages |
| DE19716430A1 (de) * | 1997-04-18 | 1998-11-19 | Siemens Ag | Schaltungsanordnung zur Erzeugung einer internen Versorgungsspannung |
| KR100292626B1 (ko) * | 1998-06-29 | 2001-07-12 | 박종섭 | 내부전압강하회로 |
| US6168819B1 (en) * | 1999-04-06 | 2001-01-02 | Kraft Foods, Inc. | Cappuccino creamer with improved foaming characteristics |
| FR2818761B1 (fr) | 2000-12-27 | 2003-03-21 | St Microelectronics Sa | Dispositif et procede de regulation de tension |
| US7170308B1 (en) * | 2003-07-28 | 2007-01-30 | Altera Corporation | On-chip voltage regulator using feedback on process/product parameters |
| US7064524B2 (en) * | 2004-09-08 | 2006-06-20 | Honeywell International Inc. | Method and apparatus for generator control |
| US7414458B2 (en) * | 2006-03-08 | 2008-08-19 | Faraday Technology Corp. | Power gating circuit of a signal processing system |
| KR100792441B1 (ko) * | 2006-06-30 | 2008-01-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP5104118B2 (ja) * | 2007-08-09 | 2012-12-19 | 富士通セミコンダクター株式会社 | 内部電源回路 |
| JP5498896B2 (ja) * | 2010-08-26 | 2014-05-21 | ルネサスエレクトロニクス株式会社 | 半導体チップ |
| US20120194150A1 (en) * | 2011-02-01 | 2012-08-02 | Samsung Electro-Mechanics Company | Systems and methods for low-battery operation control in portable communication devices |
| US9354645B2 (en) | 2011-05-27 | 2016-05-31 | Freescale Semiconductor, Inc. | Voltage regulating circuit with selectable voltage references and method therefor |
| US9075421B2 (en) | 2011-05-27 | 2015-07-07 | Freescale Semiconductor, Inc. | Integrated circuit device, voltage regulator module and method for compensating a voltage signal |
| JP2021033472A (ja) * | 2019-08-20 | 2021-03-01 | ローム株式会社 | リニア電源 |
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|---|---|---|---|---|
| US4585955B1 (en) * | 1982-12-15 | 2000-11-21 | Tokyo Shibaura Electric Co | Internally regulated power voltage circuit for mis semiconductor integrated circuit |
| DE3341345A1 (de) * | 1983-11-15 | 1985-05-23 | SGS-ATES Deutschland Halbleiter-Bauelemente GmbH, 8018 Grafing | Laengsspannungsregler |
| FR2651343A1 (fr) * | 1989-08-22 | 1991-03-01 | Radiotechnique Compelec | Circuit destine a fournir une tension de reference. |
| KR930009148B1 (ko) * | 1990-09-29 | 1993-09-23 | 삼성전자 주식회사 | 전원전압 조정회로 |
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-
1991
- 1991-08-26 JP JP3212544A patent/JP2727809B2/ja not_active Expired - Lifetime
-
1992
- 1992-08-11 US US07/928,031 patent/US5319302A/en not_active Expired - Lifetime
- 1992-08-25 KR KR1019920015252A patent/KR950010757B1/ko not_active IP Right Cessation
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| US5319302A (en) | 1994-06-07 |
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| KR930005192A (ko) | 1993-03-23 |
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