JP3007767B2

JP3007767B2 - 半導体集積回路装置の試験方法及びこの試験方法に適した降圧電源回路ならびにこの降圧電源回路を有する半導体集積回路装置

Info

Publication number: JP3007767B2
Application number: JP5097457A
Authority: JP
Inventors: 豊修山田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-04-27
Filing date: 1993-04-23
Publication date: 2000-02-07
Anticipated expiration: 2015-02-07
Also published as: JPH0611536A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置の試
験方法及びこの試験方法に適した降圧電源回路に係り、
特にフラット電圧特性型内部降圧電源回路を有する半導
体集積回路装置の初期不良を、外部電源電圧を通常動作
範囲より高くすることにより加速試験する試験方法及び
この試験方法に適した降圧電源回路に関する。更に、本
発明は上記降圧電源回路を具備する半導体集積回路装置
に関する。

【０００２】近年の半導体集積回路装置の高集積化の要
求に伴い、半導体集積回路装置内のＭＯＳトランジスタ
が益々微細化されている。微細化されたＭＯＳトランジ
スタではソース・ドレイン間の電界が増大し、ホットキ
ャリアの影響でトランジスタとして機能しなくなり不良
となるという、信頼性の問題が生じてきた。そこで、Ｍ
ＯＳトランジスタのホットキャリア耐性を確保するため
に、半導体集積回路装置の外部電源電圧を半導体集積回
路装置内部で電圧降下させる内部降圧電源回路を搭載す
る半導体集積回路装置が多くなってきた。

【０００３】上記の内部降圧電源回路には様々なものが
あるが、大別すると次の２つに分けられる。

【０００４】（１）外部電源電圧が変動しても、内部降
下（降圧）電圧をほぼ一定に保持するフラット電圧特性
型回路。

【０００５】（２）外部電源電圧に依存して内部降下電
圧が変化する回路。

【０００６】上記（１）のフラット電圧特性型内部降圧
電源回路は、外部電源電圧が変動しても内部降下電圧は
一定になるので、外部電源電圧変動に強く、常に安定し
た特性が得られるため、上記（２）の内部降圧電源回路
に比し多く用いられる。

【０００７】半導体集積回路装置の試験方法の一つとし
て、電圧加速試験（バーンイン試験）がある。電圧加速
試験では、半導体集積回路装置の内部回路の動作電圧範
囲外の高電圧を半導体集積回路装置に一定時間印加す
る。この高電圧の印加は、半導体集積回路装置内のトラ
ンジスタのうち正常なトランジスタには殆ど影響しな
い。しかしながら、不良なトランジスタの劣化は、高電
圧の印加により加速する。高電圧を印加して一定時間後
に所定特性より劣化したトランジスタがある半導体集積
回路装置は廃棄する。このような電圧加速試験を行うた
めに外部電源電圧を動作電圧より高くしても、上記のフ
ラット電圧特性型内部降圧電源回路を有する半導体集積
回路装置では内部降下電圧が加速試験に必要な動作電圧
に達せず、上記の電圧加速試験ができない。そこで、フ
ラット電圧特性型内部降圧電源回路を有する半導体集積
回路装置に対しても、電圧加速試験を行なえるようにす
ることが望まれている。

【０００８】

【従来の技術】図１５は上記の電圧加速試験を行なう従
来の半導体集積回路装置の降圧電源回路の一例のブロッ
ク図を示す。同図中、一定内部電圧供給部１、バーンイ
ン電圧供給部２及びレギュレータ部３は半導体集積回路
装置内に設けられており、半導体集積回路装置の外部よ
り電源電圧Ｖｃｃが夫々印加され、レギュレータ部３よ
り半導体集積回路装置内部の各回路へ動作電圧（内部降
下電圧）が出力される。

【０００９】外部電源電圧Ｖｃｃが通常動作電圧範囲内
のときには、一定内部電圧供給部１は所定の定電圧Ｖ１
を出力し、バーンイン電圧供給部２は電圧Ｖ１よりも低
いバーンイン電圧Ｖ２を発生出力する。これにより、レ
ギュレータ部３には定電圧Ｖ１が印加されるため、レギ
ュレータ部３は所定の一定動作電圧Ｖを発生出力する。

【００１０】外部電源電圧Ｖｃｃを上記通常動作電圧範
囲より更に高電圧にすると、一定内部電圧供給部１から
は定電圧Ｖ１が依然として出力されるのに対し、バーン
イン電圧供給部２からは外部電源電圧Ｖｃｃに比例した
バーンイン電圧Ｖ２が取り出され、Ｖ２＞Ｖ１となるた
めレギュレータ部３には電圧Ｖ２が印加される。

【００１１】これにより、レギュレータ部３は入力電圧
Ｖ２に応じた電圧Ｖを出力する。従って、従来回路では
外部電源電圧Ｖｃｃが通常動作電圧範囲以上に高くなる
と、外部電源電圧Ｖｃｃに依存して内部降下電圧Ｖが内
部動作電圧以上に上昇するため、電圧加速試験（バーン
イン試験）ができる。

【００１２】ここで、従来、上記のバーンイン電圧供給
部２の構成の相違によって、外部電源電圧（外部電圧）
対内部降下電圧（内部電圧）特性には、図１６乃至図１
８に示す如き特性が知られている。

【００１３】図１６乃至図１８に示す各電圧特性は、い
ずれも外部電源電圧Ｖｃｃ１までは内部電圧が正比例し
て増加し、Ｖｃｃ１からＶｃｃ２までの動作電圧範囲内
では内部電圧は所定の定電圧とされる。そして、外部電
源電圧がＶｃｃ２より高くされるバーンイン試験時は、
図１６に示す電圧特性では原点ＯとＶｃｃ２における内
部電圧値とを結ぶ直線Ｉに沿って内部電圧が変化し、図
１７に示す電圧特性では原点ＯとＶｃｃ１における内部
電圧値とを結ぶ直線に平行な直線ＩＩに沿って内部電圧
が変化し、図１８示す電圧特性では内部電圧が外部電圧
と同じ値を示す電圧特性ＩＩＩを示している。

【００１４】

【発明が解決しようとする課題】ここで、半導体集積回
路装置内には外部電源電圧が印加されるトランジスタ回
路と、内部降圧電源回路よりの内部電圧が印加されるト
ランジスタ回路とがある。このような異なるトランジス
タが混在する半導体集積回路装置に対する従来の電圧加
速試験では、通常動作時の電圧印加条件と高電圧印加時
の条件とが整合していない。例えば、従来の電圧加速試
験においては、通常動作時の外部電源電圧と内部電圧と
の比は、試験時の比とは一致しない。同一比率でない
と、上記の２種類のトランジスタの一方のトランジスタ
の劣化が早くなってしまい、劣化割合の計算が面倒、若
しくは困難になる。結局、加速試験を短時間で正確に行
うことが困難である。

【００１５】より詳細には、従来の半導体集積回路装置
の試験方法では、図１６乃至図１８に電圧特性を示すよ
うに、通常動作時の外部電圧（Ｖｃｃ１〜Ｖｃｃ２）と
内部電圧との比と同一比率で電圧加速試験を行なえない
か（図１７の場合）、同一比率で電圧加速試験を行なえ
たとしても、極めて限られた範囲（図１６の場合はＶｃ
ｃ２と内部電圧との比、図１８の場合はＶｃｃ１と内部
電圧との比）でしかできない。

【００１６】本発明は上記の点に鑑みなされたもので、
通常動作時における外部電源電圧と内部電圧との関係
と、試験時における外部電源電圧と内部電圧との関係を
広い電圧範囲で整合させることで、半導体集積回路装置
の試験を短時間にかつ正確に行うことができる半導体集
積回路装置の試験方法及び降圧電源回路ならびにこの降
圧電源回路を具備する半導体集積回路装置を提供するこ
とを目的とする。

【００１７】

【課題を解決するための手段】本発明の半導体集積回路
装置の試験方法は、外部電源電圧を内部降圧電源回路で
降下して一定の内部降下電圧を内部回路へ出力する半導
体集積回路装置の試験方法であって、前記外部電源電圧
と前記内部降下電圧との関係を、試験時の前記外部電源
電圧と前記内部降下電圧との関係を示す第１の特性線
が、通常動作時の前記外部電源電圧と前記内部降下電圧
との関係を示す第２の特性線の中間点で交差するように
設定し（図２参照）、試験時には前記第１の特性線に従
い、通常動作時に用いる外部電源電圧値よりも高い外部
電源電圧からバーンイン電圧を生成して前記半導体集積
回路装置の内部回路に出力する。

【００１８】また、本発明の降圧電源回路は、図１に示
すように、通常動作時には外部電源電圧Ｖｃｃを降圧し
て一定の内部降下電圧を発生し、半導体集積回路装置の
内部回路に印加する一定内部電圧発生部１１と、試験時
には前記外部電源電圧と前記内部降下電圧との関係を示
す第１の特性線が、通常動作時の前記外部電源電圧と前
記内部降下電圧との関係を示す第２の特性線の中間点で
交差するように設定された前記第１の特性線に従い、通
常動作時に用いる外部電源電圧値よりも高い外部電源電
圧からバーンイン電圧を生成して内部回路に印加するバ
ーンイン電圧供給部１２とを有する。

【００１９】なお、好ましくは、所定の電圧条件を検出
して、この条件が検出されたときにバーンイン電圧供給
部１２を作動させる一定内部電圧解除信号発生部１３を
設ける。

【００２０】

【作用】本発明による半導体集積回路装置の試験方法お
よび降圧電源回路では、図２の外部電源電圧対内部降下
電圧特性に示すように、試験時には、前記外部電源電圧
と前記内部降下電圧との関係を示す第１の特性線ＩＶａ
が、通常動作時の前記外部電源電圧と前記内部降下電圧
との関係を示す第２の特性線ＩＶｂの中間点（内部降下
電圧Ｖｂ１に対応する外部電源電圧の下限値と上限値の
間の任意の点）で交差するように設定されている。これ
により、通常動作時における外部電源電圧Ｖａ１と内部
降下電圧Ｖｂ１との比（Ｖｂ１／Ｖａ１）と、外部電源
電圧を通常動作時より高電圧とする試験時における外部
電源電圧Ｖａ２と内部降下電圧Ｖｂ２との比（Ｖｂ２／
Ｖａ２）とが一致するような、バーンイン電圧を上記試
験時に内部回路に出力できる。

【００２１】従って、本発明の方法によれば、試験時に
は図２にＩＶａで示す如く、外部電源電圧をどこに設定
しても、通常動作時の外部電源電圧Ｖａ１と内部降下電
圧Ｖｂ１との比（Ｖｂ１／Ｖａ１）と同じ比率の内部降
下電圧（バーンイン電圧）を生成出力することができ
る。なお、後述するように、上記第１の特性線ＩＶａと
第２の特性線ＩＶｂとの関係を、前記第２の特性線の下
限値と原点とを結ぶ直線（Ｖｃｃ）を平行移動した直線
に一致する部分を含むように設定することでも達成でき
る。

【００２２】また、本発明の降圧電源回路では、図１に
示したように外部電源電圧Ｖｃｃが通常動作時の上限値
に達するまでは（通常時の動作電圧範囲内のときは）、
一定内部電圧供給部１１より取り出された、一定値の内
部降下電圧が内部回路１４に出力される。

【００２３】一方、外部電源電圧Ｖｃｃが上記通常時の
動作電圧範囲の上限値を越える高電圧とされる試験時に
は、例えば一定内部電圧解除信号発生部１３よりの一定
内部電圧解除信号により、バーンイン電圧供給部１２よ
りのバーンイン電圧が上記一定内部電圧に代えて、内部
回路１４へ切換え出力される。上記のバーンイン電圧は
外部電源電圧Ｖｃｃに対して、例えば通常動作時の外部
電源電圧に対する内部降下電圧の比と同じ比率の値を示
す。

【００２４】

【実施例】図３は本発明になる半導体集積回路装置の降
圧電源回路の第１の実施例の回路図を示す。同図中、図
１と同一構成部分には同一符号を付してある。図３にお
いて、レギュレータ部２１は、入力電圧ＶＤ（後述の電
圧ＶＡに等しい）に応じたレベルの電圧を半導体集積回
路装置内の各内部回路へ電源電圧として分配出力する。

【００２５】一定内部電圧供給部１１は抵抗Ｒ０、各々
ダイオード接続されたＮチャネルＭＯＳトランジスタＱ
１〜Ｑ４、カレントミラー回路を構成するＰチャネルＭ
ＯＳトランジスタＱ５，Ｑ６、ＮチャネルＭＯＳトラン
ジスタＱ７〜Ｑ９及びＰチャネルＭＯＳトランジスタＱ
１０より構成されている。

【００２６】抵抗Ｒ０とトランジスタＱ１〜Ｑ４とは外
部電源電圧Ｖｃｃライン２２と接地との間に直列回路を
構成しており、抵抗Ｒ０とトランジスタＱ１のドレイ
ン、ゲートとの接続点が端子２３、トランジスタＱ７及
びＱ９の各ゲートに夫々接続されている。

【００２７】トランジスタＱ５，Ｑ６の各ドレインはト
ランジスタＱ７，Ｑ８の各ドレインに接続されている。
また、トランジスタＱ７，Ｑ８の各ソースはトランジス
タＱ９のドレインに共通接続されている。また、トラン
ジスタＱ１０はゲートがトランジスタＱ５とＱ７のドレ
イン共通接続点に接続され、ドレインがトランジスタＱ
８のゲートに接続されている。

【００２８】バーンイン電圧供給部１２はスイッチング
用ＰチャネルＭＯＳトランジスタＱ１１と、外部電源電
圧Ｖｃｃライン２２にソースが接続されたＰチャネルＭ
ＯＳトランジスタＱ１２，Ｑ１３及びＱ１４と、抵抗Ｒ
１，Ｒ２と、ゲートがトランジスタＱ１２のドレインと
Ｑ１１のソースとの接続点に接続され、ドレインがトラ
ンジスタＱ１３のドレイン及びゲートに接続されたＮチ
ャネルＭＯＳトランジスタＱ１５と、ドレインがトラン
ジスタＱ１２のゲートとＱ１４のドレインに接続され、
ゲートが抵抗Ｒ１及びＲ２の接続点に接続されたＮチャ
ネルＭＯＳトランジスタＱ１６と、ドレインがトランジ
スタＱ１５及びＱ１６のソースに共通接続されたＮチャ
ネルＭＯＳトランジスタＱ１７とよりなる。

【００２９】トランジスタＱ１３及びＱ１４はカレント
ミラー回路を構成している。トランジスタＱ１７はゲー
トに端子２４を介して入力される前記端子２３の出力基
準電圧ＶＲＥＦにより定電流源を構成している。抵抗Ｒ
１及びＲ２は抵抗分圧回路を構成している。

【００３０】一定内部電圧解除信号発生部１３は外部電
源電圧Ｖｃｃを抵抗分圧する抵抗分圧回路を構成する抵
抗Ｒ３及びＲ４、外部電源電圧Ｖｃｃライン２２に夫々
ソースが接続されたＰチャネルＭＯＳトランジスタＱ１
８，Ｑ１９及びＱ２３、夫々のソースが共通接続された
ＮチャネルＭＯＳトランジスタＱ２０及びＱ２１、ドレ
インがトランジスタＱ２０，Ｑ２１の各ソースに接続さ
れたＮチャネルＭＯＳトランジスタＱ２２、並びにゲー
トが夫々トランジスタＱ２０，Ｑ２２の各ゲートと共に
端子２５に共通接続されたＮチャネルＭＯＳトランジス
タＱ２４より構成されている。

【００３１】トランジスタＱ２０，Ｑ２１のドレイン側
に設けられたトランジスタＱ１８及びＱ１９はカレント
ミラー回路を構成している。トランジスタＱ２１のゲー
トは抵抗Ｒ３及びＲ４の接続点に接続されている。トラ
ンジスタＱ２３のゲートはトランジスタＱ１８及びＱ２
０の各ドレイン接続点に接続されている。更に、トラン
ジスタＱ２３及びＱ２４の各ドレインは前記トランジス
タＱ１１のゲートに接続されている。

【００３２】次に、第１の実施例の動作について図４の
電圧特性図を併せ参照して説明する。図３において、外
部電源電圧ＶｃｃがトランジスタＱ１〜Ｑ４の各しきい
値電圧よりも小なるときはトランジスタＱ１〜Ｑ４がオ
フであり、端子２３には外部電源電圧Ｖｃｃと同じ電圧
が基準電圧ＶＲＥＦとして出力される。このとき、トラ
ンジスタＱ８のゲート電位はトランジスタＱ７のゲート
電位と平衡し、Ｖｃｃと同じ電位となる。

【００３３】外部電源電圧ＶｃｃがトランジスタＱ１〜
Ｑ４の各しきい値電圧に相当する値Ｖｃｃ１以上となる
と、トランジスタＱ１〜Ｑ４が夫々オンとなり、端子２
３には一定の基準電圧ＶＲＥＦが取り出される。この基
準電圧ＶＲＥＦはトランジスタＱ９のゲートに供給され
てトランジスタＱ９に定電流を流す一方、トランジスタ
Ｑ７のゲートに供給される。

【００３４】トランジスタＱ７のドレイン側にはトラン
ジスタＱ５及びＱ６よりなるカレントミラー回路が設け
られているから、トランジスタＱ７のドレイン電流と同
じドレイン電流がトランジスタＱ８に流れ、これにより
トランジスタＱ８のゲート電位はトランジスタＱ７のゲ
ート電位ＶＲＥＦと同じ電位で平衡する。

【００３５】従って、このトランジスタＱ８のゲート電
圧ＶＡは図４（Ａ）に実線で示す如く、外部電源電圧が
Ｖｃｃ１以上のときは一定内部電圧となる。

【００３６】一方、トランジスタＱ１６のゲートには、
外部電源電圧Ｖｃｃが抵抗Ｒ１及びＲ２により抵抗分圧
されて印加される。トランジスタＱ１６のソース側に設
けられているトランジスタＱ１７のゲートには端子２４
を介して前記基準電圧ＶＲＥＦが印加され、トランジス
タＱ１７は電流源として作用する。

【００３７】トランジスタＱ１６のゲート電位が上昇す
るとＱ１６のドレイン電流が増加し、トランジスタＱ１
２のドレイン電流が減少し、トランジスタＱ１５のゲー
ト電位が上昇する。トランジスタＱ１５のゲート電位が
トランジスタＱ１６のゲート電位に等しくなると、トラ
ンジスタＱ１２がオフとなり、トランジスタＱ１５及び
Ｑ１６のドレイン側に設けられたトランジスタＱ１３及
びＱ１４よりなるカレントミラー回路からトランジスタ
Ｑ１５，Ｑ１６に互いに同一の電流が流れ込み、平衡状
態となる。

【００３８】従って、トランジスタＱ１５のゲート電圧
ＶＢは図４（Ｂ）に実線で示す如く、抵抗Ｒ１及びＲ２
よりトランジスタＱ１６のゲートに印加されるＶｃｃの
抵抗分圧電圧に等しくなり、外部電源電圧Ｖｃｃより小
で、かつ、Ｖｃｃの変化に比例して変化する。この電圧
ＶＢはバーンイン電圧としてトランジスタＱ１１のソー
スに印加される。

【００３９】また、一定内部電圧解除信号発生部１３内
のトランジスタＱ２０，Ｑ２２の各ゲートに、端子２５
を介して前記端子２３の出力基準電圧ＶＲＥＦが夫々印
加されており、トランジスタＱ２２は電流源として作用
する。一方、外部電源電圧Ｖｃｃが抵抗Ｒ３及びＲ４に
より抵抗分圧されてトランジスタＱ２１のゲートに印加
される。この抵抗Ｒ３及びＲ４の抵抗分圧比は前記抵抗
Ｒ１及びＲ２の抵抗分圧比より大なる所定値に設定され
ているため、トランジスタＱ２１のゲート電圧は図４
（Ｂ）の特性よりも傾斜が緩やかな特性に従う。

【００４０】トランジスタＱ２０及びＱ２１のドレイン
側に設けられたトランジスタＱ１８及びＱ１９によるカ
レントミラー回路により、トランジスタＱ２０，Ｑ２１
の各ドレイン電流が等しくなるように動作し、トランジ
スタＱ２１のゲート電圧がトランジスタＱ２０のゲート
に印加される基準電圧ＶＲＥＦより小なるときには、ト
ランジスタＱ１８に流れる電流もトランジスタＱ１９に
流れる電流と同じ小なる値となる。

【００４１】このとき、トランジスタＱ２０にはトラン
ジスタＱ１８からの電流だけでなくトランジスタＱ２３
からの電流も流れ込み、トランジスタＱ２３はオンとな
っている。このため、トランジスタＱ２３のドレインと
トランジスタＱ２４のドレインとの共通接続点における
電圧ＶｃはトランジスタＱ２３のソースに印加されてい
る外部電源電圧Ｖｃｃに略等しくなる。

【００４２】他方、外部電源電圧Ｖｃｃの値がＶｃｃ２
となり、これを抵抗分圧して得たトランジスタＱ２１の
ゲート電圧がトランジスタＱ２０のゲート電圧ＶＲＥＦ
と等しくなると、トランジスタＱ２２のドレイン電流値
の１／２倍の値の電流がトランジスタＱ２０及びＱ２１
に夫々流れるため、トランジスタＱ２３がオフとされ
る。これにより、前記電圧Ｖｃはオンであるトランジス
タＱ２４のソース電位であるＶｓｓ（例えばグランドレ
ベル）になる。

【００４３】外部電源電圧Ｖｃｃが上記値Ｖｃｃ２以上
のときも、上記と同様にトランジスタＱ２３がオフとさ
れ、電圧Ｖｃはローレベル（Ｖｓｓ）とされる。従っ
て、電圧Ｖc は図４（Ｃ）に実線で示す如き特性を示
す。なお、外部電源電圧Ｖｃｃの前記Ｖｃｃ１，Ｖｃｃ
２は夫々半導体集積回路装置の通常動作時の下限値、上
限値になるように設定されている。

【００４４】上記の電圧Ｖｃは前記トランジスタＱ１１
のゲートに印加され、これをスイッチング制御する。す
なわち、外部電源電圧ＶｃｃがＶｃｃ２以上のときは、
上記電圧ローレベルの一定内部電圧解除信号としてトラ
ンジスタＱ１１のゲートに印加され、これをオンとし、
外部電源電圧ＶｃｃがＶｃｃ２未満のときには電圧Ｖｃ
がハイレベルでトランジスタＱ１１をオフとする。

【００４５】従って、外部電源電圧ＶｃｃがＶｃｃ２未
満のときにはトランジスタＱ１１がオフのため、一定内
部電圧供給部１１からの一定内部電圧ＶＡがレギュレー
タ部２１へ出力され、外部電源電圧ＶｃｃがＶｃｃ２以
上のときにはトランジスタＱ１１がオンで、かつ、ＶＡ
＜ＶＢのため、バーンイン電圧供給部１２よりのバーン
イン電圧ＶＢがトランジスタＱ１１を通してレギュレー
タ部２１へ出力される。

【００４６】従って、レギュレータ部２１の入力内部電
圧ＶＤは、外部電源電圧Ｖｃｃに対して図４（Ｄ）に実
線で示す如く変化する特性を示す。図４（Ｄ）からわか
るように、通常動作時の外部電源電圧範囲Ｖｃｃ１〜Ｖ
ｃｃ２内の値と原点とを通る直線Ｖ上にバーイン電圧が
あるので、外部電源電圧をＶｃｃ２以上の値として行な
う電圧加速試験時には常に外部制御電圧に対して通常動
作時と同一の比率の内部電圧をレギュレータ部１４から
出力することができる。なお、図４（Ｄ）において一点
鎖線ＶＩは前記抵抗Ｒ３及びＲ４の共通接続点よりトラ
ンジスタＱ２１のゲートに印加される電圧の特性を示
す。

【００４７】図５は本発明の第１の実施例による外部電
源電圧対内部降下電圧特性を示す。同図に示すように、
外部電源電圧が３．０（Ｖ）から６．０（Ｖ）で通常動
作し、そのとき、３．０（Ｖ）の一定内部電圧を内部回
路へ出力するフラット電圧特性型内部降圧電源回路を有
する半導体集積回路装置において、通常動作電圧範囲内
の外部電源電圧５．０（Ｖ）のところの点と原点とを通
る直線ＶＩＩ上に一致し、かつ、外部電源電圧６．０
（Ｖ）以上のときの直線で表わされる特性に従うバーン
イン電圧が電圧加速試験時に内部回路へ出力される。

【００４８】図６は本発明の半導体集積回路装置の降圧
電源回路の第２の実施例の回路図を示す。同図中、図３
と同一構成部分には同一符号を付し、その説明を省略す
る。第２の実施例は図３に示した第１の実施例に比し、
バーンイン電圧供給部１２内にスイッチング用Ｐチャネ
ルＭＯＳトランジスタＱ２５〜Ｑ２８を付加した点に特
徴がある。

【００４９】図６において、トランジスタＱ２５，Ｑ２
６，Ｑ２７及びＱ２８は夫々ソースが外部電源電圧Ｖｃ
ｃライン２２に接続され、各ゲートが夫々トランジスタ
Ｑ１１のゲートと共にトランジスタＱ２３及びＱ２４の
両ドレイン共通接続点に接続されている。

【００５０】また、トランジスタＱ２５，Ｑ２６及びＱ
２７の各ドレインはトランジスタＱ１２，Ｑ１３及びＱ
１４の各ソースに接続されている。また、トランジスタ
Ｑ２８のドレインは抵抗Ｒ１の一端に接続されている。

【００５１】これにより、第２の実施例によれば、外部
電源電圧Ｖｃｃが通常動作時等、Ｖｃｃ２未満のときに
は、一定内部電圧解除信号発生部１３の出力電圧Ｖｃが
ハイレベルであるため、トランジスタＱ１１と同様にト
ランジスタＱ２５〜Ｑ２８が夫々オフとされる。

【００５２】また、外部電源電圧ＶｃｃがＶｃｃ２以上
とされる電圧加速試験時には、上記電圧Ｖｃがローレベ
ルの一定内部電圧解除信号とされるため、トランジスタ
Ｑ１１のオンと同時にトランジスタＱ２５〜Ｑ２８が夫
々オンとされる。

【００５３】従って、バーンイン電圧供給部１２は半導
体集積回路装置の通常動作時には外部電源電圧Ｖｃｃが
遮断されて非動作となり、電圧加速試験時にはオンとさ
れたトランジスタＱ２５〜Ｑ２８のソース、ドレインを
介して外部電源電圧ＶｃｃがトランジスタＱ１２〜Ｑ１
４の各ソース及び抵抗Ｒ１及びＲ２よりなる抵抗分圧回
路に夫々印加されるため、前記した図３の第１の実施例
と同じ動作によりバーンイン電圧ＶＢを生成出力する。

【００５４】前記したようにバーンイン電圧供給部１２
の出力バーンイン電圧ＶＢは外部電源電圧ＶｃｃがＶｃ
ｃ２以上の電圧加速試験時にのみ用いられ、半導体集積
回路装置の通常動作時には不使用であるから、上記通常
動作時にバーンイン電圧供給部１２が非動作状態であっ
ても全く問題はなく、むしろ電力消費が通常動作時に節
約できるという利点がある。

【００５５】なお、第１および第２の実施例においても
抵抗Ｒ１及びＲ２の抵抗分圧比を調整することにより図
４（Ｄ）に示す特性Ｖの傾斜を調整することができ、抵
抗Ｒ３及びＲ４の抵抗分圧比を調整することにより図４
（Ｄ）に示す特性ＶＩの傾斜を調整することができる。
また、上記の２種類の抵抗分圧比の調整は互いに独立し
てでき、バーンイン電圧と一定内部電圧解除信号とを独
立して自由に設定できる。

【００５６】次に、本発明の第３の実施例について説明
する。

【００５７】前述の第１および第２の実施例では、電圧
加速試験は、通常動作時の外部電源電圧と内部降下電圧
との比が電圧加速試験時のそれと等しく設定すること
で、電圧加速試験を短時間にかつ精度よく行うことがで
きる。これに対し、第３の実施例では、図７に示すよう
に、原点と一定の内部降下電圧に対応する外部電源電圧
の下限値Ｖｃｃ１とを結ぶ直線ＶＩＩＩを、一定の内部
降下電圧を示す直線と交差するように平行移動して得ら
れる直線ＩＸを設定する。すなわち、図７に示すよう
に、加速試験時の外部電源電圧Ｖｃｃと一定の内部降下
電圧との電圧差Δ１と、通常動作時の外部電源電圧Ｖｃ
ｃとこのときの内部降下電圧との電圧差Δ２とが等しく
なるような特性を設定する。

【００５８】いま、加速係数を以下のように定義する。
図７に示すように、通常動作時の外部電源電圧をＶｃｃ
３とし、電圧加速試験時の外部電源電圧をＶｃｃ４とす
る。外部電源電圧がかかる内部回路の加速係数はＥＸＰ（（Ｖｃｃ４−Ｖｃｃ３）＊α）であり、内部降下電圧がかかる内部回路の加速係数は、
Δ１＝Δ２＝ΔとするとＥＸＰ（（Ｖｃｃ４−Δ−（Ｖｃｃ３−Δ））＊β ＝ＥＸＰ（（Ｖｃｃ４−Ｖｃｃ３）＊β）となる。ただし、係数α＝βとすると、両方の加速係数
は等しくなる。すなわち、Δ１＝Δ２とすることで、外
部電源電圧の変化に対し指数関数的に変化する電圧加速
試験を、通常動作時の条件と同一の条件で行うことがで
きる。

【００５９】図８は、本発明方法及び本発明回路の第３
の実施例による外部電源電圧対内部降下電圧特性を示
す。同図に示すように、外部電源電圧が３．０（Ｖ）か
ら６．０（Ｖ）で通常動作し、そのとき、３．０（Ｖ）
の一定内部電圧を内部回路へ出力する。バーンイン電圧
は、通常動作電圧範囲内の外部電源電圧５．０（Ｖ）の
ところの点を通りかつ、外部電源電圧Ｖｃｃの電圧変化
に比例する直線ＩＸで規定される。

【００６０】図９は、本発明の第３の実施例の回路図で
ある。図９中、図３と同一構成部分には同一符号を付
し、その説明を省略する。図９に示す回路は、図３に示
すバーンイン電圧発生部１２内の抵抗Ｒ１をダイオード
Ｄ１およびＤ２で置き換えた構成を有する。直列に接続
されたダイオードＤ１およびＤ２はレベルシフト回路と
して機能し、外部電源電圧Ｖｃｃよりも常にダイオード
Ｄ１およびＤ２の順方向電圧降下の和に相当する電圧だ
け低い降下電圧をトランジスタＱ１６のゲートに出力す
る。従って、バーンイン電圧供給部１２は常に、図７の
上限電圧値Ｖｃｃ２を越える外部電源電圧Ｖｃｃに対し
Δだけ低い内部電源電圧を出力する。

【００６１】図１０は、本発明の第４の実施例の回路図
である。この第４の実施例は、図６に示すトランジスタ
Ｑ２５〜Ｑ２８を図９に示す第３の実施例の回路に適用
したものである。ローレベルの一定内部電圧解除信号が
出力された時にトランジスタＱ２５〜Ｑ２８がオンし、
バーンイン電圧供給部１２が動作を開始する。

【００６２】図１１は、図９の回路Ｙに置き換えて用い
られる回路を示す。図９または図１０の構成では、ダイ
オードＤ１およびＤ２の順方向電圧降下に相当する分だ
け、図７または図８の直線ＩＸが外部電源電圧線Ｖｃｃ
に対し平行移動できる。従って、直線ＩＸを外部電源電
圧線Ｖｃｃに対しとびとびにしか平行移動できない。こ
れに対し、図１１に示す回路では直線ＩＸを連続的に平
行移動できる。

【００６３】図１１示す回路は、ＮチャネルＭＯＳトラ
ンジスタＱ２９、Ｑ３１、Ｑ３３およびＱ３５と、Ｐチ
ャネルＭＯＳトランジスタＱ３０、Ｑ３２およびＱ３４
と、抵抗Ｒ５〜Ｒ９とを有する。抵抗Ｒ９とトランジス
タＱ３４のソースとの接続ノードＮ７が、図９および図
１０のトランジスタＱ１５のゲートに接続される。抵抗
Ｒ１とＲ６は直列に接続され、定電圧ＶＲＥＦ１を抵抗
分圧する。この定電圧ＶＲＥＦ１は外部電源電圧Ｖｃｃ
を降圧した電圧で、例えば図９または図１０に示す基準
電圧ＶＲＥＦに等しい。ノードＮ１は定電圧ＶＲＥＦ１
をＲ５とＲ６の抵抗比で分圧した電圧ＶＮ１となる。ま
た、トランジスタＱ３０のゲートには定電圧ＶＲＥＦ１
が印加されるので、トランジスタＱ３０のソースである
ノードＮ３の電圧ＶＮ３は、トランジスタＱ３０のしき
い値電圧をＶｔｈＰとすると、次のようになる。

【００６４】ＶＮ３＝ＶＲＥＦ１＋ＶｔｈＰまた、上記電圧ＶＮ１はトランジスタＱ３３のゲートに
印加されるので、トランジスタＱ３２のソースであるノ
ードＮ５の電圧ＶＮ５は、トランジスタＱ３２のしきい
値電圧をＶｔｈＰとすると、次のようになる。

【００６５】ＶＮ５＝ＶＮ１＋ＶｔｈＰトランジスタＱ２９とＱ３１はカレントミラー回路を構
成するので、これらのトランジスタには同一の電流が流
れる。従って、トランジスタＱ２９のソースであるノー
ドＮ３の電圧ＶＮ３と、トランジスタＱ３１のソースで
あるノードＮ４の電圧ＶＮ４とは等しい。トランジスタ
Ｑ３３とＱ３５とはカレントミラー回路を構成するの
で、これらのトランジスタには同一の電流が流れる。従
って、トランジスタＱ３２のソースであるノードＮ５の
電圧ＶＮ５と、トランジスタＱ３４のソースであるノー
ドＮ７の電圧ＶＮ７とは等しい。この結果、次の関係が
成立する。

【００６６】Ｖ１＝Ｖ２＝Ｖ３ここで、Ｖ１は抵抗Ｒ５の電圧降下、Ｖ２は抵抗Ｒ７の
電圧降下、Ｖ３は抵抗Ｒ９の電圧降下である。よって、
抵抗Ｒ５とＲ６の抵抗比を変えることで、ノードＮ７の
電圧ＶＮ７を変化させることができる。抵抗Ｒ５とＲ６
の抵抗比を連続的に変化させると、ノードＮ７の電圧Ｖ
Ｎ７も連続的に変化する。これにより、図７および図８
に示す直線ＩＸを任意に平行移動させることができる。

【００６７】図１２は、レギュレータ部２１の一構成例
を示す回路図である。レギュレータ部２１はＮチャネル
ＭＯＳトランジスタＱ３６を有する。トランジスタＱ３
６のドレインには外部電源電圧Ｖｃｃが与えられ、ゲー
トには入力電圧ＶＤが与えられる。トランジスタＱ３６
のソースから、半導体集積回路装置の所定の内部回路
に、入力電圧ＶＤよりもトランジスタＱ３６のしきい値
電圧だけ低い電圧ＶＩＩが出力される。トランジスタＱ
３６は多くの素子を駆動するため、非常に大きな駆動能
力を有する。例えば、トランジスタＱ３６を形成する領
域の幅は１０万μｍで、長さは２μｍである。

【００６８】図１３は、レギュレータ部２１の別の構成
例を示す回路図である。図１３のレギュレータ部２１
は、ＰチャネルＭＯＳトランジスタＱ３７、Ｑ３８およ
びＱ３９と、ＮチャネルＭＯＳトランジスタＱ４０、Ｑ
４１およびＱ４２とを有する。トランジスタＱ３８とＱ
３９とは、カレントミラー回路を構成する。入力電圧Ｖ
ＤはトランジスタＱ４１のゲートに与えられ、出力電圧
ＶＩＩはトランジスタＱ３７のドレインから出力され
る。出力電圧ＶＩＩが電源電圧Ｖｓｓ方向に変動する
と、トランジスタＱ４０のオン抵抗が増大し、トランジ
スタＱ３８およびＱ３９に流れる電流が減少する。この
結果、トランジスタＱ３９のドレイン電圧は上昇し、ト
ランジスタＱ３７のオン抵抗を増大させ、トランジスタ
Ｑ３７のドレイン電圧を上昇させる。よって、出力電圧
ＶＩＩは常に一定に保たれる。なお、出力電圧ＶＩＩと
入力電圧ＶＤとは等しい。

【００６９】トランジスタＱ３７は多くの素子を駆動す
るため、非常に大きな駆動能力を有する。例えば、トラ
ンジスタＱ３７を形成する領域の幅は１万μｍで、長さ
は２μｍである。ＰチャネルＭＯＳトランジスタＱ３７
を用いた方が、ＮチャネルＭＯＳトランジスタＱ３６を
用いたよりも効率的である。

【００７０】図１４は、本発明の降圧電源回路を具備す
るダイナミックランダムアクセスメモリ（ＤＲＡＭ）装
置のブロック図である。まず、図示するＤＲＡＭ装置の
概略構成を説明すると、ＤＲＡＭ装置は、アドレスバッ
ファ＆プリデコーダ４１、ロウデコーダ４２、コラムデ
コーダ４３、センスアンプ＆Ｉ／Ｏゲート４４、メモリ
セルアレイ４５、データ入力バッファ４６およびデータ
出力バッファ４７を有する。また、ＤＲＡＭ装置は、リ
フレッシュアドレスカウンタ４８、基板バイアスジェネ
レータ４９、クロックジェネレータ５０、モードコント
ローラ５１、クロックジェネレータ５２、ライトクロッ
クジェネレータ５３およびゲート回路５４を有する。更
に、ＤＲＡＭ装置は、基板バイアス＆セルフリフレッシ
ュ回路５５、ならびに降圧電源回路５６および５７を有
する。基板バイアス＆セルフリフレッシュ回路５５は、
発振器（ＯＳＣ）５５ａ、基板バイアスジェネレータ５
５ｂ、タイミング回路５５ｃ、分周回路５５ｄおよびゲ
ート回路５５ｅを有する。

【００７１】アドレスビットＡ０−Ａ９からなる外部ア
ドレス信号はアドレスバッファ＆プリデコーダ４１に与
えられる。プリデコードされたアドレス信号はロウアド
レスストローブ信号／ＲＡＳの立ち下がりに応答してロ
ウデコーダ４２にラッチされ、コラムアドレスストロー
ブ信号／ＣＡＳの立ち下がりに応答してコラムデコーダ
４３にラッチされる。ロウデコーダ４２はワード線を選
択し、コラムデコーダ４３はビット線を選択する。書き
込み動作時、データＤ０１−Ｄ０４はデータ入力バッフ
ァ４６およびセンスアンプ＆Ｉ／Ｏゲート４４を介して
選択されたメモリセルに書き込まれる。読み出し動作
時、データはセンスアンプ＆Ｉ／Ｏゲート４４およびデ
ータ出力バッファ４７を介して出力される。出力イネー
ブル信号／ＯＥは、読み出されたデータを選択的に出力
させる。クロックジェネレータ５０および５２、モード
コントローラ５１、ライトクロックジェネレータ５３、
ならびにゲート回路５４は、書き込みおよび読み出し動
作を制御する。リフレッシュアドレスカウンタ４８およ
び基板バイアス＆セルフリフレッシュ回路５５は、リフ
レッシュ動作を制御する。基板バイアスジェネレータ５
５ｃは常時動作し、基板バイアスジェネレータ４９は基
板バイアスが非常に浅くなった場合にのみ動作する。降
圧電源回路５７は、外部電源電圧Ｖｃｃから温度補償さ
れた降下電圧を生成して、基板バイアス＆セルフリフレ
ッシュ回路５５に出力する。

【００７２】降圧電源回路５６は、本発明の降圧電源回
路、すなわち、図１に示す一定内部電圧供給部１１、バ
ーンイン電圧供給部１２、および一定内部電圧解除信号
発生部１３を含む。実際には、降圧電源回路５６はレギ
ュレータ部２１を含む。降圧電源回路５６の出力電圧
は、降圧電源回路５７およびデータ出力バッファ４７以
外の各内部回路に出力される。降圧電源回路５６、５７
およびデータ出力バッファ４７等は、外部電源電圧Ｖｃ
ｃを受ける。

【００７３】以上、本発明の実施例を説明した。なお、
本発明は上記の各実施例に限定されるものではなく、例
えばトランジスタＱ１〜Ｑ４の直列接続によって定電圧
である基準電圧ＶＲＥＦを発生しているが、それ以外の
定電圧回路によりＶＲＥＦを発生することもできること
は勿論である。更に、本発明はＤＲＡＭ装置のみなら
ず、他の半導体集積回路装置、例えばＳＲＡＭやＥＰＲ
ＯＭなとも含む。

【００７４】

【発明の効果】上述の如く、本発明によれば、通常動作
時における外部電源電圧と内部電圧との関係と、試験時
における外部電源電圧と内部電圧との関係を整合させる
ことで、半導体集積回路装置の試験を短時間にかつ正確
に行うことができる半導体集積回路装置の試験方法及び
降圧電源回路を提供することができる。

【００７５】また、本発明によれば、初期不良を短時間
にかつ正確に検出することができる半導体集積回路装置
を提供することができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の作用説明図である。

【図３】本発明の第１の実施例の回路図である。

【図４】図３の各部の電圧特性図である。

【図５】本発明の第１の実施例の電圧特性図である。

【図６】本発明の第２の実施例の回路図である。

【図７】本発明の第３の実施例の電圧特性図である。

【図８】図７の電圧特性の一例を示す図である。

【図９】本発明の第３の実施例の回路図である。

【図１０】本発明の第４の実施例の回路図である。

【図１１】図９のブロックＹの回路に置き換えて使用可
能な回路の回路図である。

【図１２】各実施例で用いられるレギュレータ部の一構
成例を示す回路図である。

【図１３】各実施例で用いられるレギュレータ部の別の
構成例を示す回路図である。

【図１４】本発明の降圧電源回路を具備するＤＲＡＭ装
置の一構成例を示すブロック図である。

【図１５】従来回路の一例のブロック図である。

【図１６】従来の一例の電圧特性図である。

【図１７】従来の他の例の電圧特性図である。

【図１８】従来の他の例の電圧特性図である。

【符号の説明】

１１一定内部電圧供給部１２バーンイン電圧供給部１３一定内部電圧解除信号発生部１４内部回路２２外部電源電圧ライン２３基準電圧出力端子２４，２５基準電圧入力端子Ｒ１〜Ｒ４分圧用抵抗Ｑ１１スイッチング用ＰチャネルＭＯＳトランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】外部電源電圧（Ｖｃｃ）を降圧電源回路
により降圧した一定の内部降下電圧を内部回路へ出力す
る半導体集積回路装置の試験方法であって、前記外部電源電圧と前記内部降下電圧との関係を、試験
時の前記外部電源電圧と前記内部降下電圧との関係を示
す第１の特性線が、外部電源電圧の変化にかかわらず一
定の内部電源電圧である通常動作時の前記外部電源電圧
と前記内部降下電圧との関係を示す第２の特性線の中間
点で交差するように設定し、試験時には前記第１の特性線に従い、通常動作時に用い
る外部電源電圧値よりも高い外部電源電圧からバーンイ
ン電圧を生成して前記半導体集積回路装置の内部回路に
出力することを特徴とする半導体集積回路装置の試験方
法。
【請求項２】試験時における前記第１の特性線に従う
前記外部電源電圧と前記内部降下電圧との比は通常動作
時における前記第２の特性線に従う前記外部電源電圧と
前記内部降下電圧との比に等しいことを特徴とする請求
項１記載の半導体集積回路装置の試験方法。
【請求項３】前記第１の特性線は、前記第２の特性線
の下限値と原点とを結ぶ直線を平行移動した直線に一致
する部分を含むことを特徴とする請求項１記載の半導体
集積回路装置の試験方法。
【請求項４】試験時における前記第１の特性線に従う
前記外部電源電圧と前記内部降下電圧との比は一定であ
ることを特徴とする請求項１または２記載の半導体集積
回路装置の試験方法。
【請求項５】通常動作時には、外部電源電圧（Ｖｃ
ｃ）を降圧して一定の内部降下電圧を発生し、半導体集
積回路装置の内部回路に印加する一定内部電圧発生部
（１１）と、試験時には、前記外部電源電圧と前記内部降下電圧との
関係を示す第１の特性線が、通常動作時の前記外部電源
電圧と前記内部降下電圧との関係を示す第２の特性線の
中間点で交差するように設定された前記第１の特性線に
従い、通常動作時に用いる外部電源電圧値よりも高い外
部電源電圧からバーンイン電圧を生成して印加するバー
ンイン電圧供給部（１２）とを有することを特徴とする
半導体集積回路装置の降圧電源回路。
【請求項６】前記半導体集積回路装置の降圧電源回路
は、前記外部電源電圧が前記第２の特性線の上限値に達
したときに、前記バーンイン電圧供給部（１２）を制御
して前記バーンイン電圧を半導体集積回路装置の内部回
路に印加させる手段（１３）を有することを特徴とする
請求項５記載の半導体集積回路装置の降圧電源回路。
【請求項７】前記バーンイン電圧供給部（１２）は、
通常動作時の外部電源電圧入力時には、該外部電源電圧
に比例する内部降下電圧を出力する手段を有することを
特徴とする請求項５記載の半導体集積回路装置の降圧電
源回路。
【請求項８】前記バーンイン電圧供給部（１２）は、
前記外部電源電圧を分圧して分圧電圧を出力する第１の
手段（Ｒ１、Ｒ２；Ｄ１、Ｄ２、Ｒ２）と、該分圧電圧
に基づき前記バーンイン電圧を発生する第２の手段（Ｑ
１２〜Ｑ１７）と、試験時にオンして前記バーンイン電
圧を半導体集積回路装置の内部回路に印加する第３の手
段（Ｑ１１）とを有することを特徴とする請求項５記載
の半導体集積回路装置の降圧電源回路。
【請求項９】前記第１の手段は、前記外部電源電圧と
所定の基準電圧（Ｖｓｓ）との間に直列に接続された複
数の抵抗を有することを特徴とする請求項８記載の半導
体集積回路装置の降圧電源回路。
【請求項１０】前記第１の手段は、前記外部電源電圧
と所定の基準電圧（Ｖｓｓ）との間に直列に接続された
レベルシフト素子（Ｄ１、Ｄ２）と抵抗（Ｒ２）とを有
し、前記分圧電圧は前記レベルシフト素子と抵抗との接
続点から出力されることを特徴とする請求項８記載の半
導体集積回路装置の降圧電源回路。
【請求項１１】前記半導体集積回路装置の降圧電源回
路は、前記外部電源電圧が前記第２の特性線の上限値に
達したときに、制御信号を前記第３の手段に出力して、
前記第２の手段で生成された前記バーンイン電圧を半導
体集積回路装置の内部回路に印加させる第４の手段（１
３）を有することを特徴とする請求項８記載の半導体集
積回路装置の降圧電源回路。
【請求項１２】前記第３の手段は第１および第２の端
子ならびに制御端子を具備するトランジスタ（Ｑ１１）
を有し、該トランジスタの第１の端子は前記バーンイン
電圧を受取り、第２の端子は半導体集積回路装置の内部
回路に結合し、制御端子は前記制御信号を受取ることを
特徴とする請求項１１記載の半導体集積回路装置の降圧
電源回路。
【請求項１３】前記バーンイン電圧供給部（１２）
は、試験時のみ前記第２の手段を作動状態とする第４の
手段（Ｑ２５〜Ｑ２８）を有することを特徴とする請求
項５記載の半導体集積回路装置の降圧電源回路。
【請求項１４】外部電源電圧（Ｖｃｃ）で動作する第
１の内部回路と、外部電源電圧を降圧した一定の内部降下電圧で動作する
第２の内部回路と、通常動作時に前記内部降下電圧を発生して、前記第２の
内部回路に印加する一定内部電圧発生部（１１）と、試験時には、前記外部電源電圧と前記内部降下電圧との
関係を示す第１の特性線が、通常動作時の前記外部電源
電圧と前記内部降下電圧との関係を示す第２の特性線の
中間点で交差するように設定された前記第１の特性線に
従い、通常動作時に用いる外部電源電圧値よりも高い外
部電源電圧からバーンイン電圧を生成して前記第１およ
び第２の内部回路に印加するバーンイン電圧供給部（１
２）とを有することを特徴とする半導体集積回路装置。