JPH06251584A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06251584A JPH06251584A JP5062658A JP6265893A JPH06251584A JP H06251584 A JPH06251584 A JP H06251584A JP 5062658 A JP5062658 A JP 5062658A JP 6265893 A JP6265893 A JP 6265893A JP H06251584 A JPH06251584 A JP H06251584A
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Abstract
外部電源電圧が推奨電源電圧範囲内にあるのか加速試験
モードへエントリーしようとする電圧であるのかを示す
判定信号VDCを伝達する電源電圧判定回路20の待機時
の消費電流を低減化する。 【構成】 外部電源電圧が所定値以下であるときにLレ
ベル、これを越えたときにHレベルとなる活性化信号V
ACT を電源電圧判定回路20へ出力する電源電圧検出回
路10を設ける。活性化信号VACT がLレベルであると
きには判定回路20内の比較回路21および分圧回路2
1を非活性とし、VACT がHレベルとなったときには判
定回路20内の比較回路21および分圧回路21を活性
化させて、判定回路が判定信号VDCを出力しうる状態に
なるようにする。
Description
し、特にDRAM等のように、内部降圧回路で降圧され
た電源電圧により動作させる必要のある回路を内部に備
えた半導体記憶装置に関する。
化が進み、これに伴ってその構成要素であるMOSトラ
ンジスタも微細化された構造のものとなってきている。
微細化されたMOSトランジスタでは、ホットキャリア
の発生に伴う信頼性の低下や短チャネル効果による動作
信頼性の問題が深刻化しているが、これらの問題は電源
電圧を低減化することによって緩和される。しかし、一
般に半導体集積回路装置は共通の電圧(通常、5V)で
動作するようになされているため、高集積化半導体記憶
装置のみを低電圧で動作させることは困難である。そこ
で、半導体記憶装置内に内部降圧回路を設け、これによ
り微細化された素子に給電する内部電源降圧方式が採用
されるようになってきている。
ては、内部降圧電圧は、外部から印加された電源電圧が
所定値(例えば、3.5V)を越えると、その外部電源
電圧に依存しないある一定の電圧値に保持されるように
考慮されている。しかしながら半導体集積回路装置内に
形成されたトランジスタに対して加速ストレスを加える
加速試験時においては、高電圧をトランジスタに印加す
る必要があるため、内部降圧回路に一定電圧値を保持さ
せ続けておくことはできない。そこで、半導体集積回路
装置は、加速試験のために推奨電源電圧範囲を越える一
定レベル以上の高電圧が電源ピンに印加されると、内部
電源回路が外部電源電圧に依存して上昇する内部電圧を
発生するように構成されている。
の回路図である。同図に示されるように、内部電源電圧
発生回路40は、第1内部電圧発生回路41と第2内部
電圧発生回路42とを有する。第1内部電圧発生回路4
1は、pチャネルMOSトランジスタQp7〜Qp1
0、nチャネルMOSトランジスタQn4〜Qn6およ
びインバータI7から構成され、また第2内部電圧発生
回路42は、pチャネルMOSトランジスタQp11〜
Qp14、nチャネルMOSトランジスタQn7〜Qn
9、外部電源電圧VCCを分圧する抵抗R4、R5からな
る分圧回路およびインバータI8から構成される。ここ
で、VDCは、外部電源電圧が推奨電源電圧範囲内にある
ときに“L”レベル、これを越え特に加速試験モードに
エントリーする電圧に上昇したときに“H”レベルとな
る判定信号である。
ものとすると、第1内部電圧発生回路41内において、
差動回路411が活性化され、同回路において内部電源
電圧VINT と基準電圧VR とが比較される。内部電源電
圧VINT が基準電圧VR より高くなると、トランジスタ
Qn4を流れる電流が増加し、トランジスタQn5を流
れる電流が減少する。そのためトランジスタQn5のド
レイン電位が上昇し、それにつれて内部電源電圧VINT
も上昇する。逆に、内部電源電圧VINT が基準電圧VR
より低くなると、これと逆の現象が起こり、結局内部電
源電圧VINT は基準電圧VR に追随することになる。
電源ピンに高電圧(例えば8V)を印加すると、半導体
記憶装置はこれを感知して判定信号VDCを“H”レベル
とする。その結果、第2内部電圧発生回路42内におい
て、差動回路421が活性化され、同回路において内部
電源電圧VINT と、外部電源電圧VCCの抵抗R4、R5
による分圧電圧VTとが比較されることになる。従っ
て、内部電源電圧VINTとしては、外部電源電圧VCCに
比例した分圧電圧VTに追随した電圧が出力されること
になる。ここで、分圧電圧VTは、例えば外部電源電圧
VCCの5/7程度に設定される。その条件での外部電源
電圧VCCと内部電源電圧VINT との関係を図6に示す。
エントリーするには所定の高電圧において判定信号VDC
を反転させる必要があり、そのためには電源ピンに印加
されている外部電源電圧VCCが推奨電源電圧範囲にある
のか加速試験モードにエントリーする高電圧にあるのか
を判断する判定回路を集積回路内に持つことが必要とな
る。図7は、この種用途に用いられる従来の電源電圧判
定回路の回路図である。同図に示されるように、従来の
電源電圧判定回路20bは、pチャネルMOSトランジ
スタQp4、Qp5およびnチャネルMOSトランジス
タQn1、Qn2、Qn3よりなる比較回路21bと、
電源−接地間に直列に接続された二つの抵抗R2(抵抗
値r2)およびR3(抵抗値r3)よりなる分圧回路2
2bと、インバータI3とにより構成されている。
ランジスタQn1のゲートには、図7には図示されない
基準電圧発生回路において生成される基準電圧VR が入
力され、比較回路21bの他方の入力端子であるトラン
ジスタQn2のゲートには、分圧回路22bによって形
成される分圧電圧[VCC・r3/(r2+r3)]が入
力され、両電圧の大小が比較される。比較回路21bを
構成するpチャネルMOSトランジスタ対およびnチャ
ネルMOSトランジスタ対はそれぞれカレントミラー回
路を構成しており、比較回路21bの出力端子であるト
ランジスタQn2のドレインには2つの入力電圧の大小
に応じて“L”または“H”レベルの出力信号が出力さ
れる。この出力信号はインバータI3により反転され判
定信号VDCとして出力される。
基準電圧VR とが次の関係にあるとき“H”レベルまた
は“L”レベルとなる。 VR >VCC・r3/(r2+r3)のとき、 VDC=“L”レベル VR <VCC・r3/(r2+r3)のとき、 VDC=“H”レベル そして、この判定信号VDCの“L”レベルから“H”レ
ベルへの変化に対応して、上記したように、内部電源電
圧発生回路40では、第1内部電圧発生回路41から第
2内部電圧発生回路42へと活性化される回路が切り換
えられる。
号VDCのレベルと、内部電源電圧VINT の関係を示す。
ここでは、r2:r3=1:1としている。同図に示さ
れるように、外部電源電圧VCCの変化に対応して判定信
号VDCは“L”レベルから加速試験モードであることを
示す“H”レベルへと変化し、それに対応して内部電源
電圧VINT は、基準電圧VR に従う領域から外部電源電
圧VCCに追随する領域へと変化する(ここでは、この領
域でVINT =5/7・VCCとなるものとしている)。
ミラー回路により構成されておりその検出精度は十分に
高い。また、分圧回路22bは、MOSトランジスタよ
り精度の高い抵抗で構成されておりしかも抵抗値に多少
のばらつきが生じたとしてもその比には抵抗値のばらつ
きの影響が少なくなることから、精度の高い分圧電圧を
生成することができる。よって、従来例の電源電圧判定
回路20bの判定結果は十分に精度の高いものであると
いえる。而して、このような高精度の判定回路が要求さ
れるのは、推奨電源電圧範囲の上限値(例えば5.5
V)と、加速試験モードエントリー電圧の下限値(例え
ば6.5V)との差が、必ずしも大きくはないからであ
る。
動向は、低消費電流化が図られているという点である。
特に、待機時の消費電流(以下、スタンバイ電流と記
す)の低減化が望まれているが、待機時における消費電
流のほとんどは、内部基準信号発生回路、内部電源電圧
発生回路、電源電圧判定回路等、外部電源電圧を電源と
する内部降圧系の回路で占められ、その他の回路での消
費は少ない。よって、図8に示されるように、スタンバ
イ電流ICCS は、電源電圧にほぼ比例するようになる。
本従来例では、VCC=5Vの時のスタンバイ電流ICCS
は、約100μAである。
体記憶装置においては、内部電源電圧のレベルをその時
の外部電源電圧のレベルにより決定しなければならない
ので、電源電圧判定回路を常時活性化状態に保持してお
かなくてはならない。而して、電源電圧判定回路は高精
度の検出能力を持つことが要求されるので、消費電流は
大きくても検出精度の高いカレントミラー型回路により
構成することが望ましい。その結果、従来の半導体記憶
装置においては、消費されるスタンバイ電流のうち推奨
電源電圧範囲内での動作時には意味を持たない電源電圧
判定回路で消費される割合が多くなり、無駄なスタンバ
イ電流を多く消費していた。よって、本発明の目的とす
るところは、外部電源電圧が推奨電源電圧範囲内にある
のか加速試験モードにエントリーしようとする電圧範囲
内にあるのかの判定を高精度に実施しうるようにしつ
つ、待機時の消費電流の低減化を図ることである。
め、本発明によれば、外部から供給される電源電圧と基
準電圧とを比較し、外部電源電圧が第1の所定値を越え
ているか否かを示す活性化信号を出力する電源電圧検出
回路(10)と、外部から供給される電源電圧を分圧す
る分圧回路(22、22a)と、該分圧回路の生成する
分圧電圧と基準電圧とを比較する比較器(21、21
a)とを有し、外部電源電圧が第2の所定値を越えてい
るか否かを示す電源電圧判定信号を出力する電源電圧判
定回路(20、20a)と、前記電源電圧判定回路の出
力する電源電圧判定信号を受け、外部電源電圧が第2の
所定値を越えない範囲内では外部電源電圧を降圧して所
定の電圧値の内部電源電圧を生成し、外部電源電圧が第
2の所定値を越えたときには外部電源電圧に追随する内
部電源電圧を生成する内部電源電圧発生回路(40)
と、を備え、前記電源電圧判定回路(20、20a)
は、前記電源電圧検出回路(10)の出力する活性化信
号を受け外部電源電圧が前記第1の所定値を越えたとき
にのみ活性化されるものであることを特徴とする半導体
記憶装置が提供される。
て説明する。図1は本発明の第1の実施例の電源部の構
成を示すブロック図である。図1に示されるように、本
実施例による電源回路は、基準電圧VR を発生する内部
基準信号発生回路30と、外部電源電圧VCCと基準電圧
VR とを比較して活性化信号VACT を出力する電源電圧
検出回路10と、電源電圧検出回路10の出力する活性
化信号VACT により活性にあるいは非活性に制御され
る、外部電源電圧VCCと基準電圧VR とから、外部電源
電圧VCCが推奨電源電圧範囲内にあるのかあるいは加速
試験モードにエントリーしようとする電圧範囲内にある
のかを指示する判定信号VDCを出力する電源電圧判定回
路20と、電源電圧判定回路20の出力する判定信号V
DCが“L”であるときには基準電圧VR に近い一定電位
の内部電源電圧VINT を出力し、判定信号VDCが“H”
であるときには外部電源電圧VCCに追随する内部電源電
圧VINT を出力する内部電源電圧発生回路40とから構
成される。
成は示さないが、ここには周知の基準信号発生回路が用
いられているものとし、また、内部電源電圧発生回路4
0は図5に示された回路が用いられているものとする。
電源電圧検出回路10は、pチャネルMOSトランジス
タQp1、Qp2、Qp3、十分に高い抵抗値(r1)
を持つ抵抗R1からなる分圧回路11、およびインバー
タI1、I2により構成され、また電源電圧判定回路2
0は、pチャネルMOSトランジスタQp4、Qp5、
Qp6、nチャネルMOSトランジスタQn1、Qn
2、Qn3を備える比較回路21、抵抗R2(抵抗値r
2)、R3(抵抗値r3)、nチャネルMOSトランジ
スタQn4からなる分圧回路22およびインバータI3
から構成されている。
る。いま、外部電源電圧VCCは推奨電源電圧範囲内(例
えば、5±0.5V)にあるものとし、pチャネルMO
SトランジスタQp2、Qp3のしきい値電圧をそれぞ
れVTP2、VTP3であるものする。このとき、図1
の電源電圧検出回路10において、トランジスタQp3
のゲートには基準電圧VR が、またソースには、VCC−
|VTP2|が現れるが、VCC−|VTP2|−VR が
トランジスタQp3のしきい値以下であるため、トラン
ジスタQp3は導通しない。よって、インバータI1の
入力端子には接地電位が現れ、電源電圧検出回路10の
出力する活性化信号VACT は“L”となっている。外部
電源電圧VCCがある一定レベル以上に上昇すると、VCC
−|VTP2|−VR がトランジスタQp3のしきい値
を越え、トランジスタQp3は導通する。ここで、R1
が十分に高い抵抗値をもつ抵抗であるものとすると、イ
ンバータI1の入力端子にはVCC−|VTP2|−|V
TP3|の電圧が現れ、活性化信号VACT は“L”レベ
ルから“H”レベルに変化する。以上を要約すると次の
通りになる。 VCC<VR +|VTP2|+|VTP3|のとき、V
ACT =“L”レベル VCC>VR +|VTP2|+|VTP3|のとき、V
ACT =“H”レベル
タQp3が非道通であるため、分圧回路11の消費電流
は零となり、ここでインバータI1、I2がCMOS構
成であるものとすると、電源電圧検出回路10の消費電
流も零となる。またこのとき、電源電圧判定回路20に
おいては、トランジスタQn3、Qn4が非導通とな
り、さらにトランジスタQp6が電流パスを持たないこ
とから、比較回路21および分圧回路22の消費電流は
零となる。ここで、インバータI3がCMOS構成のも
のであるとすると、電源電圧判定回路20の消費電流も
零となる。従って、VACT が、“L”レベルから“H”
レベルへと変化するときの外部電源電圧VCCのレベルを
推奨電源電圧範囲(例えば、5.0±0.5V)より高
くしておくことにより、この電圧範囲内では電源電圧検
出回路10および電源電圧判定回路20が電流を消費し
ないようにすることができる。
タQp6が導通するため、インバータI3の入力側が
“H”となり、判定信号VDCが“L”となる。よって、
このとき内部電源電圧発生回路40は、基準電圧VR に
近い一定電圧の内部電源電圧VINT を出力する。
判定回路20が活性化されるが、このとき判定回路20
が出力する判定信号VDCは、その時の外部電源電圧VCC
の電圧値に応じて“H”レベルまたは“L”レベルとな
る。即ち、 VR >VCC・r3/(r2+r3)のとき、VDC=
“L”レベル VR <VCC・r3/(r2+r3)のとき、VDC=
“H”レベル VDCが“L”レベルのとき、内部電源電圧発生回路40
は、基準電圧VR に近い一定電圧の内部電源電圧VINT
を出力し、VDCが“H”レベルに変化すると、内部電源
電圧発生回路40の出力する内部電源電圧VINT は、外
部電源電圧VCCに追随したものとなる。
と、活性化信号VACT 、判定信号VDC、スタンバイ電流
ICCS および内部電源電圧VINT との関係が示されてい
るが、この場合、VR =3.3V、|VTP2|+|V
TP3|=2.7V、r2:r3=1:1としている。
この条件下では、活性化信号VACT の変化するVCCが6
V、判定信号VDCの変化するVCCが6.6Vとなる。こ
のように判定信号VDCの変化するVCCの方が活性化信号
VACT の変化するVCCより高く設定されるが、さらに、
pチャネルMOSトランジスタQp2、Qp3のしきい
値電圧VTP2、VTP3がプロセス要因により変化す
ることがあってもこの条件が満たされるようにすること
が望ましい。このことにより、低消費電流化され、かつ
正確な加速試験モードエントリー電圧判定能力を備えた
半導体記憶装置が実現される。
源電圧判定回路の構成を示す回路図である。図3に示さ
れるように、本実施例の電源電圧判定回路20aは、比
較回路21a、分圧回路22a、ラッチ回路23および
インバータI3、I4、I5、I6から構成されるが、
比較回路21aと分圧回路22aは、それぞれ第1の実
施例における比較回路21および分圧回路22と同等の
ものであるので、これらに関する説明は省略する。ラッ
チ回路23は、NORゲートG1、G2が交差接続され
て構成されたものであって、図示されていない電源電圧
検出回路の出力する活性化信号VACT の“H”レベルを
ラッチする回路である。
旦、“H”となった後では、外部電源電圧VCCが低下し
て活性化信号VACT が再び“L”となっても電源電圧判
定回路20aは活性化された状態にとどまる。即ち、こ
の実施例では、活性化信号VACT が変化する外部電源電
圧VCCの方が判定信号VDCが変化する外部電源電圧VCC
より高くなってしまった場合にも加速試験が可能とな
る。この場合、図4に示されるように、外部電源電圧V
CCが推奨電源電圧から判定信号VDCが変化しうる電圧に
まで上昇しても判定信号VDCは変化することはなく、活
性化信号VACT が変化して初めて変化する。一旦、外部
電源電圧VCCが活性化信号VACT の変化する電圧にまで
上昇すると、その後それ以下の電圧に低下することがあ
っても、一定の電圧までは判定信号VDCは変化すること
がなく、加速試験モードを維持することができる。つま
り、本実施例においては、一度VACT を“H”とした後
であれば、その後はVACT のレベルに関係なく、 VR <VCC・r3/(r2+r3) の条件の下で加速試験は実施することが可能となる。
験モードエントリー判定に用いる電源電圧判定回路を、
推奨電源電圧範囲内の外部電源電圧の時に非活性ととな
るようにしたので、電源電圧判定回路に精度の高い検出
を行わせることができるとともに半導体記憶装置のスタ
ンバイ電流を低減化できるという効果を有する。
ク図である。
するレベル関係図である。
路図である。
するレベル関係図である。
電圧発生回路の回路図である。
説明するレベル関係図である。
る。
る。
Claims (5)
- 【請求項1】 外部から供給される外部電源電圧と基準
電圧とを比較し、外部電源電圧が第1の所定値を越えて
いるか否かを示す活性化信号を出力する電源電圧検出回
路と、 外部電源電圧を分圧する分圧回路と、該分圧回路の生成
する分圧電圧と基準電圧とを比較する比較器とを有し、
外部電源電圧が第2の所定値を越えているか否かを示す
電源電圧判定信号を出力する電源電圧判定回路と、 前記電源電圧判定回路の出力する電源電圧判定信号を受
け、外部電源電圧が第2の所定値を越えない範囲では外
部電源電圧を降圧して所定の電圧値の内部電源電圧を生
成し、外部電源電圧が第2の所定値を越えたときには外
部電源電圧に追随する内部電源電圧を生成する内部電源
電圧発生回路と、を備え、 前記電源電圧判定回路は、前記電源電圧検出回路の出力
する活性化信号を受け外部電源電圧が前記第1の所定値
を越えたときにのみ活性化されるものであることを特徴
とする半導体記憶装置。 - 【請求項2】 前記電源電圧判定回路の活性化、非活性
化が、前記電源電圧判定回路に含まれる前記比較回路ま
たは前記比較回路および前記分圧回路の電源、接地間の
電流経路の遮断、非遮断によって行われることを特徴と
する請求項1記載の半導体記憶装置。 - 【請求項3】 前記電源電圧判定回路の判定電圧精度
は、前記電源電圧検出回路の検出電圧精度より高いこと
を特徴とする請求項1記載の半導体記憶装置。 - 【請求項4】 前記第1の所定値と前記第2の所定値と
は、外部電源電圧の推奨範囲を越える電圧であり、かつ
前記第2の所定値は前記第1の所定値より高いことを特
徴とする請求項1記載の半導体記憶装置。 - 【請求項5】 前記活性化信号をラッチするラッチ回路
を備え、前記電源電圧判定回路は一旦活性化されるとそ
の状態を保持するものであることを特徴とする請求項1
記載の半導体記憶装置。
Priority Applications (5)
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP5062658A Expired - Lifetime JP3071600B2 (ja) | 1993-02-26 | 1993-02-26 | 半導体記憶装置 |
Country Status (5)
Country | Link |
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US (1) | US5428299A (ja) |
EP (1) | EP0613071B1 (ja) |
JP (1) | JP3071600B2 (ja) |
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