JPH03160699A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えば、降圧
回路を内蔵するダイナミック型ＲＡＭ　（ランダム・ア
クセス・メモリ）等に利用して特に有効な技術に関する
ものである． （従来の技術） ダイナミンク型ＲＡＭ等の高集積化及び低消費電力化を
支える一つの手段として、外部から供給される例えば＋
５ｖの電源電圧を、例えば＋３ｖ程度に降圧した後、内
部電源電圧として内部回路に供給する降圧回路がある．
また、このような降圧回路を内蔵するグイナミンク型Ｒ
ＡＭ等の各種半導体集積回路装置がある． 降圧回路については、例えば、特開昭５７−０６１９８
１号公報等に記載されている．〔発明が解決しようとす
る課題〕 上記に記載されるような降圧回路を内蔵するダイナミッ
ク型ＲＡＭ等において、降圧回路は、同様にダイナミッ
ク型ＲＡＭ等に内蔵される基準電位発生回路から出力さ
れる所定の基準電位に従って、内部電源電圧のレベルを
設定する．従来のダイナミック型ＲＡＭ等において、上
記基準電位のレベルは所定のレベルに固定され、結果的
に内部電源電圧のレベルを任意に変化させることができ
ない．このため、内部電源電圧の変動にともなうダイナ
ミック型ＲＡＭ等の内部回路の特性変化を拭験すること
は困難であり、その動作マージンを的確に評価すること
ができない． この発明の目的は、降圧回路により形成される内部電源
電圧のレベルを任意に変化しうる方法を提供することに
ある。この発明の他の目的は、降圧回路を内蔵するダイ
ナミック型ＲＡＭ等の内部電源電圧変動に対する動作マ
ージンを的確に評価し、そのイε頼性を高めることにあ
る．この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう． 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである．すなわち、基
準電位を形成する基準電位発生回路と上記基準電位に従
った内部電源電圧を形成する降圧回路を備えるグイナミ
ンク型ＲＡＭ等に、内部電源電圧のレベルを設定するた
めの試験モードを用意し、通常の動作モードにおいて上
記基準電位を、また上記試験モードにおいて所定の外部
端子から入力される試験基準電位を選択的に降圧回路に
伝達するスインチ回路を設ける． 〔作　用〕 上記した手段によれば、降圧回路により形成される内部
電源電圧のレベルを、外部端子を介して任意に変化でき
るため、内部電源電圧変動にともなうグイナミソク型Ｒ
　Ａ　Ｍ等の内部回路の特性変化を容易にＬＫ験するこ
とかできる．その結果、降圧回路を内蔵するダイナミッ
ク型ＲＡＭ等の内部電源電圧変動に対する動作マージン
を的確に評価し、そのｆδ頼性を高めることができる．
〔実施例〕 第２図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている．また、第１
図には、第２図のダイナ文ンク型ＲＡＭに内蔵される降
圧回路ＶＤ及びスイッチ回路ＳＣの一実施例の回路図が
示されている．これらの図に従って、この実施例のダイ
ナミック型ＲＡＭ及び降圧回路ＶＤ等の構成と動作の概
要ならびにその特徴について説明する．なお、第１図の
各回路素子及び第２図の各ブロンクを構成する回路素子
は、公知の半導体集積回路の製造技術によって、特に制
限されないが、単結晶シリコンのような１個の半導体基
板上に形成される．また、第ｌ図において、そのチ中ン
ネノレ（バンクゲート）部に矢印が付加されるＭＯＳＦ
ＥＴはＰチャンネル型であって、矢印が付加されないＮ
チャンネルＭＯＳＦＥＴと区別して示される。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、比較的大きな記憶容量を有し、その回路素子は極
めて微細化される．その結果、各回路素子の耐圧は比較
的小さなものとなり、外部から供給される例えば＋５ｖ
の電源電圧ｖＣＣをそのまま内部回路に供給した場合、
回路素子の耐圧破壊を招くおそれがある．このため、こ
の実施例のダイナミック型ＲＡＭには、上記電源電圧Ｖ
ＣＣを例えば＋３ｖに降圧し、内部電源電圧Ｖｃｄとし
て、内部回路に供給する降圧回路が設けられ、あわせて
ダイナ主ツタ型ＲＡＭの低消費電力化が図られる． ダイナミック型ＲＡＭに内蔵される降圧回路ＶＤには、
通常、基準電位発生回路ＶｒＧにより形成される所定の
基準電位Ｖｒｌが供給され、これをもとに、上記内部電
源電圧Ｖｃｄのレベルが設定される．この実施例におい
て、ダイナミック型ＲＡＭは、内部電源電圧Ｖｃｄのレ
ベルを意図的に変化させるための試験モードを備え、こ
の試験モードにおいて、上記基準電位Ｖｒｌに代えて、
アドレス入力用の外部端子ＡＯを介して供給される試験
基準電位Ｖｒ２を選択的に降圧回路ＶＤに伝達するスイ
ッチ回路ＳＣを備える．その結果、この実施例のダイナ
ミック型ＲＡＭは、内部電源電圧Ｖｃｄの変動にともな
う内部回路の特性変化を容易に試験し、内部電源電圧変
動に幻する動作マージンを的確に評価しうるちのとされ
る。

第２図において、メモリアレイＭＡＲＹは、特に制限さ
れないが、同図の垂直方向に配置される複数のワード線
と、水平方向に配置される複数の相補データ線ならびに
これらのワード線及び相袖データ線の交点に格子状に配
置される複数のグイナミンク型メモリセルを含む． メモリアレイＭＡＲＹを構戒するワード線は、ロウアド
レスデコーダＲＡＤに結合され、択一的に選択状態とさ
れる．ロウアドレスデコーダＲＡＤには、特に制限され
ないが、ロウアドレスバソファＲＡＢからｉ＋ｌビノト
の相袖内部アドレス信号ａＸＯ〜ａｘｉ　　（ここで、
例えば非反転内部アドレス信号ａｘＱと反転内部アドレ
ス信号ａｘ０をあわせて相補内部アドレス信号ａｘＱの
ように表す。以下、相補信号について同様）が供給され
、タイえング発生回路ＴＧからタイえング信号φＸが供
給される． ロウアドレスデコーダＲＡＤは、上記タイミング信号φ
Ｘがハイレヘルとされることで、選択的に動作状態とさ
れる．この動作状態において、ロウアドレスデコーダＲ
ＡＤは、上記相禎内部アドレス信号ａｘＯ　〜ａｘｉを
デコードし、メモリアレイＭＡＲＹの対応するワード線
を択一的にハイレヘルの選択状態とする． ロウアドレスバンファＲＡＢは、アドレスマルチプレク
サＡＭＸから伝達されるロウアドレスｆａ号を、タイミ
ング発生回路ＴＧから供給されるタイミング信号φａｒ
に従って取り込み、保持する。

また、これらのロウアドレス信号をもとに上記相袖内部
アドレス信号土ｘＯ〜土ｘｉを形成し、ロウアドレスデ
コーダＲＡＤに供給する．アドレスマルチプレクサＡＭ
Ｘは、特に制限されないが、ダイナミック型ＲＡＭが通
常の動作モ一ドとされタイミング発生回路ＴＧからロウ
レベルのタイミング信号φｒｅｆが供給されるとき、外
部端子ＡＯ〜Ａｉを介して時分割的に供給されるＸアド
レス信号ＡＸＯ〜ＡＸｉを選択し、上記ロウアドレス信
号としてロウアドレスバッファＲＡＢに伝達する．また
、ダイナミック型ＲＡＭがりフレンシュモードとされ上
記タイミング信号φｒｅｆがハイレヘルとされるとき、
リフレンシュアドレスカウンタＲＦＣから供給されるリ
フレンシュアドレス信号ａｒＱ〜ａｒｉを選択し、上記
ロウアドレス信号としてロウアドレスバソファＲＡＢに
伝達する． リフレッシュアドレスカウンタＲＦＣは、特に制限され
ないが、グイナミンク型ＲＡＭがリフレッシュ七ードと
されるとき、タイミング発生回路ＴＧから供給されるタ
イミング信号φｒｃに従って歩道動作を行う．その結果
、上記リフレッシュアドレス信号ａｒＱ〜ａｒｉを形成
し、アドレスマルチプレクサＡＭＸに供給する． 次に、メモリアレイＭＡＲＹを構成する相捕デ−タ線は
、その一方において、センスアンプＳＡの対応する単位
坩幅回路に結合され、その他方において、カラムスイン
チＣＳＷの対応するスインチＭＯＳＦＥＴに結合される
． センスアンフ゜ＳＡは、メモリ了レイＭＡＲＹの各相禎
デーク線に対応して設けられる複数の単位増幅回路を含
む．これらの単位増幅回路には、タイえング発生回路Ｔ
Ｇから夕・『ミング信号φｐａが共通に供給される。

センスアンプＳＡの各単位増幅回路は、上記タイミング
信号φｐａがハイレベルとされることで、選択的にかつ
一斉に動作状態とされる．この動作状態において、セン
スアンブＳＡの各単位増幅回路は、メモリアレイＭＡＲ
Ｙの遣択されたワード線に結合される複数のメモリセル
から対応する相補データ線を介して出力される微小読み
出し信号を増幅し、ハイレベル又はロウレベルの２４ｒ
ｈ読み出し信号とする． カラムスイッチＣＳＷは、メモリアレイＭＡＲＹの各相
補データ線に対応して設けられる複数対のスイッチＭＯ
　Ｓ　Ｆ　ＥＴを含む．これらのスイッチＭＯＳＦＥＴ
の一方は、前述のように、メモリアレイＭＡＲＹの対応
する相補データ線にそれぞれ結合され、その他方は、相
袖共通データ線ＣＤに共通結合される。各対のスイソチ
ＭＯＳＦＥＴのゲートはそれぞれ共通結合され、カラム
アドレスデコーダＣＡＤから対応するデータ線彦択信号
がそれぞれ供給される。

カラムスイソチＣＳＷの各対のスインチＭＯＳＦＥＴは
、対応する上記データ線連択信号が択一的にハイレベル
とされることで、選択的にオン状態となる．その結果、
メモリアレイＭ　Ａ　Ｒ　Ｙの対（．６ずる相禎データ
線が、上記相禎共通データ線旦ｌ）に選択的に接続され
る． カラムアドレスデコーダＣＡＤには、特に制限されない
が、カラムアドレスパッファＣＡＢからｉ＋ｌビントの
相補内部アドレス信号ａｙＱ〜ａｙｉが供給され、タイ
ミング発生回路ＴＧからタイミング信号φｙが供給され
る． カラムアドレスデコーダＣＡＤは、上記クイミング（Ｍ
　号φｙがハイレヘルとされることで、選択的に動作状
態とされる．この動作状態において、カラムアドレスデ
コーダＣＡＤは、上記相補内部アドレス信号ａｙＱ　〜
ａｙｉをデコードし、対応するデータ線選択（Ｒｑを択
一的にハイレベルとする．これらのデータ線選択信号は
、前述のように、上記カラムスイッチＣＳＷの対応する
スイソチＭＯ　Ｓ　ＦＥ　Ｔにそれぞれ供給される．カ
ラムアドレスバンファＣＡＢは、外部端子ＡＯ＝Ａｉを
介して時分割的に供給されるｙアドレス信号ＡＹＯ〜Ａ
Ｙｉを、タイ主ング発生回路ＴＧから供給されるタイ主
ング信号φａｃに従って取り込み、保持する．また、こ
れらのＹアドレス信号をもとに、上記相輔内部アドレス
信号ａｙＱ〜土ｙｉを形成し、カラムアドレスデコーダ
ＣＡＤに供給する． 相補共通データ線ＣＤは、データ入出力回路１／０に結
合される．データ入出力回路Ｉ／Ｏは、特に制限されな
いが、データ人カバンファ及びデータ出力バンフ１を含
む．このうち、データ入力バソファの人力端子は、デー
タ入力端子Ｄｉｎに結合され、その出力端子は、相補共
通データ線ＣＤに結合される．データ入カバソファには
、特に制限されないが、タイミング発生回路ＴＧからタ
イミングｆａ号φＷが供給される．一方、データ出カバ
ソファの入力端子は、相禎共通データ線ＣＤに共通結合
され、その出力端子は、データ出力端子［）ｏｕＬに結
合される．データ出力バソファには、特にｉレ１限され
ないが、タイ）ング発生回路ＴＧからタイミング信号φ
『が供給される．データ人出力回路Ｉ／Ｏのデータ人カ
バンファは、ダイナミック型Ｒ　Ａ　Ｍが書き込みモー
ドとされ上記タイえング信号φＷがハイレベルとされる
ことで、選択的に動作状態とされる．この動作状態にお
いて、データ入カバソファは、データ入力端子Ｄｉｎを
介して供給される書き込みデータに従った相捕書き込み
信号を形成し、相補共通デーク線ＣＤを介して、メモリ
アレイＭ　Ａ　Ｒ　Ｙの選択されたメモリセルに書き込
む．特に制限されないが、上記タイミング（ｆｉ号φＷ
がＵウレベルとされるとき、データ入カバンフアの出力
はハイインピーダンス状態とされる． データ入出力回路Ｉ／Ｏのデータ出力バッファは、ダイ
ナミック型ＲＡＭが読み出しモードとされ上記タイミン
グＣＭ号φ『がハイレヘルとされることで、還択的に動
作状態とされる。この動作状態において、データ出力バ
ソファは、メモリアレイＭＡＲＹの選択されたメモリセ
ルから対応する相禎データ線及び相補共通データ線ＣＤ
を介して出力される２偵読み出し信号をさらに壜幅し、
データ出力端子１）ｏｕｔから送出する．特にｆｉｌＪ
限されないが、上記タイミング信号φｒがロウレベルと
されるとき、データ出力バンファの出力はハイインピー
ダンス伏態とされる． タイミング発生回路ＴＧは、特に制限されないが、外部
から起動制御信号として供給されるロウアドレスストロ
ープ信号ＲＡＳ，カラムアドレスストローブ信号ＣＡＳ
及びライトイネーブル信号ＷＥ−をもとに、各種のタイ
主ング信号を形成し、ダイナミック型ＲＡＭの各回路に
供給する．クイミング発生回路ＴＧは、特に制限されな
いが、ＷＣＢＲ　（ＷＥ−ＣＡＳビフォアＲＡＳ）サイ
クルが実行されることで、内部電源電圧Ｖｃｄのレベル
を変化させるための上記試験モードを判定し、ハイレヘ
ルの試験！ＩＩ御ｆδ号Ｌｅをスイッチ回路ＳＣに接地
電位に供給する。

この実施例のダイナξツク型ＲＡＭは、前述のように、
降圧回路ＶＤを備え、基準電位Ｖｒｌを形成する基準電
位発生回路ＶｒＧと、上記基準電位Ｖｒｌ又は外部端子
ＡＯを介して供給される試験基準電位ｖ『２を選択的に
降圧回路ＶＤに伝達するスイッチ圓路ＳＣ４：備える．
基準電位発生回路ＶｒＧ及び降圧回路ＶＤには、外部端
子ＶＣＣを介して、電源電圧ＶＣＣが供給され、スイソ
チ回路ＳＣには、タイミング発生回路ＴＧから上記試験
制御伯号Ｌｅが供給される．降圧回路ＶＤにより形成さ
れる内部電源電圧Ｖｃｄは、内部電源電圧供給点Ｖｃｄ
を経て、ダイナミ’７ク型ＲＡＭの各回路に供給される
． ここで、電源電圧ｖＣＣは、特に制限されないが、＋５
Ｖのような正の電源電圧とされ、基Ｉ１！電位Ｖｒｌは
、＋３Ｖとされる．また、試験制御ｆε号Ｌｅは、前述
のように、ダイナミック型ＲＡＭが所定の試験モードと
されるとき、選択的にハイレベルとされる． 抵ｔＪｐ−電位発生回路ＶｒＧは、特に制限されないが
、上記電源電圧ＶＣＣをもとに、比較的安定したレベル
の基４！！電位Ｖｒｌを形成し、スイッチ回路ＳＣに供
給する． スインチ回路ＳＣは、特に制限されないが、第１図に示
されるように、２個のＮチャンネルＭＯＳＦＥＴＱｌ４
及びＱｌ５を基本構威とずる切り換え回路を含む．この
うち、ＭＯＳＦＥＴＱｌ４のドレイン（又はソース）に
は、基準電位発生回路ＶｒＧから上記基準電位Ｖｒｌが
供給され、ＭＯＳＦＥＴＱＩ　５のドレイン（又はソー
ス）には、外部端子ＡＯを介して入力される試験基準電
位Ｖ『２が供給される。ＭＯＳＦＥＴＱＩ　４及びＱｌ
５のソース（又はドレイン）は共通結合され、基準電位
線■『を介して、降圧回路ＶＤの基４！電位入力端子に
結合される．ＭＯＳＦＥＴＱＩ　５のゲートには、タイ
ミング発生回路ＴＧから上記試験制御（ｇ号ｔｏが供給
され、ＭＯＳＦＥＴＱＩ　４１７）ゲー１・には、拭Ｍ
制御ｆａ号ｔｅのインバータ回路Ｎｌによる反転信号が
供給される． ダイナミック型ＲＡＭが通常の動作モードとされ上記拭
験制御信号ｔｅがロウレベルとされるとき、スインチ回
路ＳＣ（７）ＭＯＳＦＥＴＱＩ　５はオフ状態となり、
ＭＯＳＦＥ’ｒＱｌ４がオン状態となる．このため、基
準電位発生回路ＶｒＧにより形成される基準電位Ｖｒｌ
が、基ｔ＄電位Ｖｒとして降圧回路ＶＬ）に伝達される
．一方、ダイナミック型ＲＡＭが所定の試験モードとさ
れ上記拭験制御信号Ｌｅがハイレベルとされると、スイ
ッチ回路ＳＣのＭＯＳＦＥＴＱＩ　４はオフ状態となり
、代わってＭＯＳＦＥＴＱＩ　５がオン状態となる．こ
のため、外部端子ＡＯを介して入力される試験基ＩＰ．
電位Ｖｒ２が、基準電位Ｖｒとして降圧回路ＶＤに伝達
される．その結果、この実施例のグイナミソク型ＲＡＭ
では、ＷＣＢＲサイクルを実行し所定の試験モードを指
定することで、外部端子ＡＯから降圧回路ＶＤに対して
任意の基準電位を与えることができるものとされる． 陽圧回路ＶＤは、特に制限されないが、第１図に示され
るように、差動形態とされる一対のＮチャンネルＭＯＳ
ＦＥＴＱＩ　ｌ及びＱ１２を基本構成とする．ＭＯＳＦ
ＥＴＱＩ　１及びＱｌ２のドレインと上記電源電圧ｖＣ
Ｃとの間には、ＰチャンネルＭＯＳＦＥＴＱＩ及びＱ２
がそれぞれ設けられる．ＭＯＳＦＥＴＱ２のゲートは、
そのドレインに共通結合され、さらにＭＯＳＦＥＴＱＩ
のゲートに結合される．これにより、ＭＯＳＦＥＴＱｌ
及びＱ２は、電流ミラー形態とされ、ＭＯＳＦＥＴＱＩ
Ｉ及びＱ１２に対するアクティブ負荷として作用する． ＭＯＳＦＥＴＱＩ　１及びＱ１２の共通結合されたソー
スと回路の接地電位との間には、特に制限されないが、
ＮヂャンネルＭＯＳＦＥＴＱ１３が設けられる．このＭ
ＯＳＦＥＴＱＩ　３は、そのゲート及びドレインが共通
結合されることでダイオ一ド形態とされ、これによって
上記差動ＭＯＳＦＥＴＱＩＩ及びＱ１２に所定の動作電
流を供給するための定電流源として作用する。

ＭＯＳＦＥＴＱｌ１のゲートには、上記スイッチ回路Ｓ
Ｃから、基準電位Ｖ『が供給されるウまた、ＭＯＳＦＥ
ＴＱ！及びＱｌｌの共通結合されたドレインは、さらに
ＰチャンネルＭＯＳＦＥＴＱ３のゲートに結合される，
ＭＯＳＦＥＴＱ３のソースは、電源電圧ｖＣＣに結合さ
れ、そのドレインは、上記ＭＯＳＦＥＴＱＩ　２のゲー
トに結合されるとともに、内部電′ｔＡ電圧供給点Ｖｃ
ｄに結合される．これにより、ＭＯＳＦＥＴＱ３は、実
質的に内部回路に内部市源電圧Ｖｃｄを供給するための
電流供給ＭＯＳＦＥＴとして作用し、かつそのゲート電
圧が変化されることで内部電＃電圧Ｖｃｄのレベルを制
御する電圧制御ＭＯＳＦＥＴとして作用する。

これらのことから、差動ＭＯＳＦＥＴＱ１１及びＱｌ２
は、上記電源電圧ｖＣＣが供給されるとき、ＭＯＳＦＥ
ＴＱＩ及びＱ２をアクティブ負荷とする差動１＠幅回路
として機能する．このとき、差動増幅回路は、その非反
転入力端子すなわちＭＯＳＦＥＴＱ１２のゲートに供給
される内部電源電圧Ｖｃｄのレベルを、４の反転入力端
子すなわちＭＯＳＦＥＴＱＩ　１のゲートに供給される
基準電位■『と比較し、そのレヘル差を拡大して、非反
転出力端子すなわちＭＯＳＦＥＴＱ１及びＱｌｌの共通
結合されたドレイン・つまりＭＯＳＦＥＴＱ３のゲート
に転達する。これにより、内部電源電圧Ｖｃｄのレベル
が制御され、上記基準電位Ｖ『すなわち＋３ｖに収束さ
れる． すなわち、内部電源電圧Ｖｃｄのレベルが上昇し、基準
電位Ｖ『より高くされるとき、ＭＯＳＦＥＴＱｌ２のコ
ンダクタンスが大きくされ、ＭＯＳＦＥ”ｒＱ１１のコ
ングクタンスは逆に小さくされる．したがって、ＭＯＳ
ＦＥＴＱ３のゲート電圧は高くされ、そのコンダクタン
スが小さくされため、結果的に内部電源電圧Ｖｃｄのレ
ベルが低くされる．一方、内部電源電圧Ｖｃｄのレベル
が低下し、基準電位Ｖ『より低くされると、ＭＯＳＦＥ
ＴＱ１２のコンダクタンスが小さくされ、ＭＯＳＦＥＴ
ＱＩ　１のコンダクタンスは逆に大きくされる．したが
って、ＭＯＳＦＥＴＱ３のゲート電圧が低くされ、その
コンダクタンスが大きくされるため、結果的に内部電源
電圧Ｖｃｄのレヘルが高くされる．これにより、内部電
源電圧Ｖｃｄのレベルは、基準電位Ｖｒすなわち＋３ｖ
に収束され、安定化されるものとなる． ところで、ダイナミック型ＲＡＭが所定の試験モードと
されるとき、降圧回路ＶＤに供給される上記基準電位Ｖ
『は、前述のように、外部端子ＡＯから入力される試験
基準電位Ｖｒ２そのものとなる．このとき、上記内部電
源電圧Ｖｃｄのレベルは、言うまでもなく、試験基準電
位Ｖｒ２に収束する．つまり、この実施例のグイナミン
ク型ＲＡＭでは、試験基４！電位Ｖｒ２のレヘルを変化
させることで、内部電源電圧Ｖｃｄのレベルを任意に設
定することができる．その結果、内部電源電圧Ｖｃｄの
変動にともなうダイナ主ツタ型ＲＡＭの内部回路の特性
変化を容易に試験することが可能となり、これによって
内部電源電圧変動に対するグイナミソク型ＲＡＭの動作
マージンを的確に評価することが可能となる． 以上のように、この実施例のダイナミック型ＲＡＭは、
外部から供給される例えば＋５ｖの電源電圧■ＣＣを、
基準電位Ｖ『に従って例えば＋３Ｖに降圧し、内部＠源
電圧Ｖｃｄとして内部回路に供給する降圧回路ＶＤを内
蔵する．この実施例において、ダイナ１−１ク型ＲＡＭ
は、上記内部電源電圧Ｖｃｄのレベルを意図的に変化さ
せうる試験モードを僅える．このため、ダイナミック型
ＲＡＭは、基準電位Ｖｒｌを形成する基準電位発生回路
ＶｒＧを内蔵し、さらに、通常の動作モードにおいて基
準電位発生回路ＶｒＧから出力される基準電位Ｖｒｌを
、また上記試験モードにおいて外部端子ＡＯを介して供
給される試Ｍ基準電位Ｖｒ２を選択的に降圧回路ＶＤに
伝達するスイッチ回路ＳＣを備える．これにより、この
実施例のダイナミック型ＲＡＭでは、内部電源電圧Ｖｃ
ｄのレベルを、外部端子ＡＯを介して任意に変化させる
とが可能となり、内部電源電圧Ｖｃｄの変動にともなう
内部回路の特性変化を容易に試験することができる．そ
の結果、微細化にともなう回路素子の耐圧破壊を防止し
かつ低消Ｗ電力化を図りつつ、内部電源電圧変動に対す
るダイＩミ７ク型ＲＡＭの動作マージンを的確に評価し
、その信頼性を高め，ｂことができるものである． 以上の本実ｈ”−例に示されるように、この発明をＦａ
圧回路を内蔵するグイナミソク型ＲＡＭ等の半導体集ｆ
ａ［ｉｉ路装置に通用することで、次のような作川効果
が得らイＬる．すなわち、 （１）基準電位を形成する基應電位発生回路と上記基準
電位に従った内部電源電圧を形成する降圧回路う’ｑ−
　＋’ｌＷえるグイナミノク型ＲＡＭ等に、内部電源電
正レ・・ル・先段定するための試験モードを用意し、通
常の動作モードにおいて上記及準電位を、また上記Ｌべ
験モードによ？いて所定の外部端子から入力される試験
基準電位を選択的に降圧同路に伝達するスイノチ回路を
設けることで、上記内部電源電圧のレー、ルを、外部端
子を介して任意に変化させることかできるという効果が
得られる．《２》上記Ｉｌｌ項により、内部電源電圧の
変動にともなうダイナｔンク型ＲＡＭの内部回路の特性
変化を容易に試験できるという効果が得られる．（３）
上記《０項及び（２）項により、微細化にともなう回路
素子の耐圧破壊を防止しまたその低消費電力化を図りつ
つ、内部電源電圧変動に対するダイナミック型ＲＡＭの
動作マージンを的確に評価できるという効果が得られる
。

《４》上記＋１１項〜（３》項により、降圧回路を内蔵
するダイナミック型ＲＡＭ等の信頼性を高めることがで
きるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない．例えば、第１図におい
て、ダイナ｛７ク型ＲＡＭの試験モードは、起動制御信
号の組み合わせにより指定せず、例えば試験モードを指
定するための専用外部端子を設けてもよい．この場合、
専用外部端子は、グイナミンク型ＲＡＭが形成されるチ
ップ上にのみ終端されるバンド電極からなるようないわ
ゆるノンコネクト電極により構或するこ圭もできるし、
ダイナミック型ＲＡＭのパソケージに設けられる外部端
子のうち通常使用されないいわゆるノンコネクトピンに
より構威してもよい．試験モードにおいて必要とされる
電圧は、ス・インチ回路ＳＣのＭＯＳＦＥＴＱＩ　５の
一方の電極を第１図のようにアドレス入力端子ＡＯに結
合せずに電源端子ｖＣＣに結合することで、この電源端
子ｖＣＣから供給してもよい。スイッチ回路ＳＣの切り
換え回路を構威するＭＯＳＦＥＴＱｌ４及びＱｌ５は、
それぞれＰチャンネルＭＯＳＦＢ　”！’及びＮチャン
ネルＭ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔからなる相袖型スイ，チＭ
ＯＳＦＥＴに置き換えてもよい．降圧回路ＶＤに身まれ
るＭＯＳＦＥＴＱ３は、並列形恕とさｆｒ．る復数のＰ
チャンネルＭＯＳＦＥＴに置き換えることもできる。ま
た、降圧回路ＶＤそのものを、必要とされｂ電疏供給能
力に応じて複数涸設けることもよい。内部電源電圧Ｖｃ
ｄのレベルを変化させる方法は、例えば基準電位発生回
路ＶｒＧから出力される基準電位Ｖｒｌのレベルを外部
端子を介して直接変化させる等、種々の方法が考えられ
る．第２図において、ダイナ（　＋７ク型ＲＡＭは、ア
レイ分割方式を採ることもできるし、複数ピントの記憶
データを同時に入出力するいわゆる多ビソト構威とされ
るものであってもよい。Ｎ源電圧ｖＣＣや内部電源電圧
Ｖｃｄの具体的な電圧値は、この実施例による制約を受
けない．さらに、第１図に示される降圧回路ＶＤ及びス
イッチ回路ＳＣの具体的な回路構威や第２図に示される
ダイナミンク型ＲＡＭのブロック構成ならびに制御信号
及びアドレス信号の組み合わせ等、種々の実ｈｒｔ形態
を採りうる． 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分舒であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えば、スタティンク型ＲＡＭ等の各
種半導体記憶装置や各種ディジタル４Ｊ積回路装置にも
通用できる．本発明は、少なくとも降圧回路を内蔵する
半導体集積回路装置に広く通用できる． （発明の効果） 本願にお６・て開示される発明のうち代表的なものによ
って得られる効果を簡拒に説明すれば、下κのとおりで
ある．すなわち、基準電位を形成する粘準電位発生回路
と上記基準電位に従った内部電源電圧を形成する降圧回
路を偏えるグイナミンク型ＲＡＭ等に、内部亀源電圧の
レヘルを設定するための試験モートを用意し、さらに、
通常の動作モードにおいて上記Ｍｔ１＝電位を、また試
験モードにおいて所定の外部端子から入力される試験基
準電位を這択的に降圧ｈ路に転達１−るスイッチ回路を
設けることで、内部電源亀圧のレヘルを外部端子を介し
て任意に変化させ、内部亀源電圧の変動にともなうダイ
ナミック型Ｒ　Ａ　Ｍの内部回路の特性変化を容易に試
ｙｚきる．そΦ結果、微細化にともなう回路素子の嗣圧
破壊を肪止しその低消費電力化を図りつつ、内部蚕源電
圧変動に対するグイプミノク型ＲＡＭの動作マージンを
的確に評価し、その信頼性を高めることができる．

【図面の簡単な説明】

第１図は、この発明が通用されたグイナミンク型ＲＡＭ
の降圧回路及びスイッチ回路の一実施例を示す回路図、 第２図は、第ｌ図の降圧回路及びスイッチ回路を含むダ
イナミンク型ＲＡＭの一実施例を示すブロック図である
． ｖｒ６・・・基準電位発生回路、ＳＣ・・・スインナ＆
４路、Ｖ　Ｄ　・・−　降ＪＩｆＪ路、Ｑｌ−Ｑ３−・
・Ｐｆ中冫不ルＭＯＳＦＥＴ，Ｑｌ　ｌ　〜Ｑｌ　５・
・・Ｎチャ／ネルＭＯＳＦＥＴ，Ｎｌ・・・インバータ
回路． Ｍ八Ｒ　Ｙ・・・メモリアＬ／・（，ＳＡ・・・センス
アンプ、ＣＳＷ・・・カラムスイソチ、ＲＡＤ・・・ロ
ウアドレスデコーダ、Ｃ　Ａ　Ｉ）・・・カラムアドレ
スデコーダ、Ｒ　Ａ　Ｂ・・・ロウアドレスパンファ、
ＡＭＸ・・・アドレスマルチプレクサ、ＲＦＣ・・・リ
フレッシュアドレスカウンタ、ＣＡＢ・・・カラムアド
レスバソファ、■／０・・・データ入出力回路． １（理人弁理士 徳若 光政

Claims (1)

1. 【特許請求の範囲】 １、基準電位を形成する基準電位発生回路と、外部から
   供給される電源電圧をもとに上記基準電位に従った内部
   電源電圧を形成する降圧回路とを具備し、所定の試験モ
   ードにおいて上記基準電位を所定の外部端子を介して変
   化させうることを特徴とする半導体集積回路装置。 ２、上記試験モードは、起動制御信号が所定の組み合わ
   せとされることにより指定されるものであって、上記半
   導体集積回路装置は、さらに、通常の動作モードにおい
   て上記基準電位を、また上記試験モードにおいて上記外
   部端子を介して入力される試験基準電位を、上記降圧回
   路に選択的に伝達するスイッチ回路を具備するものであ
   ることを特徴とする特許請求の範囲第１項記載の半導体
   集積回路装置。 ３、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
   であって、上記外部端子は、通常の動作モードにおいて
   上記試験基準電位を入力する以外の他の用途に供される
   ものであることを特徴とする特許請求の範囲第１項又は
   第２項記載の半導体集積回路装置。