JPS6122493A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
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- JPS6122493A JPS6122493A JP59142379A JP14237984A JPS6122493A JP S6122493 A JPS6122493 A JP S6122493A JP 59142379 A JP59142379 A JP 59142379A JP 14237984 A JP14237984 A JP 14237984A JP S6122493 A JPS6122493 A JP S6122493A
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- decoder circuit
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- decoder
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体集積回路技術さらには半導体集積回
路におけるデコーダ回路の構成に適用して特に有効な技
術に関し、例えば半導体記憶装置におけるアドレスデコ
ーダ回路に利用して有効な技術に関する−０ ［背景技術］ 周辺回路が０ＭＯ８（相補型ＭＯ８）回路により構成さ
れたダイナミック型ＲＡＭ （ランダム・アクセス・メ
モリ）におけるアドレスデコーダ回路として、例えば第
１図に示すようなＮＡＮＤタイプの回路を、本出願人に
おいて開発し、既に出□願した（特願昭５７−１６４８
３１号）。
路におけるデコーダ回路の構成に適用して特に有効な技
術に関し、例えば半導体記憶装置におけるアドレスデコ
ーダ回路に利用して有効な技術に関する−０ ［背景技術］ 周辺回路が０ＭＯ８（相補型ＭＯ８）回路により構成さ
れたダイナミック型ＲＡＭ （ランダム・アクセス・メ
モリ）におけるアドレスデコーダ回路として、例えば第
１図に示すようなＮＡＮＤタイプの回路を、本出願人に
おいて開発し、既に出□願した（特願昭５７−１６４８
３１号）。
すなわち、このデコーダ回路は、電源電圧Ｖｃｃと出力
ノードｎ□との間に互いに並列に接続され、そのゲート
端子にアドレスバッファ回路から供給される内部アドレ
ス信号ａｉもしくは百を受けるようにされたＰチャンネ
ル型■○Ｓ Ｆ Ｅ Ｔ Ｑ １１〜Ｑ１ ｉと、出力
ノードｎＯと回路の接地点との間に直列に接続され、ゲ
ート端子に同じく内部アドレス信号ａｉもしくはこを受
けるようにされたｎチャンネル型ＭＯＳＦＥＴＱ２１〜
Ｑ２ ｉとによりＣＭＯ３回路に構成され、外部アドレ
ス信号（Ａｉ）に対応した一つのデコーダ回路のみがロ
ウレベルの選択信号を形成し、残りの非選択のデコーダ
回路はハイレベルの信号を出力するようにされていた。
ノードｎ□との間に互いに並列に接続され、そのゲート
端子にアドレスバッファ回路から供給される内部アドレ
ス信号ａｉもしくは百を受けるようにされたＰチャンネ
ル型■○Ｓ Ｆ Ｅ Ｔ Ｑ １１〜Ｑ１ ｉと、出力
ノードｎＯと回路の接地点との間に直列に接続され、ゲ
ート端子に同じく内部アドレス信号ａｉもしくはこを受
けるようにされたｎチャンネル型ＭＯＳＦＥＴＱ２１〜
Ｑ２ ｉとによりＣＭＯ３回路に構成され、外部アドレ
ス信号（Ａｉ）に対応した一つのデコーダ回路のみがロ
ウレベルの選択信号を形成し、残りの非選択のデコーダ
回路はハイレベルの信号を出力するようにされていた。
上記のような構成のアドレスデコーダ回路は、ＣＭＯ８
回路であるため消費電流は少ないが、ｎチャンネル型Ｍ
ＯＳＦＥＴＱ２１〜Ｑ２ｆと、これと同数のＰチャンネ
ル型ＭＯＳＦＥＴＱＩＩ〜Ｑｌ ｔとにより回路が構成
されているためアドレ入信号数の２倍の数のＭＯＳＦＥ
Ｔが必要となる。
回路であるため消費電流は少ないが、ｎチャンネル型Ｍ
ＯＳＦＥＴＱ２１〜Ｑ２ｆと、これと同数のＰチャンネ
ル型ＭＯＳＦＥＴＱＩＩ〜Ｑｌ ｔとにより回路が構成
されているためアドレ入信号数の２倍の数のＭＯＳＦＥ
Ｔが必要となる。
また、同一の内部アドレス信号ａｉもしくはｉＴを、グ
ランド側のｎチャンネル型ＭＯＳＦＥＴＱ２．〜Ｑ２
ｊとＶｃｃ側のＰチャンネル型ＭＯＳＦＥＴＱ、１〜Ｑ
１ｉのゲート端子にそれぞれ印加させているので、信号
線との関係で素子のレイアウトが複雑になる。そのため
、第１図に示すようなアドレスデコーダ回路は、回路の
占有面積が大きいという不都合がある。しかも、前段の
アドレスバッファ回路の出力信号線に、Ｐチャンネル型
とｎチャンネル型のＭＯＳＦＥＴがそれぞれ接続される
ため、負荷として接続されるＭＯＳＦＥＴの寄生容量も
大きく、その分アドレスバッファ回路の動作スピードが
遅くなってしまうという不都合がある。
ランド側のｎチャンネル型ＭＯＳＦＥＴＱ２．〜Ｑ２
ｊとＶｃｃ側のＰチャンネル型ＭＯＳＦＥＴＱ、１〜Ｑ
１ｉのゲート端子にそれぞれ印加させているので、信号
線との関係で素子のレイアウトが複雑になる。そのため
、第１図に示すようなアドレスデコーダ回路は、回路の
占有面積が大きいという不都合がある。しかも、前段の
アドレスバッファ回路の出力信号線に、Ｐチャンネル型
とｎチャンネル型のＭＯＳＦＥＴがそれぞれ接続される
ため、負荷として接続されるＭＯＳＦＥＴの寄生容量も
大きく、その分アドレスバッファ回路の動作スピードが
遅くなってしまうという不都合がある。
そこで、本発明者は、第２図に示すように電源電圧Ｖ
ｃ−ｃと出力ノードｎＱとの間に、第１図におけるＭＯ
ＳＦＥＴＱ１１〜Ｑ１ｉの代わりにプリチャージ信号φ
ｐによってオン、オフされる一個のＰチャンネル型ＭＯ
ＳＦＥＴＱｐを接続させ、アドレスのデコードに先立っ
てこのＭＯＳＦＥＴＱｐをオンさせてノードｎ０をプリ
チャージさせる。そして、その後、入ってくる内部アド
レス信号ａｉもしくは肩でＭＯＳＦＥＴＱ２１〜Ｑ２１
を動作させて、外部アドレス信号（Ａｔ）に対応する一
つのデコーダ回路の出力のみを、ロウレベルとさせるよ
うにしたクロックタイプ（ダイナミック型）のアドレス
デコーダ回路を開発した。
ｃ−ｃと出力ノードｎＱとの間に、第１図におけるＭＯ
ＳＦＥＴＱ１１〜Ｑ１ｉの代わりにプリチャージ信号φ
ｐによってオン、オフされる一個のＰチャンネル型ＭＯ
ＳＦＥＴＱｐを接続させ、アドレスのデコードに先立っ
てこのＭＯＳＦＥＴＱｐをオンさせてノードｎ０をプリ
チャージさせる。そして、その後、入ってくる内部アド
レス信号ａｉもしくは肩でＭＯＳＦＥＴＱ２１〜Ｑ２１
を動作させて、外部アドレス信号（Ａｔ）に対応する一
つのデコーダ回路の出力のみを、ロウレベルとさせるよ
うにしたクロックタイプ（ダイナミック型）のアドレス
デコーダ回路を開発した。
これによって、デコーダ回路の占有面積が減少されると
ともに、前段のアドレスバッファ回路から見た負荷容量
も小さくなる。
ともに、前段のアドレスバッファ回路から見た負荷容量
も小さくなる。
ところが、第２図に示すような形式のデコーダ回路にあ
っては、内部アドレス信号ａｉ、ａｔが入力されるＭＯ
ＳＦＥＴＱ２１〜Ｑ２ｉや、これに接続される次段のイ
ンバータのグランド側のＭＯＳＦＥＴ等からのリークに
よって、ノードｎＱのプリチャージレベルが下がってし
まう。その結果、非選択状態のデコーダ回路の出力信号
がハイレベル（Ｖｃｃ）から徐々に下がってせき、選択
状態のデコーダ回路の出力レベルに近いレベルまで下が
ってメモリセルの多重選択状態を引き起こし、誤まった
データの読出し、書込みが行なわれるおそれがあること
が分った。
っては、内部アドレス信号ａｉ、ａｔが入力されるＭＯ
ＳＦＥＴＱ２１〜Ｑ２ｉや、これに接続される次段のイ
ンバータのグランド側のＭＯＳＦＥＴ等からのリークに
よって、ノードｎＱのプリチャージレベルが下がってし
まう。その結果、非選択状態のデコーダ回路の出力信号
がハイレベル（Ｖｃｃ）から徐々に下がってせき、選択
状態のデコーダ回路の出力レベルに近いレベルまで下が
ってメモリセルの多重選択状態を引き起こし、誤まった
データの読出し、書込みが行なわれるおそれがあること
が分った。
従って、このようなデコーダ回路を備えたダイナミック
型ＲＡＭでは、ＲＡＳ信号（ロウ・アドレス・ストロー
ブ信号）のような制御信号が立ち下がってアドレスの取
り込みが行なわれてから、次に再びＲＡＳ信号の立下が
りによってアドレスの取込みが行なわれるまでの時間（
ｔ ＲＡ Ｓ ）の最大時間を規定してやる必要があっ
た。
型ＲＡＭでは、ＲＡＳ信号（ロウ・アドレス・ストロー
ブ信号）のような制御信号が立ち下がってアドレスの取
り込みが行なわれてから、次に再びＲＡＳ信号の立下が
りによってアドレスの取込みが行なわれるまでの時間（
ｔ ＲＡ Ｓ ）の最大時間を規定してやる必要があっ
た。
［発明の目的］
この発明の目的は、０ＭＯ８構成のＮＡＮＤり、イブの
デコーダ回路を有する半導体記憶装置において、デコー
ダ回路の占有面積を減少させ、しかも非選択状態のデコ
ーダ回路におけるリークによるプリチャージレベルの低
下を防止して、メモリセルの多重選択状態の発生を防止
し、メモリの誤動作を防止できるような技術を提供する
ことにある。
デコーダ回路を有する半導体記憶装置において、デコー
ダ回路の占有面積を減少させ、しかも非選択状態のデコ
ーダ回路におけるリークによるプリチャージレベルの低
下を防止して、メモリセルの多重選択状態の発生を防止
し、メモリの誤動作を防止できるような技術を提供する
ことにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、ＮＡＮＤタイプのデコーダ回路を、プリチャ
ージ用のＭＯＳＦＥＴと、アトレイ入力を受けて選択時
にチャージの引抜きを伴なうＭＯＳＦＥＴとで構成する
とともに、プリチャージ用のＭＯＳＦＥＴと並列に高抵
抗の素子を接続してやることにより、プリチャージされ
た非選択状態のデコーダ回路におけるリーク電流を、高
抵抗素子を介して入って来る電流で補なえるようにし、
これによって、回路の占有面積を増大させることなくリ
ーク電流を相殺させ、非選択状態のデコーダ回路の出力
レベル（ハイレベル）を長時間に亘って保証し、非選択
状態のデコーダ回路の出力レベルが選択されたデコーダ
回路の出力レベルに近いレベルまで低下して多重選択状
態が発生するのを防止するという上記目的を達成するも
のである。
ージ用のＭＯＳＦＥＴと、アトレイ入力を受けて選択時
にチャージの引抜きを伴なうＭＯＳＦＥＴとで構成する
とともに、プリチャージ用のＭＯＳＦＥＴと並列に高抵
抗の素子を接続してやることにより、プリチャージされ
た非選択状態のデコーダ回路におけるリーク電流を、高
抵抗素子を介して入って来る電流で補なえるようにし、
これによって、回路の占有面積を増大させることなくリ
ーク電流を相殺させ、非選択状態のデコーダ回路の出力
レベル（ハイレベル）を長時間に亘って保証し、非選択
状態のデコーダ回路の出力レベルが選択されたデコーダ
回路の出力レベルに近いレベルまで低下して多重選択状
態が発生するのを防止するという上記目的を達成するも
のである。
［実施例］
第３図は、本発明をＣＭＯＳダイナミック型ＲＡＭにお
けるロウアドレスデコーダ回路に適用した場合の一実施
例を示すものである。特に制限されないが、ＲＡＭは、
ｌＭＯＳトランジスタ／セル構成のメモリ、セルを持ち
、スタティックカラム方式を取るようにされる。
けるロウアドレスデコーダ回路に適用した場合の一実施
例を示すものである。特に制限されないが、ＲＡＭは、
ｌＭＯＳトランジスタ／セル構成のメモリ、セルを持ち
、スタティックカラム方式を取るようにされる。
この実施例のデコーダ回路ＵＸＤＥＣ，１は、電源電圧
Ｖｃｃと出力ノードｎＯとの間に、プリチャージ用のＰ
チャンネル型ＭＯＳＦＥＴＱｐが接続され、また出力ノ
ードｎＯと回路の接地点との間に、内部アドレス信号ａ
１もしくはａｌ〜ａｉもしくは冒をゲート端子に受ける
ｎチャンネル型ＭＯＳＦＥＴＱ２１〜Ｑ２ｉが直列に接
続された構成からなり、クロックタイプのＮＡＮＤ回路
を構成する。
Ｖｃｃと出力ノードｎＯとの間に、プリチャージ用のＰ
チャンネル型ＭＯＳＦＥＴＱｐが接続され、また出力ノ
ードｎＯと回路の接地点との間に、内部アドレス信号ａ
１もしくはａｌ〜ａｉもしくは冒をゲート端子に受ける
ｎチャンネル型ＭＯＳＦＥＴＱ２１〜Ｑ２ｉが直列に接
続された構成からなり、クロックタイプのＮＡＮＤ回路
を構成する。
上記出力ノードｎＱと電源電圧Ｖｃｃとの間には、上記
プリチャージ用ＭＯＳＦＥＴＱｐと並列に、那抵抗素子
としてのリーク保償用ＭＯＳＦＥＴＱｒが接続されてい
る。このリーク保償用ＭＯＳＦＥＴＱｒは、プリチャー
ジ用ＭＯＳＦＥＴＱｐと同じＰチャンネル型に形成され
ている。しかして、ゲート長が数μｍに設定されて数に
Ωのオン抵抗を有するように形成される上記プリチャー
ジ用ＭＯＳＦＥＴＱｐやアドレス入力用のｎチャンネル
型ＭＯＳＦＥＴＱ２１〜Ｑ２ ｉとは異なり、上記リー
ク保償用ＭＯ８ＦＥ？Ｑｒは、例えばそのゲート長が数
十μｍに設定されることにより、数メガΩのオーダのオ
ン抵抗を有するように形成される。
プリチャージ用ＭＯＳＦＥＴＱｐと並列に、那抵抗素子
としてのリーク保償用ＭＯＳＦＥＴＱｒが接続されてい
る。このリーク保償用ＭＯＳＦＥＴＱｒは、プリチャー
ジ用ＭＯＳＦＥＴＱｐと同じＰチャンネル型に形成され
ている。しかして、ゲート長が数μｍに設定されて数に
Ωのオン抵抗を有するように形成される上記プリチャー
ジ用ＭＯＳＦＥＴＱｐやアドレス入力用のｎチャンネル
型ＭＯＳＦＥＴＱ２１〜Ｑ２ ｉとは異なり、上記リー
ク保償用ＭＯ８ＦＥ？Ｑｒは、例えばそのゲート長が数
十μｍに設定されることにより、数メガΩのオーダのオ
ン抵抗を有するように形成される。
そして、このリーク保償用ＭＯＳＦＥＴＱｒは、そのゲ
ート端子に回路の接地電圧（Ｏｖ）が印加されるように
接続され、これによって、常時オン状態にされて数メガ
Ωの抵抗値を有する高抵抗素子として作用するようにさ
れている。なお、図示のＰチャンネル型ＭＯＳＦＥＴＱ
Ｐ、Ｑｒの基体ゲートは、電源端子Ｖｃｃに結合される
。ｎチャンネル型Ｍ Ｃ） Ｓ Ｆ Ｅ Ｔ Ｑ ２１
ないしＱ２ ｉの基体ゲートは、回路のアース電位に維
持されるか又は適当な基板バイアス電圧発生回路（図示
しない）′から発生される負電位に維持される。
ート端子に回路の接地電圧（Ｏｖ）が印加されるように
接続され、これによって、常時オン状態にされて数メガ
Ωの抵抗値を有する高抵抗素子として作用するようにさ
れている。なお、図示のＰチャンネル型ＭＯＳＦＥＴＱ
Ｐ、Ｑｒの基体ゲートは、電源端子Ｖｃｃに結合される
。ｎチャンネル型Ｍ Ｃ） Ｓ Ｆ Ｅ Ｔ Ｑ ２１
ないしＱ２ ｉの基体ゲートは、回路のアース電位に維
持されるか又は適当な基板バイアス電圧発生回路（図示
しない）′から発生される負電位に維持される。
ＲＡＭにおいては、それぞれ異なる組み合せのアドレス
信号をデコードするように図示と同様な構成の複数のデ
コーダ回路及びワード線駆動回路が設けられる。
信号をデコードするように図示と同様な構成の複数のデ
コーダ回路及びワード線駆動回路が設けられる。
この実施例を適用したダイナミック型ＲＡＭでは、上記
のように構成されたロウアドレスデコーダ回路が、メモ
リアレイ内の各ワード線に対応して設けられ、アドレス
入力用のＭＯＳＦＥＴＱ２１〜Ｑ２ ｉには、ロウアド
レスバッファ回路Ｘ−ＡＤＢにおいて、外部から供給さ
れる外部アドレス信号Ａ、〜Ａｔに基づいて形成される
真レベルと偽レベルの内部アドレス信号ａ１．ａｌ〜ａ
ｉ。
のように構成されたロウアドレスデコーダ回路が、メモ
リアレイ内の各ワード線に対応して設けられ、アドレス
入力用のＭＯＳＦＥＴＱ２１〜Ｑ２ ｉには、ロウアド
レスバッファ回路Ｘ−ＡＤＢにおいて、外部から供給さ
れる外部アドレス信号Ａ、〜Ａｔに基づいて形成される
真レベルと偽レベルの内部アドレス信号ａ１．ａｌ〜ａ
ｉ。
肩のうち、適当な組合せ（デコーダごとに異なる）の信
号（図面では、ａｌ＋ａ＋・・・・ａｉ）が供給され、
アドレス信号Ａ１〜Ａｔに対応した一つのデコーダ回路
の出力のみがロウレベルにされるようになっている。
号（図面では、ａｌ＋ａ＋・・・・ａｉ）が供給され、
アドレス信号Ａ１〜Ａｔに対応した一つのデコーダ回路
の出力のみがロウレベルにされるようになっている。
特に制限されないが、デコーダ回路ＵＤＤＥｅ、とワー
ド線ＷａないしＷｄとの間にワード駆動回路ＷＤＲが設
けられている。ワー ド駆動回路ＷＤＲには、上記デコ
ーダ回路ＵＤＤＥ（−１の出力Ｘ１とともに選択タイミ
ング信号φｘｏｏないしφＸ１１が供給される。選択タ
イミング信号φＸＱＯないしφχ１１は、適当なアドレ
ス信号とともにタイミング信号を受ける一種のデコーダ
回路によって形成され、ワード線が選択されるべきタイ
ミングにおいて択一的に選択レベルにされる。
ド線ＷａないしＷｄとの間にワード駆動回路ＷＤＲが設
けられている。ワー ド駆動回路ＷＤＲには、上記デコ
ーダ回路ＵＤＤＥ（−１の出力Ｘ１とともに選択タイミ
ング信号φｘｏｏないしφＸ１１が供給される。選択タ
イミング信号φＸＱＯないしφχ１１は、適当なアドレ
ス信号とともにタイミング信号を受ける一種のデコーダ
回路によって形成され、ワード線が選択されるべきタイ
ミングにおいて択一的に選択レベルにされる。
これによって、デコード信号５と選択タイミング信号φ
ＸＯＯないしφＸ１１との組み合せに応じてワード線Ｗ
ａないしＷｄのレベルが決定される。例えば、信号５が
ロウレベル（選択レベル）でφＸＯＯがハイレベル（選
択レベル）なら、これに応じて４本のワード線Ｗａない
しＷｄのうちのＷａのみがハイレベル（選択レベル）に
され残りのワード線はロウレベル（非選択レベル）のま
まとされる。
ＸＯＯないしφＸ１１との組み合せに応じてワード線Ｗ
ａないしＷｄのレベルが決定される。例えば、信号５が
ロウレベル（選択レベル）でφＸＯＯがハイレベル（選
択レベル）なら、これに応じて４本のワード線Ｗａない
しＷｄのうちのＷａのみがハイレベル（選択レベル）に
され残りのワード線はロウレベル（非選択レベル）のま
まとされる。
次に、上記実施例の回路の動作を説明する。
ロウアドレスバッファ回路Ｘ−ＡＤＢは、図示しないタ
イミング・ジェネレータから出力されるＲＡＳ信号の立
下がりに同期したタイミング信号φＸによってその動作
が制御され、そのタイミング信号φｘｌこ基づいて外部
アドレス信号Ａ１〜Ａｉを取り込む。一方、上記ロウア
ドレスデコーダ回路に供給されるプリチャージ信号φｐ
は、例えば第４図に示すように、ＲＡＳ信号が立ち下が
るまでロウレベルになるようにされている。このプリチ
ャージ信号φＰのロウレベルの期間中にプリチャージ用
ＭＯ３ＦＥＴＱｐがオンされて、ノードｎ□がハイレベ
ル（Ｖｃｃ）にチャージアップされる。次に、ＲＡＳ信
号の立下がりに同期してプリチャージ信号φＰが立ち上
げられ、ＭＯＳＦＥＴＱｐがカットオフされてから、ア
ドレスバッファ回路Ｘ−ＡＤＢより出力される内部アド
レス信号ａ１〜ａｊ（８４〜音）が変化される。すると
、アドレス信号Ａ１〜Ａｔに対応した一つのデコーダ回
路の出力ノードがロウレベルにされ、残りのデコーダ回
路の出力ノードはハイレベルのままにされる。
イミング・ジェネレータから出力されるＲＡＳ信号の立
下がりに同期したタイミング信号φＸによってその動作
が制御され、そのタイミング信号φｘｌこ基づいて外部
アドレス信号Ａ１〜Ａｉを取り込む。一方、上記ロウア
ドレスデコーダ回路に供給されるプリチャージ信号φｐ
は、例えば第４図に示すように、ＲＡＳ信号が立ち下が
るまでロウレベルになるようにされている。このプリチ
ャージ信号φＰのロウレベルの期間中にプリチャージ用
ＭＯ３ＦＥＴＱｐがオンされて、ノードｎ□がハイレベ
ル（Ｖｃｃ）にチャージアップされる。次に、ＲＡＳ信
号の立下がりに同期してプリチャージ信号φＰが立ち上
げられ、ＭＯＳＦＥＴＱｐがカットオフされてから、ア
ドレスバッファ回路Ｘ−ＡＤＢより出力される内部アド
レス信号ａ１〜ａｊ（８４〜音）が変化される。すると
、アドレス信号Ａ１〜Ａｔに対応した一つのデコーダ回
路の出力ノードがロウレベルにされ、残りのデコーダ回
路の出力ノードはハイレベルのままにされる。
例えば、第３図に示すアドレスデコーダ回路の入力信号
ａｌ＋ａ２〜ａｉがすべてハイレベルになるようなアド
レス信号Ａ１〜Ａｔが入って来た場合を考えると、内部
アドレス信号ａ、〜ａｉによってＭ Ｏ’Ｓ Ｆ Ｅ
Ｔ Ｑ ２１〜Ｑ２ ｉがすべてオンされる。そのため
、予めプリチャージされていたノードｎｏの電荷がＭＯ
Ｓ Ｆ Ｅ ＴＱ２１〜Ｑ２ ｉ□を通ってグランド側
へ引き抜かれ、出力ノードｎＯの電位はロウレベル（Ｏ
ｖ）に立ち下がる。すなわち、信号石は選択レベルにさ
れる。
ａｌ＋ａ２〜ａｉがすべてハイレベルになるようなアド
レス信号Ａ１〜Ａｔが入って来た場合を考えると、内部
アドレス信号ａ、〜ａｉによってＭ Ｏ’Ｓ Ｆ Ｅ
Ｔ Ｑ ２１〜Ｑ２ ｉがすべてオンされる。そのため
、予めプリチャージされていたノードｎｏの電荷がＭＯ
Ｓ Ｆ Ｅ ＴＱ２１〜Ｑ２ ｉ□を通ってグランド側
へ引き抜かれ、出力ノードｎＯの電位はロウレベル（Ｏ
ｖ）に立ち下がる。すなわち、信号石は選択レベルにさ
れる。
この場合、上記アドレスデコーダＵＸＤＥｃ１以外の図
示しない他のデコーダでは、内部アドレス信号８１〜ａ
ｉによって、それぞれの出力ノードに直列接続された
ｎチャンネルＭＯＳＦＥＴ（７）うちのいずれか一つの
ＭＯＳ Ｆ Ｅ Ｔ （Ｑ２１〜Ｑ２１に相当）がオフ
状態にされている。そのため、図示しないデコーダにお
いてはプリチャージされた出力ノードｎ０の電荷は−引
き抜かれず、それぞれの出力信号はハイレベルにされる
。
示しない他のデコーダでは、内部アドレス信号８１〜ａ
ｉによって、それぞれの出力ノードに直列接続された
ｎチャンネルＭＯＳＦＥＴ（７）うちのいずれか一つの
ＭＯＳ Ｆ Ｅ Ｔ （Ｑ２１〜Ｑ２１に相当）がオフ
状態にされている。そのため、図示しないデコーダにお
いてはプリチャージされた出力ノードｎ０の電荷は−引
き抜かれず、それぞれの出力信号はハイレベルにされる
。
第２図の回路形式のデコーダでは、出力がハイレベルの
デコーダであっても、ＭＯＳＦＥＴＱｚ１〜Ｑ２ｉや次
段のインバータのグランド側のＭＯＳＦＥＴを通って電
荷が少しずつリークして、出力レベルが徐々に下がるお
それがあった。これに対し、上記実施例のデコーダでは
、非選択状態のデコーダの出力ノードｎＯの電荷がグラ
ンド側（回路の接地点側）にリークすると、その分の電
荷が高抵抗のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｒを通して電
源電圧Ｑｃｃ側からノードｎＯに向かって入って来る。
デコーダであっても、ＭＯＳＦＥＴＱｚ１〜Ｑ２ｉや次
段のインバータのグランド側のＭＯＳＦＥＴを通って電
荷が少しずつリークして、出力レベルが徐々に下がるお
それがあった。これに対し、上記実施例のデコーダでは
、非選択状態のデコーダの出力ノードｎＯの電荷がグラ
ンド側（回路の接地点側）にリークすると、その分の電
荷が高抵抗のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｒを通して電
源電圧Ｑｃｃ側からノードｎＯに向かって入って来る。
その結果、デコーダ回路のリーク電流がＭＯＳＦＥＴ’
Ｑ ｐを通して保償され、出力ノードｎ□のレベルは
、次にアドレス入力が変化してチャージの引抜きが行な
われるまでハイレベルに維持されるようになる。
Ｑ ｐを通して保償され、出力ノードｎ□のレベルは
、次にアドレス入力が変化してチャージの引抜きが行な
われるまでハイレベルに維持されるようになる。
これによって、リーク電流によって非選択状態のデコー
ダの出力レベルが低下してワード線の多重選択状態が発
生するのが防止され、これによって、誤まったデータの
読出しや書込みが防止される。また、非選択のデコーダ
の出力のハイレベルが長時間保証されるため、次に再び
ＲＡＳ信号が立ち下がってアドレス信号Ａ ｘ １〜Ａ
ｘｉの取込みが行なおれるまでの時間（ｔ ＲＡ Ｓ）
が長くなっても、デコーダ出力のレベルが下がってしま
うことがない。従って、ｔＲＡｓの最大時間を規定する
必要がなくなる。そのため、このようなメモリを使って
システムを構成する場合におけるシステム設計が容易に
なる。
ダの出力レベルが低下してワード線の多重選択状態が発
生するのが防止され、これによって、誤まったデータの
読出しや書込みが防止される。また、非選択のデコーダ
の出力のハイレベルが長時間保証されるため、次に再び
ＲＡＳ信号が立ち下がってアドレス信号Ａ ｘ １〜Ａ
ｘｉの取込みが行なおれるまでの時間（ｔ ＲＡ Ｓ）
が長くなっても、デコーダ出力のレベルが下がってしま
うことがない。従って、ｔＲＡｓの最大時間を規定する
必要がなくなる。そのため、このようなメモリを使って
システムを構成する場合におけるシステム設計が容易に
なる。
ダイナミック型ＲＡＭにおいては、選択ワード線によっ
て選択された複数のメモリセルの情報が対応するデータ
線に伝達され、それぞれのデータ線に伝達された情報は
それぞれのデータ線に対応するセンスアンプによって増
幅され保持される。
て選択された複数のメモリセルの情報が対応するデータ
線に伝達され、それぞれのデータ線に伝達された情報は
それぞれのデータ線に対応するセンスアンプによって増
幅され保持される。
スタチックカラム方式のＲＡＭにおいては、１回のロウ
アドレスの選択の後に、複数回のカラムアドレスの設定
によって上記の増幅され保持されている複数の情報が次
々に読み出される。従って、１つのロウアドレスの設定
から次のロウアドレスの設定まで比較的長時間が経過す
ることになる。
アドレスの選択の後に、複数回のカラムアドレスの設定
によって上記の増幅され保持されている複数の情報が次
々に読み出される。従って、１つのロウアドレスの設定
から次のロウアドレスの設定まで比較的長時間が経過す
ることになる。
この実施例のデコーダ回路は、かかるような長い周期の
動作であっても、上記のようなレベル低下を良好に防止
する。従ってこの実施例のデコーダ回路は、スタチック
カラム方式のＲＡＭにおけるロウアドレスデコーダとし
て特に適する。
動作であっても、上記のようなレベル低下を良好に防止
する。従ってこの実施例のデコーダ回路は、スタチック
カラム方式のＲＡＭにおけるロウアドレスデコーダとし
て特に適する。
さらに、上記実施例によれば、電源電圧Ｖｃｃとノード
ｎＯとの間にプリチャージ用ＭＯＳＦＥＴＱｐとともに
リーク保償用Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｒを接続する
だけでよいので、第１図に示すような完全ＣｕＯ２型の
形式のデコーダに比べて、回路を構成する素子数が少な
くなり、その全回路の占有面積が減少される。また、比
較的面積の大きなり一り保償用のＭＯ３ＦＥ、ＴＱｒを
追加したとしても、このＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｒ
は、第１図におけるアドレス入力用のＰチャンネル型Ｍ
ＯＳＦＥＴＱ１．〜Ｑ１ ｉとは異なって、任意の箇所
に任意の形状で配置することができる。そのため、アド
レスデコーダ回路の空いている領域を利用して、リーク
保償用Ｍ ＯＳ Ｆ Ｅ’−Ｔ Ｑ ｒを形成すること
ができるので、それほど回路全体の占有面積は大きくな
らない。
ｎＯとの間にプリチャージ用ＭＯＳＦＥＴＱｐとともに
リーク保償用Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｒを接続する
だけでよいので、第１図に示すような完全ＣｕＯ２型の
形式のデコーダに比べて、回路を構成する素子数が少な
くなり、その全回路の占有面積が減少される。また、比
較的面積の大きなり一り保償用のＭＯ３ＦＥ、ＴＱｒを
追加したとしても、このＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｒ
は、第１図におけるアドレス入力用のＰチャンネル型Ｍ
ＯＳＦＥＴＱ１．〜Ｑ１ ｉとは異なって、任意の箇所
に任意の形状で配置することができる。そのため、アド
レスデコーダ回路の空いている領域を利用して、リーク
保償用Ｍ ＯＳ Ｆ Ｅ’−Ｔ Ｑ ｒを形成すること
ができるので、それほど回路全体の占有面積は大きくな
らない。
なお、上記実施例のように、リーク保償用のＭＯＳ Ｆ
Ｅ Ｔ Ｑ ｒを接続すると、出力がハイレベルにな
る選択状態のデコーダにおいても、ＭＯ３ＦＥ Ｔ Ｑ
ｒおよびオン状態のＭＯＳＦＥＴＱ２１−”Ｑ２ｉを
通って電流が流されるため、多少は消費電流が多くなる
。しかし、このように貫通電流が流れて％、ＭＯＳＦＥ
ＴＱｒのオン抵抗は数メガΩと非常に高く、しかも貫通
電流が流れるのは、数百とあるデコーダの中の一つだけ
であるため、回路全体から見れば、リーク保償用ＭＯＳ
ＦＥＴＱｒの追加に伴なう消費電流の増加は微々たるも
のである。
Ｅ Ｔ Ｑ ｒを接続すると、出力がハイレベルにな
る選択状態のデコーダにおいても、ＭＯ３ＦＥ Ｔ Ｑ
ｒおよびオン状態のＭＯＳＦＥＴＱ２１−”Ｑ２ｉを
通って電流が流されるため、多少は消費電流が多くなる
。しかし、このように貫通電流が流れて％、ＭＯＳＦＥ
ＴＱｒのオン抵抗は数メガΩと非常に高く、しかも貫通
電流が流れるのは、数百とあるデコーダの中の一つだけ
であるため、回路全体から見れば、リーク保償用ＭＯＳ
ＦＥＴＱｒの追加に伴なう消費電流の増加は微々たるも
のである。
しかるに、上記実施例のデコーダ回路は、第１図の回路
形式のデコーダ回路に比べて、Ｐチャンネル型ＭＯＳＦ
ＥＴＱＩ １〜Ｑｔｉがない分だけ、これらの寄生容量
をチャージアップさせる電荷が少なくなり、プリチャー
ジに要する電流が減り、回路全体としての消費電流はか
えって減少されると予想される。
形式のデコーダ回路に比べて、Ｐチャンネル型ＭＯＳＦ
ＥＴＱＩ １〜Ｑｔｉがない分だけ、これらの寄生容量
をチャージアップさせる電荷が少なくなり、プリチャー
ジに要する電流が減り、回路全体としての消費電流はか
えって減少されると予想される。
しかも、第１図のものに比べてｐチャンネル型ＭＯ５Ｆ
ＥＴＱ１１〜Ｑｘ ｉがない分、前段のアドレスバッフ
ァ回路Ｘ−Ａ−ＤＢに対する負荷容量が減少するため、
アドレスバッファ回路の動作速度が速くなるという利点
がある。
ＥＴＱ１１〜Ｑｘ ｉがない分、前段のアドレスバッフ
ァ回路Ｘ−Ａ−ＤＢに対する負荷容量が減少するため、
アドレスバッファ回路の動作速度が速くなるという利点
がある。
また、２５６にビットダイナミックＲＡＭのような゛メ
モリにおいては、上記ロウアドレスデコーダが数百価も
設けられるため、各デコーダ回路の占有面積の減少によ
るチップサイズの縮小の効果はかなり大きく、これによ
って歩留まりが向上し、コストダウンが図れる。
モリにおいては、上記ロウアドレスデコーダが数百価も
設けられるため、各デコーダ回路の占有面積の減少によ
るチップサイズの縮小の効果はかなり大きく、これによ
って歩留まりが向上し、コストダウンが図れる。
［効果］
ＮＡＮＤタイプのデコーダ回路を備えたダイナミック型
ＲＡＭにおいて、デコーダ回路を、プリチャージ用のＭ
ＯＳＦＥＴと、アトレイ入力を受けて選択時にチャージ
の引抜きを伴なうＭＯＳＦＥＴとで構成するとともに、
プリチャージ用のＭＯＳＦＥＴと並列に高抵抗の素子を
接続してなるので、プリチャージされた非選択状態のデ
コーダ回路におけるリーク電流が、高抵抗素子を介して
入って来る電流で補償されるようになるという作用によ
り、占有面積を増大させることなくリーク電流を相殺さ
せ、非選択状態のデコーダ回路の出力レベル（ハイレベ
ル）を長時間に亘って保証し、非選択状態のデコーダ回
路の出力レベルが選択されたデコーダ回路の出力レベル
に近いレベルまで低下してメモリセルの多重選択状態が
発生するのを防止することができる。また、これによっ
て、ダイナミック型ＲＡＭにおけるデータの誤読出しや
誤書込みが防止されるとともに、ＲＡＳ信号等の制御信
号に関するｔ ＲＡ Ｓ時間のような規定が不要となり
、メモリが使い易くなる。さらに、前段のアドレスバッ
ファ回路の負荷容量が小さくなり、動作速度が早くなる
という効果がある。
ＲＡＭにおいて、デコーダ回路を、プリチャージ用のＭ
ＯＳＦＥＴと、アトレイ入力を受けて選択時にチャージ
の引抜きを伴なうＭＯＳＦＥＴとで構成するとともに、
プリチャージ用のＭＯＳＦＥＴと並列に高抵抗の素子を
接続してなるので、プリチャージされた非選択状態のデ
コーダ回路におけるリーク電流が、高抵抗素子を介して
入って来る電流で補償されるようになるという作用によ
り、占有面積を増大させることなくリーク電流を相殺さ
せ、非選択状態のデコーダ回路の出力レベル（ハイレベ
ル）を長時間に亘って保証し、非選択状態のデコーダ回
路の出力レベルが選択されたデコーダ回路の出力レベル
に近いレベルまで低下してメモリセルの多重選択状態が
発生するのを防止することができる。また、これによっ
て、ダイナミック型ＲＡＭにおけるデータの誤読出しや
誤書込みが防止されるとともに、ＲＡＳ信号等の制御信
号に関するｔ ＲＡ Ｓ時間のような規定が不要となり
、メモリが使い易くなる。さらに、前段のアドレスバッ
ファ回路の負荷容量が小さくなり、動作速度が早くなる
という効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、前記実施例では
、リーク補償用の高抵抗素子としてＭＯＳＦＥＴを使用
しているが、高抵抗素子はＭＯＳＦＥＴに限らず、ポリ
シリコン等により形成することも可能である。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、前記実施例では
、リーク補償用の高抵抗素子としてＭＯＳＦＥＴを使用
しているが、高抵抗素子はＭＯＳＦＥＴに限らず、ポリ
シリコン等により形成することも可能である。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である周辺回路がＣＭＯ３
ｉ成にされたダイナミック型ＲＡＭのロウアドレスデコ
ーダ回路に適用したものについて説明したが、それに限
定されず、例えばＤＲＡＭのカラムアドレスデコーダ回
路そめ他生導体集積回路におけるデコーダ回路一般に利
用することが可能である。
をその背景となった利用分野である周辺回路がＣＭＯ３
ｉ成にされたダイナミック型ＲＡＭのロウアドレスデコ
ーダ回路に適用したものについて説明したが、それに限
定されず、例えばＤＲＡＭのカラムアドレスデコーダ回
路そめ他生導体集積回路におけるデコーダ回路一般に利
用することが可能である。
第１図は、従来のダイナミック型ＲＡＭにおけるアドレ
スデコーダ回路の構成例を示す回路図、第２図は、アド
レスデコーダ回路の他の構成例を示す回路図、 第３図は、本発明に係るアドレスデコーダ回路の一実施
例を示す回路図、 第４図は、そのタイミングチャートである。 Ｘ−ＡＤＢ・・・・・・ロウアドレスバッファ回路、Ｑ
Ｐ・・・・プリチャージ用ＭＯＳＦＥＴ、Ｑｒ・・・・
リーク保償用ＭＣ） Ｓ Ｆ Ｅ Ｔ、Ｑ２１〜Ｑ２ｉ
・・・・・アドレス入力用ＭＯＳ Ｆ Ｅ、Ｔ、 Ａ１
〜Ａｉ−・・・・外部アドレス信号、 ａ１〜ａｔ、
ａｌ〜５・・・・内部アドレス信号、φＰ・・・・プリ
チャージ信号。 第 １ 図 第 ２ 同第
３ 図 ｘ □ 第 ４ 図 ｈ −−
スデコーダ回路の構成例を示す回路図、第２図は、アド
レスデコーダ回路の他の構成例を示す回路図、 第３図は、本発明に係るアドレスデコーダ回路の一実施
例を示す回路図、 第４図は、そのタイミングチャートである。 Ｘ−ＡＤＢ・・・・・・ロウアドレスバッファ回路、Ｑ
Ｐ・・・・プリチャージ用ＭＯＳＦＥＴ、Ｑｒ・・・・
リーク保償用ＭＣ） Ｓ Ｆ Ｅ Ｔ、Ｑ２１〜Ｑ２ｉ
・・・・・アドレス入力用ＭＯＳ Ｆ Ｅ、Ｔ、 Ａ１
〜Ａｉ−・・・・外部アドレス信号、 ａ１〜ａｔ、
ａｌ〜５・・・・内部アドレス信号、φＰ・・・・プリ
チャージ信号。 第 １ 図 第 ２ 同第
３ 図 ｘ □ 第 ４ 図 ｈ −−
Claims (1)
- 【特許請求の範囲】 １、回路の第１の電源電圧端子と出力ノードとの間に接
続されたプリチャージ用のＭＯＳＦＥＴと、このＭＯＳ
ＦＥＴと並列に接続されたリーク保償用の高抵抗素子と
、回路の第２の電源電圧端子と上記出力ノードとの間に
直列に接続され、デコードされる信号がゲート端子に供
給されるようにされた複数個のＭＯＳＦＥＴとからなる
ことを特徴とするデコーダ回路。 ２、上記リーク保償用の高抵抗素子は、そのゲート端子
に第１の電源電圧を受けて高い抵抗を有して常時オン状
態にされるようにされているｐチャンネル型のＭＯＳＦ
ＥＴであることを特徴とする特許請求の範囲第１項記載
のデコーダ回路。 ３、周辺回路が相補型ＭＯＳＦＥＴにより構成され、か
つＸ系のアドレス信号を受けて真レベルと偽レベルの内
部のアドレス信号を形成するロウアドレスバッファ回路
がダイナミックに動作されるようにされているダイナミ
ック型の半導体記憶装置において、上記デコーダ回路は
、上記ロウアドレスバッファ回路から供給される内部ア
ドレス信号を受けてこれをデコードするようにされたア
ドレスデコーダ回路であることを特徴とする特許請求の
範囲第２項記載のデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142379A JPS6122493A (ja) | 1984-07-11 | 1984-07-11 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142379A JPS6122493A (ja) | 1984-07-11 | 1984-07-11 | デコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6122493A true JPS6122493A (ja) | 1986-01-31 |
Family
ID=15314001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59142379A Pending JPS6122493A (ja) | 1984-07-11 | 1984-07-11 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6122493A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11241021B2 (en) | 2009-06-12 | 2022-02-08 | Mars, Incorporated | Chocolate compositions containing ethylcellulose |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5268334A (en) * | 1975-12-05 | 1977-06-07 | Toshiba Corp | Semiconductor memory |
| JPS5725726A (en) * | 1980-07-22 | 1982-02-10 | Seiko Epson Corp | Synchronous decoder |
-
1984
- 1984-07-11 JP JP59142379A patent/JPS6122493A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5268334A (en) * | 1975-12-05 | 1977-06-07 | Toshiba Corp | Semiconductor memory |
| JPS5725726A (en) * | 1980-07-22 | 1982-02-10 | Seiko Epson Corp | Synchronous decoder |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11241021B2 (en) | 2009-06-12 | 2022-02-08 | Mars, Incorporated | Chocolate compositions containing ethylcellulose |
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