JPH03102698A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
シングルエンド型メモリセルが格子状に配置されてなる
メモリアレイを基本構或とするスタティンク型ＲＡＭ等
に利用して特に有効な技術に関するものである． 〔従来の技術〕 第５図に例示されるように、ＰチャンネルＭＯＳＦＥＴ
　（金属酸化物半導体型電界効果トランジスタ．この明
ｓｉｔｓでは、ＭＯＳＦＥＴをして絶縁ゲート型電界効
果トランジスタの総称とする〉Ｑ９及びＱＩＯを負荷手
段とする一対のインバータ回路が交差接続されてなるラ
ッチと、上記ラッチの一方の入出力ノードと対応するデ
ータ線との間に設けられるアドレス遺択用ＭＯＳＦＥＴ
Ｑ２　１とを含むシングルエンド型メモリセルがある．
また、このようなシングルエンド型メモリセルが格子状
に配置されてなるメモリアレイを基本構威とするスタテ
ィック型ＲＡＭがある． これらのスタティック型ＲＡＭにおいて、メモリアレイ
を構威するワード線及びデータ線はともに単一の信号線
とされ、これによってメモリアレイの高集積化が実現さ
れる． シングルエンド型メモリセルについては、例えば、特公
昭６　２−２　０　６　３　４号公報等に記載されてい
る． 〔発明が解決しようとする課題） 本願発明者等は、上記に記載されるようなシングルエン
ド型メモリセルをもとに大容量のスタティック型ＲＡＭ
を開発することを考え、次のような問題に直面した。す
なわち、上記シングルエンド型メモリセルは、回路構戒
上、読み出し動作時においてその保持データが破壊され
る危険性を持つ．このため、例えば上記公報では、メモ
リセルを構或するインバータ回路に所定の電気的特性を
持たすべく設計条件が規定され、またワード線の選択レ
ベルを読み出し動作時において回路の電源電圧Ｖｃｃと
し、書き込み動作時において回路の電源電圧Ｖｃｃより
少なくともアドレス遣択用ＭＯＳＦＥＴＱ２１のしきい
値電圧分以上高い所定のブ一ストレベルにすべきことが
規定されている．これらのことは、回路棄子の微細化及
び高集積化が進む現状において、スタティフク型ＲＡＭ
等の設計条件をいたずらに制約し、また素子破壊を招く
一因となる。

この発明の目的は、シングルエンド型メモリセルを基本
構成とするスタティンク型ＲＡＭ等の読み出し動作時に
おける保持データの破壊を防止することにある．この発
明の｛也の目的は、シングルエンド型メモリセルを基本
構成とするスタティフク型ＲＡＭ等の設計制約を解き、
回路素子の微細化及び高集積化を推進することにある．
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う． 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、シングルエンド型メモリセルを基本構威とす
るスタティック型ＲＡＭ等において、非選択時、データ
線を回路の電源電圧にプリチャージし、共通データ線を
回路の接地電位にプリチャージするとともに、読み出し
動作時、データ線及び共通データ線が選択的に接続され
るとき、データ線及び共通データ線の直流レベルを、チ
ャージシェアによってシングルエンド型メモリセルを構
成するラッチのハイレベル及びロウレベル出力ノホぼ中
間レベルに設定する． 〔作　用〕 上記した手段によれば、読み出し動作時におけるデータ
線及び共通データ線の直流レベルを、シングルエンド型
メモリセルを構威するラッチの不感動領域に設定できる
ため、上記ラッチを構戒するインバータ回路に特別な電
気的特性を持たせることなく、またワード線の選択レベ
ルをブーストレベルとすることなく、読み出し動作時に
おける保持データの破壊を防止できる．その結果、シン
グルエンド型メモリセルを基本構或とするスタティック
型ＲＡＭの動作を安定化できるとともに、その設計制約
を解き、回路素子の微細化及び高集積化を推進すること
ができる． 〔実施例〕 第２図には、この発明が通用されたスタティンク型ＲＡ
Ｍの一実施例のブロック図が示されている．また、第１
図には、第２図のスタティンク型ＲＡＭに含まれるメモ
リアレイＭＡＲＹ及びその周辺回路の一実施例の回路図
が示され、第４図には、メモリアレイＭＡＲＹを構威す
るシングルエンド型メモリセルＭＣの一実施例の回路図
が示されている。これらの図をもとに、この実施例のス
タティック型ＲＡＭの構威と動作の概要ならびにその特
徴について説明する，なお、第１図及び第４図の各回路
素子ならびに第２図の各ブロックを構威する回路素子は
、公知の半導体集積回路の製造技術によって、特に制限
されないが、単結晶シリコンのような１（ＩＩの半導体
基板上において形戊される．また、第１図及び第４図に
おいて、そのチャンネル（バックゲート）部に矢印が付
加されるＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであ
って、矢印の付加されないＮチャンネルＭＯＳＦＥＴと
区別して示される． 第２図において、スタティック型ＲＡＭは、半導体基板
面の大半を占めて配置されるメモリアレイＭＡＲＹを基
本構戒とする． メモリアレイＭＡＲＹは、特に制限されないが、第１図
に示されるように、水平方向に配置されるｍ＋１本のＸ
ワード線Ｗ　Ｘ　Ｏ　〜Ｗ　Ｘ　ｍと、垂直方向に配置
されるｎ＋１本のＹワード線ＷＹＯ〜ＷＹｎならびにデ
ータ線Ｄｏ−Ｄｎを備える．これらのワード線及びデー
タ線の交点には、（ｍ＋１）ｘ　（ｎ＋１）個のメモリ
セルＭＣが格子状に配置される． メモリアレイＭＡＲＹを構成するメモリセルＭＣは、特
に制限されないが、第１図に例示されるように、一対の
インバータ回路Ｎ１及びＮ２が交差接続されてなるラッ
チと、上記ラッチの一方の入出力ノードと対応するデー
タ線ＤＯ〜Ｄｎとの間に直列形態に設けられる２個のア
ドレス選択用ＭＯＳＦＥＴＱＩ　２　（第１の選択用Ｍ
ＯＳＦＥＴ〉及びＱ１３（第２の選択用ＭＯＳＦＥＴ）
をそれぞれ含む．このうち、インバータ回路Ｎ１及びＮ
２は、特に制限されないが、第４図に示されるように、
それぞれＰチャンネルＭＯＳＦＥＴＱ？及びＮチャンネ
ルＭＯＳＦＥＴＱＩ　７ならびにＰチャンネルＭＯＳＦ
ＥＴＱ８及びＮチャンネルＭＯＳＦＥＴＱＩ　Ｂからな
るＣＭＯＳ　（相補型ＭＯＳ〉インバータ回路とされる
． メモリアレイＭＡＲＹの同一の行に配置されるｎ＋１個
のメモリセルＭＣのアドレス選択用ＭＯＳＦＥＴＱ１２
のゲートは、対応するＸワード線ＷＸＯ〜Ｗ　Ｘ　ｍに
それぞれ共通結合される．一方、メモリアレイＭＡＲＹ
の同一の列に配置されるｍ＋１個のメモリセルＭＣの上
記アドレス還択用ＭＯＳＦＥＴＱＩ　２のドレインは、
対応するデータｌｊｌＤＯ〜Ｄｎにそれぞれ共通結合さ
れ、アドレス選択用ＭＯＳＦＥＴＱＩ　３のゲートは、
対応するＹ’７−ド線Ｗ　Ｙ　Ｏ　−　Ｗ　Ｙ　ｎにそ
れぞれ共通結合される．これにより、各メモリセルＭＣ
のアドレス選択用ＭＯＳＦＥＴＱＩ　２は、メモリアレ
イＭＡＲＹＯ行選択に供され、アドレス選択用ＭＯＳＦ
ＥＴ１３は、列選択に供される． メモリアレイＭＡＲＹを構成するＸワード線ＷＸＯ〜Ｗ
　Ｘ　ｍは、ＸアドレスデコーダＸＡＤに結合され、択
一的に選択状態とされる．同様に、メモリアレイＭＡＲ
Ｙを構成するＹワード線ＷＹＯ〜Ｗ　Ｙ　ｎは、Ｙアド
レスデコーダＹＡＤに結合され、択一的に選択状態とさ
れる．ＸアドレスデコーダＸＡＤには、Ｘアドレスバッ
ファＸＡＢからｔ＋１ビントの内部アドレス信号ａｘＯ
〜ａｘｉが供給され、ＹアドレスデコーダＹＡＤには、
ＹアドレスバンファＹＡＢからｊ＋１ビットの内部アド
レス信号ａｙＱ〜ａｙｊが供給される．Ｘアドレスデコ
ーダＸＡＤ及びＹアドレスデコーダＹＡＤには、さらに
タイえング発生回路ＴＯから、タイミング信号φｃｏが
供給される。

ＸアドレスデコーダＸＡＤは、特に制限されないが、タ
イミング信号φＣＳがハイレベルとされることで、選択
的に動作状態とされる。この動作状態において、Ｘアド
レスデコーダＸＡＤは、内部アドレス信号ａｘＯｘａｘ
ｉをデコードし、メモリアレイＭＡＲＹの対応するＸワ
ード線ＷＸＯ〜ＷＸｍを、スタティック型ＲＡＭの動作
モードに関係なく、択一的に回路の電源電圧Ｖｃｃのよ
うな選択レベルとする。同様に、ＹアドレスデコーダＹ
ＡＤは、上記タイミング信号一ｃ６がハイレベルとされ
ることで、選択的に動作状態とされる．この動作状態に
おいて、ＹアドレスデコーダＹＡＤは、内部アドレス信
号ａｙＯ−ａｙｊをデコードし、メモリアレイＭＡＲＹ
の対応するＹワード線ＷＹＯ〜ＷＹｎを、スタティック
型ＲＡＭの動作モードに関係なく、択一的に回路の電源
電圧Ｖｃｃのような選択レベルとする． Ｘワード線ＷＸＯ〜Ｗ　Ｘ　ｍならびにＹワード線Ｗ　
Ｙ　Ｏ　＝　Ｗ　Ｙ　ｎが択一的に選択レベルとされる
とき、メモリアレイＭＡＲＹでは、これらのワード線の
交点に配置される１個のメモリセルＭＣのアドレス選択
用ＭＯＳＦＥＴＱ１２及びＱｌ３がともにオン状態とさ
れる．その結果、指定される１個のメモリセルＭＣのみ
が択一的に選択状態とされ、そのラッチの入出力ノード
が対応するデータ線ＤＯ〜Ｄｎに接続される．つまり、
この実施例のスタティック型ＲＡＭのメモリセルＭＣは
、単一選択型とされ、これによってスタティフク型ＲＡ
Ｍの読み出し電流が大幅に削減される。

ＸアドレスバンファＸＡＢは、外部端子ＡＸＯ〜ＡＸｉ
を介して供給されるＸアドレス信号ＡＸＯ〜ＡＸｉを取
り込み、これをもとに内部アドレス信号ａｘＱ”−ａｘ
ｉを形成する．同様に、ＹアドレスバンファＹＡＢは、
外部端子ＡＹＯ〜ＡＹｊを介して供給されるＹアドレス
信号ＡＹＯ−ＡＹｊを取り込み、これをもとに内部アド
レス信号ａｙＯ−ａｙｊを形威する。

次に、メモリアレイＭＡＲＹを構戒するデータ線ＤＯ〜
Ｄｎは、第ｌ図に例示されるように、その一方において
、プリチャージ回路ＰＣＩの対応するＰチャンネル型の
プリチャージＭＯＳＦＥＴＱエないしＱ３　（第１のプ
リチャージＭＯＳＦＥＴ）を介して、回路の電源電圧Ｖ
ｃｃ（第１の電源電圧）に結合され、その他方において
、カラムスイッチＣＳＷの対応するスイフチＭＯＳＦＥ
ＴＱ４・Ｑｌ４ないしＱ６・Ｑ１６を介して、共通デー
タ線ＣＤに選択的に接続される． プリチャージ回路ＰｃｔのプリチャージＭＯＳＦＥＴＱ
ＩないしＱ３のゲートには、タイミング発生回路ＴＧか
ら、反転タイミング信号φｐｃが共通に供給される．こ
こで、反転タイミング信号φｐｃは、スタティフク型Ｒ
ＡＭが非選択状態とされるときロウレベルとされ、選択
状態とされるときハイレベルとされる，プリチャージＭ
ＯＳＦＥＴＱ１ないしＱ３は、スタティック型ＲＡＭが
非選択状態とされ上記反転タイミング信号φｐｃがロウ
レベルとされることで、選択的にかつ一斉にオン状態と
なり、メモリアレイＭＡＲＹの対応するデータ線ＤＯ〜
Ｄｎを回路の電源電圧Ｖｃｃにプリチャージする。スタ
ティンク型ＲＡＭが選択状態とされ上記反転タイミング
信号φｐｃがハイレベルとされるとき、プリチャージＭ
ＯＳＦＥＴＱｌないしＱ３はオフ伏態となり、各データ
線のプリチャージ動作は停止される． カラムスイッチＣＳＷは、上記データ線ＤＯ〜Ｄｎに対
応して設けられるｎ＋ｌ対の相補型スイッチＭＯＳＦＥ
ＴＱ４・Ｑ１４ないしＱ６・Ｑ１６を含む．各相禎型ス
イッチＭＯ　Ｓ　Ｆ　ＥＴを構戊するＮチャンネルＭＯ
ＳＦＥＴＱＩ　４ないしＱｌＧのゲートは、対応する上
記Ｙワード線ｗＹｏ〜Ｗ　Ｙ　ｎにそれぞれ結合され、
ＰチャンネルＭＯＳＦＥＴＱ４ないしＱ６のゲートは、
対応するＣＭＯＳインバータ回ＶＩＩＮ３ないしＮ５の
出力端子にそれぞれ結合される．これらのインバータ回
路の入力端子は、対応する上記Ｙワード線ｗｙ　ｏ　−
ｗＹｎにそれぞれ結合される．これにより、カラムスイ
ッチＣＳＷの相禎型スイフチＭＯＳＦＥＴＱ４・Ｑ１４
ないしＱ６・Ｑ１６は、対応するＹワードｌＪＩＷＹＯ
〜ＷＹｎが択一的にハイレベルとされることで選択的に
オン状態となり、メモリアレイＭＡＲＹの対応するデー
タ線ＤＯ〜Ｄｎと共通データ線ＣＤを選択的に接続する
． 共通データ線ＣＤは、特に制限されないが、ライトアン
プＷＡの出力端子に結合されるとともに、センスアンブ
ＳＡの入力端子に結合される。この実施例において、上
記共通データ線ＣＤは、特に制限されないが、さらにプ
リチャージ回路ＰＣ２のＮチャンネル型のプリチャージ
ＭＯＳＦＥＴＱ１１（第２のプリチャージＭＯＳＦＥＴ
）を介して、回路の接地電位（第２の電源電圧）に結合
される．このプリチャージＭＯＳＦＥＴＱＩ　１のゲー
トには、タイξング信号φｐｃが供給される．ここで、
タイ主ング信号φｐｃは、上述の反転タイミング信号φ
ｐｃと相補的に形威され、スタティック型ＲＡＭが非選
択状態とされるとき遺沢的にハイレベルとされる．これ
により、プリチャージＭＯＳＦＥＴＱＩ　１は、スタテ
ィソク型ＲＡＭが非選択状態とされ上記タイミング信号
φｐｃがハイレベルとされることで、選択的にオン状態
となり、共通データｌｊｌ　Ｃ　Ｄを回路の接地電位に
プリチャージする． 前述のように、スタティック型ＲＡＭが非選択伏態とさ
れるとき、データ線ＤＯ〜Ｄｎは、プリチ゜ヤージＭＯ
ＳＦＥＴＱＩないしＱ３を介して回路の電源電圧Ｖｃｃ
にプリチャージされる．また、？タティンク型ＲＡＭが
選択状態とされるとき、プリチャージＭＯ　Ｓ　Ｆ　Ｅ
ＴＱ　１ないしＱ３ならびにプリチャージＭＯＳＦＥＴ
ＱＩ　１はオフ状態となり、指定されるｌ本のデータ線
ＤＯ〜ＤｎがカラムスイッチＣＳＷの対応するスインチ
ＭＯＳＦＥＴを介して共通データ線ＣＤに結合される。

さらに、周知のように、データ線ＤＯ〜Ｄｎならびに共
通データ線ＣＤは、そのレイアウト長に見合った所定の
寄生容量をそれぞれ有する。これらのことから、指定さ
れるデータ線と共通データ線ＣＤがカラムスイ■ンチＣ
ＳＷを介して選択的に接続された時点で、その寄生容量
に応じたチャージシェアが生じ、これによって指定され
るデータ線と共通データ線ＣＤの直流レベルがほぼ回路
の電源電圧Ｖｃｃの二分の一とされる。言うまでもなく
、この直流レベルは、各メモリセルＭＣを構戒するラッ
チが最も反転しにくい不感動領域とされる．このため、
Ｘワード線ＷＸＯ〜Ｗ　Ｘ　ｍならびにＹワード線ＷＹ
Ｏ〜ＷＹｎの選択レベルがスタティック型ＲＡＭの動作
モードに関係なく通常のハイレベルとされるにもかかわ
らず、読み出し動作時におけるメモリセルＭＣの保持デ
ータの破壊を防止することができる． ライトアンプＷＡの入力端子は、データ入カバソファＤ
ＩＢの出力端子に結合され、センスアンブＳＡの出力端
子は、データ出力バフファＤＯＢの入力端子に結合され
る．データ入力バソファＤＩＢの入力端子は、さらにデ
ータ入力端子Ｄｉｎに結合され、データ出力バッファＤ
ＯＢの出力端子は、さらにデータ出力端子Ｄｏｕｔに結
合される。ライトアンプＷＡには、タイミング発生回路
ＴＧから、タイミング信号φｗａが供給され、センスア
ンプＳＡ及びデータ出力バッファＤＯＢには、タイミン
グ信号φ３ａ及びφｏｓがそれぞれ供給される． ライトアンプＷＡは、スタティンク型ＲＡＭが書き込み
モードで選択状態とされ上記タイえング信号φｗａがハ
イレベルとされることで、選択的に動作状態とされる．
この動作状態において、ライトアンプＷＡは、データ人
カバソファＤＩＢを介して伝達される書き込みデータを
もとに所定の書き込み信号を形威し、共通データ線ＣＤ
ならびに指定されるデータ線ＤＯ〜Ｄｎを介して、メモ
リアレイＭＡＲＹの選択されたメモリセルＭＣに書き込
む． ところで、ライトアンプＷＡは比較的大きな駆動能力を
有し、ライトアンプＷＡから出力される書き込み信号は
、書き込みデータの論理レベルに応じて、還択的に回路
の電源電圧Ｖｃｃのようなハイレベルあるいは回路の接
地電位のようなロウレベルとされる．言うまでもなく、
これらの書き込み信号は、そのレベルがメモリセルＭＣ
を構戒するラッチの感動領域にあり、各ラッチの状態を
充分遷移しうるものとなる。

データ人カバソファＤＩＢは、スタティック型ＲＡＭが
書き込みモードで選択状態とされるとき、データ入力端
子ＤＬｎを介して供給される書き込みデータをライトア
ンプＷＡに伝達する．一方、センスアンブＳＡは、スタ
ティック型ＲＡＭが読み出しモードで選択状態とされ上
記タイ文ング信号φａａがハイレベルとされることで、
選択的に動作状態とされる．この動作状態において、セ
ンスアンブＳＡは、メモリアレイＭＡＲＹの選択された
メモリセルＭＣから対応するデータ＆ＪＩ　Ｄ　Ｏ　＝
　Ｄ　ｎならびに共通データ線ＣＤを介して出力される
読み出し信号を増幅し、データ出力パンフ，ＤＯＢに伝
達する． データ出力パンフ，ＤＯＢは、スタティック型ＲＡＭが
読み出しモードで選択状態とされ上記タイ主ング信号ψ
ｏｅがハイレベルとされることで、選択的に動作状態と
される．この動作状態において、データ出力バフファＤ
ＯＢは、センスアンブＳＡから伝達される読み出し信号
を、データ出力端子ｐｏｕｔを介して送出する．特に制
限されないが、タイミング信号φｏｅがロウレベルとさ
れるとき、データ出力バンファＤＯＢの出力はハイイン
ピーダンス状態とされる． タイミング発生回路ＴＧは、外部から起動制御信゛号と
して供給されるチップイネーブル信号で百及びライトイ
ネープル信号ＷＥならびにクロック信号ＣＰをもとに、
上記各種のタイえング信号を形成し、各回路に供給する
． 第３図には、第２図のスタティック型ＲＡＭの一実施例
の信号波形図が示されている．同図をもとに、この実施
例のスタティック型ＲＡＭの書き込み及び読み出し動作
の概要とその特徴について説明する．なお、第３図では
、書き込みモードがサイクルＣｙ．１として示され、読
み出しモードがサイクルＣｙ．２として示される。また
、データ線ＤＯＡ−ＤＩ）及び共通データ線ＣＤについ
て番よ、書き込み又は読み出される記憧データが抽理“
Ｉ”である場合が実線で示され、論理“Ｏ”である場合
が点線で示される． 第３図において、スタティック型ＲＡＭは、特に制限さ
れないが、クロック信号ＣＰに従って同期動作され、こ
のクロック信号ＣＰがハイレベルとされるとき選択的に
活性状態とされる。このため、クロンク信号ＣＰの立ち
上がりエッジにおけるチンプイネーブル信号ＣＥの論理
レベルに応じてスタティック型ＲＡＭの選択状態が制御
され、またライトイネーブル信号ＷＥの論理レベルに応
じてその動作モードが制御される． クロ７ク信号ＣＰがロウレベルとされるとき、スタティ
ック型ＲＡＭは非選択状態とされる．このとき、スタテ
ィンク型ＲＡＭでは、反転タイミング信号φｐｃがロウ
レベルとされ、タイミング信号φｐｃがハイレベルとさ
れる．このため、プリチャージ回路Ｐｃｔのプリチャー
ジＭＯＳＦＥＴＱＩないしＱ３がオン状態となり、プリ
チャージ回路ＰＣ２のプリチャージＭＯＳＦＥＴＱＩ　
１がオン状態となる．その結果、メモリアレイＭＡＲＹ
のデータ線ＤＯ〜Ｄｎが回路の電源電圧Ｖｃｃにプリチ
ャージされ、共通データ線ＣＤが回路の接地電位にプリ
チャージされる． スタティック型ＲＡＭは、第３図のサイクルＣｙ．ｔに
示されるように、クロンク信号ＣＰのハイレベル変化に
先立ってチ７ブイネーブル信号ＧＥがロウレベルとされ
、かつライトイネーブル信号ＷＥがロウレベルとされる
ことで、書き込みモードとされる．外部端子ＡＸＯ〜Ａ
Ｘｉには、例えばＸワード線ＷＸａを指定する組み合わ
せでＸアドレス信号ＡＸＯ−ＡＸｉが供給され、外部端
子ＡＹＯ　〜ＡＹｊには、Ｙワード線ｗｙｂ＋指定する
組み合わせでＹアドレス信号ＡＹＯ−ＡＹｊが供給され
る。データ入力端子［＋ｉｎには、書き込みデータｄｗ
が供給される． スタティック型ＲＡＭでは、クロンク信号ＣＰの立ち上
がりによって反転タイ主ング信号φｐｃがハイレベルと
され、タイ又ング信号φｐｃがロウレベルとされる．ま
た、これに続いてタイえング信号φｃｅがハイレベルと
され、やや遅れてタイ主冫グイｉ号φＷａがハイレベル
とされる．反転タイ主ング信号φｐｃがハイレベルとさ
れることで、プリチャージ回路ＰｃｔのプリチャージＭ
ＯＳＦＥＴＱＩないしＱ３が一斉にオフ状態となり、ま
たタイえング信号φｐｃがロウレベルとされることで、
プリチャージ回路ＰＣ２のプリチャージＭＯＳＦＥＴＱ
Ｉ　１がオフ状態となる．これにより、データ線ＤＯ〜
ｐｎ及び共通データ線ＣＤのプリチャージ動作が停止さ
れる．一方、タイ文ング信号φｃｅのハイレベルを受け
て、ＸアドレスデコーダＸＡＤ及びＹアドレスデコーダ
ＹＡＤが動作状態とされ、指定されるＸワード＄Ｉ　Ｗ
　Ｘ　ａ及びＹワード線ｗｙｂがそれぞれ択一的にハイ
レベルとされる．このため、これらのワード線の交点に
配置されるメモリセルＭＣのラッチの入出力ノードが対
応するデータｌｊｔＤｂに接続されるとεもに、このデ
ータ線ｐｂがカラムスイッチＣＳＷの対応するスイッチ
ＭＯＳＦＥＴを介して共通データ線ＣＤに接続される．
これにより、データ線Ｄｂ及び共通データ線ＣＤの間で
チャージシュアが生じ、これらのデータ線及び共通デー
タ線のレベルが回路の電源電圧Ｖｃｃの二分の一すなわ
ちＶｐｃとされる． スタティック型ＲＡＭでは、さらにタイミング信号φｗ
ａがハイレベルとされることで、ライトアンプＷＡが動
作状態とされる．このため、上記書き込みデータｄｗに
対応したハイレベル又はロウレベルの書き込み信号が、
データ線Ｄｂ及び共通データ線ＣＤを介してメモリアレ
イＭＡＲＹの選択されたメモリセルＭＣに書き込まれる
．スタティック型ＲＡＭは、クロック信号ＣＰがロウレ
ベルとされることで、非選択伏態とされ、反転タイ文ン
グ信号φｐｃ及びφｃｓがロウレベルに戻され、またタ
イミング信号φｐｃがハイレベルに戻される．したがっ
て、プリチャージ回路Ｐｃｔ及びＰＣ２によるプリチャ
ージ動作が再開され、データ線ＤＯ〜Ｄｎは回路の電源
電圧Ｖｃｃに、また共通データ線ＣＤは回路の接地電位
にそれぞれプリチャージされる． 次に、スタティック型ＲＡＭは、第３図のサイクルｃｙ
．ｚに示されるように、クロソク信号ＣＰのハイレベル
変化に先立ってチンブイネーブル信｛τｉがロウレベル
とされかつライトイネーブル信号ＷＥがハイレベルとさ
れることで、読み出しモードとされる．外部端子ＡＸＯ
＝ＡＸｋには、例えばＸワード線ＷＸｃを指定する組み
合わせでＸアドレス信号ＡＸＯ＝ＡＸｉが供給され、外
部端子ＡＹＯ〜ＡＹｊには、Ｙワード線ＷＹｄを指定す
る組み合わせでＹアドレス信号ＡＹＯ−ＡＹｊが供給さ
れる． スタティック型ＲＡＭでは、特に制限されないが、クロ
ンク信号ＣＰの立ち上がりによって反転タイミング信号
φｐｃがハイレベルとされ、タイミング信号φｐｃがロ
ウレベルとされる．また、これに続いてタイミング信号
φＣ６がハイレベルとされ、少しずつ遅れてタイミング
信号φｓａ及び゜φｏｅが順次ハイレベルεされる．反
転タイξング信号φｐｃがハイレベルとされることで、
プリチャージ回路ＰＣＩのプリチャージＭＯＳＦＥＴＱ
ＩないしＱ３が一斉にオフ状態となり、またタイミング
信号φｐｃがロウレベルとされることで、プリチャージ
回路ＰＣ２のプリチャージＭＯＳＦＥＴＱＩ　１がオフ
状態となる．これにより、データ線Ｄ　Ｏ　−　Ｄ　ｎ
及び共通データ線ＣＤのプリチャージ動作が停止される
．一方、タイミング信号φＣＯがハイレベルとされるこ
とで、ＸアドレスデコーダＸＡＤ及びＹアドレスデコー
ダＹＡＤが動作状態とされ、指定されるＸワード線ＷＸ
ｃ及びＹワード線ＷＹｄがそれぞれ択一的にハイレベル
とされる．このため、これらのワード線の交点に配置さ
れるメモリセルＭＣのラッチの入出力ノードが幻応する
データ線Ｄｄに接続されるとともに、このデータ線Ｄｄ
がカラムスインチＣＳＷの対応するスイッチＭＯＳＦＥ
Ｔを介して共通データＩｊＩｃＤに接続される。

これにより、データｌＪＩＤｄ及び共通データ線ＣＤの
間でチャージシェアが生じ、これらのデータ線及び共通
データ線のレベルが回路の電源電圧Ｖｃｃの二分のーす
なわ９Ｖｐｃとされる。データ線Ｄｄ及び共通データ線
ＣＤのレベルは、第３図に例示されるように、選択され
たメモリセルＭＣの保持データに従って次第に上昇又は
下降し、この差分が読み出し信号となってセンスアンブ
ＳＡに伝達される．前述のように、指定されるデータ線
Ｄｄ及び共通データ線ＣＤの直流レベルＶｐｃは、メモ
リセルＭＣを構威するラッチの不感動領域とされ、選択
されたメモリセルＭＣの保持データが破壊されることは
ない。

スタティック型Ｒ　Ａ　Ｍでは、さらにタイξング？号
φＳａがハイレベルとされることで、センスアンブＳＡ
が動作状態とされ、タイ家ング信号φｏｅがハイレベル
とされることで、データ出力バフファＤＯＢが動作状態
とされる．このため、メモリアレ■（　Ｍ　Ａ　Ｒ　Ｙ
の選択されたメモリセルＭＣから上記データ線Ｄｄ及び
共通データＩＩｉｔＣＤを介して出力される読み出し信
号ｄｒが、センスアンプＳＡによって増幅された後、デ
ータ出力バソファＤＯＢからデータ出力端子ｐｏｕｔを
介して送出される． 以上のように、この実施例のスタティック型ＲＡＭは、
シングルエンド型とされかつ単一選択型とされるメモリ
セルＭＣが格子状に配置されてなるメモリアレイＭＡＲ
Ｙを基本構成とする．この実施例において、メモリアレ
イＭＡＲＹを構成するデータ線ＤＯ−Ｄｎは、スタティ
ック型ＲＡＭが非選択状態とされるとき、プリチャージ
回路ＰＣｌの対応するプリチャージＭＯＳＦＥＴＱＩな
いしＱ３を介して回路の電源電圧Ｖｃｃにプリチャージ
され、共通データ１ｊｌＣＤは、プリチャージ回路ＰＣ
２（７）プリチャージＭＯＳＦＥＴＱＩ　ｌを介して回
路の接地電位にプリチャージされる．スタティック型Ｒ
ＡＭが選択状態とされるとき、これらのデータ線及び共
通データ線はカラムスイッチＣＳＷを介して選択的に接
続され、その直流レベルは、それぞれの寄生容量に応じ
たチャージシェアによって、メモリセルＭＣを構成する
ラッチの不感動領域に設定される．このため、この実施
例のスタティンク型ＲＡＭでは、Ｘワード線ＷＸＯ〜Ｗ
ＸｒｎならびにＹワード！ｊｌＷＹｏ〜ＷＹｎの選択レ
ベルが動作モードに関係なく通常のハイレベルとされる
にもかかわらず、読み出し動作にともなうメモリセルＭ
Ｃの保持データの破壊が防止される．その結果、スタテ
ィック型ＲＡＭの設計制約を解き、その微細化及び高集
積化を推進することができるものである． 以上の本実施例に示されるように、この発明をスタティ
ック型ＲＡＭ等の半導体記憶装置に通用することで、次
のような作用効果が得られる．すなわち、 （１）シングルエンド型メモリセルを基本構威とするス
タティック型ＲＡＭ等において、非選択時、データ線を
回路の電？Ｓ電圧にプリチャージし、共通データ線を回
路の接地電位にプリチャージするとともに、読み出し動
作時、データ線及び共通データ線が選択的に接続される
εき、その寄生容量に応してチャージシェアを生じさせ
ることで、指定されるデータ線及び共通データ線の直流
レベルをシングルエンド型メモリセルを構威するラッチ
の不感動領域すなわち各ラッチのハイレベル及びロウレ
ベル出力のほぼ中間レベルに設定できるという効果が得
られる． （２）上記ｆｌｌ項により、メモリセルのラッチを構成
するインバータ回路に特別な電気的特性を持たせること
なく、またワード線の選択レベルをブーストレベルとす
ることなく、読み出し動作時におけるメモリセルの保持
データの破壊を防止できるという効果が得られる． （３）上記＋１）項及び（２）項において、メモリセル
を単一選択型メモリセルとすることで、読み出し動作時
に非選択レベルすなわちプリチャージ電位にあるデータ
線に接続されるメモリセルの保持データを保護しつつ、
スタティック型ＲＡＭの消費電流を大幅に削減できると
いう効果が得られる．（４）上記１１）項〜（３》項に
より、シングルエンド型メモリセルを基本構成とするス
タティック型ＲＡＭの低消費電力化を図りつつ、その動
作を安定化できるという効果が得られる。

（５）上記｛１｝項〜（３）項により、シングルエンド
型メモリセルを基本構威とするスタティック型ＲＡＭの
設計制約を解き、回路素子の微細化及び高集積化を推進
できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない．例えば、第ｌ図におい
て、メモリアレイＭＡＲＹは、分割アレイ方式を採るも
のであってもよい。また、データ線のプリチャージレベ
ルを回路の接地電位とし、あわせて共通データ線のプリ
チャージレベルを回路の電源電圧Ｖｃｃとしてもよい．
データ線及び共通データ線には、チャージシェア後のレ
ベルを調整するための容量手段を付加してもよい。スタ
ティック型ＲＡＭに電圧発生回路を内蔵することが可能
な場合、データ線及び共通データ線を、チャージシェア
によらず直接ラッチの不感動領域すなわち中間レベルＶ
ｐｃにプリチャージすることもできる．第２図において
、スタティック型ＲＡＭは、クロフク信号ＣＰによって
同期動作される必要はない．また、複数の記憶データを
同時に入出力するいわゆる多ビット構戒としてもよい．
第４図において、メモリセルのラッチを構威するインバ
ータ回路Ｎｌ及びＮ２は、例えば高抵抗素子やＰチャン
ネルＭＯＳＦＥＴ又はディブレンシ５ンＭＯ　Ｓ　Ｆ　
ＥＴを負荷手段とするものであってもよい．さらに、第
１図に示されるメモリアレイＭＡＲＹ及びその周辺回路
の具体的な回路構或や、第２図に示されるスタテインク
型ＲＡＭのブロック構威ならびに第３図に示されるタイ
ミング信号及びアドレス信号の組み合わせ等、種々の実
施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスタティック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えば、シングルエンド型メモリセル
を用いた多ポートＲＡＭやこれらを内蔵するマイクロプ
ロセッサ等にも通用できる．本発明は、少なくともシン
グルエンド型メモリセルが格子状に配置されてなるメモ
リアレイを基本構戒とする半導体記憶装置ならびにこの
ような半導体記憶装置を内蔵するディジタル集積回路装
置に広く通用できる． 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る．すなわち、シングルエンド型メモリセルを基本構成
とするスタティック型ＲＡＭ等において、非選択時、デ
ータ線を回路の電源電圧にプリチャージし、共通データ
線を回路の接地電位にプリチャージするとともに、読み
出し動作時、データ線及び共通データ線が選択的に接続
されるとき、その寄生容量に応じてチャージシェアを生
じさせることで、データ線及び共通データ線の直流レベ
ルをシングルエンド型メモリセルを構威するラッチの不
感動領域に設定できる．これにより、メモリセルのラッ
チを構戒するインバータ回路に特別な電気的特性を持た
せることなく、またワード線の選択レベルをブーストレ
ベルとすることなく、読み出し動作時におけるメモリセ
ルの保持データの破壊を防止できる．その結果、シング
ルエンド型メモリセルを基本構衣とするスタティック型
ＲＡＭの動作を安定化できるとともに、その設計制約を
解き、回路棄子の微細化及び高集積化を推進できる．

【図面の簡単な説明】

第１図は、この発明が通用されたスタティック型ＲＡＭ
のメモリアレイ及びその周辺回路の一実施例を示す回路
ブロフク図、 第２図は、′＄１図のメモリアレイ及び周辺回路を含む
スタティック型ＲＡＭの一実施例を示すブロック図、 第３図は、第２図のスタティック型ＲＡＭの一実施例を
示す信号波形図、 第４図は、第２図のスタティック型ＲＡＭに用いられる
シングルエンド型メモリセルの一実施例を示す回路図、 第５図は、従来のスタティック型ＲＡＭに用いられるシ
ングルエンド型メモリセルの一例を示す回路図である． ＭＡＲＹ・・−メモリアレイ、ＰＣＩ，ＰＣ２・・・プ
リチャージ回路、ＣＳＷ・・・カラムスイッチ、ＷＡ・
・・ライトアンプ、ＳＡ・・・センスアンプ、ＭＣ・・
・メモリセル． Ｎ１〜Ｎ５・・・インバータ回路、Ｑ１〜ＱｌＯ・−−
ＰチャンネルＭｏ　Ｓ　Ｆ　ＥＴ，　Ｑ　１　１−Ｑ２
ｌ・・・ＮチャンネルＭＯＳＦＥＴ．ＸＡＤ・・・Ｘア
ドレスデコーダ、ＸＡＢ・・・Ｘアドレスバッファ、Ｙ
ＡＤ・・・Ｙアドレスデコーダ、ＹＡＢ・・・Ｙアドレ
スバッファ、ＤＩＢ・・・データ入力バソファ、ＤＯＢ
・・・デ−タ出力バソファ、 ＴＧ　　・ ・タイミング発生回 路．

Claims (1)

1. 【特許請求の範囲】 １、それぞれが単一の信号線からなるワード線及びデー
   タ線ならびにこれらのワード線及びデータ線の交点に格
   子状に配置されかつ一対のインバータ回路が交差接続さ
   れてなるラッチ及び上記ラッチの一方の入出力ノードと
   対応するデータ線との間に設けられるアドレス選択用Ｍ
   ＯＳＦＥＴからなるシングルエンド型メモリセルを含む
   メモリアレイと、指定される上記データ線がカラムスイ
   ッチを介して選択的に接続される共通データ線とを具備
   し、読み出し動作時における上記データ線及び共通デー
   タ線の直流レベルが上記ラッチのハイレベル及びロウレ
   ベル出力のほぼ中間レベルに設定されることを特徴とす
   る半導体記憶装置。 ２、上記半導体記憶装置は、さらに、上記データ線と第
   １の電源電圧との間に設けられ非選択時にオン状態とさ
   れる第１のプリチャージＭＯＳＦＥＴと、上記共通デー
   タ線と第２の電源電圧との間に設けられ非選択時にオン
   状態とされる第２のプリチャージＭＯＳＦＥＴとを具備
   するものであって、読み出し動作時における上記データ
   線及び共通データ線の直流レベルは、上記第１及び第２
   のＭＯＳＦＥＴがオフ状態とされかつ上記データ線及び
   共通データ線がカラムスイッチを介して選択的に接続さ
   れることによって上記所定の中間レベルに設定されるも
   のであることを特徴とする特許請求の範囲第１項記載の
   半導体記憶装置。 ３、上記アドレス選択用ＭＯＳＦＥＴのそれぞれは、行
   選択に供される第１の選択用ＭＯＳＦＥＴと、上記第１
   の選択用ＭＯＳＦＥＴと直列形態に設けられ列選択に供
   される第２の選択用ＭＯＳＦＥＴとからなるものである
   ことを特徴とする特許請求の範囲第１項又は第２項記載
   の半導体記憶装置。