JPH0366096A - スタティック型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、スタティック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関し、例えば特定用途向（ＡＳＩＣ）
の半導体集積回路装置に内蔵されるスタティック型ＲＡ
Ｍに利用して有効な技術に関するものである。

〔従来の技術〕

実質的に１本のデータ線にし、このデータ線により書き
込み動作と読み出し動作とを行うスタティック型ＲＡＭ
が、特開昭５６−１０５３８７号公報により提案されて
いる。このＲＡＭにおけるメモリセルは、ＣＭＯＳイン
バータ回路と、その出力信号を選択的に入力端に帰還す
るクロックドインバータ回路と、書き込み信号を伝える
伝送ゲーＩ−ＭＯ３ＦＥＴ、及び読み出し信号を出力す
る読み出し用クロックドインバータ回路から構成される
。これにより、このメモリセルは、入力専用端子と出力
専用端子とを持ち、それぞれ入力用と出力用のパスライ
ン（データ線）に接続される。

このとき、隣接するメモリセルに対して、例えば上記出
力用パスラインを入力用パスラインとして用いるように
することによって、パスラインの数を通常の相補データ
線を用いたＲＡＭに比べて半減させるものである。

〔発明が解決しようとする課題〕

上記のＲＡＭにあっては、実質的にパスライン（データ
線）が約１７２に半減できる利点はある反面、メモリセ
ルとして上記のようなりロックドインバータ回路を用い
るものであるため素子数が多くなる。例えば、上記メモ
リセルを０Ｍ０３回路により構成した場合、１つのクロ
ックドインバータ回路において４個のＭＯＳＦＥＴを必
要とするから、ＭＯＳ　Ｆ　ＥＴの数が全体で１２個も
必要になる。また、クロックドインバータ回路に供給す
るクロフクパルスを伝えるクロック供給線がリード用と
ライト用に１本づつ必要になる。したがって、上記のよ
うにデータ線が実質的に１本に減るが、クロックライン
が新たに２本も必要になってしまう。

なお、共通のパスライン上に複数のメモリセルが接続さ
れているが、その中の１つのメモリセル゛を選択する回
路が不明であるが、それを選択するためのワード線やそ
れを受けるスイッチＭＯＳＦＥＴを追加する必要がある
と考えられ、同公報にいうような高集積化はとうてい望
めない。

この発明の目的は、高集積化と低消費電力化を実現した
新規なスタティック型ＲＡＭを提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、一方の入出力端子から書き込みが、可能にさ
れたシングルエンド構成のランチ回路を用い、上記一方
の入力出力端子とデータ線との間にＸ系のアドレス選択
線とＹ系のアドレス選択線にゲートが結合された伝送ゲ
ートＭＯＳＦＥＴを直列形態に接続してメモリセルを構
成し、上記選択されたメモリセルからの読み出し信号を
受けて増幅するセンスアンプの出力信号を受けて、上記
選択経路を通してメモリセルに書き込みを行う再書き込
み回路を設ける。

〔作　用〕

上記した手段によれば、メモリセルに対して多くても１
本のデータ線のみを設けるものであるので高集積化がで
きる。また、実際に書き込み／読み出しが行われるメ゛
モリセルだけしかデータ線に接続されないから低消費電
力化が可能になる。

〔実施例〕

第１図には、この発明に係るスタティック型ＲＡＭの要
部一実施例の回路図が示されている。同図の各回路素子
及び回、路ブロックは、公知のＣＭＯＳ集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上において形成される。同図に
おいて、ＰチャンネルＭＯＳＦＥＴは、そのチャンネル
（バックゲート〉部に矢印が付加されることによってＮ
チャンネルＭＯＳＦＥＴと区別される。

この実施例におけるメモリセルは、高集積化のために、
シングルエンド構成とされる。すなわち、メモリセルは
、ラッチ形態となるように入力と出力とが交差接続ない
しは帰、還接続となるように接続されたＣＭＯＳインバ
ータ回路Ｎｌ、Ｎ２と、伝送ゲートＭＯ５ＦＥＴＱ１．
Ｑ２とから構成される。ＣＭＯＳインバータ回路Ｎｌ、
Ｎ２のそれぞれの構成は、図示しないが、ゲートの相互
及びドレインの相互が共通接続され、ソースが電源端子
、接地端子に接続されたＰチャンネル型ＭＯ３ＦＥＴと
Ｎチャンネル型ＭＯ３ＦＥＴとから構成される。この場
合、インバータ回路Ｎ１の入力端子からのみ保持情報の
書き換えを可能とするために、言い換えるならば、シン
グルエンド構成とするために、インバータ回路Ｎｌを構
成するＰチャンネル型及びＮチャンネル型ＭＯ３ＦＥＴ
のサイズは、比較的大きいコンダクタンスを持つように
そのサイズが大きくされる。これに対して、インバータ
回路Ｎ２を構成する２つのＭＯＳＦＥＴは、比較的小さ
いコンダクタンスを持つように、ともにそのサイズが小
さくされる。この場合、小さいコンダクタンスは、チャ
ンネル長をＩＣの製造プロセスによって決まる最小幅の
ような一定幅としておき、かつチャンネル幅を減少させ
ることによって得ることができる。この場合、インバー
タ回路Ｎ２を最小サイズを持って構成することができる
。しかしながら、周知のとおり、ＭＯＳＦＥＴのコンダ
クタンスはＷ／Ｌ　（但し、Ｗはチャンネル幅、Ｌはチ
ャンネル長）に比例するので、Ｗ。

Ｌの両方の変更によっても得ることができる。チャンネ
ル長りを大きく、かつＷ／Ｌを小さくする場合、インバ
ータ回路Ｎ２の入力容量、出力容量を共に大きくできる
ので、この場合はα線等によるメモリセルデータの反転
が起こりにくくなる。

これにより、インバータ回路Ｎ１の入力とインバータ回
路Ｎ２の出力の接続点がラッチ回路の入出力端子とされ
、この入出力端子をハイレベル／ロウレベルにすれば、
それに応じて保持情報が決定される。インバータ回路Ｎ
ｌは、情報保持のみの観点では、そのサイズは小さくて
も良いが、メモリセルの誤動作を防ぐ点では大きい方が
望ましい。

上記入出力端子は、アドレス選択用スイッチＭＯ３ＦＥ
ＴＱＩとＱ２を通してデータ線ＤＯに接続される。上記
スイッチＭＯＳ　Ｆ　ＥＴＱ　１のゲートは、同図にお
いて横方向に延長されるワード線ＷＯに接続され、上記
スイッチＭＯ３ＦＥＴＱ２のゲートは、同図において縦
方向に延長されるＹ選択線ＹＯに接続される。

メモリアレイＭ−ＡＲＹを構成する同じ行に設けられる
他のメモリセルも上記同様な構成とされ、上記ワード線
ＷＯに対応するアドレス選択用スイッチＭＯＳ　Ｆ　Ｅ
Ｔのゲートが接続される。同図には、行方向には２個分
のメモリセルの具体的回路が例示的に示されている。

メモリア、レイＭ−ＡＲＹを構成する同じ列に設けられ
る他のメモリセルも上記同様な構成とされ、上記データ
＆１１ＤＯに接続される。そして、上記Ｙ選択線に対応
するアドレス選択用スイッチＭＯ３ＦＥＴのゲートが共
通に接続される。同図には、縦方向にも２個分のメモリ
セルの具体的回路が例示的に示されている。

上記データＩ＃ＩＤ０１ＤＩ・・・及び後述するダミー
データ線ＤＤ等には、Ｐチャンネル型のプリチャージＭ
Ｏ３ＦＥＴＱ５、Ｑ６及びＱ７設けられる。これらのＭ
Ｏ３ＦＥＴＱ５．Ｑ６及びＱ７のゲートには、プリチャ
ージ信号ＰＣが共通に供給される。

この実施例では、上記メモリセルからの読み出し動作に
おいて用いられる参照電圧を形成するダ壽−セルが設け
られる。ダミーセルＤＣは、直列形態にされたＭＯ３Ｆ
ＥＴＱ３とＱ４から構成される。上記ダミーセルＤＣを
構成する一方のＭＯ３ＦＥＴＱ３のゲートは、対応する
ワード線に接続される。他方のＭＯ３ＦＥＴＱ４のゲー
トは、ダミー選択線ＤＹ’に接続される。このダミー選
択線ＤＹ’　は、上記プリチャージ信号をｐｃを受ける
インバータ回路Ｎ３の出力信号が伝えられる。

これにより、プリチャージ期間においてＭＯ３ＦＥＴＱ
４がオン状態となり、ダミーセルの保持情報をロウレベ
ルにリセットし、メモリアクセスが行われるとき、選択
されたワード線に対応したＭＯ３ＦＥＴＱ３がオン状態
となり、上記ロウレベルの保持情報とダξ−データ＊Ｄ
Ｄとを結合して、ダミーデータ線ＤＤのプリチャージ電
位の引き抜きを行う。このダミーデータ線の電位引き電
位は、上記メモリセルからのロウレベルの読み出し動作
におけるデータ線の電位低下分の半分に設定される。そ
れ故、ダミーセルＤＣは、ＭＯ３ＦＥＴＱ３とＱ４の接
続点の寄生容量が不足するなら容量素子が付加される。

上記各データ線ＤＯ１Ｄ１・・等は、カラム選択回路を
構成する並列形態のＰチャンネルＭＯＳＦＥＴとＮチャ
ンネルＭＯＳＦＥＴからなるＣＭＯＳスイッチ回路Ｑ１
０．Ｑｌｌ、Ｑｌ２．Ｑｌ３を介して共通データ線ＣＤ
に接続される。これに対して、ダミーデータ線ＤＤは、
同様なＣＭＯＳスインチ回路Ｑ１４．Ｑｌ５を介してダ
ミー共通データ線ＣＤＤに結合される。

上記Ｎチャンネル型のスインチＭＯ３ＦＥＴＱ１’ｌの
ゲートはＹ選択線ＹＯに接続され、Ｐチャンネル型のス
イッチＭＯ３ＦＢＴＱＩＯのゲートには、インバータ回
路Ｎ１０を通したＹ選択線ＹＯの選択信号が伝えられる
。データ線Ｄ１に対応したＭＯ３ＦＥ、ＴＱＩ　２．Ｑ
ｌ　３も、上記同様に対応するＹ選択線Ｙｌの選択信号
が伝えられる。

また、ダ壽−データ１ｉＤＤに設けられるダミースイッ
チＭＯ３ＦＥＴＱ１４．Ｑｌ５のゲートにも、ダミー選
択ｉＤＹの選択信号が同様に供給される。

ダミー選択ＩＩＤＹは、定常的に選択レベルに固定され
るものの他、メモリアクセスに同期してその都度選択レ
ベルにしてもよい。

上記共通データ線ＣＤとダミー共通データ線ＣＤＤの信
号は、次に説明するようなセンスアンプによって増幅さ
れる。

この実施例におけるセンスアンプは、増幅回路が２段縦
列形態に接続されて構成される。入力段回路は、次の回
路から構成される。

上記共通データ線ＣＤとダ【−共通データ線ＣＤＤの信
号は、レベルシフト動作を行うソースフォロワ形態のＮ
チャンネルＭＯＳＦＥＴＱ１６とＱｌ７のゲートに伝え
られる。これらのＭＯ３ＦＢＴＱ１６とＱｌ７のソース
側には、電流逅う−形態にされたＮチ中ンネルＭＯ３Ｆ
ＥＴＱＩ　８゜Ｑｌ９が設けられ、これらのＭＯ３ＦＥ
ＴＱＩ　８゜Ｑｌ９の共通ソースと回路の接地電位点と
間には、スイッチＭＯ３ＦＥＴＱ２０が設けられる。こ
のスイッチＭＯ３ＦＥＴＱ２０は、センスアンプ動作タ
イミング信号ｓｃが供給され、タイ逅ング信号ＳＣがハ
イレベルにされたときにオン状態になり、センスアンプ
を活性化させる。

第２段目の増幅回路は、ダブルの差動回路から構成され
る。すなわち、ＮチャンネルＭＯＳＦＥＴからなる差動
Ｍ、０ＳＦＥＴと、そのドレイン側に設けられたＰチャ
ンネル型の電流ξラー形態の負荷ＭＯＳ　Ｆ　ＥＴとか
らなる２対の差動増幅回路の入力を交差的に接続し、そ
のダブルエンドの差動出力を得るものである。これら２
対の差動ＭＯＳＦＥＴの共通ソースと回路の接地電位点
との間には、上記タイミング信号ｓｃを受けるＮチャン
ネルＭＯ３ＦＥＴＱ２１が設けられ、タイミング信号ｓ
ｃがハイレベルにされたときに上記同様に活性化される
。

上記一対の差動回路の一対の出力端子と電源電圧Ｖｃｃ
との間には、上記タイくング信号３Ｃを受けるＰチャン
ネル型のプリチャージＭＯ３ＦＥＴが設けられる。そし
て、上記差動回路の出力信号は、インバータ回路Ｎ４と
Ｎ５を通して形成された相補的な出力信号ＡとＢが出力
回路に伝えられる。　　　　　　　　＼ 出力回路は、上記インバータ回路Ｎ４とＮ５を通した相
補出力信号ＡとＢを受けるプッシュプル形態のＮチャン
ネルＭＯ３ＦＥＴＱ２３．Ｑ２４及びＱ２５．Ｑ２６と
、上記プッシュプル回路の出力信号をそれぞれ受けるラ
ンチ形態に接続された一対のインバータ回路から構成さ
れる。上記プッシュプル回路Ｑ２３．Ｑ２４とＱ２５．
Ｑ２６のゲートには、上記信号ＡとＢが交差的に供給さ
される。例えば、出力信号ＡがハイレベルならＭＯ３Ｆ
ＥＴＱ２３とＱ２６がオン状態になり、その信号レベル
がラッチ回路に取り込まれるとともに、出力端子Ｄｏｕ
ｔからはロウレベルの信号が出力される。出力信号Ｂが
ハイレベルならＭＯ３ＦＥＴＱ２４とＱ２５がオン状態
になり、その信号レベルがラッチ回路に取り込まれると
ともに、出力端子Ｄｏｕｔからはハイレベルの信号が出
力される。

上記インバータ回路Ｎ５の出力信号Ａは、次の再書き込
み回路に伝えられる。再書き込み回路は、再書き込みデ
ータＲＷＤを形成するインバータ回路Ｎ８と、上記出力
信号Ａを受けて、上記再書き込みデータＲＷＤの出力制
御信号を形成する縦列形態とインバータ回路Ｎ６．Ｎ７
と、このインバータ回路Ｎ７により出力される出力制御
信号を受けて、上記再書き込みデータＲＷＤを共通デー
タ線ＣＤに伝えるＭＯ３ＦＥＴＱ２２から構成される。

なお、上記共通データ線ＣＤには、書き込み動作のとき
書き込み信号を伝える入力回路ＤＩＢの出力端子も結合
される。

上記ワードＳＩＡｗｏ、ｗｘ等は、Ｘ系の選択回路であ
るＸアドレスバッファＸＡＤＢと、アドレスバッファＸ
ＡＤＢを通して取り込まれたアドレス信号を解読して１
本のワード線の選択信号を形成するデコーダ回路により
選択される。同図では、アドレスバッファとデコーダと
を合わせてＸＡＤＨ，ＤＣＲのように表している。

上記Ｙ選択線ＹＯ，Ｙ１等は、Ｙ系の選択回路であるＹ
アドレスバッファＹＡＤＢと、アドレスバッファＹＡＤ
Ｂを通して取り込まれたアドレス信号を解読して１本の
データ線の選択信号を形成するデコーダ回路により選択
される。同図では、アドレスバッファとデコーダとを合
わせてＹＡＤＢ、ＤＣＲのように表している。

この実施例のスタティック型ＲＡＭの全体の構成は、第
４図にその一実施例のブロフク図が示されている。すな
わち、複数ピントからなるアドレス端子Ａｉは、アドレ
スバッフアＡＤＢに伝えられる。このアドレスバッフア
ＡＤＢに取り込まれたアドレス信号は、デコーダＤＣＲ
により解読される。Ｘ系のデコーダＤＣＲは、Ｘ系のア
ドレス信号を解読してワード線の選択信号を形成する。

ワード線選択信号は、特に制限されないが、ワードドラ
イバＤ　ＲＶ’に伝えられる。このようなワードドライ
バＤＲＶを設けることにより、多数のメモリセルが結合
されることによって比較的大きな負荷容量を持つワード
線を高速に選択／非選択に切り換えるようにされる。こ
のワードドライバは、上記第１図においては、デコーダ
回路の出力回路に含まれるものと理解されたい。

メモリアレイＭ−ＡＲＹは、前記のようなメモリセルが
マトリックス配置されて構成される。すなわち、メモリ
セルとワード線、Ｙ選択線との交差点に各メモリセルが
配置される。Ｙ選択線とデータ線が平行に走っている。

このようなメモリアレイＭ−ＡＲＹに対して、その読み
出し参照電圧を形成する前記のようなダく−セルからな
るダミーセルアレイＤＣＡが設けられる。

Ｙ系のデコーダＤＣＲは、Ｙ系のアドレス信号を解読し
てデータ線の選択信号を形成する。データ線選択信号は
、Ｙ選択線ｙｏ、ｙｉ等を通して各メモリセル及びＹ選
択回路（カラムスイッチ）ＹＳＷに伝えられる。同図で
は、メモリセルにまで延長されるＹ選択線が省略されて
いる。特に制限されないが、上記Ｙ選択線に多数のメモ
リセルが結合されることによってＹ選択線が比較的大き
な負荷容量を持ち、その選択動作が遅くされることによ
ってメモリセルアクセスが遅くされるなら、上記Ｙ系の
デコーダ回路ＤＣＲの出力部にも上記同様なドライバを
設けてＹ選択線を高速に選択／非選択に切り換えるよう
にしてもよい。

タイ名ング制御回路ＴＧは、クロック信号ＣＬＫと制御
信号Ｒ／Ｗを受けて、内部動作に必要なプリチャージ信
号ＰＣやセンスアンプ動作タイミング信号ｓｃ等を形成
する。

データ入力回路ＤＩＲは、入力端子Ｄｉｎから供給され
た書き込みデータを受けて、共通データ線ＣＤに伝える
。

Ｙ選「路ＹＳＷを通して選択されたデータ線＼ が結合　れる共通データ線ＣＤに読み出された信号はζ
ダミーデータ線が結合される共通ダミーデ声− 一タ　ＣＤＤの参照信号とは、センスアンプＳＡの入力
に伝えられる。センスアンプＳＡは、上記参照信号によ
り読み出し信号のハイレベル／ロウレベルを判定して増
幅する。この増幅出力は、方において上記出力回路ＤＯ
Ｂを通して出力端子Ｄｏｕｔから出力されるとともに、
再書き込み回路ＲＷＡに伝えられ、ここで増幅されて上
記共通デ−タ線ＣＤに伝えられる。これにより、読み出
し動作によっていったん破壊されたメモリセルの保持情
報の再書き込みが行われる。

第２図には、この実施例のスタティック型ＲＡＭの動作
の一例を説明するためのタイミング図が示されている。

プリチャージ信号ＰＣ（クロンクパルスＣＬＫ）がロウ
レベルのとき、ＲＡＭは非動作状態になり、プリチャー
ジＭＯ３ＦＥＴＱ５〜Ｑ７がオン状態になってデータ線
ＤＯ，ＤＩ・・・、ダミーデータ線ＤＤ等をハイレベル
にプリチャージしている。このとき、センスアンプから
の出力信号Ａ（！：Ｂも、それに対応したインバータ回
路Ｎ４とＮ５の入力に設けられたプリチャージＭＯ３Ｆ
ＥＴのオン状態によってロウレベルにされている。

これにより、一対のプッシュプル回路の出力がハイイン
ピーダンス状態になり、出力端子Ｄｏｕｔにはランチ回
路に保持された出力信号が伝えられている。

プリチャージ信号ＰＣ（クロックパルスＣＬＫ）がロウ
レベルからハイレベルに変化すると、それに応じて、図
示しないアドレス信号の取り込みが行われ、デコーダが
それを解読して例えばワード線ＷＯとＹ選択線ＹＯが選
択状態にされる。

これにより、上記ワード線ＷＯとＹ選択線ＹＯとの交点
に設けられた１つのメモリセルのみが選択され、そのラ
ッチ回路の入出力端子がデータ線ＤＯと結合される。こ
のメモリセルＭＣの保持レベルがロウレベルのとき、デ
ータ線ＤＯのプリチャージレベルが、メモリセルＭＣの
ロウレベルによりロウレベル側に低下させられる。すな
わち、データ線ＤＯの寄生容量とメモリセルＭＣにおけ
るラッチ回路の入出力端子の寄生容量との容量比に対応
したチャージシェアが生じる。このとき、データ線ＤＯ
の容量値に対してメモリセルの容量値は小さいから、デ
ータ線ＤＯの電位は僅かに低下するのに対して、メモリ
セルＭＣの保持電位は、急激に上昇してラッチ回路を構
成するインバータ回路Ｎ１のロジンクスレッシッルド電
圧を超えてしまう、それ故、メモリセルＭＣの保持レベ
ルは、ロウレベルからハイレベルに反転させられてしま
う。言い換えるならば、この実施例におけるメモリセル
の読み出し動作は、上記のように保持レベルがロウレベ
ルのときには、プリチャージレベルをロウレベルに引き
抜く反作用として保持レベルがハイレベル側に破壊され
ることによって行われる。

上記のようなデータ線ＤＯのプリチャージ電位の微小な
電位低下を検出するために、ダξ−セルＤＣが使われる
。すなわち、ワード線ＷＯのハイレベルに対応してＭＯ
３ＦＥＴＱ３がオン状態になり、プリチャージ期間のと
きオン状態になっているＭＯ５ＦＥＴＱ４によりロウレ
ベルにされていたＭＯ５ＦＥＴＱ３とＱ４の接続点のノ
ードとダミーデータ線ＤＤとを接続させる。これにより
、ダご−データ線ＤＤの電位が、同図に点線で示すよう
に上記データ線ＤＯのロウレベル読み出しにおける低下
分の約半分だけ低下するようにダ果−データ線とダ箋−
セルの寄生容量比が設定されている。

上記データ線ＤＯとダミーデータ線ＤＤの電位変化分は
、カラムスイッチ回路を通して共通データＩｃＤと共通
ダく−データ線ＣＤＤを通してセンスアンプＳＡに伝え
られ、その増幅動作が行われる。上記のようにメモリセ
ルからの読み出し信号カロウレベルのとき、センスアン
プの出力信号Ａがハイレベルになり、インバータ回路Ｎ
８を通して共通データ線ＣＤの電位をロウレベルにする
。

したがって、データ線ＤＯの電位がロウレベルに変化し
て、選択されたメモリセルにはロウレベルの再書き込み
されることになり、上記のような読み出し動作によって
いったん破壊された保持情報がロウレベルに回復される
。また、上記信号Ａのハイレベル、信号Ｂのロウレベル
により、出力回路は、出力端子Ｄｏｕｔからロウレベル
の出力信号を送出するとともに、その出力信号をランチ
回路に保持する。

なお、選択されたワード線ＷＯに結合された他のメモリ
セルは、Ｙ選択線Ｙ１等がロウレベルの非選択状態にな
っている。それ故、ワード線Ｗ０に対応した他のメモリ
セルは、ラッチ回路により保持動作が行われており、そ
れに対応して他のデータ線Ｄ１等はプリチャージ電位を
維持するものである。

次の動作サイクルにおいて、ワード線ＹＯに代わってＹ
ｌが選択されたとする。このワード線Ｙ１に対応したメ
モリセルがハイレベルを保持しているなら、データ線Ｄ
１の電位はプリチャージ電位のままにされる。このとき
には、センスアンプＳＡの出力信号Ａがロウレベルにな
り、再書き込み回路のスイッチＭＯ３ＦＥＴＱ２２をオ
フ状態のままにする。すなわち、上記のようなハイレベ
ルの読み出し動作のときには、メモリセルの保持情報は
破壊されないから、再書き込み動作が省略される。

また、書き込み動作のときには、入力端子Ｄｉｎから供
給された書き込みデータが入カバソファ回路ＤＩＢを通
して共通データ線ＣＤに伝えられる。

この共通データ線ＣＤに伝えられたハイレベル／ロウレ
ベルの書き込み信号は、カラムスイッチ回路ＹＳＷ、デ
ータ線を通して選択された１つのメモリセルに伝えられ
ることによって書き込みが行われる。すなわち、この実
施例のメモリセルは、インバータ回路Ｎ２を構成するＭ
ＯＳ　Ｆ　ＥＴのコンダクタンスが小さく設定されてい
るから、上記選択経路及びスイッチＭＯ３ＦＥＴＱＩ、
Ｑ２等を通して伝えられた信号レベルに従って、その保
持レベルが決定される。

この実施例のスタティック型ＲＡＭは、上記のようにシ
ングルエンド型のメモリセルを用いるものであるため、
セル面積を小さくでき高集積化が可能になる。メモリセ
ルは、書き込みや読み出しが行われるメモリセルのみが
アクセスされ、読み出しや書き込みが行われないメモリ
セルにおいて電流が消費されない。これにより、大幅な
低消費電力化が可能にな゛る。このように読み出しが行
われるメモリセルのみを選択することを利用し、メモリ
セルの読み出し信号を増幅してそれを同じメモリセルに
書き込むという再書き込みを行うことができる。これに
より、シングルエンド型メモリセルの安定した読み出し
を行うことができる。また、メモリセルからの微小な読
み出し信号をダミーセルからの参照電圧を利用して行う
ものであるため、高感度の高速な読み出し動作を行うこ
とができる。

第３図には、この発明に係るスタティック型ＲＡＭの他
の一実施例の要部回路図が示されている。

この実施例では、メモリアレイＭ−ＡＲＹのいっそうの
高集積化のために、隣接するメモリセルのデータ線が共
通化される。すなわち、第１図におけるデータ線ＤＯと
Ｄｌに接続されるメモリセルは、共通化されたデータ線
ＤＯＩに接続される。

それ故、この実施例におけるメモリノアレイＭ−ＡＲＹ
は、共通化されたデータ線ＤＯＩの左右にメモリセルが
配置されることになる。図示しない他の共通化されたデ
ータ線においても、上記同様に２列分のメモリセルが左
右に振り分けられて接続される。

上記共通化されたデータ線ＤＯＩは、共通化されたカラ
ムスイッチ回路を構成するＭＯＳＦＥＴＱ１２．Ｑ１３
を通して共通データ線ＣＤに接続される。上記ようにデ
ータ線ＤＯＩは、上述のように２列分のメモリセルに対
して共通化されたものである。それ故、上記スイッチＭ
ＯＳＦＥＴＱ１２とＱ１３（７）’ｒ’−）には、Ｙ選
択ｉＹｏとＹｌの信号を受けるノアゲート回路Ｇの出力
信号が選択信号として供給される。すなわち、上記スイ
ッチＭＯ３ＦＥＴＱ１２とＱ１３は、Ｙ選択線ＹＯ又は
Ｙｌがハイレベルの選択レベルにされたとき、オン状態
になってデータ線ＤＯＩを共通データ線ＣＤに接続させ
る。

上記のように２列分のメモリセルを１つのデータ線ＤＯ
Ｉに接続しても、各メモリセルにはＹ選択線ＹＯとＹｌ
によりそれぞれスイッチ制御され０るスイッチ制御　Ｓ
　Ｆ　ＥＴが設けられるものである。

したがって、Ｙ選択線ＹＯ又はＹｌの選択レベルに対応
した一方の列側のメモリセルが上記データ線ＤＯＩに接
続されるから何等問題ない。

この構成では、データ線の数を半分に減らすことができ
るから、よりいっそうの高集積化が可能になる。ただし
、データ線には２倍のメモリセルが結合されることに応
じてその寄生容量が増大し、その分メモリセルからの読
み出し信号が減少する。

このような読み出し信号の減少が問題になるなら、メモ
リセルとしては第５図に示すようにキャパシタＣ１を付
加すればよい。このようなキャパシタＣ１の付加によっ
て、メモリセル側の記憶容量が増大できるから上記デー
タ線の共通化に伴う読み出し信号の減少を補うことがで
きる。なお、この第５図に示したメモリセルは、第１図
のＲＡＭに適用するものであってもよいことはいうまで
もない。

第６図には、この発明に係るスタティック型ＲＡＭが内
蔵される半導体集積回路装置の一実施例のブロック図が
示されている。

この実施例の半導体集積回路装置ＬＳＩは、特に制限さ
れないが、特定用途向のＬＳＩとされる。

ＬＳＩチップの周辺にポンディングパッドＰが配置され
、それに対応して入出力回路１０Ｂが設けられる。この
半導体集積回路装置ＬＳＩでは、ＲＡＭを内蔵し、この
ＲＡＭは、上記第１図又は第２図に示したスタティック
型ＲＡＭが用いられる。

上記ＲＡＭ以外の部分には、他の論理回路が設けられる
。論理回路は、マクロセル化された各論理回路の組み合
わせ等により構成される。すなわち、予め用意された回
路機能を持つマクロセルの中から、その用途に応じたマ
クロセルが選ばれて上記ＲＡＭとともに構成される。そ
れ故、上記ＲＡＭもマクロセルの１つとされる。この場
合、その記憶容量とメモリアクセスビット数との組み合
わせ等により複数種類のＲＡＭが用意され、それぞれの
用途に応じたものが選ばれて上記半導体集積回路装置Ｌ
ＳＩに実装される。

この実施例のＲＡＭは、上記のように高集積化と低消費
電力化であることから、上記のような大規模集積回路に
適したものとなる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）一方の入出力端子から書き込みが可能にされたシ
ングルエンド構成のラッチ回路を用い、Ｘ系とＹ系のア
ドレス選択線により選択するとともに、センスアンプの
出力信号を利用してメモリセルの再書き込みを行うよう
にすることによって、シングルエンド構成のスタティッ
ク型ＲＡＭが構成でき、高集積化と低消費電力化が可能
になるという効果が得られる。

（２）上記センスアンプは、ダミーセルにより形成され
た参照電圧と選択されたメモリセルに結合されたデータ
線の読み出し信号とを受ける差動回路とすることによっ
て高感度化と高速化を実現できるという効果が得られる
。

（３）上記メモリセルを構成するラッチ回路の一方の入
出力端子にキャパシタを設けることによって、読み出し
信号量を大きくできるという効果が得られる。

（４）上記のようにメモリセルがＸ系とＹ系のアドレス
選択線により選択されることを利用して、互いに隣接す
るメモリセルを共通のデータ線に対して結合されせるこ
とにより、いっそうの高集積化が可能になるという効果
が得られる。

（５）大規模半導体集積回路装置に内蔵されるスタティ
ック型ＲＡＭとして、上記のようなシングルエンド構成
のスタティック型ＲＡＭを用いることにより、高集積化
と低消費電力化を図った半導体集積回路装置を得ること
ができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、データ線のプリ
チャージ電位をハーフプリチャージ電位にし、メモリセ
ルの記憶情報に従ってデータ線の電位が微小電位だけハ
イレベル側又はロウレベル側にシフトさせるような構成
としてもよい、この場合には、ダミーセルを設けること
なく、上記ハーフプリチャージ電位を参照電圧として利
用することができる。また、センスアンプとしても、前
記実施例のようなレベルシフト機能を持つ上記ソースフ
ォロワ形態の初段回路を省略して、読み出し信号を直接
的に差動増幅回路に供給する構成にできる。出力回路は
、上記のようなラッチ回路を持つの他、動作タイミング
信号に応じてセンスアンプの出力信号を出力する構成と
してもよい。

ＲＡＭは、クロック信号ＣＬＫにより動作させるもの他
、チンブイネーブル信号又はチンプ選択信号により、そ
の動作を開始させるようにするものであってもよい。前
記のような大規模集積回路に内蔵される場合、アドレス
バッファを省略して内部アドレスバス等から供給される
アドレス信号を直接的にデコーダ回路に供給する構成と
してもよい。

この発明は、シングルエンド構成のメモリセルを用いた
スタティック型ＲＡＭとして、前記ような大規模半導体
集積回路装置のような各種半導体集積回路装置に内蔵さ
れるもの他、１つの半導体記憶装置を構成するもの等と
しても広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、一方の入出力端子から書き込みが可能にさ
れたシングルエンド構成のランチ回路を用い、Ｘ系とＹ
系のアドレス選択線により選択するとともに、センスア
ンプの出力信号を利用してメモリセルの再書き込みを行
うようにすることによって、シングルエンド構成のスタ
ティック型ＲＡＭが構成でき、高集積化と低消費電力化
が可能になる。

【図面の簡単な説明】

第１図は、この発明に係るスタティック型ＲＡＭの一実
施例を示す要部回路図、 第２図は、その読み出し動作の一例を説明するための５
４１７７図、 第３図は、この発明に係るスタティック型ＲＡＭの他の
一実施例を示す要部回路図、 第４図は、この発明に係るスタティック型ＲＡＭの一実
施例の全体を示すブロック図、第５図は、この発明に係
るメモリセルの他の一実施例を示す回路図、 第６図は、この発明に係るスタティック型ＲＡＭが実装
される大規模半導体集積回路装置の一実施例を示すブロ
ック図である。 ＸＡＤＢ、ＹＡＤＢ、ＡＤＢ・・アドレスバッファ、Ｄ
ＣＲ・・デコーダ回路、ＤＲＶ・・ドライバ、Ｍ−ＡＲ
Ｙ・・メモリアレイ、ＤＣＡ・・ダミーセルアレイ、Ｙ
ＳＷ・・Ｙ選択回路（カラムスイッチ回路）、ＳＡ・・
センスアンプ、ＲＷＡ・・再書き込み回路、ＤＯＢ・・
データ出力バンファ、ＤＩＢ・・データ入カバソファ、
ＴＧ・・タイくング制御回路、ＭＣ・・メモリセル、Ｗ
Ｏ，Ｗｌ、ＷＬ・・ワード線、ＹＯ，Ｙｌ、ＹＬ・・Ｙ
選択線、Ｄｏ、Ｄｉ、ＤＯＩ・・データ線、ＤＤ・・ダ
ミーデータ線、ＣＤ・・共通データ線、ＣＤＤ・・共通
ダ旦−データ線、Ｎ１〜Ｎ８・・インバータ回路、Ｇ１
・・ノアゲート回路、ＲＡＭ・・スタティック型ＲＡＭ
、ＬＳＩ・・大規模半導体集積回路装置、Ｐ・・ポンデ
ィングパッド、ＩＯＢ・・入出力回路 ｔＰｌｌ　　図

Claims (1)

1. 【特許請求の範囲】 １、一方の入出力端子から書き込みが可能にされたシン
   グルエンド構成のラッチ回路と、上記ラッチ回路の一方
   の入力出力端子とデータ線との間に直列形態に設けられ
   、Ｘ系のアドレス選択線とＹ系のアドレス選択線にそれ
   ぞれゲートが結合された一対の伝送ゲートＭＯＳＦＥＴ
   とからなるメモリセルと、選択されたデータ線がカラム
   選択回路を介して結合される共通データ線に設けられ、
   上記選択されたメモリセルからの読み出し信号を受けて
   増幅するセンスアンプと、上記センスアンプの出力信号
   を受けて、上記共通データ線に伝える再書き込み回路と
   を含むことを特徴とするスタティック型ＲＡＭ。 ２、上記センスアンプは、ダミーセルにより形成された
   参照電圧と選択されたメモリセルに結合されたデータ線
   の読み出し信号とを受けて増幅出力を形成する差動増幅
   回路からなるものであることを特徴とする特許請求の範
   囲第１項記載のスタティック型ＲＡＭ。 ３、上記メモリセルを構成するラッチ回路の一方の入出
   力端子と回路の電圧端子との間にはキャパシタが設けら
   れるものであることを特徴とする特許請求の範囲第１又
   は第２項記載のスタティック型ＲＡＭ。 ４、互いに隣接するメモリセルが共通のデータ線に対し
   て結合されるものであることを特徴とする特許請求の範
   囲第１、第２又は第３項記載のスタティック型ＲＡＭ。