JPH01298594A

JPH01298594A - 半導体記憶装置

Info

Publication number: JPH01298594A
Application number: JP63128010A
Authority: JP
Inventors: Yoichi Sato; 陽一佐藤; Hisaaki Kobayashi; 小林　久昭
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1988-05-25
Filing date: 1988-05-25
Publication date: 1989-12-01
Anticipated expiration: 2012-06-25
Also published as: JP2623462B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するものであり、例え
ば、電流ミラー型のセンス回路を具備する０ＭＯ３（相
補型ＭＯ３）スタティック型ＲＡＭ（ランダム・アクセ
ス・メモリ）等に利用して有効な技術に関するものであ
る。

〔従来の技術〕

そのメモリアレイ及び周辺回路を０ＭＯ３により構成す
ることで、動作の高速化と低消費電力化を図ったＣＭＯ
Ｓスタティック型ＲＡＭがある。

また、このようなＣＭＯＳスタティック型ＲＡＭにおい
て、読み出し信号の増幅回路として、単独であるいは組
み合わされて用いられる電流ミラー型のセンス回路があ
る。

電流ミラー型のセンス回路については、例えば、特開昭
６２−０４６４８６号公報等に記載されている。

〔発明が解決しようとする課題〕

第４図には、この発明に先立って本願発明者等が開発し
たＣＭＯＳスタティック型ＲＡＭのセンスアンプＳＡ及
びその周辺部の回路図が示されている。センスアンプＳ
Ａは、上記のような電流ミラー型のセンス回路ＳＣを含
む。

第４図において、センス回路ＳＣは、差動形態とされる
一対のＮチャンネルＭＯ３ＦＥＴＱ２７及びＱ２８と、
これらのＭＯＳ　Ｆ　ＥＴのドレインと回路の電源電圧
との間に設けられ電流ミラー形態とされる一対のＰチャ
ンネルＭＯ３ＦＥＴＱＩ及びＱ２とを含む。ＭＯ３ＦＥ
ＴＱ２７及びＱ２８のゲートには、例えばメモリアレイ
ＭＡＲＹの選択されたメモリセルＭＣから対応する相補
データ線ＤＯ・ＤＯ及び相補共通データ線ＣＤ　−ＣＤ
ならびにレベルシフト回路ＬＳを介して伝達される相補
読み出し信号ｓｄ・３ｄが供給される０Ｍ０３ＦＥＴＱ
２７及びＱ２８の共通結合されたソースと回路の接地電
位との間には、そのゲートにタイミング信号φ３ａを受
ける駆動ＭＯＳ　Ｆ　ＥＴＱ１３が設けられる。これに
より、センス回路ＳＣは、タイミング信号φｓａに従っ
て選択的に動作状態とされる。

ＭＯ３ＦＥＴＱ２及びＱ２８の共通結合されたドレイン
すなわちノードｎ５は、さらにＣＭＯＳインバータ回路
Ｎ１の入力端子に結合される。インバータ回路Ｎ１の出
力信号は、このセンス回路ＳＣの反転出力信号ｄＯとさ
れ、データ出力バンファＤＯＢに伝達される。

ところで、ＣＭＯＳインバータ回路Ｎ１の入力端子と回
路の電源電圧との間には、そのゲートに上記タイミング
信号φｓｇを受けるＰチャンネルＭＯ３ＦＥＴＱ３が設
けられる。ＭＯＳ　Ｆ　ＥＴＱ３は、駆動ＭＯ３ＦＥＴ
Ｑ１３と相補的にオン状態とされ、ノードｎ５に対する
プリセントＭＯ３ＦＥＴとして機能する。その結果、タ
イミング信号φ３ａがロウレベルとされセンス回路ＳＣ
が非動作状態とされるとき、ノードｎ５すなわちインバ
ータ回路Ｎｌの入力はハイレベルに確定され、貫通電流
が防止される。

しかしながら、上記のような電流ミラー型のセンス回路
ＳＣには次のような問題点があることが、本願発明者等
によって明らかとなった。すなわち、上記センス回路Ｓ
Ｃにおいて、対応するＮチャンネルＭＯ３ＦＥＴＱ２７
及びＱ２Ｂは対称的な構造とされ、それぞれの定数３３
及びＳ４すなわちそれぞれのチャンネル幅のチャンネル
長に対する比率がほぼ同一の値となるように設計される
。また、センス回路ＳＣが非動作状態とされるとき、ノ
ードｎ５のレベルは、前述のように、ＭＯ５ＦＥＴＱ３
を介してハイレベルとされるが、対応するＭＯ３ＦＥＴ
Ｑ２７のドレインすなわちノードｎ４のレベルは、不確
定のままとされ、例えば回路の電源電圧からＭＯ３ＦＥ
ＴＱＩのしきい値電圧分だけ低下したような不安定なレ
ベルとされる。

このため、センス回路ＳＣが動作状態とされる当初にお
いてノードｎ４及びｎ５にレベル差が生じ、特に上記相
補読み出し信号５ｄ−ｓゴが論理“０”とされＣＭＯＳ
インバータ回路Ｎ１の出力信号がハイレベルとされる場
合において、センス回路ＳＣの感度が選択的に低下され
る結果となる。このことは、センス回路ＳＣが電流ミラ
ー型とされ、その増幅利得が正帰還径路を持つフリップ
フロンブ型のセンスアンプに比較してもともと小さいこ
ともあいまって、ＣＭＯＳスタティック型ＲＡＭの読み
出し動作の高速化を妨げる一因となるものである。

この発明の目的は、動作の高速化を図った電流ミラー型
のセンス回路を提供することにある。この発明の他の目
的は、電流ミラー型のセンス回路を含むＣＭＯＳスタテ
ィック型ＲＡＭ等の読み出し動作の高速化を図ることに
ある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、そのゲートに相補信号として対をなす非反転
信号及び反転信号をそれぞれ受けるＮチャンネル型の第
１及び第２のＭＯＳＦＥＴと、これらのＭＯＳＦＥＴの
ドレイン側に設けられ電流ミラー形態とされるＰチャン
ネル型の第３及び第４のＭＯＳＦＥＴと、その入力端子
が上記第２のＭＯＳＦＥＴのドレインに結合されるＣＭ
ＯＳインバータ回路と、上記ＣＭＯＳインバータ回路の
入力端子と回路の電源電圧との間に設けられるプリセッ
ト用のＭＯＳＦＥＴとを含む電流ミラー型のセンス回路
において、上記第２又は第３のＭＯＳＦＥＴの定数すな
わちそのチャンネル幅のチャンネル長に対する比率が、
上記第１又は第４のＭＯＳＦＥＴの上記定数に比較して
大きくなるように設計するものである。

〔作　　用〕

上記した手段によれば、センス回路の上記相補信号の論
理“０”入力に対する感度を、論理“１”入力に対する
感度に比較して大きくできるため、センス回路の増幅動
作を総合的に高速化できる。

これにより、電流ミラー型のセンス回路を含むＣＭＯＳ
スタティック型ＲＡＭ等の読み出し動作を高速化できる
ものである。

〔実施例〕第２図には、この発明が通用されたＣＭＯＳスタティッ
ク型ＲＡＭの一実施例の回路ブロック図が示されている
。同図の各回路素子は、公知のＣＭＯ３集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上において形成される。以下の
図において、チャンネル（バックゲート）部に矢印が付
加されるＭＯＳＦＥＴはＰチャンネル型であって、矢印
の付加されないＮチャンネルＭＯ５ＦＥＴと１１３して
示される。

第２図において、この実施例のＣＭＯＳスタティック型
ＲＡＭは、半導体基板の大半の面積を占めて配置される
メモリアレイＭＡＲＹをその基本構成とする。

メモリアレイＭＡＲＹは、特に制限されないが、第２図
の水平方向に平行して配置されるｍ＋１本のワード線Ｗ
Ｏ〜Ｗｍと、垂直方向に平行して配置されるｎ＋１組の
相補データ線ＤＯ・ＤＯ〜Ｄｎ−Ｄｎ及びこれらのワー
ド線と相補データ線の交点に配置される（ｍ＋１）Ｘ　
（ｎ＋１）個のスタティック型メモリセルＭＣとを含む
。

メモリアレイＭＡＲＹを構成する各メモリセルＭＣは、
特に制限されないが、第２図に例示的に示されるように
、Ｐチャンネル長ＯＳ　Ｆ　ＥＴＱ　４及びＮチャンネ
ルＭＯ３ＦＥＴＱ１９ならびにＰチャンネルＭＯ３ＦＥ
ＴＱ５及びＮチャンネルＭＯ３ＦＥＴＱ２０からなる２
個のＣＭＯＳインバータ回路を含む、これらのＣＭＯＳ
インバータ回路は、その入力端子及び出力端子が互いに
交差接続されることで、ＣＭＯＳスタティック型ＲＡＭ
の記憶素子となるランチを構成する。また、これらのＣ
ＭＯＳインバータ回路の共通結合された入力端子及び出
力端子は、各ラッチの入出力ノードとされる。メモリア
レイＭＡＲＹの同一の行に配置されるｆｉ＋１個のメモ
リセルＭＣのラッチの入出力ノードは、Ｎチャンネル型
の伝送ゲートＭＯ３ＦＥＴＱ２１及びＱ２２等を介して
、対応する相補データ線ＤＯ・ＤＯ〜Ｄｎ−Ｄｎにそれ
ぞれ共通結合される。また、メモリアレイＭＡＲＹの同
一の列に配置されるｍ＋１個のメモリセルＭＣの上記伝
送ゲートＭＯ３ＦＥＴＱ２１及びＱ２２等のゲートは、
対応するワード線ＷＯ〜Ｗｍにそれぞれに共通接続され
る。

メモリアレイＭＡＲＹを構成するワード線ＷＯ〜Ｗｍは
、ＸアドレスデコーダＸＡＤに結合され、択一的に選択
状態とされる。ＸアドレスデコーダＸＡＤには、Ｘアド
レスバッファＸＡＢからｉ＋１ビットの相補内部アドレ
ス信号ａｘＯ〜土ｘｋ（ここで、例えば非反転内部アド
レス信号ａＸＯと反転内部アドレス信号ａｘＯをあわせ
て相補内部アドレス信号ａｘＯのように表す、以下間し
）が供給される。また、タイミング発生回路ＴＯから、
タイミング信号φＣ８が供給される。タイミング信号φ
ｃｏは、特に制限されないが、ＣＭＯＳスタティック型
ＲＡＭが選択状態とされるとき、所定のタイミングでハ
イレベルとされる。

ＸアドレスデコーダＸＡＤは、上記タイミング信号φｃ
ｅがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ＸアドレスデコーダＸＡ
Ｄは、上記相補内部アドレス信号ａｘＯ”ａｘｉをデコ
ードし、メモリアレイＭＡＲＹの対応するワード線を択
一的に／％イレベルの選択状態とする。

ＸアドレスバフファＸＡＢは、外部端子ＡＸＯ〜ＡＸｉ
を介して供給されるｉ＋１ビットのＸアドレス信号ＡＸ
Ｏ”ＡＸｉを取り込み、これを保持する。またこれらの
Ｘアドレス信号ＡＸＯ−ＡＸｉをもとに、相補内部アド
レス信号ａ　ｘ　Ｏ−ａｘｉを形成し、上記Ｘアドレス
デコーダＸＡＤに供給する。

一方、メモリアレイＭＡＲＹを構成する相補データ線Ｄ
Ｏ・五１〜Ｄｎ−Ｄｎは、特に制限されないが、その一
方において、対応するＰチャンネル型のプリチャージＭ
Ｏ３ＦＥＴＱ６・Ｑ７〜Ｑ８・Ｑ９を介して回路の電源
電圧に結合され、その他方において、カラムスイッチＣ
３Ｗの対応するスイッチＭＯ５ＦＥＴＱ２３・Ｑ２４〜
Ｑ２５・Ｑ２６及びＱ３１・Ｑ３２〜Ｑ３３・Ｑ３４を
介して選択的に相補共通データ線ＣＤ　−ＣＤに接続さ
れる。相補共通データ線ＣＤ　−ＣＤの非反転信号線及
び反転信号線と回路の電源電圧との間には、Ｐチャンネ
ル型のプリチャージＭＯＳ　Ｆ　ＥＴＱ３５及びＱ３６
が設けられる。ここで、回路の電源電圧は、特に制限さ
れないが、例えば＋５ｖのような正の電源電圧とされる
。

上記プリチャージＭＯ３ＦＥＴＱ６・Ｑ７〜Ｑ８・Ｑ９
ならびにＱ３５及びＱ３６のゲートには、タイミング発
生回路ＴＧから上記タイミング信号φｃｏが共通に供給
される。これらのプリチャージＭＯＳ　Ｆ　ＥＴは、Ｃ
ＭＯＳスタティック型ＲＡＭが非選択状態とされ上記タ
イミング信号φｃｅがロウレベルとされることで選択的
にオン状態となり、対応する相補データ線ＤＯ・百］〜
Ｄｎ・π下ならびに相補共通データ線ＣＤ−σ下の非反
転信号線及び反転信号線を回路の電源電圧のようなハイ
レベルにプリチャージする。ＣＭＯＳスタティック型Ｒ
ＡＭが選択状態とされ上記タイミング信号φＣｅがハイ
レベルとされるとき、これらのプリチャージはオフ状態
となる。

カラムスイッチＣ８Ｗは、特に制限されないが、メモリ
アレイＭＡＲＹの相補データ線ＤＯ−ＤＯ〜Ｄｎ−Ｄｎ
に対応して設けられるｎ＋１対の相補スイッチＭＯ３Ｆ
ＥＴＱ２３・Ｑ２４〜Ｑ２５・Ｑ２６及びＱ３１・Ｑ３
２〜Ｑ３３・Ｑ３４を含む、各村のスイッチＭＯ３ＦＥ
Ｔのゲートはそれぞれ共通結合され、Ｙアドレスデコー
ダＹＡＤから対応するデータ線選択信号ＹＯ〜Ｙｎある
いはそのインバータ回路Ｎ６〜Ｎ７による反転信号がそ
れぞれ供給される。カラムスイッチＣ８Ｗの各スイッチ
ＭＯ３ＦＥＴは、上記データ線選択信号ＹＯ〜Ｙｎが択
一的にハイレベルとされることでオン状態となり、対応
する相補データ線ＤＯ・ＤＯ＝Ｄｎ−Ｄｎと相補共通デ
ータ線ＣＤ・τ丁とを選択的に接続する。

ＹアドレスデコーダＹＡＤには、ＹアドレスバフファＹ
ＡＢからｊ＋ｌビットの相補内部アドレス信号ａｙＯ〜
１ｙｊが供給され、またタイミング発生回路ＴＧから上
記タイミング信号φｃｅが供給される。Ｙアドレスデコ
ーダＹＡＤは、上記タイミング信号φＣｅがハイレベル
とされることで、選択的に動作状態とされる。この動作
状態において、ＹアドレスデコーダＹＡＤは、上記相補
内部アドレス信号ａｙＯ〜ａｙｊをデコードして、対応
する上記データ線選択信号ＹＯ〜Ｙｎを択一的にハイレ
ベルとする。

相補共通データ線ＣＤ　−ＣＤは、センスアンプＳＡの
入力端子に結合されるとともに、ライトアンプＷＡの出
力端子に結合される。センスアンプＳＡの反転出力信号
ｄＯは、データ出力バッファＤＯＢの入力端子に結合さ
れる。データ出力バッファＤＯＢの出力端子は、さらに
データ入出力端子ＤＩＯに結合される。センスアンプＳ
Ａには、タイミング発生回路ＴＧから、タイミング信号
φｓａが供給される。また、データ出カバ、ファＤＯＢ
には、タイミング発生回路ＴＧから、タイミング信号φ
ｏｅ及び上記タイミング信号φｓａが供給される。ここ
で、タイミング信号φ３ａは、特に制限されないが、Ｃ
ＭＯＳスタティック型ＲＡＭが読み出し動作モードで選
択状態とされるとき、所定のタイミングでハイレベルと
される。また、タイミング信号φｏｅは、同様にスタテ
ィック型ＲＡＭが読み出し動作モードで選択状態とされ
るとき、出力イネーブル信号ＯＥに従って、上記タイミ
ング信号φｓａに遅れてハイレベルとされる。一方、ラ
イトアンプＷＡの入力端子は、データ人力バッファＤＩ
Ｂの出力端子に結合される。

データ人力バッファＤＩＢの入力端子は、特に制限され
ないが、さらに上記データ入出力端子ＤＩＯに共通結合
される。ライトアンプＷＡには、タイミング発生回路Ｔ
Ｇから、タイミング信号φＷｅが供給される。ここで、
タイミング信号φｗｅは、ＣＭＯＳスタティック型ＲＡ
Ｍが書き込み動作モードで選択状態とされるとき、所定
のタイミングで一時的にハイレベルとされる。

センスアンプＳＡは、後述するように、レベルシフト回
路ＬＳ及びセンス回路ＳＣを含む、レベルシフト回路Ｌ
Ｓの入力端子は、上記相補共通データ線ＣＤ−τ丁に結
合され、その出力端子は、センス回路ＳＣの入力端子に
結合される。センス回路ＳＣの出力信号は、センスアン
プＳＡの上記反転出力信号ｄＯとされる。センスアンプ
ＳＡのレベルシフト回路ＬＳ及びセンス回路ＳＣは、上
記タイミング信号φ３ａがハイレベルとされることで、
選択的に動作状態とされる。この動作状態において、レ
ベルシフト回路ＬＳは、メモリアレイＭＡＲＹの選択さ
れたメモリセルＭＣから対応する相補データ線ＤＯ・Ｄ
Ｏ〜Ｄｎ−Ｄｎ及び相補共通データ線ＣＤ　−ＣＤを介
して出力される読み出し信号のレベルを、センス回路Ｓ
Ｃの感度が最高となるレベルまでシフトする。また、セ
ンス回路ＳＣは、上記レベルシフト回路ＬＳを介して伝
達される相補読み出し信号を増幅し、上記反転出力信号
ｄｏを形成する。

データ出力バッファＤＯＢは、後述するように、上記セ
ンスアンプＳＡの反転出力信号ｄｏを受ける出力ラッチ
及び出カバソファを含む。このうち、出力ランチは、Ｃ
ＭＯＳスタティック型ＲＡＭが読み出し動作モードとさ
れ上記タイミング信号φｓａがハイレベルとされること
で、上記センスアンプＳＡの反転出力信号ｄＯを取り込
み、これを保持する。また、出カバソファは、同様にＣ
ＭＯ−Ｓスタティック型ＲＡＭが読み出し動作モードと
され上記タイミング信号φＯｅがハイレベルとされると
き、上記反転出力信号ｄＯに従った読み出しデータを形
成し、データ入出力端子ＤＩＯを介して外部に送出する
。上記タイミング信号φｏａがロウレベルとされるとき
、データ出力バッファＤＯＢの出カバソファの出力は、
ハイインピーダンス状態とされる。

センスアンプＳＡ及びデータ出カバソファＤ０Ｂの具体
的な回路構成とその動作については、後で詳細に説明す
る。

一方、データ入力バッファＤＩＢは、ＣＭＯＳスタティ
ック型ＲＡＭの書き込み動作モードにおいて、データ入
出力端子ＤＩＯを介して外部から供給される書き込みデ
ータを、ライトアンプＷＡに伝達する。

ライトアンプＷＡは、ＣＭＯＳスタティック型ＲＡＭが
書き込み動作モードとされ上記タイミングφｗｅがハイ
レベルとされることで、選択的に動作状態とされる。こ
の動作状態において、ライトアンプＷＡは、上記データ
入力バッファＤＩＢを介して伝達される書き込みデータ
を相補署き込み信号とし、相補共通データ線ＣＤ　−Ｃ
Ｄを介して、選択されたメモリセルＭＣに供給する。特
に制限されないが、タイミング信号φｗｅがロウレベル
とされるとき、ライトアンプＷＡの出力はハイインピー
ダンス状態とされる。

タイミング発生回路ＴＯは、外部から制御信号として供
給されるチップイネーブル信号ＧＥ、　ライトイネーブ
ル信号ＷＥ及び出カイネーブル信号τ丁をもとに、上記
各種のタイミング信号を形成し１、各回路に供給する。

第１図には、第２図のＣＭＯＳスタティック型ＲＡＭの
センスアンプＳＡ及びデータ出カバソファＤＯＢの一実
施例の回路図が示されている。同図には、メモリアレイ
ＭＡＲＹの関連する一部の回路が部分的に示されている
が、第１図と重複するため、その説明は割愛する。

第１図において、センスアンプＳＡは、特に制限されな
いが、レベルシフト回路ＬＳ及びセンス回路ＳＣを含む
。

センスアンプＳＡのレベルシフト回路ＬＳは、特に制限
されないが、差動形態とされる一対のＮチャンネルＭＯ
３ＦＥＴＱＩ　４及びＱ１５と、これらのＭＯＳＦＥＴ
のソース側に設けられるもう一対のＮチャンネルＭＯ３
ＦＥＴＱ１６及びＱ１７とを含む、Ｍ、０３ＦＥＴＱ１
４及びＱ１５のドレインは回路の電源電圧に結合され、
ＭＯ３ＦＥＴＱ１６及びＱ１７の共通結合されたソース
は、ＮチャンネルＭＯ３ＦＥＴＱＩ　８を介して回路の
接地電位に結合される。ＭＯ３ＦＥＴＱＩ　４及びＱ１
５のゲートは、上記相補共通データ線の非反転信号線Ｃ
Ｄ及び反転信号線ＣＤにそれぞれ結合される。ＭＯ５Ｆ
Ｅ’ｌ”Ｑ１６のゲートは、そのドレインに結合され、
さらにＭＯ３ＦＥＴＱ１７のゲートに共通結合される。

これにより、ＭＯ３ＦＥＴＱ１６及びＱ１７は、電流ミ
ラー形態とされる。ＭＯ３ＦＥＴＱＩ　Ｂのゲートには
、タイミング発生回路ＴＧから、上述のタイミング信号
φ３ａが供給される。ＭＯ３ＦＥＴＱＩ　４及びＱ１５
のソース電位は、相補読み出し信号５ｄ−ｓｄとして、
センス回路ＳＣに供給される。

ＣＭＯＳスタティック型ＲＡＭが読み出し動作モードで
選択状態とされ上記タイミング信号φＳａがハイレベル
とされると、ＭＯ３ＦＥＴＱ１Ｂがオン状態となり、レ
ベルシフト回路ＬＳが動作状態とされる。このとき、レ
ベルシフト回路ＬＳのＭＯ３ＦＥＴＱ１４及びＱ１５の
ゲートには、メモリアレイＭＡＲＹの選択されたメモリ
セルＭＣから相補データ線ＤＯ・Ｔ１及び相補共通デー
タ線ＣＤ−３丁を介して、所定の読み出し信号が供給さ
れる。前述のように、ＣＭＯＳスタティック型ＲＡＭが
非選択状態とされるとき、メモリアレイＭＡＲＹの相補
データ線ＤＯ・ＤＯ〜Ｄｎ・Ｄｎは回路の電源電圧のよ
うなハイレベルにプリチャージされる。したがって、上
記読み出し信号は、回路の電源電圧に近い比較的高いレ
ベルをその中心レベルとする。

このように、相補共通データ線ＣＤ−ＣＤを介して伝達
される読み出し信号の中心レベルが比較的高いレベルと
されることで、レベルシフト回路ＬＳのＭＯ３ＦＥ’ｆ
’（，１１４及びＱ１５は、ともにオン状態となる。こ
のため、ＭＯ３ＦＥＴＱＩ　４及びＱ１５のソース電位
すなわち相補読み出し信号５ｄ−ｓｄは、ＭＯ３ＦＥＴ
ＱＩ　４とＱ１６あるいはＭＯ３ＦＥＴＱＩ　５とＱ１
７のコンダクタンス比によって決まる所定のバイアスレ
ベルを中心として、上記読み出し信号と同相で変化する
。

この実施例において、上記バイアスレベルは、センス回
路ＳＣの感度が最高となるレベルに設定される。つまり
、相補共通データ線ＣＤ−ＣＤを介して伝達される読み
出し信号は、レベルシフト回路ＬＳによってレベルシフ
トされ、センス回路ＳＣの感度が最大となる効果的なバ
イアスレベルを持つ相？！読み出し信号５ｄ−ｓｄとな
る。

センスアンプＳＡのセンス回路ＳＣは、特に制限されな
いが、差動形態とされるＮチャンネル型（第１導電型）
の一対のＭＯＳＦＥＴＱＩＩ　（第１のＭＯＳＦＥＴ）
及びＱ１２（第２のＭＯＳＦＥＴ）と、これらのＭＯＳ
ＦＥＴのドレイン側に設けられるＰチャンネル型（第２
導電型）の一対のＭＯ３ＦＥＴＱＩ　（第３のＭＯＳＦ
ＥＴ）及びＱ２（第４のＭＯＳＦＥＴ）とを含む、ＭＯ
ＳＦＥＴＱ１及びＱ２のソースは、回路の電源電圧（第
１の電源電圧）に結合され、ＭＯＳＦＥＴＱＩＩ及びＱ
１２の共通結合されたソースと回路の接地電位（第２の
電源電比）との間には、ＮチャンネルＭＯ３ＦＥＴＱ１
３　（第５のＭＯＳＦＥＴ）が設けられる。ＭＯ３ＦＥ
ＴＱＩのゲートは、そのドレインに共通結合され、さら
にＭＯＳＦＥＴＱ２のゲートに結合される。これにより
、ＭＯＳＦＥＴＱＬ及びＱ２は、電流ミラー形態とされ
る。

ＭＯＳＦＥＴｌ”Ｑｌｌ及びＱ１２のゲートには、上記
レベルシフト回路ＬＳの出力信号すなわち相補読み出し
信号５ｄ−ｓｄが供給される。また、ＭＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ　１３のゲートには、上記タイミング信号φｓａ
が供給される。

この実施例において、上記ＭＯ３ＦＥＴＱ１２は、特に
制限されないが、その定数Ｓ２すなわちそのチャンネル
幅Ｗ２のチャンネル長Ｌ２に対する比率Ｗ２／Ｌ２が、
ＭＯＳＦＥＴＱＩ　１の定数３１すなわちそのチャンネ
ル幅Ｗｌのチャンネル長ＬＬに対する比率Ｗ　ｌ　／　
Ｌ　Ｌに比較して大きくなるように設計され、その比率
は、特に制限されないが、ｓ　２／ｓ　１　＝１．１−ｉ、４の範囲にあるように設定される。

ＭＯ３ＦＥＴＱＩ　２のドレインすなわちノードｒ１ｉ
は、さらにＣＭＯＳインパーク回路Ｎ１の入力端子に結
合される。このインバータ回路Ｎｌの入力端子と回路の
電源電圧との間には、そのゲートに上記タイミング信号
φｓａを受けるＰチャンネル型のプリセントＭＯ３ＦＥ
ＴＱ３　　（第６のＭＯＳＦＥＴ）が設けられる。イン
バータ回路Ｎ１の出力信号は、センスアンプＳＡの反転
出力信号ｄｏとされる。

ＣＭＯＳスタティック型ＲＡＭが非選択状態とされ上記
タイミング信号φｓａがロウレベルとさレルトキ、セン
ス回′ａＩＳＣの駆動ＭＯ３ＦＥＴＱ１３はオフ状態と
なり、プリセ−／　）　Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱ３がオ
ン状態となる。したがっ”ζ、センス回路ＳＣは非動作
状態とされ、ＭＯＳＦＥＴＱＩＩ及びＱ１２のドレイン
電位は、ともに不確定レベルになろうとする。ところが
、前述のように、プリセントＭＯ３ＦＥＴＱ３がオン状
態となるため、ＭＯ３ＦＥＴＱＩ　２のトレーＣンすな
わちノードｎ２は、回路の電源電圧のようなハイレベル
とされる。その結果、インバータ回路Ｎ１の出力信号す
なわち反転出力信号ｄＯは、ロウレベルに確定される。

これにより、ＣＭＯＳインバータ回路Ｎ１の貫通電流が
防止され、ＣＭＯＳスタティック型ＲＡＭの低消費電力
化が図られる。

一方、ＣＭＯＳスタティック型ＲＡ　Ｍ　ＩＪ＜読み出
し動作モードで選択状態とされ上記タイミング信号φｓ
ａがハイレベルとされると、駆動ＭＯ３ＦＥＴＱ１３が
オン状態となり、プリセットＭＯ８Ｆ　Ｅ　Ｔ　Ｑ　３
はオフ状態となる。したがって、センス回路ＳＣは動作
状態とされ、相補読み出し信号５ｄ−ｓｄの増幅動作が
行われる。その結果、ノードｎ２のレベルは、相補読み
出し信号５ｄ−ｓｄに従って逆相で変化される。すなわ
ち、相補読み出し信号ｓｄ　−ｓｄが論理“０゛とされ
非反転信号ｓｄが反転信号ｓｄよりも低くされるとき、
／−Ｆｎ２のレベルはその中心レベルよりモ低いロウレ
ベルとされ、これによって、反転出力信号子τがハイレ
ベルとされる。一方、相補読み出し信号ｓｄ　−ｓｄが
論理“ｌ”とされ非反転信号Ｓｄが反転信号ｓｄよりも
高（されると、ノードｎ２のレベルはその中心レベルよ
りも高いハイレヘルとされ、これによって、反転出力信
号ｄＯがロウレベルとされる。

ところで、この実施例において、センス回ＢｓＣのＭＯ
３ＦＥＴＱＩ　２は、前述のように、その定数３２がＭ
Ｏ３ＦＥＴＱＩ　１の定数３１に比較して所定の比率を
もって大きくなるように設計される。したがって、反転
信号１Ｑｓｄからみたセンス回路ＳＣの実質的な論理ス
レッシホルトレベルは、非反転信号線ｓｄからめたセン
ス回路ＳＣの実質的な論理スレフシホルトレベルよりも
高くされる。このため、センス回路ＳＣのインバータ回
路Ｎｌの入力信号すなわち、／−ドｎ２の電位がロウレ
ベルとされる場合の感度が、上記７ｚ−ドｎ２の電位が
ハイレベルとされる場合の感度に比較して大きくされる
。その結果、センス回路ＳＣの相補読み出し信号５ｄ−
ｓｄの論理“０”入力に対する感度が選択的に大きくさ
れる。

一方、このようにセンス回路ＳＣの相補読み出し信号５
ｄ−ｓｄの論理“０”入力に対する感度が選択的に大き
くされることで、センス回路ＳＣの相補読み出し信号５
ｄ−ｓゴの論理“１゛入力に対する感度は逆に小さくさ
れる。ところが、ノードｎ２のレヘルは、前述のように
、ＣＭＯＳスタティック型ＲＡＭが非選択状態とされる
ときハイレベルにブリセントされる。このため、相補読
み出し信号５ｄ−ｓｄが論理“ｌ゛とされる場合、ノー
ドｎ２のレベルは速やかにハイレベルとされる。したが
って、センス回路ＳＣの相？ｉｌｉ読み出し信号５ｄ−
ｓｄの論理“ｌ”人力に対する感度が小さくされること
の問題は、発生しない。これらのことから、センス回路
ＳＣの動作は総合的に高速化され、ＣＭＯＳスタティッ
ク型ＲＡＭの読み出し動作が高速化されるものである。

データ出力バッファＤＯＢは、特に制限されないが、Ｃ
ＭＯＳインバータ回路Ｎ３及びＮ４の入力端子及び出力
端子が交差接続されることによって構成される出力ラン
チと、トライステート型の出カバ７フアＯＢＩとを合む
、出力ラッチを構成するインバータ回路Ｎ３の入力端子
には、特に制限されないが、並列形態とされるＰチャン
ネルＭＯ３ＦＥＴＱＩＯ及びＮチャンネルＭＯ３ＦＥＴ
Ｑ２９からなる伝送ゲートを介して、上記センスアンプ
ＳＡの反転出力信号ｄｏが供給される０Ｍ０３ＦＦ：Ｔ
ＱＩ　Ｇのゲートには、上記タイミング信号φｓａのＣ
ＭＯＳインバータ回路Ｎ５による反転信号が供給され、
ＭＯ５ＦＥＴＱ２９のゲートには、上記タイミング信号
φ９ａが供給される。

上記伝送ゲートは、タイミング信号φｓａがハイレベル
とされることで、選択的に伝達状態となる。

このとき、センスアンプＳＡの反転出力信号ｄ。

が、インバータ回路Ｎ３及びＮ４からなる上記出力ラッ
チに取り込まれる。これにより、データ出カバソファＤ
ＯＢ内における上記反転出力信号ｄＯのレベルが、補正
される。

センスアンプＳＡの反転出力信号ｄＯは、特に制限され
ないが、さらにデータ出力バッファＤＯＢのＣＭＯＳイ
ンバータ回路Ｎ２によって反転された後、出カバソファ
ＯＢＩの一方の入力端子に供給される。出カバソファ０
Ｉ３１の他方の入力端子には、タイミング発生回路ＴＧ
から上述のタイミング信号φＯｅが供給される。出力バ
ッファＯＢｌは、特に制限されないが、トライステート
型の出カバソファとされ、その出力は、上記タイミング
信号φｏｅがハイレベルとされ同時にインバータ回路Ｎ
２の出力信号すなわちセンスアンプＳＡの非反転出力信
号ｄＯがハイレベルとされるとき、選択的にハイレベル
とされる。また、タイミンク信号φｏｓがハイレベルと
され同時に上記非反転出力信号ｄＯがロウレベルとされ
るとき、出カバソファＯＢＩの出力は、選択的にロウレ
ベルとされる。タイミング信号φＯｅがロウレベルとさ
れるとき、出カバソファＯＢＩの出力は、ハイインピー
ダンス状態とされる。

第３図には、第１図のＣＭＯＳスタティック型ＲＡＭの
読み出し動作モードの一実施例のタイミング図が示され
ている。同図には、上記相補読み出し信号５ｄ−ｓｄが
論理“０”及び論理“１′とされるときのセンス回路Ｓ
Ｃの動作の違いを明確にするため、２サイクル分の読み
出し動作モードが連続して示されている。第３図ならび
に上記第１図及び第２図に従って、この実施例のＣＭＯ
Ｓスタティック型ＲＡＭの読み出し動作モードの概要を
説明する。

第３図において、ＣＭＯＳスタティック型ＲＡＭは、特
に制限されないが、チップイネーブル信号ＣＥがハイレ
ベルからロウレベルに変化されることで選択状態とされ
る。このチップ−イネーブル信号ＧＥのロウレベル変化
に先立って、ライトイネーブル１６号ＷＥがハイレベル
とされ、読み出し動作モードであることが指定される。

また、外部端子ＡＸＯ〜ＡＸｉには、Ｘ？ドレス信号Ａ
ＸＯ〜ＡＸｉがロウアドレスｒａａを指定する組み合わ
きで供給され、外部端子ＡＹＯ−ＡＹｊには、Ｙアドレ
ス信号ＡＹＯ〜ＡＹｊがカラムアドレスｃａＱを指定す
る組み合わせで供給される。さらにチップイネーブル１
８号ＣＥがロウレベルとされてから所定の時間が経過し
た後、出力、イネーブル信号ＯＥが一時的にロウレベル
とされる。

ＣＭＯＳスタティック型ＲＡＭでは、チップイネーブル
信号ＣＥがロウレベルとされることで、まずタイミング
信号φＣ６がハイレベルとされ、やや遅れてタイミング
信号φｓａがハイレベルとされる。また、出力イネーブ
ル信号ＯＥが一時的にロウレベルとされることで、タイ
ミング信号φｏｅが一時的にハイレベルとサレる。

タイミング信号φｃｅがハイレベルとされることで、Ｘ
アドレスデコーダＸＡＤ及びＹアドレスデコーダＹＡＤ
が動作状態とされ、メモリアレイＭＡＲＹのロウアドレ
ス信号ｒａａに対応するワード線が択一的にハイレベル
とされ、カラムアドレスｃａＱに対応するデータ線選択
信号ＹＯが択一的にハイレベルとされる。その結果、メ
モリアレイＭＡＲＹの上記ワード線に結合されるｎ＋１
個のメモリセルＭＣが選択状態とされ、その記憶データ
に応じた読み出し信号が対応する相補データ線ＤＯ・Ｄ
Ｏ−Ｄｎ−Ｄｎに出力される。また、このうち、上記カ
ラムアドレスＣａＯに対応する相補データ線ＤＯ・ＤＯ
がカラムスイッチＣ８Ｗによって選択され、相補共通デ
ータ線ＣＤ　−ＣＤに接続される。これにより、ロウア
ドレスｒａａ及びカラムアドレスｃａＱによって指定さ
れる１個のメモリセルＭＣの読み出し信号が、相補デー
タ線ＤＯ・τ了及び相補共通データ線ＣＤ−７丁を介し
て、センスアンプＳＡに伝達される。第３図の実施例の
１回目の読み出しサイクルにおいて、選択された１個の
メモリセルＭＣに保持される記憶データは、論理“Ｏ”
とされる。

センスアンプＳＡでは、タイミング信号φ３ａがハイレ
ベルとされることで、レベルシフト回路ＬＳ及びセンス
回路ＳＣが動作状態となる。したがって、相補共通デー
タ線ＣＤ−ＣＤを介して入力される読み出し信号が、ま
ずレベルシフト回路ＬＳによってレベルシフトされ、所
定のバイアスレベルを持つ相補読み出し信号５ｄ−ｓｄ
が形成される。この相補読み出し信号５ｄ−ｓｄは、さ
らにセンス回路ＳＣによって増幅される。その結果、ノ
ードｎ２がロウレベルとされる。

この実施例のＣＭＯＳスタティック型ＲＡＭにおいて、
センス回路ＳＣの上記ノードｎ２がロウレベルとされる
場合の感度は、上記ノードｎ２がハイレベルのままとさ
れる場合の感度に比較して大きくされる。このため、上
記センス回路ＳＣによる増幅動作は比較的高速化され、
ノードｎ２は急速にロウレベルとされる。

ノードｎ２がロウレベルとされることで、ＣＭＯＳイン
バータ回路Ｎ１の出力信号すなわちセンスアンプＳＡの
反転出力信号ｄＯが、回路の電源電圧のようなハイレベ
ルとされる。この反転出力信号子τのハイレベルは、こ
のときタイミング信号φ３ａがすでにハイレベルである
ことから、データ出力バッファＤＯＢの出力ランチに取
り込まれ、さらに、タイミング信号φｏｅが一時的にハ
イレベルとされることで、データ出力バッファＤＯＢの
出力バンファＯＢＩ及びデータ入出力端子ＤＩＯを介し
て、論理′０”の読み出しデータとして外部に送出され
る。

チップイネーブル信号ＣＥ及び出力イネーブル信号ＯＥ
がハイレベルに戻されると、ＣＭＯＳスタティック型Ｒ
ＡＭは非選択状態とされ、各回路は非動作状態とされる
。

次に、チップイネーブル信号ＧＥが再度ハイレベルから
ロウレベルに変化される。このチップイネーブル信号Ｃ
Ｅのロウレベル変化に先立って、外部端子ＡＸＯ”ＡＸ
ｉには、Ｘアドレス信号ＡＸＯ−ＡＸＩがロウアドレス
ｔａｂを指定する組み合わせで供給され、また外部端子
ＡＹＯ−ＡＹｊには、Ｙアドレス信号ＡＹＯ〜ＡＹＪが
カラムアドレスｃａＱを指定する組み合わせで供給され
る。ライトイネーブル信号ＷＥは、依然ハイレベルのま
まとされる。

ＣＭＯＳスタティック型ＲＡＭでは、チップイネーブル
信号ＧＥがロウレベルとされることで、上記第１の読み
出しサイクルと同様な動作が行われ、その結果、ロウア
ドレスｔａｂ及びカラムアドレスｃａＱによって指定さ
れる１個のメモリセルＭＣの読み出し信号が、対応する
相補データ線ＤＯ−Ｄｏ及び相補共通データ線ＣＤ　−
ＣＤを介して、センスアンプＳＡに伝達される。この実
施例の第２の読み出しサイクルにおいて、選択状態とさ
れる１個のメモリセルＭＣに保持される記憶データは論
理“１″とされる。したがって、タイミング信号φｓａ
がハイレベルとされることで、センスアンプＳＡのセン
ス回路ＳＣのノードｎ２の電位は、少しだけ低下される
が、ＣＭＯＳインバータ回路Ｎｌの論理スレンシホルド
レベルより低くされることはない。

この実施例のＣＭＯＳスタティック型ＲＡＭにおいて、
センス回路ＳＣの上記ノードｎ２がハイレベルのままと
される場合の感度は、上記ノードｎ２がロウレベルとさ
れる場合の感度に比較して小さくされる。このため、上
記センス回路ＳＣによる増幅動作は比較的遅くされるが
、ノードｎ２のレベルがハイレベルのままとされる論理
“１″の読み出し動作であるため、問題はない。

ノードｎ２のレベルがハイレベルのままとされることで
、ＣＭＯＳインバータ回路Ｎ１の出力信号すなわちセン
スアンプＳＡの反転出力信号ｄＯは、回路の接地電位の
ようなロウレベルのままとされる。この反転出力信号ｄ
Ｏのロウレベルは、このときタイミング信号φＳａがす
でにハイレベルであることから、データ出力バッファＤ
ＯＢの出力ラッチに取り込まれ、さらに、タイミング信
号φｏｅが一時的にハイレベルとされることで、データ
出カバソファＤＯＢの出カバソファＯＢＩ及びデータ入
出力端子ＤＩＯを介して、論理“１”の読み出しデータ
として送出される。

以上のように、この実施例のＣＭＯＳスタティック型Ｒ
ＡＭは、電流ミラー型のセンス回路ＳＣを含むセンスア
ンプＳＡを具備する。センス回路ＳＣは、そのゲートに
相補読み出し信号として対をなす非反転信号ｓｄ及び反
転信号ｓｄをそれぞれ受け差動形態とされるＮチャンネ
ルＭＯ３ＦＥＴＱＩＩ及びＱ１２と、これらのＭＯＳ　
Ｆ　ＥＴのドレイン側に設けられ電流ミラー形態とされ
るＰチャンネルＭＯ３ＦＥＴＱＩ及びＱ２とを含む。

センス回路ＳＣは、さらに、その入力端子が上記ＭＯ３
ＦＥＴＱＩ　２のドレインに結合されるＣＭＯＳインバ
ータ回路Ｎｌと、このＣＭＯＳインバータ回路Ｎｌの入
力端子と回路の電源電圧との間に設けられるプリセット
用ＭＯ３ＦＥＴＱ３とを含む、この実施例において、上
記ＭＯ３ＦＥＴＱ１２の定数３２すなわちそのチャンネ
ル幅Ｗ２のチャンネル長Ｌ２に対する比率Ｗ２／Ｌ２は
、上記ＭＯ３ＦＥＴＱＩ　１の定数３１すなわちそのチ
ャンネル幅Ｗ１のチャンネル長Ｌ１に対〒る比率Ｗｌ／
Ｌｌに対して大きくされる。このため、センス回路ＳＣ
の上記相補読み出し信号ｓｄ・７丁の論理“０″人力に
対する感度が、その論理“１”入力に対する感度に比較
して大きくされる。これにより、センス回路ＳＣの動作
は総合的に高速化され、このような電流ミラー型のセン
ス回路ＳＣを含むＣＭＯＳスタティック型ＲＡＭの読み
出し動作が高速化されるものである。

以上の実施例に示されるように、この発明をＣＭＯＳス
タティック型ＲＡＭ等の半導体記憶装置に適用した場合
、次のような効果が得られる。すなわち、（１１そのゲートに相補信号として対をなす非反転信号
及び反転信号をそれぞれ受けるＮチャンネル型の第１及
び第２のＭＯＳ　Ｆ　ＥＴと、これらのＭ０５ＦＥＴの
ドレイン側に設けられ電流ミラー形態とされるＰチャン
ネル型の第３及び第４のＭＯＳＦＥＴと、その入力端子
が上記第２のＭＯＳＦＥＴのドレインに結合されるＣＭ
ＯＳインバータ回路と、上記ＣＭＯＳインバータ回路の
入力端子と回路の電源電圧との間に設けられるプリセッ
ト用のＭＯＳ　Ｆ　ＥＴとを含む電流ミラー型のセンス
回路において、上記第２又は第３のＭＯＳ　Ｆ　ＥＴの
定数すなわちそのチャンネル幅のチャンネル長に対する
比率が、上記第１又は第４のＭＯＳＦＥＴの上記定数に
比較して大きくなるように設計することで、センス回路
の上記相補信号の論理“０”入力に対する感度を、その
論理“１”入力に対する感度に比較して大きくすること
ができるという効果が得られる。

（２）上記（１）項により、電流ミラー型のセンス回路
の動作を、総合的に高速化できるという効果が得られる
。

（３）上記（１）項及び（２）項により、電流ミラー型
のセンス回路を含むＣＭＯＳスタティック型ＲＡＭ等の
読み出し動作を、高速化できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図のセン
ス回路ＳＣにおいて、ＭＯＳＦＥＴＱＩ　２の定数３２
とＭＯＳＦＥＴＱＩ１の定数ｓｌとの比率は、任意の値
をとることができる。また、ＭＯＳＦＥＴＱＩ　１及び
Ｑｌ２の定数を同じにし、代わってＭＯＳＦＥＴＱＩの
定数をＭＯＳ　Ｆ　ＥＴＱ　２の定数に比較して大きく
してもよいし、ＭＯＳＦＥＴＱＩ　２及びＱｌの両方の
定数を対応するＭＯＳＦＥＴＱＩ　１及びＱ２の定数に
比較して大きくすることもよい、ＭＯＳＦＥＴＱＩＩ及
びＱｌ２のゲートには、相補読み出し信号ｓｄ　−ｓｄ
が反転して供給されるものであってもよい、この場合、
ＣＭＯＳインバータ回路Ｎ１の出力信号は、非反転出力
信号ｄｏとなる。

プリセント用のＭＯＳＦＥＴＱ３は、ＮチャンネルＭＯ
ＳＦＥＴにより構成されるものであってもよい。また、
センス回路ＳＣは、複数の電流ミラー型増幅回路が対称
的に組み合わされて構成されるものであってもよい、第
２図において、メモリアレイＭ　Ａ　ＲＹは、複数のメ
モリマットにより構成されることもよいし、メモリセル
ＭＣは、高抵抗負荷型のスタティック型メモリセルであ
ってもよい。ＣＭ　ＯＳスタティック型ＲＡＭは、カラ
ム系選択回路を含まないものであってもよいし、同時に
複数ビットの記憶データを入出力するものであってもよ
い、出力イネーブル信号ＯＥは、不可欠のものではない
、さらに、第１図に示されるセンス回路ＳＣやレベルシ
フト回路ＬＳ及びデータ出力バッファＤＯＢの具体的な
回路構成ならびに第１図に示されるＣＭＯＳスタティッ
ク型ＲＡＭのブロック構成や制御信号等の組み合わせな
ど、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳスタティッ
ク型ＲＡＭに通用した場合について説明したが、それに
限定されるものではなく、例えば、ダイナミック型ＲＡ
Ｍやその他の半導体記憶装置にも通用できる０本発明は
、少なくとも電流ミラー型のセンス回路を有する半導体
記憶装置あるいはこのような半導体記憶装置を内蔵する
ディジタル集積回路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、そのゲートに相補信号として対をなす非
反転信号及び反転信号をそれぞれ受けるＮチャンネル型
の第１及び第２のＭＯＳＦＥＴと、これらのＭＯＳ　Ｆ
　ＥＴのドレイン側に設けられ電流ミラー形態とされる
Ｐチャンネル型の第３及び第４のＭＯＳＦＥＴと、その
入力端子が上記第２のＭＯＳＦＥＴのドレインに結合さ
れるＣＭＯＳインバータ回路と、上記ＣＭＯＳインバー
タ回路の入力端子と回路の電源電圧との間に設けられる
プリセット用ＭＯ３ＦＥＴとを含む電流ミラー型のセン
ス回路において、上記第２又は第３のＭＯＳ　Ｆ　ＥＴ
の定数すなわちそのチャンネル幅のチャンネル長に対す
る比率を、上記第１又は第４のＭＯＳＦＥＴの上記定数
に比較して太き（することで、センス回路の動作を総合
的に高速化できる。これにより、電流ミラー型のセンス
回路を含むＣＭＯＳスタティック型ＲＡＭ等の読み出し
動作を高速化できる。

【図面の簡単な説明】

第１図は、この発明が適用されたＣＭＯＳスタティック
型ＲＡＭのセンスアンプ及びデータ出力バッファの一実
施例を示す回路図、第２図は、第１図のセンスアンプ及びデータ出力バッフ
ァを含むＣＭＯＳスタティック型ＲＡＭの一実施例を示
す回路ブロック図、第３図は、第２図のＣＭＯＳスタティック型ＲＡＭの読
み出し動作モードの一実施例を示すタイミング図、第４図は、従来のＣＭＯＳスタティック型ＲＡＭのセン
スアンプ及びその周辺部の一例を示す回路図である。ＳＡ・・・センスアンプ、ＬＳ・・・レベルシフｌ−回
路、ＳＣ・・・センス回路、ＤＯＩ３・・・データ出力
バッファ、Ｍ　Ａ　ＲＹ・・・メモリアレイ、ＭＣ・・
・メモリセル、ＣＳＷ・・・カラムス・「ソチ。ＸＡＤ・・・Ｘアドレスデコーダ、ＹＡＤ・・・Ｙアド
レスデコーダ、ＸＡＢ・・・Ｘアドレスバ、ファ、ＹＡ
Ｂ・・・Ｙアドレスバッファ、ＤＩＢ・・・データ入カ
バ７フア、ＷＡ・・・ライトアンプ、ＴＯ・・・タイミ
ング発生回路。Ｑ１〜ＱＩＯ，Ｑ３１〜Ｑ３Ｇ・・・ＰチャンネルＭＯ
３ＦＥＴ、Ｑｉ　ｉ〜Ｑ２９・・・ＮチャンネルＭＯ３
ＦＥＴ、Ｎｌ−Ｎ７・・・インバータ回路、ＯＢ・・・
出力バッファ。

Claims

【特許請求の範囲】１、それぞれのゲートに一対の相補信号を受け差動形態
とされる第１導電型の第１及び第２のＭＯＳＦＥＴと、
上記第１のＭＯＳＦＥＴのドレインと第１の電源電圧と
の間に設けられそのゲート及びドレインが共通結合され
る第２導電型の第３のＭＯＳＦＥＴと、上記第２のＭＯ
ＳＦＥＴのドレインと第１の電源電圧との間に設けられ
そのゲートが上記第３のＭＯＳＦＥＴのゲートに結合さ
れる第２導電型の第４のＭＯＳＦＥＴと、上記第１及び
第２のＭＯＳＦＥＴの共通結合されたソースと第２の電
源電圧との間に設けられ所定のタイミング信号に従って
選択的にオン状態とされる第１導電型の第５のＭＯＳＦ
ＥＴと、その入力端子が上記第４のＭＯＳＦＥＴのドレ
インに結合されるＣＭＯＳインバータ回路と、上記ＣＭ
ＯＳインバータ回路の入力端子と第１の電源電圧との間
に設けられ上記タイミング信号に従って上記第５のＭＯ
ＳＦＥＴと相補的にオン状態とされる第６のＭＯＳＦＥ
Ｔとを含むセンス回路を具備し、上記センス回路の上記
ＣＭＯＳインバータ回路の入力信号がロウレベルとされ
る場合の感度が、上記ＣＭＯＳインバータ回路の入力信
号がハイレベルのままとされる場合の感度に比較して大
きくされることを特徴とする半導体記憶装置。２、上記第１のＭＯＳＦＥＴのゲートには上記相補信号
の非反転信号が供給され、上記第２のＭＯＳＦＥＴのゲ
ートには上記相補信号の反転信号が供給されるものであ
って、上記センス回路の上記ＣＭＯＳインバータ回路の
入力信号がロウレベルとされる場合の感度は、上記第２
及び／又は第３のＭＯＳＦＥＴの定数すなわちそのチャ
ンネル幅のチャンネル長に対する比率が対応する上記第
１又は第４のＭＯＳＦＥＴの上記定数に比較して大きく
されることにより、上記ＣＭＯＳインバータ回路の入力
信号がハイレベルのままとされる場合の感度に比較して
大きくされるものであることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。３、上記半導体記憶装置は、ＣＭＯＳスタティック型Ｒ
ＡＭであり、上記相補信号は、メモリアレイの選択され
たメモリセルから少なくとも対応する相補データ線及び
レベルシフト回路を介して伝達される読み出し信号であ
ることを特徴とする特許請求の範囲第１項又は第２項記
載の半導体記憶装置。