KR900002665B1 - 반도체 기억회로 - Google Patents

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KR900002665B1
KR900002665B1 KR1019860006842A KR860006842A KR900002665B1 KR 900002665 B1 KR900002665 B1 KR 900002665B1 KR 1019860006842 A KR1019860006842 A KR 1019860006842A KR 860006842 A KR860006842 A KR 860006842A KR 900002665 B1 KR900002665 B1 KR 900002665B1
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요이찌 도비다
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미쓰비시전기 주식회사
시끼 모리야
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Abstract

내용 없음.

Description

반도체 기억회로
제 1 도는 본발명에 관한 반도체 기억회로의 응동회로의 일실시예를 표시하는 회로도.
제 2 도는 제 1 도의 회로동작을 설명하기위한 타이밍도.
제 3 도는 제 1 도의 응동회로가 적용된 반도체 기억회로를 표시하는 회로도.
제 4 도는 제 3 도의 회로동작을 설명하기위한 타이밍도.
제 5 도는 제 2 도의 실시예를 설명하기위한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 전원단자 2 : 외부입력단자
3 : M1-Mn, 4, 7, 8, 10, 11, 14, 15, 18, 20, 23, 25 : MOST N1-Nn,
5, 9, 13, 16, 19, 22, 26… : 접속점 17 : 용량, 6, 12, 21, 27, 32 : 단자
24 : 저항, 28, 29, 30, 31 : 인버어터회로
본 발명은 전계효과형 트랜지스터(이하 "MOST"라고칭함)를 사용한 반도체기억회로에 관한 것중 특히 시험시간이 단축되는 반도체 기억회로에 관한 것이다. 반도체 기억회로의 기억용량의 증대는 급격하여 약 3년마다 용량이 4배로 증대하고 있다. 이에 수반하여 기억회로의 동작을 조사하기 위한 시험소요 시간도 증대하고 있다. 현재 제품화되어 있으며 기억용량이 1M 어(語)×1비트 구성의 어드레스가 2중화된 다이나믹 RAM이 「1985, IEEE, ISSCC, 283 페이지, 플라스틱 DIP 에서의 85 ns(nano-sec)의 1M 비트 DRAM, 이노우에 야스가스」또는 「1985, IEEE, ISSCC, 240 페이지 멀티비트 테스트모두부 90 Ns 1M 비트 DRAM, 구마노 야 마사끼」에 제시되어 있다. 이 다아나믹 RAM에 있어서 예를들면 모든 기억셀(Cell)에 「0」에 데이터를 써넣고, 모든 기억셀로부터 「0」데이타를 판독하며 또한 1데이터에 대하여도 같은 일을 사이클 시간 10㎲(
Figure kpo00002
) (행 어드레스스토로브)신호의 최대펄스폭)으로 실시할 경우 그 테스트 시간 T1은 다음식(1)으로 표시된다.
T1=4 (「0」써넣기→「0」판독→「1」써넣기→「1」판독)×1×106(기억용량)×10㎲(사이클시간)=40초…(1)
통상의 다이나믹 RAM의 경우 적어도 상기 테이스틀 동작 전압전압범위의 최대치측 5.5V와 최소치를 4.5V 및 동작온도범위의 고온층 70℃와 저온측 0℃의 4조건으로 실시할 필요가 있다. 이경우 테스트 시간 T2는 다음식(2)과 같이된다.
T2=40초4×=160초…(2)
상기치는 접적회로의 테스트 시간으로서는 비교적 길고 생산성을 저하시키는 큰 요인이 된다.
본 발명의 이와같은점에 비추어 이루어진것으로서 그 목적하는 바는 복수개의 기억셀을 동시에 테스트하여 테스트 시간을 단축할수 있는 반도체 기억회로를 제공하는데 있다.
이와같은 목적을 달성하기 위하여 본발명은 적어도 하나의 입력단자의 전압을 통상의 사용범위 이상으로 하였을때 응동(應動)하는 응동회로를 반도체 기억회로에 설치하도록 한 것이다.
본 발명에 있어서는 응동회로의 출력신호에 의하여 복수의 기억셀에 동시에 데이터를 써넣거나 복수의 기억셀로부터 동시에 데이터를 판독하여 또한 판정을 할수있다.
본 발명에 관한 반도체기억회로를 구성하는 응동회로의 일실시예를 제 1 도에 표시한다. 제 1 도(a)에서 1은 전원전압 Vcc가 인가되는 전원단자, 2부 외부
Figure kpo00003
(열어도레스스트로브)입력신호가 인가되는 외부입력단자, 3은 드레인과 게이트가 외부입력단자(2)에 접속된 MOST, M1은 드레인과 게이트가 접속되어 그 드레인과 게이트가 접속점 N1을 통하여 MOST (3)의 소오스에 접속된 MOST, M2는 MOST(M1)과 같이 드레인과 게이트가 접속되어 그 드레인과 게이트가 접속점 N2를 통하여 MOST(M1)의 소오스에 접속된 MOST, Mn는 MOST(M2)와 같이 드레인과 게이트가 접속되어 그 드레인과 게이트가 접속된 Nm를 통하여 MOST〔M(n-1)]의 소오스에 접속된 MOST, 4는 드레인이 MOST(Mn)의 소오스에 소오스가 접지로 게이트가 내부블록 신호
Figure kpo00004
가 공급되는 단자(6)로 접속된 MOST, 5는 MOST(Mn)의 소오스와, MOST(4)의 드레인의 접속점, 7은 드레인이 전원단자(1)에 게이트가 내부클록(cioock)신호
Figure kpo00005
가 공급되는 단자(6)에 접속된 MOST, 8은 드레인이 MOST(7)의 소오스로 소오스가 접지로 게이트가 접속점(5)으로 접속된 MOST, 9는 MOST(7)의 소오스와 MOST(8)의 드레인접속점, 10은 드레인이 접속점(5)에 소오스가 접지로 게이트가 접속점(9)로 접속된 MOST, 11은 드레인이 내부클록신호
Figure kpo00006
가 공급되는 단자(12)에 게이트가 전원단자(1)에 소오스가 접속점(13)에 접속된 MOST, 14는 드레인이 전원 단자(1)에 게이트가 접속점(13)에 소오스가 접속점(16)에 접속된 MOST, 15는 드레인이 접속점(16)에 소오스가 접지에 게이트가 접속점(9)에 접속된 MOST, 17은 한쪽단자가 접속점(13)에 다른쪽단자가 접속점(16)에 접속된 용량이다. MOST (11)(14)(15)및 용량(17)은 소위 브트스트랩(BOOT STRAP)인버어터회로를 구성하며, MOST (14)는 부하트랜지스터, MOST(15)는 드라이버트랜지스터, MOST(11)은 충전트랜지스터, 용량(17)은 승압용량의 일을 한다. 또한 제 1 도(a)에 있어서, 18은 드레인이 접속점(16)에 소오스가 접속점(19)에 게이트가 전원단자(1)에 접속된 MOST, 20은 드레인이 내부클록신호
Figure kpo00007
CAS공급의 단자(21)에 게이트가 접속점(19)에 소오스가 접속점(22)에 접속된 MOST, 23은 드레인이 접속점(22)에 게이트가 내부클록신호
Figure kpo00008
공급의 단자(6)에 소오스가 접지에 접속된MOST, 24는 한쪽 단자가 전원단자(1)에 다른쪽단자가 접속점(26)에 접속된 저항, 25는 드레인이 접속점(26)에 게이트가 접속점(22)에 소오스가 접지에 접속된 MOST 이다. 다음에 제 1 도(b)에서 28은 입력측이 외부
Figure kpo00009
(행어드레스 스트로브)신호공급의 단자(27)에 출력측이 단자(12)에 접속된 인버어터회로, 29는 입력측이 단자(12)에 출력측이 단자(6)에 접속된 인버어터회로이다.
다음에 제 1 도(c)에서 30은 입력측이 단자(2)에 출력측이 단자(21)에 접속된 인버어터회로, 31은 입력측이 접속점(21)에 출력측이 단자(32)에 접속된 인버어터회로이다. 다음에 제 1 도에 표시한 회로동작에 관하여 제 2 도에 표시한 파형도를 사용하여 설명한다. 제 1 도의 회로에서 제 2도(a) 및 제 2 도(b)에 표시하는 외부신호
Figure kpo00010
및
Figure kpo00011
에 의하여 만들어진 내부 클록신호
Figure kpo00012
,
Figure kpo00013
,
Figure kpo00014
,
Figure kpo00015
(제 2 도(c)-(e), 단자,
Figure kpo00016
는 도시무)에 의하여 시가 T1까지는 접속점 (5) (제 2 도(f)), 13(제 2 도(h), 16(제 2 도(i)), 22(제 2 도(k))상의 신호는「L」레벨, 접속점(9) (제 2 도(g)), 26(제 2도(l))상의 신호는 「H」레벨로 되어 있다.
시각 T2에 있어서 외부
Figure kpo00017
가 「L」레벨로 변하면
Figure kpo00018
=「H」,
Figure kpo00019
=「L」로 된다. (제 2도(c), (d)참조). 따라서 트랜지스터(4)는 오프(OFF)가 된다. 여기서 MOST(3) (M1-Mn)의 문턱(Threshold)치 전압(VTG)를 0.5V로 하고 MOST(M1-Mn)의 수를 11개 (n=11)로 하면은 단자(2)와 (5)사이에는 드레인과 게이트가 직결된 MOST가 12개 직열로 접속된 것이된다. 이것은 등가적으로 VTG) 가 0.5V×12=6V의 1개의 MOST가 단자(2)와 (5)사이에 접속된 것과 같게된다. 만약 외부
Figure kpo00020
입력의 「H」측 전압치가 전압이하이므로 상기등가 MOST는 온(ON)이 않되고 접속점(5)(9)의 상태는 변화하지 않는다. 이때 기억회는 통상의 동작을 수행한다. 그런데, 제 2 도(b)와 같이 외부
Figure kpo00021
입력의 「H」측 레벨을 예를들면 10V 와 같은 고전압으로 설정하면은 상기 등가 MOST의 문덕치 전압이상 되며 상기 MOST가 온(ON)된다. MOST(10)의 온저항을 상기등가 MOST의 온저항보다도 충분히 높게 설정하면은 접속점(5)의 전위는
Figure kpo00022
의 레벨가 올라감에 따라 올라가며 MOST(8)을 온으로 한다. 이에따라 접속점(9)의 전위가 「L」레벨로 저하한다. 헌편 접속점(13)은
Figure kpo00023
가 「H」레벨이므로, MOST(11)의 문덕치 전압분만큼 전원전압보다 저하한 저압(Vcc-VTH)으로 충전되어있으며, MOST(14)는 온되어 있다. 이 상태로 MOST(15)의 게이트전압이 「H」레벨에서 「L」레벨로 저하하면은 MOST (15)가 오프하며 접속점(16)의 레벨가 「L」레벨에서 「H」레벨로 상승한다. 이 전압변화분은 용량(17)을 통하여 접속점(13)의 레벨을 밀어올려 그 레벨을 Vcc+VTH이상으로 올려서 접속점(16)레벨을 Vcc로 상승시킨다. 이에 의하여 접속점(19) 레벨은 Vcc 에서 MOST(18)의 VTH만큼 저하한 전압(Vcc-VTH)까지 충전된다. 다음 제 2 도(b)에 표시한 바와같이 시각 T2에 있어서 외부
Figure kpo00024
가 「L」레벨로 변하면
Figure kpo00025
=「H」로 된다. 이때 MOST(23)은 게이트전압이 「L」레벨이 되어 있으므로 오프이며 또 MOST(20)은 온으로 되어있지만
Figure kpo00026
가 「L」레벨에서 「H」레벨로 변화하므로 제 2 도(j)와 같이 MOST가 「L」레벨에서 「H」레벨로 변화하므로 제 2 도(j)와 같이 MOST(20)의 게이트 용량을 통하여 접속점(19)를 밀어올려 Vcc+VTH이상의 레벨로하며 제 2 도(k)와 같이 접속점(22)상의 테스트신호
Figure kpo00027
의 레벨은 Vcc까지 올라간다. 접속점(22)의 레벨이올라가므로서 MOST(25)가 온이되며 제 2 도(l)와 같이 접속점(26)상의 테스트신호
Figure kpo00028
레벨은 「H」레벨에서 「L」레벨로 저하한다. 즉 테스트신호
Figure kpo00029
가 「H」레벨이 되며 테스트신호
Figure kpo00030
가 「L」레벨이 된다. 다음에 시각 t3에 있어서 외부
Figure kpo00031
가 「H」레벨로 변하면,
Figure kpo00032
=「L」,
Figure kpo00033
=「H」로 된다. 이 상태에서는 접속점(5)(13)(16)(22)상의 신호는 「L」레벨, 접속점(9)(26)상의 신호는 「H」레벨로 된다. 즉 테트신호 TEST는 「L」레벨, 테스트신호
Figure kpo00034
는 「H」레벨이 되며 테스트시간 단축상에 접속되며 다른 상태에서 끝난다.
이상 제 1 도, 제 2 도에 의하여 테스트 시간 단축상태로 하기위한 테스트신호의 발생예에 관하여 기술하였다. 다음 이 신호를 사용하여 보다 상세하게 테스트시간을 단축하는 방법을 설명한다. 설명을 간단히 하기위하여 4비트의 기억용량을 가진 반도체 기억회로를 가진 반도체 기억회로를 예를 사용한다. 이 반도체 기억회로를 제 3도에 표시한다. 이 반도체기억회로는 어드레스가 2중 화된 한개의 어드레스 입력단자,
Figure kpo00035
,
Figure kpo00036
, R/W, DIN, Dout 전원, 접지의 합계 8개의 단자만 있으며 이들 이외의 단자는 없는 것으로 한다. 제 3 도에서 41a-41d는 각각 1비트의 기억셀, 42a-42d는 기억셀 데이터의 판독증폭회로이다. 여기서는 증폭회로는 형편상 1단분밖에 표시하지 않았지만 통상은 2단의 증폭회로가 사용되고 있다. 43a-43d 기억셀(41a-41d)과 판독독증폭회로(42a-42d)와의 접속점이다. 45a-45d는 접속점(54)과 접속점(44a-44d)과의 사이에설치되어 게이트가 접속점(47a-47d)에 접속된 MOST, 46a-46d는 접속점(54)과 접속점(44a-44d)간에 설치되어 게이트가 단자(22) 접속된 MOST, 49a-49d는 접속점(48-48d)과 접속점(55)간에 설치되어 게이트가 접속점(47a-47d)에 접속된MOST이다. 또 50은 외부테이터 입력이 공급되는 외부데이터 입력단자, 51은 출력데이터가 판독되는 출력단자, 52는 입력축이 단자(50)에 출력측이 접속점(54)에 접속되어 써넣을때 활성화하는 입력완충회로, 56은 접속점(55)과 (57)간에 설치되어 게이트가 접속점(26)에 접속된 MOST, 58은 접속점(57)과 (62)간에 설치되어 게이트가 접속점(22)에 접속된 MOST, 59는 입력이 접속점(57)에 출력이 단자(51)에 접속된 출력완충회로이다. 또한 60은 어드레스입력이 공급되는 입력단자, 61은 2비트의 어드레스입력을 가진 4비트 출력의 디코더(Decoder), 66a-66d는 한쪽의 입력이 각각 접속점(48a-48d)에 접속되며 다른쪽의 입력이 접속점(65)에 접속된 배타적 논리학 회로, 68은 입력이 배타적논리화회로(66a-66d)의 출력에 접속된 4입력의 논리화회로, 63은 입력이 단자(50)에 출력이 접속점(65)에 접속되어 판독시에 활성화하는 입력완충회로이다. 제 3 도(b)에서 70은 R/W 입력신호가 공급되는 입력단자, 71은 입력단자(70)와 접속점(53)간에 설치되어 써넣은 신호 W 를 발생하는 입력완충회로, 72는 접속점(53)과 (64)간에 설치되어 판독신호 R 를 발생하는 입력완충회로이다. 다음에 제 3 도의 회로동작을 제 4 도의 파형도를 사용하여 설명한다. 제 4 도의 파형도는 데이터를 써넣을때의 파형도이다. 데이터를 써넣을때는 제 4 도(d)와 같이 R/W 신호가 「0」레벨로 설정된다. 제 4 도(a)에 표시한것 같은 시각 t1에서의
Figure kpo00037
의 강하로 제 4 도(c)와 같이 2중화된 어드레스신호 A중 행어드레스가 디코더(61)로 페치(fetch)된다.
다음에 시각 t2에서 열어드레스가 페치되어 행어드레스, 열어드레스의 상태에 따라서 4개의 디코더출력중 1개의 선상의 신호가 「1」레벨이 된다.
제 4 도의 경우는 제 4 도(h)-(k)와 같이, 접속점 47a상의 신호만이 「1」레벨이 된다고 상정하고 있다. 이에 의하여 MOST(45a-45d)중 45a만 온이되며 기타는 오프 그대로이다. 한편 써넣은 상태이므로 제 4 도(f)와 같이 써넣는 신호 W 는 「1」이 된다. 이에 의하면 입력완충회로(52)가 활성화되어 제 4 도(e)에 표시되는 데이터 입력신호 DIN의 상태가 접속점(54)에 출력되어 MOST (45a)를 통하여 기억셀(41a)에만 써넣게되다.
이상의 동작은
Figure kpo00038
의 「1」레벨이 약 5V의 통상사용 상태의 경우이다.
제 4 도(b)에 표시한 파선과 같이
Figure kpo00039
의 「1」레벨을 10V로 올리면은 제1도, 제 2 도에서 설명한자와 같이 테스트신호 TEST 가 「1」레벨이되며 (제 4 도(1) 참조) 데이터신호
Figure kpo00040
는 「0」레벨이 된다(제 4 도(m)). 이 상태로 되면 MOST (46a-46d) 가 모두 온으로되어 모든 기억셀(41a-41d)에 동일데이터를 동시에 써넣게된다. 즉 써넣는데 소요시간이 1/4로 단축된것이된다. 다음에 판독시에는 R/W 신호가 「1」레벨이되며 제 4 도(g)에 표시한 R 신호가 「1」레벨이된다. 이에 의하여 입력완충회로(63)이 활성화되어 입력단자(50)에 공급된 입력신호 DIN 이 접속점(65)에 출력된다. 한편 모든 메모리셀(41a-41d)에서 판독된 데이터는 증폭회로(42a-42)에 의하여 증폭되어 접속점 (48a-48d)에 출력된다. 이들의 데이터와 접속점(65)의 입력데이터가 배타적 논리화회로(66a-66d)에 의하여 비교된다. 만약 입력데이터와 기억셀(41a-41d)로부터의 데이터가 일치하고 있으면 배타적논리화회로(a-d)의 출력은 「0」이되며 불일치하면 그 출력은 「1」된다. 만약 하나라도 불일치하면 논리화회로 (68)의 출력은 「1」이 된다. 즉 4개의 기억셀(41a-41d)의 데이터 책크를 동시에 할수 있게 되며 테스트 시간이 1/4로 단축할수 있다. 여기서 MOST(56)와 (58)로된 회로는 통상동작과 테스트시간 단축동작 모드와의 절환회로이다. 통상동작모드에서는 MOST(56)이 온으로되며 디코더(61)에 의하면 선택된 기억셀로부터의 데이터가 다음의 출력완충회로(59)에 전해진다. 테스트시간 단축모드에서는 MOST(58)이 온되어 논리화회로(68)의 출력이 출력완충회로(59)에 전해지므로 출력단자(51)에서 「1」「0」의 판정을 하면 기억셀 데이터의 판정이 가능하게 된다. 즉 「1」이 나오면 불량「0」이 나오면 양호하다.
본 실시예에서는
Figure kpo00041
입력이 「1」레벨을 실시용 레벨보다 높게하는 경우에 관하여 기술하였지만 본 발명은 이에 한정된 것은 아니다.
제 4 도와 같이 R/W, DIN 신호의 임의상태의 기간에 있어서 어떤 입력신호를 「1」의 고레벨 상태로 하여 테스트신호 TEST,
Figure kpo00042
가 만들어지는 것은 이제까지의 설명에서 용이하게 유추되는 것이다. 다음에 본 발명에 관한 반도체기억회로의 제 2 실시예에 관하여 설명한다.
제 5 도는 제 2 실시예를 설명하기위한 기억셀 메트릭스를 표시하는 설명도이다.
제 5 도에서 80은 264144개의 기억셀을 가진 기억셀 메트릭스를 표시하고 있다. 기억셀이이 종횡 각각 512행(=29)×512열(-29)의 데트릭스 상으로 배열되어 있다. 85-88은 기억셀메트릭스(80)을 상하 좌우 대칭으로 4분할하였을때의 기억셀 메트릭스의 블록을 표시하고 있다. 각 블록에는 각각 기억셀이 262144/4=65536개식 배열되어 있다. 81-84는 각각 1비트(개)의 단위기억셀을 표시하는 각셀을 각 블록에 대하여 동일한 위치에 배열되어 있다. 이 기억셀메트릭스(80)에서 임의의 1개 기억셀을 선택하려면은 행어드레스(Row Address) 신호 9비트(RAO-RAB)와 열어드레스(Column Address) 신호 9비트의 합계 18비트가 필요하다. 만약 각각의 신호가 8비트분 밖에 없으면 제 5 도와 같이 4개의 기억셀을 동시에 선택할때는 최상의 어드레스의 RA8, CA8은 불필요하게 된다. 이것은 제 2 실시예를 보다 용이하게 실현시키게 하는 것이다. 현재 일반적으로 제조되어있는 다이나믹형 RAM에 있어서는 행어드레스신호와 열어드레스 신호가 시분할로 한개의 입력단자로 부터 공급되고 있다. 예를들면 제 5 도와같은 기억용량을 가진 256K 비트의 다이나믹 RAM에 있어서는 9개의 어드레스 입력단자(A0-A8)을 가지고 있다. 이중 A8 단자에는 행, 열의 최상위 어드레스신호 RA8, CA8이 할당되고 있다.
상기와 같이 4개의 기억셀을 동시에 선택하는 A8는 불필요하므로 이 A8단자를 이용하여 A8단자에 높은 직류전압을 부가하므로서 테스트신호를 발생하면은 4개의 기억셀이 동시에 테스트할수 있다.
이방법은 높은 직류전압을 부가할뿐임으로
Figure kpo00043
의 고레벨을 올리는 방법보다는 간단하다는 장점이 있다.
이상 설명한 바와같이 본발명에 의하면 적어도 하나의 입력신호 레벨을 통상 사용상태보다도 높은 레벨도 설정하므로서 단자수를 증가시키지않고 복수의 기억셀 데이터의 써넣기 점검 및 판독점검을 동시에 실시할수 있으므로서 테스트 시간을 단축시키는 효과가 있다.

Claims (3)

  1. 전계효과형 트랜지스터를 포함하는 복수의 기억셀로된 반도체 기억회로에 있어서, 적어도 하나의 입력단자의 전압을 통상의 사용범위 이상으로 하였을때 응동하는 응동회로를 구비하고 이 응동회로의 출력신호에 의하여 전기복수의 기억셀이 동시에 데이터를 써넣거나 전기 기억셀로부터 동시에 데이터를 판독하며 또한 판정할수 있도록 한 것을 특징으로 하는 반도체기억회로.
  2. 제 1 항에 있어서, 판정은 외부데이터 입력단자로 부터의 신호와 복수의 기억셀로 부터 판독된 각각의 신호를 입력하는 복수의 판정회로에 의하여 행해지는 것을 특징으로 하는 반도체기억회로.
  3. 제 2 항에 있어서, 판정회로는 판정결과를 외부출력단자에 출력하는 것을 특징으로 하는 반도체 기억회로.
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