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Die
vorliegende Erfindung betrifft einen integrierten Speicher sowie
ein Verfahren zum Funktionstest des integrierten Speichers.
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Integrierte
Speicher, beispielsweise in Form von DRAMs (Dynamic Random Access
Memories) werden im Herstellungsprozeß im allgemeinen umfangreichen
Funktionstests unterzogen. Unter anderem dienen diese Funktionstests
dazu, fehlerhafte Speicherzellen beziehungsweise fehlerhafte Spaltenleitungen
oder Reihenleitungen zu identifizieren. Mit zunehmender Speichergröße nehmen
die Kosten von Funktionstests einen immer größeren Anteil an den gesamten
Produktionskosten eines Speichers ein. Um die Testkosten zu senken,
werden daher zunehmend Methoden wie Testmodes zur Komprimierung
von Daten oder zusätzliche
Testlogik, beispielsweise in Form von BIST (Built-In Self-Test)
entwickelt.
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Integrierte
Speicher weisen im allgemeinen zur Reparatur fehlerhafter Speicherzellen
redundante Speicherzellen auf, die meist zu redundanten Reihenleitungen
oder redundanten Spaltenleitungen zusammengefaßt sind, die reguläre Leitungen
mit defekten Speicherzellen adressenmäßig ersetzen können. Dadurch
ist es möglich,
integrierte Speicher, insbesondere in Form von DRAMs, bei den heute
erreichten Integrationsdichten noch wirtschaftlich herzustellen.
Ein integrierter Speicher wird beispielsweise mit einer externen
Prüfeinrichtung
geprüft
und anschließend
anhand einer sogenannten Redundanzanalyse eine Programmierung von
redundanten Elementen vorgenommen. Um eine Reparatur eines Speichers
gezielt durchführen
zu können,
müssen
in entsprechenden Tests beziehungsweise Testsequenzen alle Fehler
identifiziert und zusammen mit der zugehörigen Adresse auf dem externen
Testsystem abgespeichert werden. Hierzu werden die Adressen jener
getesteter Speicherzellen, welche als fehlerhaft detektiert wurden,
in einem Fehleradreßspeicher
(sogenannte Fail Bit Map) gespeichert, um in einem anschließenden Schritt
anhand der gespeicherten Adressen diese Speicherzellen durch fehlerfreie
redundante Speicherzellen zu ersetzen. Auf Basis dieser Fail Bit
Map kann anschließend
im Testsystem die für
jeden Speicher individuelle Reparaturlösung berechnet werden.
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Um
die Testkosten pro Speicherbaustein zu minimieren, werden die Speicherbausteine
im zunehmenden Maße
parallel getestet. Dieser Trend wird ergänzt durch den zunehmenden Einsatz
von Testschaltungen, die auf dem Speicherbaustein vorgesehen werden,
wie beispielsweise Schaltungen zur Durchführung von BIST oder sogenannten
komprimierenden Test-Modes. Solche Schaltungen unterstützen ein
extern angeschlossenes Testgerät
zum Funktionstest des Speicherbausteins und reduzieren dadurch die
Testdurchlaufzeiten, ohne hierzu eine neue aufwendigere Testerausrüstung einsetzen
zu müssen.
Beim Einsatz eines BIST erfolgt die Teststeuerung (Adreß- und Datenerzeugung,
Befehlssequenz) im allgemeinen vollständig im Speicherbaustein. Die
Testdurchlaufzeiten werden jedoch weiterhin vor allem dadurch begrenzt,
daß die
Berechnung der Reparaturlösung
bei Feststellung von Funktionsfehlern im Speicherbaustein nach wie
vor extern erfolgen muß.
Deshalb ist es erforderlich, die Fehlerdaten auch im Falle eines
auf BIST basierenden Testdurchlaufs an ein externes Gerät zu übertragen,
welches die Fehlerdaten empfängt
und daraus eine Reparaturlösung
berechnet.
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Die
Druckschrift
US 4,860,259 beschreibt
einen integrierten Halbleiterspeicher mit einer Vielzahl von Speicherzellen
und einer Testdetektionseinheit. In einem Normalbetriebszustand
wählt eine
Dekoderschaltung aus der Vielzahl von Speicherzellen eine Speicherzelle
aus und verbindet sie mit einem Dateneingangs- oder Datenausgangsanschluss.
In einem Testbetriebszustand wird die Dekoderschaltung und die Testdetektionsein heit
von einem erhöhten
Steuerspannungspotential angesteuert. Die Dekoderschaltung wird
daraufhin deaktiviert. Über
die Testdetektionseinheit lassen sich Daten gleichzeitig in eine Vielzahl
von Speicherzellen einschreiben bzw. aus einer Vielzahl von Speicherzellen
auslesen. Beim Auslesen werden die aus dem Speicherzellen ausgelesenen
Daten mit den ursprünglichen
Einschreibdaten verglichen. In Abhängigkeit von einem Vergleichsergebnis
dieses Vergleichs wird an einem Ausgangsanschluss ein komprimiertes
Testdatum erzeugt.
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Die
Druckschrift
US 5,461,589 beschreibt eine
Halbleiterspeicheranordnung mit gefalteten Bitleitungspaaren. Die
Bitleitungspaare weisen Kreuzungspunkte auf, wobei die Kreuzungspunkte
von geradzahligen und ungeradzahligen Bitleitungspaaren sich jeweils
in einem gleichen Längenabschnitt des
Bitleitungspaares befinden. Durch die Verteilung der Kreuzungspunkte
werden Koppelkapazitäten zwischen
benachbarten Bitleitungspaaren aneinander angeglichen. Dadurch wird
eine Reduzierung eines Spannungshubs auf den Bitleitungen vermieden.
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Der
vorliegenden Erfindung liegt die Aufgabe zugrunde, einen integrierten
Speicher und ein Verfahren zum Funktionstest eines integrierten
Speichers anzugeben, durch die es ermöglicht ist, einen Testdurchlauf
zum Funktionstest des Speichers weiter zu beschleunigen.
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Diese
Aufgabe wird gemäß der Erfindung durch
einen integrierten Speicher nach Patentanspruch 1 und durch ein
Verfahren zum Funktionstest eines integrierten Speichers nach Patentanspruch
8 gelöst.
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Der
integrierte Speicher gemäß der Erfindung
weist Speicherzellen auf, die in einem Speicherzellenfeld entlang
von Wortleitungen zur Auswahl der Speicherzellen und Bitleitungen
zum Auslesen oder Schreiben von Datensignalen der Speicherzellen
angeordnet sind. Weiterhin sind mehrere Schalter vorgesehen, wobei
durch jeweils einen der Schalter eine der Bitleitungen mit einer
Datenleitung verbindbar ist. Der Speicher weist weiterhin Spaltenauswahlleitungen
auf, wobei jeweils eine der Spaltenauswahlleitungen mit mehreren
der Schalter verbunden ist zu deren Ansteuerung in einem aktivierten Zustand,
um jeweils eine Anzahl von Bitleitungen mit einer gleichen Anzahl
von Datenleitungen zu verbinden. Eine Zugriffssteuerung ist mit
den Spaltenauswahlleitungen verbunden und in einer Testbetriebsart derart
betreibbar, daß mehrere
der Spaltenauswahlleitungen bei einem Speicherzellenzugriff aktivierbar sind.
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Gemäß der Erfindung
wird also ein noch verbleibendes Optimierungspotential zur Beschleunigung
eines Testdurchlaufs zum Funktionstest eines integrierten Speichers
dadurch genutzt, indem das Beschreiben des Speicherzellenfeldes
mit Testdaten durch eine modifizierte Zugriffssteuerung in einer Testbetriebsart
optimiert werden kann. Die Erfindung macht sich dabei zu Nutze,
daß bei
einem typischen Funktionstest eines integrierten Speichers das Speicherzellenfeld
unter bestimmten Bedingungen immer wieder mit einem gleichen Datenmuster
beschrieben wird, um später
bei einem Lesevorgang, bei dem die eingeschriebenen Testdaten aus
dem Speicherzellenfeld ausgelesen werden, die Qualität der Speicherzellen
beurteilen zu können.
Mit der gleichzeitigen Aktivierung von mehreren der Spaltenauswahlleitungen
durch die Zugriffssteuerung bei einem Speicherzellenzugriff kann
das Speicherzellenfeld schneller mit Testdaten beschrieben werden,
da es ermöglicht
ist, eine Vielzahl von Bitleitungen mit einer vorgesehenen Anzahl
von Datenleitungen zu verbinden, um eine Vielzahl von Speicherzellen
mit Testdaten beschreiben zu können.
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Gemäß einer
Ausführungsform
der vorliegenden Erfindung sind Leseverstärker zur Bewertung und Verstärkung von
Datensignalen der Speicherzellen vorgesehen und mit einer jeweiligen
Bitleitung verbindbar. Mehrere Leseverstärker sind in einem jeweiligen
Leseverstärkerstreifen
angeordnet, wobei hierbei die Datenleitungen einem der Leseverstärkerstreifen
zugeordnet sind. Gemäß der Erfindung
ist die Zugriffssteuerung derart betreibbar, daß durch eine der Spaltenauswahlleitungen
alle einem Leseverstärkerstreifen
zugeordneten Datenleitungen mit entsprechenden Bitleitungen verbunden
werden. Mit der Aktivierung mehrerer der Spaltenauswahlleitungen
wird daher erreicht, daß nicht
nur eine der Anzahl der Datenleitungen entsprechende Anzahl von Bitleitungen
mit Testdaten beschrieben wird, sondern ein Vielfaches davon. Beispielsweise
wird mit der gleichzeitigen Aktivierung von zwei Spaltenauswahlleitungen
die doppelte Anzahl von Bitleitungen über den Leseverstärkerstreifen
mit den Datenleitungen verbunden. Dies ist im Gegensatz zu einem
Normalbetrieb des Speichers, in dem durch einen zeitintensiven Burst
Gruppen von Bitleitungen nacheinander beschrieben werden, im Testbetrieb
möglich,
da in das Speicherzellenfeld typischerweise gleiche Datenmuster
zum Funktionstest der Speicherzellen eingeschrieben werden.
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In
einer weiteren vorteilhaften Ausführungsform der Erfindung werden
die Bitleitungen durch einen Leseverstärkerstreifen in zwei Teilbereiche
unterteilt. Die Teilbereiche einer der Bitleitungen werden jeweils über einen
Isolationsschalter mit einem der Leseverstärker des Leseverstärkerstreifens
verbunden. Um die Zeit für
das Beschreiben des Speicherzellenfeldes weiter zu verkürzen, ist
gemäß der Erfindung
bevorzugt vorgesehen, daß die
Isolationsschalter derart durch die Zugriffssteuerung ansteuerbar
sind, daß die
Teilbereiche einer der Bitleitungen mit dem Leseverstärker des
Leseverstärkerstreifens gleichzeitig
verbindbar sind. Somit kann bei entsprechend paralleler Aktivierung
von Wortleitungen ein links und rechts des Leseverstärkerstreifens
angeordneter Bereich des Speicherzellenfeldes gleichzeitig mit Testdaten
beschrieben werden.
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In
einer weiteren vorteilhaften Ausführungsform der Erfindung ist
das Speicherzellenfeld in mehrere gleichartige Bereiche unterteilt,
wobei zwischen den Bereichen eine Verkreuzungsstelle der Bitleitungen
vorgesehen ist. An der Verkreuzungsstelle verkreuzen sich die Bitleitungen
eines der Bereiche des Speicherzellenfeldes mit den Bitleitungen
eines anderen der Bereiche des Speicherzellenfeldes. Bei einer derartigen
Auslegung des Speicherzellenfeldes kann bei gleichzeitiger Aktivierung
mehrerer Spaltenauswahlleitungen ein gezieltes geometrisch verteiltes
Datenmuster generiert werden, so daß unterschiedliche Datentopologien
erzeugbar sind.
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Weitere
vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
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Die
Erfindung wird im folgenden anhand der in der Zeichnung dargestellten
Figuren, die Ausführungsbeispiele
zur vorliegenden Erfindung darstellen, näher erläutert.
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1 zeigt
eine schematisch dargestellte Ausführungsform eines integrierten
Speichers gemäß der Erfindung,
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2 zeigt eine Ausführungsform eines erfindungsgemäßen integrierten
Speichers in ausschnittsweiser Darstellung.
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In 1 ist
in einer schematischen Darstellung eine Ausführungsform eines integrierten
Speichers gemäß der Erfindung
gezeigt. Es ist hierbei ein beispielhaftes Speicherzellenfeld 1 gezeigt,
das mehrere Wortleitungen WL0 bis WLk+3 sowie Bitleitungen BL0 bis
BL7 aufweist. In 1 ist hierbei eine beispielhafte
Anzahl von Wortleitungen und Bitleitungen gezeigt, die innerhalb
eines Teils des Speicherzellenfeldes 1 angeordnet sind.
In Wirklichkeit weist ein Speicher etwa in Form eines SDRAMs eine
Vielzahl von Wortleitungen und Bitleitungen auf, die zwischen zwei
sogenannten Leseverstärkerstreifen
(in 1 mit 41 und 42 bezeichnet)
in einem dadurch begrenzten Teilbereich des Speicherzellenfeldes
angeordnet sind. Weiterhin weist ein solcher Speicher mehrere solcher
abgegrenzter Teilbereiche auf sowie meist eine Anzahl gleich aufgebauter
Speicherbänke mit
jeweiligen Speicherzellenfeldern.
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In
dem Speicherzellenfeld 1 gemäß 1 befindet
sich eine Anzahl von Speicherzellen MC, die matrixförmig entlang
der Wortleitungen WL0 bis WLk+3 und Bitleitungen BL0 bis BL7 angeordnet sind.
Die Speicherzellen MC sind in Kreuzungspunkten der Wortleitungen
und Bitleitungen angeordnet und beinhalten jeweils einen Speicherkondensator und
einen Auswahltransistor in der üblichen
Verschaltung, die jedoch aus Übersichtlichkeitsgründen in 1 nicht
dargestellt sind. Zur Auswahl einer der Speicherzellen wird der
jeweilige Auswahltransistor durch eine aktivierte Wortleitung leitend
geschaltet, wodurch im Anschluß eine
Bewertung und Verstärkung
des Datensignals der ausgewählten
Speicherzellen entlang dieser Wortleitung mittels eines Leseverstärkers erfolgen
kann, in 1 anhand von Leseverstärkern SA0
bis SA7 dargestellt. Weiterhin sind in der Ausführungsform gemäß 1 die
Bitleitungen BL0 bis BL7 in Bitleitungspaaren organisiert, wobei
zwei Bitleitungen eines Bitleitungspaares mit einem gemeinsamen
Leseverstärker
verbindbar sind. Beispielsweise bilden die Bitleitungen BL01, BL02
das Bitleitungspaar BL0 und sind mit dem gemeinsamen Leseverstärker SA0
verbunden.
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Die 1 wie
auch, wie im folgenden noch näher
erläutert,
die 2 zeigen einen typischen Aufbau
eines SDRAM- Speicherbausteins,
bei dem die Datenleitungen von einer der Bitleitungen bis zum sogenannten
Zweiten Leseverstärker
(Secondary Sense Amplifier) im allgemeinen hierarchisch organisiert
sind. Die einzelnen Hierarchiestufen der Datenleitungen sind durch
jeweilige Multiplexerschaltungen miteinander verbunden. Diese Multiplexerschaltungen
werden durch jeweilige Teile der Adresse, beispielsweise Wortleitungsadresse
und Bitleitungsadresse angesteuert, um den jeweils angesprochenen Teilbereich
eines Speicherzellenfeldes mit dem entsprechenden Zweiten Leseverstärker zu
verbinden, der in den 1 und 2 nicht
dargestellt ist. In 1 wie auch in 2 ist
die erste Hierarchiestufe der Datenleitungen eines Speicherzellenfeldes
gezeigt (auch als LDQ-Leitungen bezeichnet). Hierbei sind die Bitleitungen
jeweils über
einen Schalter T01 bis T72 (2) mit
einer jeweiligen Datenleitung LDQi bzw. bLDQi verbindbar. Die Datenleitungen
LDQi bzw. bLDQi sind analog zu den Bitleitungen ebenfalls paarweise
organisiert und umfassen die Datenleitungen LDQ0 bis LDQ3 und bLDQ0
bis bLDQ3.
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Weiterhin
umfaßt
das Speicherzellenfeld 1 Spaltenauswahlleitungen CSL01,
CSL02, wobei jeweils eine der Spaltenauswahlleitungen CSL01, CSL02
gemäß 2 mit mehreren der Schalter T01 bis T72
an deren Steueranschluß verbunden
ist. Befinden sich die Spaltenauswahlleitungen CSL01, CSL02 in einem
aktivierten Zustand, wird jeweils eine entsprechende Anzahl von
Bitleitungen BLi mit einer gleichen Anzahl von Datenleitungen LDQi
bzw. bLDQi verbunden.
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Die
Leseverstärker
SA0 bis SA7 dienen zur Bewertung und Verstärkung von Datensignalen der Speicherzellen
MC und sind mit entsprechenden Bitleitungen BLi verbindbar. Hierbei
sind die Leseverstärker
SA1, SA3, SA5 und SA7 in dem Leseverstärkerstreifen 41 und
die Leseverstärker
SA0, SA2, SA4 und SA6 in dem Leseverstärkerstreifen 42 angeordnet.
Die Datenleitungen LDQ1, bLDQ1, LDQ3 und bLDQ3 sind dem Leseverstärkerstreifen 41 zugeordnet,
die Datenleitungen LDQ0, bLDQ0, LDQ2 und bLDQ2 sind dem Leseverstärkerstreifen 42 zugeordnet.
Der Speicher ist hierbei derart organisiert, daß durch eine Spaltenauswahlleitung
CSL01 bzw. CSL02 alle einem jeweiligen Leseverstärkerstreifen 41, 42 zugeordneten
Datenleitungen LDQi, bLDQi mit entsprechenden Bitleitungen BLi verbunden
werden. Die Spaltenauswahlleitungen CSL01, CSL02 bilden in dieser
geometrischen Anordnung und Ansteuerung die sogenannten Spaltenauswahlleitungs-Domänen CSLD1
bzw. CSLD2. In 1 ist die Verbindung der Spaltenauswahlleitungen
CSL01, CSL02 mit den Schaltern T01 bis T72 (die nur als Kreise angedeutet
sind) der Übersichtlichkeit
halber nur schematisch dargestellt.
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Wie
anhand von 2 näher dargestellt, werden die
Bitleitungen BLi durch die Leseverstärkerstreifen 41, 42 in
jeweils zwei Teilbereiche unterteilt. Beispielsweise wird das Bitleitungspaar
BL1 durch den Leseverstärkerstreifen 41 in
einen linken Teilbereich (Bitleitungspaar BL1l) und einen rechten Teilbereich
(Bitleitungspaar BL1r) unterteilt. Die sich so ergebenden Bitleitungen
BL111, BL121 bzw. BL112 und BL122 sind jeweils über einen Isolationsschalter
M111, M121 bzw. M112, M122 mit dem Leseverstärker SA1 verbunden. Dies gilt
gemäß 2 analog auch für die übrigen dargestellten Bitleitungen BLi,
deren Teilbereiche jeweils über
einen Isolationsschalter Mi mit einem zugeordneten Leseverstärker SAi
des entsprechenden Leseverstärkerstreifens verbunden
werden.
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Wie
anhand von 1 näher dargestellt, weist das
Speicherzellenfeld 1 mehrere gleichartige Bereiche 31 und 32 auf,
die durch eine Verkreuzungsstelle 3 voneinander getrennt
sind. An der Verkreuzungsstelle 3 verkreuzen sich die Bitleitungen BLi
des Bereichs 31 mit den Bitleitungen BLi des Bereichs 32.
Die Spaltenauswahlleitungen CSL01, CSL02 sind mit einer Zugriffssteuerung 2 verbunden, welche
von einem Testmodussignal TM in eine Testbetriebsart versetzt wird.
Die Zugriffssteuerung 2 aktiviert die Spaltenauswahlleitungen
CSL01, CSL02, um jeweils eine Anzahl der Bitleitungen BLi mit den entsprechenden Datenleitungen
LDQi, bLDQi zu verbinden. Weiterhin werden von der Zugriffssteuerung 2 mittels
der Aktivierungssignale A0 bis A7 die durch die jeweiligen Aktivierungssignale
angesteuerten Leseverstärker
SA0 bis SA7 für
einen Speicherzellenzugriff aktiviert. Über die Steuersignale S1 bis
S4 werden die Isolationsschalter Mi in den leitenden Zustand versetzt
bzw. gesperrt.
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Im
folgenden wird ein Verfahren zum Funktionstest des Speichers gemäß 1 und 2 näher
erläutert.
Die im folgenden beschriebene Ausführungsform des erfindungsgemäßen Verfahrens
beschleunigt einen Testdurchlauf zum Funktionstest des Speichers,
indem das Beschreiben der Speicherzellen des Speicherzellenfeldes
mit Testdaten beschleunigt wird.
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Gemäß der vorliegenden
Ausführungsform werden
beide Spaltenauswahlleitungen CS01, CSL02 aktiviert, so daß alle in 1 und 2 dargestellten Bitleitungen BLi über die
Schalter T01 bis T72 mit entsprechenden Datenleitungen LDQi, bLDQi verbunden
werden und ein gleiches Testdatum erhalten. Mittels des gefalteten
Bitleitungs-Konzepts und der regelmäßig alternierenden Verteilung
der Bitleitungen über
die sogenannten Bitleitungs-Twists (Verkreuzungsstelle 3)
ist es möglich,
bei gleichzeitiger Aktivierung der Spaltenauswahlleitungen CSL01, CSL02
unterschiedliche Datentopologien zu erzeugen. Beispielsweise wird
auf den Datenleitungen LDQ0/2, bLDQ0/2, die dem Leseverstärkerstreifen 42 zugeordnet
sind, jeweils eine "0" angelegt, an die Datenleitungen
LDQ1/3, bLDQ1/3, die dem Leseverstärkerstreifen 41 zugeordnet
sind, wird jeweils eine "1" angelegt. So lange
die Spaltenauswahlleitungen CSL01, CSL02 nicht aktiviert sind, befinden
sich die entsprechenden Speicherzellen MC in einem undefinierten
Zustand. Um alle Speicherzellen MC mit solchen Testdaten beschreiben
zu können,
ist es erforderlich, daß durch
die Zugriffssteuerung 2 alle dargestellten Wortleitungen
WLi gleichzeitig für
den Speicherzellenzugriff aktiviert werden (sogenannter Multiple
Wordline Select Mode). Um die jeweils komplementären Bitlei tungen BLi und Datenleitungen
LDQi, bLDQi individuell beschreiben zu können, ist es notwendig, die
jeweiligen Leseverstärker
SAi zu deaktivieren. Die damit verbundene Abwendung vom Differenzsignal
zwischen zueinander komplementären Leitungen
führt zwar
zu einem langsameren Lese-/Schreib-Prozeß, wird aber durch die große erzielbare
Parallelität
durch Aktivierung mehrerer Spaltenauswahlleitungen mehr als kompensiert.
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Es
können
auch beliebige Datentopologien dadurch erzeugt werden, indem nicht
alle Spaltenauswahlleitungen des Speicherzellenfeldes gleichzeitig
aktiviert werden, sondern, je nach einzuschreibendem Datenmuster,
beispielsweise einzelne Gruppen von Spaltenauswahlleitungen jeweils
nacheinander, um beispielsweise unterschiedliche Testdaten in unterschiedliche
Bereiche des Speicherzellenfeldes nacheinander einzuschreiben.
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Eine
weitere Verbesserung der Effektivität des Beschreibens des Speicherzellenfeldes
wird dadurch erreicht, daß beispielsweise
in einem weiteren Modus die jeweiligen linken und rechten Hälften eines
Leseverstärkerstreifens
(beispielsweise BL1l, BL1r des Leseverstärkerstreifens 41)
gleichzeitig durch Leitendschalten des jeweiligen Isolationstransistors
mit einem entsprechenden Leseverstärker des Leseverstärkerstreifens
und folglich miteinander verbunden werden. Das damit verbundene
Kurzschließen
von rechter und linker Hälfte
eines Leseverstärkers
führt zu
einer weiteren Verkürzung
einer Einschreibezeit von Testdaten. Zusammen mit der Ansteuerung
von mehreren Leseverstärkerstreifen kann
somit im Prinzip der ganze Speicherchip in einem Zugriffszyklus
mit einem Testpattern beschrieben werden. Dies wird dadurch ermöglicht,
daß, wie anhand
von 1 und 2 dargestellt,
in jedem der gleichartigen Bereiche 31 und 32 des
Speicherzellenfeldes 1 sowohl mehrere Spaltenauswahlleitungen
CSL01, CSL02 als auch mehrere Wortleitungen WLi gleichzeitig für einen
Speicherzellenzugriff aktiviert werden.
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Neben
der oben beschriebenen schnellen Zellenfeldbeschreibung mit Testdaten
sind mit Hilfe der Erfindung auch weitere hilfreiche Analysemethoden
und Qualitätssicherungsmethoden
ermöglicht. Gemäß der Erfindung
ist hierzu beispielsweise vorgesehen, eine Gruppe von Wortleitungen
gleichzeitig für
einen Speicherzellenzugriff zu aktivieren, wobei die Gruppe von
Wortleitungen mindestens zwei der Wortleitungen und höchstens
einen Teil der Wortleitungen umfaßt. Über das Speicherzellenfeld
hinweg werden bevorzugt fortlaufend mehrere Gruppen von Wortleitungen
jeweils einzeln nacheinander aktiviert. Beispielsweise entsteht
durch gleichzeitige Aktivierung von zwei Wortleitungen wie WL0 und
WL1 als zusammengehörige
Gruppe eine "vertikale
Front", wenn mehrere
solcher Gruppen jeweils aufeinanderfolgend über das Speicherzellenfeld
hinweg einzeln nacheinander aktiviert werden.
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Beispielsweise
wird zuerst die Gruppe der Wortleitungen WL0, WL1 aktiviert und
nachfolgend die Gruppe der Wortleitungen WL2, WL3. Dadurch wird
eine Potentialänderung
quer über
das Speicherzellenfeld hinweg getrieben, womit Effekte wie die des Übersprechens
von sogenannten "Buried
straps" benachbarter
Speicherzellen leichter analysiert werden können. Auch wird dadurch beispielsweise
die Untersuchungsmöglichkeit
von Einsatzspannungen von Transistoren und damit verbundenen Effekten wie
Leckströmen
unterhalb der Einsatzspannung verbessert, so daß ein besseres Verständnis von
beispielsweise solchen Leckströmen
gewonnen werden kann. Weiterhin kann durch eine solche "vertikale Front" eine natürliche Potentialschwankung
einer Plattenspannung erzeugt werden, wobei die Plattenspannung
an der Kapazität
der Speicherzelle permanent anliegt. Weiterhin können Potentialschwankungen
am Wannenpotential (Back-Bias), Spannungsschwankungen der Spannung
der Auswahltransistoren und Spannungsschwankungen einer Vorladungsspannung
untersucht werden. Man erzielt somit mit dem erfindungsgemäßen Konzept
sowohl Vorteile hinsichtlich der Beschleunigung eines Testdurchlaufs als
auch einen Flexibili tätsgewinn
in Bezug auf die Testabdeckung durch flexible Ansteuerung von Wortleitungen
und Spaltenauswahlleitungen im Testbetrieb.
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- 1
- Speicherzellenfeld
- 2
- Zugriffssteuerung
- 3
- Verkreuzungsstelle
- 31,
32
- Speicherbereich
- 41,
42
- Leseverstärkerstreifen
- BL0
bis BL7
- Bitleitungen
- BL01
bis BL72
- Bitleitungen
- BL111
bis BL622
- Bitleitungen
- WL0
bis WLk+3
- Wortleitungen
- T01
bis T72
- Schalter
- M111
bis M622
- Isolationsschalter
- CSL01,
CSL02
- Spaltenauswahlleitungen
- SA0
bis SA7
- Leseverstärker
- A0
bis A7
- Aktivierungssignal
- TM
- Testmodussignal
- S1
bis S4
- Steuersignal
- MC
- Speicherzellen
- CSLD1,
CSLD2
- Spaltenauswahlleitungs-Domäne
- BL1l,
BL1r
- Bitleitungen