DE10261327A1

DE10261327A1 - Kompensation überkreuzter Bitleitungen in DRAMs mit Redundanz

Info

Publication number: DE10261327A1
Application number: DE10261327A
Authority: DE
Inventors: Gerd Frankowsky; Wolfgang Hokenmaier; David R Hanson; Gunther Lehmann
Original assignee: Infineon Technologies AG; International Business Machines Corp
Current assignee: Qimonda AG; International Business Machines Corp
Priority date: 2001-12-27
Filing date: 2002-12-27
Publication date: 2003-08-07
Also published as: TW200301483A; TWI267082B; US6570794B1; KR20030057404A

Abstract

Die Erfindung betrifft einen Speicher, umfassend ein Feld aus in Reihen und Spalten angeordneten Speicherzellen. Der Speicher enthält weiterhin eine Vielzahl von Leseverstärkern, die jeweils einen "True"- und einen Komplementäranschluss besitzen. Der Speicher umfasst weiterhin eine Vielzahl von überkreuzten Bitleitungspaaren, wobei jedes Leitungspaar an einen "True"- und einen Komplementäranschluss eines entsprechenden Leseverstärkers aus der Vielzahl von Leseverstärkern angeschlossen ist. Es ist eine Vielzahl von Wortleitungen vorgesehen, wobei jede Wortleitung an eine entsprechende Reihe von Speicherzellen angeschlossen ist. Ein Adresslogikabschnitt ist mit Spaltenadresssignalen und Reihenadresssignalen gekoppelt, um in Übereinstimmung mit den zugeführten Reihen- und Spaltenadresssignalen Signale zu erzeugen, wobei die Spaltenadresssignale den Bitleitungen und die Reihenadresssignale den Wortleitungen zugeführt sind. Das Speicherelement beinhaltet weiterhin eine Vielzahl von Invertern, wobei jeder Inverter mit einem entsprechenden Leseverstärker gekoppelt ist, um dem Leseverstärker zugeführte oder aus dem Leseverstärker ausgelesene Daten wahlweise in Übereinstimmung mit den von der Adresslogik erzeugten invertierten/nicht-invertierten Signalen zu invertieren.

Description

Die vorliegende Erfindung betrifft Halbleiterspeicher und insbesondere Halbleiterspeicher mit überkreuzten Bitleitungen.
Es ist bekannt, dass Halbleiterspeicher Matrizen umfassen, die aus Reihen und Spalten von Speicherzellen (M) aufgebaut sind, wobei solche Zellen an Reihen von Wortleitungen (WL) und Spalten von Bitleitungen (BL) gekoppelt sind. Eine solche Anordnung ist in Fig. 1 gezeigt. Darin verbinden die ersten beiden Wortleitungen (d. h. WL0 und WL1) die Speicherzellen M mit den Komplementäranschlüssen C des Leseverstärkers SA und die nächsten beiden Wortleitungen WL2, WL3 koppeln die Speicherzellen M an die "True"-Anschlüsse T des Leseverstärkers. Diese Anordnung setzt sich, wie gezeigt, fort. Beim Testen der Matrix erfordert eine solche Anordnung ein Descrambling der Daten. Insbesondere im Normalbetrieb erfolgt das Speichern von Datenbits in einer beliebigen Speicherzelle ungeachtet der Tatsache, ob die Speicherzelle an den "True" - (T) oder an den Komplementäranschluss (C) des Leseverstärkers (SA) gekoppelt ist. Beim Testen der Speicherzellen ist dies jedoch von Bedeutung. In DRAM-Feldern wird beispielsweise ein Test durchgeführt, in dem alle Zellen mit einer ihrem logischen Zustand entsprechenden Ladung gespeichert werden (d. h. eine logische "1"). Um zu testen, ob die Speicherzelle eine solche Ladung speichert, wird der logische Zustand der Speicherzellen mithilfe des Leseverstärkers ermittelt. Aus diesem Grund ist ein Descrambling der von dem Leseverstärker generierten Daten notwendig. Wenn im Beispiel von Fig. 1 die von der Wortleitung WL0 adressierten Speicherzellen von dem Leseverstärkern SA ausgelesen werden, ist der logische Zustand am Ausgang des Leseverstärkers komplementär zu dem logischen Zustand, der aus der von Wortleitung WL2 adressierten Speicherzelle ausgelesen wird. In der Anordnung nach Fig. 1 ist das erforderliche Descrambling relativ einfach, da die Komplementär- bzw. "True"-Bedingung lediglich durch Bestimmung der jeweils die Speicherzelle adressierenden Wortleitung ermittelt werden kann.
Es ist weiterhin im Stand der Technik bekannt, überkreuzte Bitleitungen üblicherweise aufgrund ihrer geringeren Störungsempfindlichkeit und wegen ihrer verringerten Neigung zur Bitleitungskopplung einzusetzen. Eine entsprechende Anordnung ist in Fig. 2 gezeigt. Überkreuzt bedeutet, dass an einem bestimmten Punkt im Speicherzellenfeld die "True"- T und Komplementäranschlüsse C des Leseverstärkers SA vertauscht sind. Fig. 2 zeigt daher vier Bereiche I, II, III und IV eines Speicherzellenfeldes. Jeder einzelne Bereich zeigt dieselbe Anordnung wie das gesamte in Fig. 1 gezeigte und beschriebene Speicherzellenfeld. Im Übergang zwischen den Bereichen I und II sind jedoch die Bitleitungen vertauscht an die Leseverstärker SA1 und SA3 gekoppelt. Im Übergang zwischen den Bereichen II und III hingegen sind die Bitleitungen vertauscht an die Leseverstärker SA0 und SA2 gekoppelt. Diese Abfolge wiederholt sich zwischen den Bereichen III und IV, sowie zwischen den Bereichen IV und V (nicht gezeigt). Wichtig in diesem Zusammenhang ist außerdem, dass in den Bereichen I und III eine Wortleitung die Speicherzellen entweder mit einer "True"- oder einer Komplementär-Bitleitung verbindet. In den Bereichen II und IV ist dies anders, da hier eine Wortleitung die Speicherzellen alternierend an die "True"- bzw. Komplementär-Bitleitungen anschließt. Während also z. B. die Wortleitung W0 die Speicherzelle mit dem komplementären Eingang des Leseverstärkers verbindet, wechselt das Muster für die Wortleitung WL4 vom "True"- zum Komplementäreingang. Anders betrachtet zeigt Fig. 2 drei Überkreuzungsbereiche, die parallel zu den Wortleitungen verlaufen. Die ersten beiden mit dem ersten Leseverstärker gekoppelten Bitleitungen sind zweimal überkreuzt, die mit dem zweiten Leseverstärker verbundenen Bitleitungen nur einmal, usw. Im Sinne des physikalischen Scramblings von Daten wird das Feld somit in vier verschiedene Bereiche I bis IV unterteilt. Der Bereich I (d. h. Wortleitungen WL0 bis WL3) zeigt dasselbe physikalische Scrambling wie Fig. 1. Im Bereich III (d. h. Wortleitung WL8 bis WL11) ist das physikalische Scrambling invertiert, was bedeutet, dass alle "True"- und Komplementärleitungen vertauscht sind. Die Bereiche I und III weisen das gemeinsame Merkmal auf, dass eine Wortleitung die Speicherzelle entweder an eine "True"- oder an eine Komplementär-Bitleitung koppelt. In den Bereichen II und IV ist dies anders. In diesen Regionen verbindet eine Wortleitung die Speicherzellen alternierend mit den "True"- und Komplementär-Bitleitungen. Daraus geht hervor, dass zwischen der Spaltenadresse und der Reihenadresse ein komplexes Verhältnis in Bezug auf ein physikalisches Datenmuster besteht. In jedem Fall ist ein Descrambling von Daten in der Anordnung nach Fig. 2 komplexer als in Fig. 1.
Fig. 3 zeigt nun eine andere Anordnung eines Speicherzellenfeldes mit überkreuzten Bitleitungen. Diese Anordnung wird verwendet, wenn das in Fig. 2 gezeigte Speicherzellenfeld aufgrund von Layout-Erfordernissen nicht in Frage kommt (wenn beispielsweise in jeder beliebigen Reihe des Speicherzellenfeldes nur Platz für eine Überkreuzung vorhanden ist). Diese Anordnung wird bisweilen als Bitleitungsstruktur mit diagonal ineinander greifenden Überkreuzungen bezeichnet. Das Descrambling von Daten ist hier noch komplexer.
Die vorliegende Erfindung stellt einen Speicher zur Verfügung, der ein Feld aus in Reihen und Spalten angeordneten Speicherzellen umfasst. Der Speicher umfasst weiterhin eine Vielzahl von Leseverstärkern, die jeweils einen "True-", sowie einen Komplementäranschluss enthalten. Zudem umfasst der Speicher eine Vielzahl von überkreuzten Bitleitungspaaren, wobei jedes der Leitungspaare an einen "True"- oder Komplementäranschluss eines entsprechenden Leseverstärkers aus der Vielzahl von Leseverstärkern angeschlossen ist.
Eine Vielzahl von Wortleitungen ist bereitgestellt, wobei jede Wortleitung mit einer entsprechenden Speicherzellenreihe verbunden ist. Darüber hinaus umfasst der Speicher einen Adresslogikabschnitt, der mit Spaltenadresssignalen und Reihenadresssignalen gekoppelt ist, um in Übereinstimmung mit den zugeführten Reihen- und Spaltenadresssignalen invertierte/nicht-invertierte Signale zu erzeugen, wobei die Spaltenadresssignale den Bitleitungen und die Reihenadresssignale den Wortleitungen zugeführt sind. Der Speicher beinhaltet weiterhin eine Vielzahl von Invertern, wobei jeder Inverter mit einem entsprechenden Leseverstärker gekoppelt ist, um dem Leseverstärker zugeführte oder aus dem Leseverstärker ausgelesene Daten wahlweise in Übereinstimmung mit den von der Adresslogik erzeugten invertieren/nicht-invertieren Signalen zu invertieren.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird ein Speicher bereitgestellt, der ein Feld aus in Reihen und Spalten angeordneten Speicherzellen umfasst. Eine Vielzahl von Leseverstärkern mit jeweils einem "True"- und einem Komplementäranschluss ist vorgesehen. Eine Vielzahl von Bitleitungspaaren sind vorgesehen, wobei jedes der Leitungspaare an einen entsprechenden Leseverstärkers aus der Vielzahl von Leseverstärkern angeschlossen ist. Dabei ist eine Bitleitung eines Bitleitungspaares mit einem ersten Anteil an Speicherzellen einer ersten Spalte der Speicherzellen und mit einem ersten Anteil an Speicherzellen einer zweiten Spalte der Speicherzellen verbunden. Die andere Bitleitung des Bitleitungspaares ist mit einem zweiten Anteil an Speicherzellen in einer zweiten Spalte der Speicherzellen und mit einem zweiten Anteil an Speicherzellen in der zweiten Spalte der Speicherzellen verbunden. Eine Bitleitung des Bitleitungspaares ist mit dem "True"-Anschluss des angeschlossenen Leseverstärkers und die andere Bitleitung des Bitleitungspaares ist mit dem Komplementäranschluss des angeschlossenen Leseverstärkers verbunden. Zudem ist eine Vielzahl von Wortleitungen vorgesehen, wobei jede Wortleitung an eine entsprechenden Speicherzellenreihe angeschlossen ist. Einem Adresslogikabschnitt sind Spaltenadresssignale und Reihenadresssignale zugeführt, um in Übereinstimmung mit den zugeführten Reihen- und Spaltenadresssignalen invertierte/nicht-invertierte Signale zu erzeugen, wobei die Spaltenadresssignale den Bitleitungen und die Reihenadresssignale den Wortleitungen zugeführt werden. Weiterhin ist eine Vielzahl von Invertern vorgesehen, wobei jeder Inverter mit einem entsprechenden Leseverstärker gekoppelt ist, um dem Leseverstärker zugeführte oder aus dem Leseverstärker ausgelesene Daten wahlweise in Übereinstimmung mit den von der Adresslogik erzeugten invertierte/nicht-invertierte Signalen zu invertieren.
In einer Ausführungsform der vorliegenden Erfindung ist jede Speicherzelle einer Reihe an einen "True"-Anschluss eines aus der Vielzahl von Leseverstärkern gekoppelt und jede Speicherzelle einer der anderen Reihen, an den Komplementäranschluss eines aus der Vielzahl von Leseverstärkern gekoppelt.
In einer Ausgestaltung ist ein Teil der Speicherzellen einer der Reihen an einen "True"-Anschluss eines der Vielzahl von Leseverstärkern gekoppelt, und ein anderer Teil der Speicherzellen der Reihe ist an den Komplementäranschluss eines anderen der Vielzahl von Leseverstärkern gekoppelt.
In einer Weiterbildung der vorliegenden Erfindung bilden die aneinander angrenzenden Speicherzellen einer solchen Reihe die "True"- und Komplementäranschlüsse eines zugeordneten Paares von Leseverstärkern.
In einer weiteren Ausführungsform wird der Adresslogikabschnitt auf ein Testsignal hin aktiviert und beim Anlegen eines solchen Testsignals an die Adresslogik werden die Speicherzellen in dem Speicherzellenfeld auf Datenbits mit dem gleichen logischen Zustand programmiert.
In den beigefügten Zeichnungen und der darauf folgenden Beschreibung sind eine oder mehr Ausgestaltungen der Erfindung werden näher erläutert. Weitere Merkmale, Aufgaben und Vorteile der Erfindung sind aus der Beschreibung und den Zeichnungen, sowie aus den Patentansprüchen ersichtlich.
Es zeigen:
Fig. 1 ein Blockdiagramm eines dynamischen Halbleiterspeichers mit wahlfreiem Zugriff (DRAM) gemäß dem Stand der Technik;
Fig. 2 ein Blockdiagramm eines DRAMs mit überkreuzten Bitleitungen gemäß dem Stand der Technik;
Fig. 3 ein Layout-Schema eines DRAMs mit überkreuzten Bitleitungen gemäß dem Stand der Technik;
Fig. 4 ein Blockdiagramm des DRAMs nach Fig. 3, mit den erfindungsgemäßen überkreuzten Bitleitungen und einem erfindungsgemäßen Descrambler;
Fig. 5 ein Blockdiagramm eines DRAMs mit überkreuzten Bitleitungen nach Fig. 2, mit einer erfindungsgemäßen redundanten Reihe und einem erfindungsgemäßen Descrambler;
Fig. 6 ein Blockdiagramm eines DRAMs mit Banken von Speicherzellenfeldern, wobei diese Speicherzellenfelder überkreuzte Bitleitungen und daran angepasste Wortleitungen und Spalten (d. h. Bitleitungen) umfassen und für den DRAM zusätzlich ein erfindungsgemäßer Descrambler vorgesehen ist;
Fig. 7 den zeitlichen Verlauf in Bezug auf den DRAM nach Fig. 6;
Fig. 8 zeigt ein detailliertes Blockdiagramm des Descramblers nach Fig. 6;
Fig. 9 eine schematische Darstellung des in dem Descrambler nach Fig. 8 verwendeten Schreibbereichs; und
Fig. 10 eine schematische Darstellung des in dem Descrambler nach Fig. 8 verwendeten Lesebereichs.
Gleiche Bezugszeichen stehen für gleiche Elemente.
Fig. 4 zeigt einen Speicher 10, der ein Feld von Reihen und Spalten von Speicherzellen M umfasst, in diesem Fall DRAM- Speicherzellen. Weiterhin sind Leseverstärker SA0 bis SA3 gezeigt, wobei es sich versteht, dass der Speicher eine Vielzahl von Leseverstärkern umfasst und im vorliegenden Beispiel nur ein Teil davon gezeigt ist, um das Verständnis der Erfindung zu erleichtern.
Die gezeigten Leseverstärker SA0 und SA3 umfassen jeweils einen "True"-Anschluss T, sowie einen Komplementäranschluss C.
Die Spalten der Speicherzellen M sind mit den Wortleitungen WL0 bis WL7 verbunden, wobei es sich versteht, dass der Speicher eine Vielzahl von Wortleitung enthält und im vorliegenden Beispiel nur ein Teil davon, hier acht, gezeigt ist, um das Verständnis der Erfindung zu erleichtern. Zudem ist eine Vielzahl von Bitleitungspaaren vorgesehen (d. h. Bitleitungspaare BL0, BL1; BL2, BL3; BL4, BL5; BL6, BL7; usw.). Hierbei ist zu beachten, dass jedes Bitleitungspaar mit einem entsprechenden Leseverstärker aus der Vielzahl von Leseverstärkern (d. h. Leseverstärkern SA0; SA1; SA2; SA3; usw. bzw. wie gezeigt) verbunden ist. Außerdem ist zu beachten, dass der Speicher eine Vielzahl von Spalten COL0, COL1, COL2, COL3 . . . mit Speicherzellen M umfasst.
Betrachtet man beispielhaft ein Paar der Spalten der Speicherzellen, im dargestellten Fall das Spaltenpaar COL0 und COL1, so befinden sich die Speicherzellen M1, M2, M3 und M3 in COL0 und die Speicherzellen M5, M6, M7 und M8 in COL1. Betrachtet man als Beispiel eines aus der Vielzahl von Bitleitungspaaren, im dargestellten Fall BL0 und BL1, so ist BL0 mit der Speicherzelle M4, die sich in Spalte COL0 befindet, sowie mit den Speicherzellen M5 und M6, die sich in Spalte COL1 befinden, verbunden, während die Bitleitung BL1 mit den Speicherzellen M7 und 8, die sich in Spalte COL1 befinden, sowie mit Speicherzellen M1, M2 und M3, die sich an Spalte COL0 befinden, verbunden ist. Folglich ist eine der Bitleitungen des Bitleitungspaares mit einem ersten Anteil der Speicherzellen einer ersten Spalte von Speicherzellen und mit einem ersten Anteil der Speicherzellen einer zweiten Spalte von Speicherzellen verbunden; dahingegen ist die andere Bitleitung des Bitleitungspaares mit einem zweiten Anteil der Speicherzellen der ersten Spalte von Speicherzellen und mit einem zweiten Anteil der Speicherzellen der zweiten Spalte von Speicherzellen verbunden.
Darüber hinaus ist eine der Leitungen jedes Bitleitungspaares mit dem "True"-Anschluss T des angeschlossenen Leseverstärkers und die andere Leitung jedes Bitleitungspaares mit dem Komplementäranschluss C des angeschlossenen Leseverstärkers verbunden. Folglich ist im Fall des Bitleitungspaares BL0 und BL1 die Bitleitung BL0 an den "True"-Terminal T des Leseverstärkers SA0 und die Bitleitung BL1 an den Komplementäranschluss C des Leseverstärkers SA0 angeschlossen.
Es ist eine Vielzahl von Wortleitung WL vorgesehen, von denen hier nur die Wortleitungen WL0 bis WL7 gezeigt sind. Es versteht sich jedoch, dass ein Speicher mehr Wortleitungen enthält, hier jedoch zum einfacheren Verständnis der Erfindung nur acht gezeigt sind. Jede der Wortleitungen WL0 bis WL7 ist mit einer entsprechenden Reihe an Speicherzellen M verbunden.
Der erfindungsgemäße Speicher sieht außerdem einen Descrambler 17 vor. Der Descrambler 17 umfasst eine Vielzahl von Dateninvertern DI0 bis DI3, wobei jeder der Dateninverter an einen entsprechenden Leseverstärker SA0 bis SA3 angeschlossen ist; siehe Fig. 4. Darüber hinaus ist eine Adresslogik 12 enthalten. Die Dateninverter DI0 bis DI3 sind identisch aufgebaut. Eine beispielhafte Ansicht eines Dateninverters, hier eine Detailansicht des Dateninverters DI0 zeigt Schalter SR und SW. Der Dateninverter umfasst einen Anschluss TSA, der mit dem Leseverstärker SA0 und einem Ein- /Ausgangsanschluss I/O verbunden ist; wie dargestellt. Der Dateninverter DI0 umfasst zusätzlich ein Inverterpaar IR und IW, wie gezeigt.
Der Adresslogikabschnitt 12 sind Spaltenadresssignale (COLLW ADR) zugeführt, die Bitleitungen BL zugeführt sind, und Reihenadresssignale (ROW ADR) zugeführt, die den Wortleitungen zugeführt sind, um in Übereinstimmung mit den zugeführten Reihen- und Spaltenadresssignalen ROW ADR bzw. COLUMN ADR invertierte/nicht-invertierte Signale zu generieren.
Während eines Schreibvorgangs eines Testmodus koppelt, falls die von dem Ein-/Ausgangsanschluss I/O zu dem Leseverstärker SA0 transferierten Daten invertiert werden sollen, der Schreibschalter SW den Ein-/Ausgangsanschluss I/O über einen Schreibinverter IW an den Leseverstärker SA0. Sollen die von dem Ein-/Ausgangsanschluss I/O zu dem Leseverstärker SA0 transferierten Daten dagegen nicht invertiert werden, so koppelt der Schreibschalter SW den I/O-Anschluss direkt über die Verbindungsleitung CW an den Leseverstärker SA0. Der invertieren/nicht-invertieren-Vorgang der Schreib- und Leseschalter SW und SR erfolgt entsprechend dem von der Adresslogik auf der INVERTIEREN/NICHT-INVERTIEREN_0-Leitung an den Dateninverter DI0 gelegten binären Signal. Hierbei ist zu beachten, dass die Adresslogik 12 Signale auf jeder einer Vielzahl von Leitungen INVERTIEREN/NICHT-INVERTIEREN_0 bis INVERTIEREN/NICHT-INVERTIEREN_3 generiert, wobei jede der Leitungen INVERTIEREN/NICHT-INVERTIEREN_0 bis INVERTIEREN/NICHT-INVERTIEREN_3 mit einem entsprechenden Dateninverter DI0 bis DI3 gekoppelt wird, wie gezeigt.
Sollen während eines nachfolgenden Lesevorgangs in einem Testmodus die von dem Leseverstärker SA0 zu dem Ein- /Ausgangsanschluss I/O übertragenen Daten invertiert werden, so koppelt der Leseschalter SR den Leseverstärker SA0 über den Leseinverter IR an den I/O-Anschluss. Sollen die von dem Leseverstärker SA0 zu dem Ein-/Ausgangsanschluss I/O transferierten Daten hingegen nicht invertiert werden, so koppelt der Leseschalter SR den Leseverstärker SA0 direkt über die Verbindungsleitung CR an den I/O-Anschluss.
Die Adresslogik 12 speichert die Beziehung zwischen der Reihen- und der Spaltenadresse und den INVERTIEREN/NICHT- INVERTIEREN-Signalen, INVERTIEREN/NICHT-INVERTIEREN_0 bis INVERTIEREN/NICHT-INVERTIEREN_3, wie folgt:
I = Invertieren
NI = Beibehalten (Nicht invertieren)
CA = Spaltenadresse
RA = Reihenadresse
Beispiel einer Adresslogik für SA0 (CA<0> = 0, CA<1> = 0):
InvertierenSA0 = [(RA<2>) UND (RA<1>)] ODER
[(RA<2>) UND (NICHT RA<0>)] ODER
[(NICHT RA<2>) UND (NICHT RA<1>)].
Fig. 5 zeigt eine weitere Methode des Daten-Descramblings. Das Scrambling-Verfahren ist identisch mit dem Beispiel, das in Fig. 2 gezeigt ist, jedoch mit dem Unterschied, dass eine weitere Reihe (bzw. Wortleitung), hier eine Wortleitung WLR, zu dem ein Speicherfeld hinzugefügt wurde. Im Allgemeinen sind solche zusätzlichen Wortleitungen sogenannte redundante Wortleitungen, die als Ersatz für defekte Wortleitung verwendet werden. Fig. 5 zeigt ein Beispiel, in dem die Wortleitung WL11 mit der redundanten Wortleitung WLR ersetzt ist.
Üblicherweise wird ein solcher Austausch der Wortleitungen dann vorgenommen, wenn durch einen Test festgestellt wurde, dass beispielsweise die Speicherzelle M in der Wortleitung WL11 einen Fehler aufweist. Wird ein Fehler festgestellt, werden schmelzbare Verbindungsglieder (nicht gezeigt) so programmiert, dass sie die defekte Wortleitung, hier Wortleitung WL11, elektrisch entkoppeln und mit der redundanten Wortleitung WLR ersetzen. Eine Aktivierung der Wortleitung WL11 hätte also eine Aktivierung der redundanten Wortleitung zur Folge, was jedoch zu einem unterschiedlichen Daten-Scrambling führt, da sich die redundante Wortleitung WLR im Bereich IV befindet, während sich die ausgetauschte Wortleitung, hier WL11, im Bereich III befindet. Eine ähnliche Situation könnte sich auch beim Austausch von Bitleitungen ergeben. Darüber hinaus könnte sie auch in dem in Fig. 3 gezeigten Speicherzellenfeld auftreten.
Daher umfasst der Descrambler 17' in der vorliegenden Ausführungsform, wie in Fig. 5 gezeigt, einen zusätzlichen Eingang "REDUNDANTE REIHE (WLR) VERWENDET", durch den sich der Descrambler 17 an jede beliebige Reparatur in Bezug auf die Wortleitung (oder Bitleitung) anpassen kann.
Fig. 6 zeigt den in einen DRAM-Schaltkreis mit mehreren Bänken integrierten Descrambler 17. Fig. 6 zeigt lediglich vier Bänke, BANK A, BANK B, BANK C und BANK D. Als Eingabe in den Descramblers 17 werden die verschiedenen Teile der Adresse, nämlich die Bankadresse (BA), die Reihenadresse (RA) und die Spaltenadresse (CA) verwendet. Im Allgemeinen müsste die Bankadresse nicht berücksichtigt werden, da man davon ausgehen kann, dass die verschiedenen Speicherbänke ein identisches Daten-Scrambling aufweisen. Allerdings kann durch die Integration mehrerer Bänke bis zu eine Wortleitung in jeder Bank aktiviert werden. Die gerade aktiven Wortleitungen (WL) können sich in verschiedenen Scrambling-Bereichen befinden. Deshalb wird auch die Bankadresse (BA) von dem Descrambler 17berücksichtigt. Dies wird in den Fig. 7 und 8 genauer beschrieben.
Im Zusammenhang mit Fig. 6 genügt es jedoch zu bemerken, dass der Descrambler 17' neben den verschiedenen Adressen (BA, CA, RA) auch Befehlssignale (CMD, z. B. Lesedaten, Schreibdaten, Abschaltbefehle u. s. w.) erhält, die anzeigen, wann eine Descrambling-Operation durchgeführt werden muss. Im allgemeinen ist der Descrambler 17 während einer Spaltenoperation aktiv, d. h. wenn Daten von einer Spalte gelesen oder auf eine Spalte geschrieben werden. Der Descrambler 17 befindet sich in der Nähe der Datenein-/ausgänge, wie gezeigt. Speicherbänke teilen sich einen einzelnen Descrambler 17', wie gezeigt. Dadurch wird der Flächenbedarf für die Einheit 17' sehr klein. Die Anzahl der Datenleitungen, die bei dieser Anwendung gesteuert werden müssen, ist aufgrund der Nähe zu den Datenein-/ausgängen ebenfalls klein. Die derzeit handelsüblichen DRAMs haben entweder 4, 8 oder 16 Ein- bzw. Ausgangsleitungen. Dies steht einer wesentlich höheren Anzahl an Datenleitungen für Leseverstärker gegenüber - üblich sind hier 2048 Datenleitungen. Aus diesem Grund wird der Descrambler 17' vorzugsweise in der Nähe der Eingangs- /Ausgangsleitungen angeordnet, anstatt eine Vielzahl von Descrambling-Einheiten in jeder Speicherzellenbank anzuordnen.
Bezugnehmend auf Fig. 7 und Fig. 8, zeigt Fig. 7 ein Beispiel für Signalverläufe an der Schnittstelle eines DRAM- Schaltkreises mit mehreren Speicherbänke. Dieses Beispiel verdeutlicht, warum der Daten-Scrambler 17' für jede Bank die momentan aktive Reihenadresse berücksichtigen muss. Die hier gezeigten "Kein-Betrieb"-Befehle (Nop) sind nicht relevant, sondern werden nur angezeigt, um das vorliegende Beispiel leichter mit herkömmlich verwendeten Spezifikationen für DRAM-Schnittstellen, wie z. B. PC-100, in Beziehung bringen zu können. Zuerst wird die Wortleitung mit der Reihenadresse RA in BANK A (Bank BA) aktiviert. Sodann wird die Wortleitung RB in BANK B (Bank BB) aktiviert. Als nächstes wird ein Schreibbefehl an die Spalte CB in der Bank BB ausgegeben, worauf ein Schreibbefehl an die Spalte CA in Bank BA folgt. An diesem Punkt ist zu beachten, dass die Reihenadresse während der Ausgabe der Spaltenbefehle nicht vorhanden ist. Diese Einschränkung ist dadurch bedingt, dass sich üblicherweise die Reihen- und Spaltenadressen den Adressbus teilen. Werden überkreuzte Bitleitungen verwendet, hängt das Scrambling der Daten jedoch von den Reihenadressen ab. Deshalb umfasst der Descrambler 17 einen internen Speichermechanismus, im vorliegenden Beispiel in Form eines Reihenadressgenerators 20, für die momentan aktive Reihenadresse in jeder Bank (Fig. 8).
Wie in Fig. 8 gezeigt, speichert die Speicherfunktion die Reihenadresse (RA) abhängig von einem Wortleitungs- Aktivierungsbefehl (RCMD) für anstehende Spaltenbefehle (Lesen oder Schreiben) hin auf eine bestimmte Bank. Wird daraufhin ein Spaltenbefehl (CLCMD) ausgegeben, wird die der Bankadresse (BA) entsprechende Reihenadresse (RA') von Latch- Speichern freigegeben und über den Bus 24 der Descrambling- Logik 22 zugeführt. Dies wird in Verbindung mit Fig. 8 noch genauer beschrieben.
In jeder Speicherbank ist eine Gruppe von Latch-Speichern für Reihenadressen vorgesehen. Fig. 8 zeigt ein Beispiel für vier Speicherbänke. Jede Gruppe kann entweder alle Reihenadressbits oder eine Teilmenge davon speichern. Eine Teilmenge ist dann ausreichend, wenn der Descrambler 17' für einen korrekten Betrieb nicht alle Reihenadressbits benötigt. Die Wortleitungen WL0 und WL1 aus Fig. 5 weisen beispielsweise ein identisches Schema beim Daten-Scrambling auf. Daher wäre es nicht notwendig, das Adressbit zu speichern, das zwischen geraden und ungeraden Wortleitungen unterscheidet.
Ist ein korrektes Descrambling von reparierten DRAMs erforderlich, können die Latch-Speicher abgesehen von der Reihenadresse auch Reparaturinformationen (REPARIEREN) für die Wortleitungen separat für jede Bank speichern.
Zur Steuerung des Speichervorgangs wird ein Demulitplexer verwendet. Wenn ein Reihenbefehlssignal RCMD (d. h. ein Reihenadressen-Auswahlsignal (RAS)) die Aktivierung einer externen Wortleitung anzeigt, gibt der Demultiplexer das Signal an die Gruppe von Latch-Speichern weiter, die der externen Bankadresse entspricht. Die entsprechende Gruppe reagiert daraufhin und speichert die externe Reihenadresse (RA), sowie die Reparaturinformation (REPARIEREN), oder eine Teilmenge davon.
Auf einen Spaltenbefehl, der durch ein Spaltenbefehlssignal CLCMD (d. h. die Spaltenadressen-Auswahlfunktion (CAS)) angezeigt wird, gibt ein Multiplexer eine Reihenadresse (RA') über den Bus 24 an die Descrambling-Logik 22 weiter, wie oben beschrieben wurde. Die Reihenadresse (RA') auf dem Bus 24 wird in Übereinstimmung mit der während des Spaltenbefehls CLCMD ausgegebenen externen Bankadresse ausgewählt. Die Adresslogik 12' ist äquivalent zu der oben beschriebenen Adresslogik 12. Die Adresslogik 12' führt über die Leitung 40 ein Dateninvertierungssignal (DATAINV) sowohl dem Schreibbereich 42, als auch dem Lesebereich 44 des Dateninverterbereichs zu. Dem Schreibbereich 42 wird außerdem ein herkömmliches Schreibaktivierungssignal (SCHREIBEN) und dem Lesebereich 44 ein herkömmliches Leseaktivierungssignal (LESEN) zugeführt.
Fig. 9 zeigt eine Detailansicht des Schreibbereichs 42. Sollen Daten in den Speicher eingeschrieben werden, hat das Logiksignal SCHREIBEN den logischen Zustand "1". Sollen die Daten am Ein-/Ausgang I/O invertiert werden, ist das Logiksignal DATAINV eine logische "1" und wenn die Daten am Ein- /Ausgang I/O nicht invertiert werden sollen, ist das Logiksignal DATAINV eine logische "0".
Wenn die Daten nicht invertiert werden sollen, ist das Logiksignal SCHREIBEN eine logische "1" und das Logiksignal DATAINV eine logische "0". Als Reaktion auf solche Logiksignale invertiert der Tristate-Puffer 50 die an dem Ein- /Ausgang I/O liegenden Daten. Diese invertierten Daten werden sodann von dem Inverter 54 zurückinvertiert, so dass die Daten am Ein-/Ausgang nicht invertiert auf der zum Leseverstärker führenden DATEN-Leitung liegen. Ist hingegen das Logiksignal SCHREIBEN eine logische "1" und das Logiksignal DATAINV ebenfalls eine logische "1", so wird der Tristate-Puffer 50 abgeschaltet und die von dem Ein-/Ausgang I/O kommenden Daten passieren zuerst ein Transfer-Gatter 48 und anschließend einen Inverter 54. Folglich wird dem Leseverstärker über die DATEN-Leitung die Inversion der Daten von dem Ein-/Ausgang I/O zugeführt.
Fig. 10 zeigt eine Detailansicht des Lesebereichs 44. Aus dem Speicher ausgelesene und an den Leseverstärker weitergegebene Daten (DATEN) werden in Abhängigkeit von dem logischen Zustand des Signals DATAINV (auf der Datenleitung 40) bei einer logischen "1" auf dem LESEN-Logiksignal entweder invertiert oder nicht invertiert weitergegeben. Ist das LESEN- Signal eine logische "1" und das DATAINV-Signal ebenfalls eine logische "1" (High-Pegel), erscheinen Lesedaten aus dem Leseverstärker auf der Ein-/Ausgangsleitung in invertierter Form. Ist hingegen das LESEN-Signal eine logische "1" und das DATAINV-Signal eine logische "0" (Low-Pegel), entsprechen die Daten auf der Ein-/Ausgansleitung den Daten des Leseverstärkers ohne Inversion. Genauer ausgedrückt wird, wenn LESEN eine logische "1" und DATAINV eine logische "1" ist, das Eingangssignal DATEN an ein Multiplexer-NAND-Gatter 60 weitergegeben, welches das Signal DATEN invertiert und an den Inverter 65 weitergibt. Der Inverter 65 steuert einen NFET 67. Daher wird das Signal DATEN zweimal invertiert, nämlich sowohl von dem Multiplexer-NAND-Gatter 60 und von dem Inverter 65. Ist das Signal DATEN eine logische "1", wird das NFET 67 durchgeschaltet und das Ausgangssignal I/O gesperrt, was eine Invertierung des Ein-/Ausgangssignals I/O gegenüber dem DATEN-Signal zur Folge hat. Wenn LESEN eine logische "1" und DATAINV ebenfalls eine logische "1" ist, wird darüber hinaus das Eingangssignal DATEN ebenfalls von dem Inverter 63 invertiert und dann an das Multiplexer-NAND-Gatter 62 weitergegeben. Hier wird es abermals invertiert und an das Gate eines PFET 69 weitergegeben. Im Falle einer logischen "0" des Signals DATEN, wird das Gate des PFET 69 auf "low" geschaltet (logische "0"), wodurch der PFET durchgeschaltet wird und die Spannung des I/O-Ausgangssignals auf einen High-Pegel (logische "1") gelegt wird, was ebenfalls zu einer Invertierung des Ein-/Ausgangssignals I/O gegenüber dem DATEN-Signal führt.
Hat dagegen das LESEN-Signal den logischen Zustand "1" und DATAINV den logischen Zustand "0", wird das Eingangssignal DATEN dem Multiplexer-NAND-Gatter 60 zugeführt. Dabei wird das Signal DATEN invertiert und an das Gate des PFET 69 weitergegeben. Ist das Signal DATEN eine logische "1", wird das Gate des PFET 69 auf "low" geschaltet. Dadurch wird PFET 69 durchgeschaltet und die Spannung des Ausgangssignals I/O auf einen High-Pegel gelegt, was zu einer nichtinvertierten Übertragung des DATEN-Signals gegenüber dem Ein- /Ausgangssignal I/O führt. Auch wenn das DATEN-Signal den logischen Zustand "0" hat, invertiert der Inverter 63 das DATEN-Signal und gibt einen logischen Zustand "1" an das Multiplexer-NAND-Gatter 62 weiter. Das Multiplexer-NAND-Gatter 62 gibt sodann eine logische "0" an den Inverter 65 weiter, von dem eine logische "1" an das Gate des NFET 67 übertragen wird. Diese logische "1" schaltet den NFET 67 durch und den Eingang I/O auf "low" (logische "0"). Folglich ist das Ein- /Ausgangssignal I/O gegenüber dem DATEN-Signal nicht invertiert.
Obwohl die Erfindung anhand mehrerer Ausführungsformen beschrieben wurde, kann der Fachmann natürlich weitere mögliche Modifikationen im Sinne und Umfang der Erfindung gemäß den beigefügten Ansprüchen vornehmen.

Claims

1. Speicher mit
einem Feld aus in Reihen und Spalten angeordneten Speicherzellen;
einer Vielzahl von Leseverstärkern, von denen jeder einen "True"-Anschluss und einen Komplementär-Anschluss aufweist;
einer Vielzahl von überkreuzten Bitleitungspaaren, wobei jedes der Leitungspaare an einen "True"- oder Komplementär-Anschluss eines entsprechenden Leseverstärkers aus einer Vielzahl von Leseverstärkern angeschlossen ist;
einer Vielzahl von Wortleitungen, wobei jede Wortleitung mit einer Reihe von Speicherzellen verbunden ist;
einem Adresslogikteil, der mit Spaltenadresssignalen und Reihenadresssignalen gekoppelt ist, um in Übereinstimmung mit den zugeführten Reihen- und Spaltenadresssignalen invertierte/nicht-invertierte Signale zu erzeugen, wobei die Spaltenadresssignale den Bitleitungen und die Reihenadresssignale den Wortleitungen zugeführt sind;
einer Vielzahl von Invertern, wobei jeder Inverter mit einem entsprechenden Leseverstärker gekoppelt ist, um dem Leseverstärker zugeführte oder aus dem Leseverstärker ausgelesene Daten wahlweise in Übereinstimmung mit den von der Adresslogik erzeugten invertierten/nichtinvertierten Signalen zu invertieren; und
wobei das Speicherzellenfeld eine redundante Speicherzellenreihe enthält und wobei dem Logikteil ein Signal zugeführt ist, das anzeigt, ob eine solche redundante Zellenreihe in dem Feld verwendet wird.

2. Speicher mit
einem Feld aus in Reihen und Spalten angeordneten Speicherzellen;
einer Vielzahl von Leseverstärkern, von denen jeder einen "True"-Anschluss und einen Komplementär-Anschluss umfasst;
einer Vielzahl von Bitleitungspaaren, wobei jedes Bitleitungspaar an einen entsprechenden Leseverstärker aus der Vielzahl von Leseverstärkern angeschlossen ist, wobei eine Bitleitung eines Bitleitungspaares mit den Speicherzellen einer ersten Spalte der Speicherzellen und die andere Bitleitung des Bitleitungspaares mit den Speicherzellen einer zweiten Spalte der Speicherzellen verbunden ist, wobei eine Bitleitung des Bitleitungspaares mit dem "True"-Anschluss des gekoppelten Leseverstärkers und die andere Bitleitung des Bitleitungspaares mit dem Komplementäranschluss des gekoppelten Leseverstärkers verbunden ist;
einer Vielzahl von Wortleitungen, wobei jede Wortleitung mit einer entsprechenden Reihe von Speicherzellen verbunden ist;
einem Adresslogikteil, dem Spaltenadresssignale und Reihenadresssignale zugeführt sind, um in Übereinstimmung mit den zugeführten Reihen- und Spaltenadresssignalen invertierte/nicht-invertierte Signale zu erzeugen, wobei die Spaltenadresssignale den Bitleitungen und die Reihenadresssignale den Wortleitungen zugeführt sind;
einer Vielzahl von Invertern, wobei jeder Inverter mit einem entsprechenden Leseverstärker gekoppelt ist, um dem Leseverstärker zugeführte oder aus dem Leseverstärker ausgelesene Daten wahlweise in Übereinstimmung mit den von der Adresslogik erzeugten invertierten/nichtinvertierten Signalen zu invertieren; und
wobei das Speicherzellenfeld eine redundante Speicherzellenreihe enthält und wobei dem Logikfeld ein Signal zugeführt wird, das anzeigt, ob eine redundante Reihe von Speicherzellen in dem Feld verwendet wird.

3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass jede Speicherzelle in einer der Reihen an einen "True"-Anschluss eines der Vielzahl von Leseverstärkern gekoppelt ist und dass jede Speicherzelle einer anderen Reihe an den Komplementäranschluss der Vielzahl der Leseverstärker gekoppelt ist.

4. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass ein Anteil der Speicherzellen einer der Reihe an einen "True"-Anschluss eines der Vielzahl von Lesever- . stärkern gekoppelt ist und dass ein anderer Anteil der Speicherzellen der Reihe an den Komplementäranschluss eines anderen der Vielzahl von Leseverstärkern gekoppelt ist.

5. Speicher nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass aneinander angrenzende Speicherzellen einer solchen Reihe die "True"- und Komplementäranschlüsse eines zugeordneten Paares von Leseverstärkern bilden.

6. Speicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Adresslogikteil auf ein Testsignal hin aktiviert wird und dass beim Anlegen eines solchen Testsignals an die Adresslogik die Speicherzellen in dem Feld auf Datenbits mit dem gleichen logischen Zustand programmiert werden.

7. Speicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Speicherzellenfeld eine redundante Reihe von Speicherzellen aufweist und dass dem Logikfeld ein Signal zugeführt ist, das angibt, ob eine solche redundante Reihe von Speicherzellen im Feld verwendet wird.