TWI267082B - Twisted bit-line compensation for dram having redundancy - Google Patents

Description

(1) 1267082 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 技術領域 本發明係關於半導體記憶體’更具體而言，係關於具有 扭曲位元線之半導體記憶體。 先前技術 技術中已知道’半導體記憶體包含一儲存單元（Μ)之行 與列矩陣，該等單元係耦合至字組線（WL)之列及位元線 (B L)之行。圖1中顯示一配置。其中，頭二字組線（即w L 0 和WL 1)將記憶體單元μ連接至感測放大器s Α之補端子C， 次二字組線WL2、WL3將記憶體單元μ耦合至感測放大器 之真端子Τ，如此迴圈下去即得該圖。此一配置在測試陣 列期間要求某種資料解碼。更具體而言，在正常作業期間 ，儲存於任意單元的一位元資料皆可正確取回，而不需要 考慮該單元係耦合至感測放大器（SA)之真端子（τ)抑或其 補端子（C)的問題，此問題應在測試該等單元期間得到解 決。例如，對於一 DRAM陣列，執行一項測試，其中所有 單7C皆儲存一對應一邏輯狀態（即一邏輯丨）之電荷。為測 試單元是否儲存有此電荷’使用感測放大器偵測單元的邏 輯狀悲。因此，有必要解碼感測放大器產生的資料。例如 ’方感測放大器S A讀取字組線位址為wl〇的記憶體單元， 該遂輯中感測放大器的輸出端提供的邏輯狀態與從字組線 位址為WL2的記憶體單元中讀取的邏輯狀態互補。該配置 中所要求的解碼相對簡單，因為僅需知道記憶體單元的字 組線位址即可知道補/真狀況。 1267082 _ 發明說明續頁 技術中亦知道，利用扭曲位元線係因為其對雜訊及位元 線耦合較不敏感。圖2中顯示此一配置。扭曲意謂記憶體 陣列中某一點處感測放大器之真T端子和補C端子係交 換。圖2顯示記憶體陣列一部分之四區域I、II、III及IV。 各區域具有之配置與上文結合圖1所示描述之整個陣列相 同。然而，在區域I至區域11之耦合中，有位元線反向耦合 至感測放大器SA1及SA3。另一方面，在區域II至區域III之 耦合中，有位元線反向耦合至感測放大器S A0及SA2。該 一順序在區域III至IV及區域IV至V(沒有顯示）之耦合中重 覆。亦應注意以下的情況：區域I與III之相同之處在於一 字組線將記憶體單元連接至一真位元線或一補位元線。區 域II和IV則不同：一字組線將記憶體單元交替連接至真位 元線與補位元線。因此，若（例如）對於字組線W0，記憶體 單元係耦合至補輸入，則對於字組線W4，耦合圖案係在 真輸入和補輸入間交替。 換言之，圖2顯示與字組線平行之三扭曲區域。連接至 第一感測放大器的第一位元線扭曲兩次，連接至第二感測 放大器的位元線扭曲一次，如此類推。就實體資料擾亂而 言，陣列分解成四不同區域I至IV。區域I(即字組線WL0至 WL3)顯示與圖1相同的實體擾亂。區域ΠΙ(即字組線WL8至 WL 11)中，實體擾亂係反轉，意即所有真與線皆經調換。 區域I和III之相同之處在於一字組線將記憶體單元連接至 一真位元線或一補位元線。區域11與IV則不同。該處，一 字組線將記憶體單元交替連接至真位元線和補位元線。請 1267082 _ (3λ 發明說明績頁 注意對於一實體資料圖案，彳亍位址和列位址之間的關係很 複雜。 在任何情況下，對於圖2顯示之配置進行資料解碼較之 圖1顯示之配置更加複雜。 現在參考圖3，其顯示一扭曲位元線陣列之另一配置。 因佈局上的考量，圖2顯示之佈局（陣列之任一列中可用空 間僅允許一 「扭曲」）不可行時，可採用此一配置。此一 配置有時稱作對角線插入扭曲位元線結構。其資料解碼甚 至更複雜。 發明内容 本發明提供一種記憶體，其具有一記憶體單元行與列陣 列。該記憶體包含複數個感測放大器，其各具有一真端子 和一補端子。該記憶體亦包含複數對扭曲位元線，各對線 均耦合至對應的複數個感測放大器之一之真端子和補端 子。本發明亦提供複數條字組線，其各連接至對應的一列 記憶體單元。行位址信號與列位址信號皆饋送至一位址邏 輯區段，由其分別饋送至位元線與字組線，以根據饋送之 列位址信號與行位址信號產生反轉/非反轉信號。該記憶 體包含複數個反轉器，其各耦合至對應的一感測放大器， 以根據該位址邏輯產生之反轉/非反轉信號選擇性反轉饋 送至該感測放大器或從其讀出之資料。 根據本發明之另一具體實施例，本發明提供一種記憶 體，其具有一記憶體單元行與列陣列。該記憶體包含複數 個感測放大器，其各具有一真端子和一補端子。該記憶體 1267082 發明說明績頁 (4) 包含複數對扭曲位元線，各對線均耦合至對應的一感測放 大器之真端子和補端子。一對位元線之一條係連接至記憶 體單元之第一行中記憶體單元之第一部分及記憶體單元之 第二行中記憶體單元之第一部分。另一條位元線係連接至 記憶體單元之第一行中記憶體單元之第二部分及記憶體單 元之第二行中記憶體單元之第二部分。各對位元線中的一 條係耦合至耦合之一感測放大器之真端子，而另一條係耦 合至耦合之一感測放大器之補端子。該記憶體提供複數條 字組線，其各連接至對應的一列記憶體單元。行位址信號 與列位址信號皆饋送至一位址邏輯區段，行位址信號饋送 至位元線，列位址信號耦合至字組線，以根據饋送之列位 址信號與行位址信號產生反轉/非反轉信號。該記憶體包 含複數個反轉器，其各耦合至對應的一感測放大器，以根 據該位址邏輯產生之反轉/非反轉信號選擇性反轉饋送至 該感測放大器或從其讀出之資料。 一具體實施例中，記憶體單元之一列中各記憶體單元係 耦合至複數個感測放大器之真端子，記憶體單元之另一列 中各記憶體單元係耦合至複數個感測放大器之補端子。 一具體實施例中，記憶體單元之一列中一部分記憶體單 元係耦合至複數個感測放大器之一之真端子，另一部分記 憶體單元係耦合至複數個感測放大器之另一個之補端子。 一具體實施例中，該一列中記憶體單元之鄰近單元相應 地連接至一對對應感測放大器之真端子和補端子。 一具體實施例中，位址邏輯區段啟動以回應一測試信 -10- 1267082 _ 發明說明續頁 號，其中在該測試信號作用於位址邏輯時，陣列中記憶體 單元係程式化為具有相同邏輯狀態的資料位元。 附圖及以下說明書中提出本發明一項或一項以上具體實 施例的細節。從說明書與附圖及申請專利範圍將可明白本 發明的其他特徵、目的及優點。 實施方式 現在參考圖4，顯示一記憶體1 0，其包含一記憶體單元 M(此處係DRAM單元）之行與列陣列。複數個感測放大器 SA0至S A3，應明白記憶體中包含更多感測放大器，但為 簡明扼要地瞭解本發明起見，圖中僅顯示其中一部分，即 四個。 感測放大器SA0至SA3各具有一真端子T和一補端子C。 記憶體單元Μ之行連接至字組線WL0至WL7，應明白記 憶體中包含更多字組線，但為簡明扼要地瞭解本發明起 見，圖中僅顯示其中一部分，即八條。包含複數對位元線 (即位元線對BL0和BL1、BL2和BL3、BL4和BL5、BL6和 B L 7，等等）。應注意各對位元線係耦合至複數個感測放大 器中對應的一個（即感測放大器SA0、SA 1、SA2、SA3，等 等）。亦應注意記憶體單元Μ有複數行COLO、C〇L1、COL2、 C〇L3，等等。

以一對記憶體單元行COLO及COL1為例，C〇L0具有記憶 體單元M1、M2、M3及M4，而C〇L1具有記憶體單元M5、 M6、M7及M8，如圖所示。以一對位元線BL0及BL 1為例， 位元線BL0連接至記憶體單元M4及M5，其分別處於COLO 1267082 _ (6) I發明說明續頁 及COL 1，而位元線B L 1連接至記憶體單元Μ 7及Μ 8，其處 於COL 1 ’並且連接至記憶體單元μ 1、Μ2及Μ3，其處於 COLO。因此，一對位元線之一條係連接至記憶體單元第一 行中記憶體單元之第一部分及記憶體單元第二行中記憶體 單元之第一部分，而另一條係連接至記憶體單元第一行中 1己憶體單元之第二部分及記憶體單元第二行中記憶體單元 之第二部分。 而且’各對位元線中的一條係轉合至搞合之一感測放大 器之真端子T，而另一條係耦合至耦合之一感測放大器之 補端子C。因此，考慮bl〇與BL1該對位元線，位元線BL0 係連接至感測放大器SA0之真端子T，位元線BL1係連接至 該感測放大器SA0之補端子C。 包含複數條字組線WL0至WL7，應明白記憶體中包含更 多字組線，但為簡明扼要地瞭解本發明起見，圖中僅顯示 其中一部分，即八條字組線。字組線W L 0至W L 7之各條均 連接至對應的一列記憶體單元Μ。 包含一解碼電路1 7。該解碼電路1 7包含：複數個資料反 轉器DI0至DI3，其各耦合至對應的感測放大器SA0至SA3 之一，如圖所示，及一位址邏輯1 2。資料反轉器D10至D13 各自構造相同，圖中以資料反轉器D10為例顯示其細節， 其包含一對開關SR及SW。資料反轉器DI0包含一端子 TSA，其耦合至感測放大器SA0，及一輸入輸出端子l/ο， 如圖所示。資料反轉器D I 〇亦包含一對反轉器I R及！ w，如 圖所示。 -12- 1267082 _ (7) 發明說明續頁 行位址信號（COLUMN ADR)與列位址信號（R〇w ADR)皆饋 送至位址邏輯區段1 2，由其分別饋送至位元線B L與字組 線WL，以根據饋送之列位址信號（ROW ADR)與行位址信號 (COLUMN ADR)產生反轉/非反轉信號。 在一測試模式之寫入區段’若從I / 〇端子傳送至感測放 大器SA0之資料需反轉，則寫入開關SW將端子I/O通過寫 入反轉器I W耦合至感測放大器s A 0。另一方面，若從I /〇 端子傳送至感測放大器S A 0之資料中無需反轉，則寫入開 關S W將端子I/O通過連接器C W直接耦合至感測放大器 SA0。寫入開關與讀取開關的反轉/非反轉操作係根據藉由 位址邏輯在饋送至資料反轉器DI0之線路INVERT/NON-INVERT_0上產生的二進位信號。應注意位址邏輯12在複數 條線路 INVERT/NON-INVERT-0 至 INVERT/NON-INVERT—3之各 條上產生信號，INVERT/NON-INVERT—0 至 INVERT/NON-INVERT」之各條線路均分別耦合至對應的資料反轉器DI0 至D13，如圖所示。 在一測試模式後續之讀取區段，若從I/O端子傳送至感 測放大器SA0之資料需反轉，則讀取開關SR將端子1/〇通 過讀取反轉器IR耦合至感測放大器SA0。另一方面，若從I/O 端子傳送至感測放大器S A 0之資料無需反轉，則讀取開關 S R將端子I /〇通過連接器C R直接耦合至感測放大器S A 0。 位址邏輯1 2儲存列、行位址信號與反轉/非反轉信號 INVERT/NON-INVERT—0 至 INVERT/N〇N-INVERT一3 之間的關 係，如下所示： -13 - 1267082 Γ____ (8) 發明說明續頁 1 =反轉，ΝΙ =保持（非反轉） C A =行位址 R A =歹1j位址

SAO SA1 SA2 SA3 CA<1> 0 1 CA<0> 0 1 0 1 RA<2> RA<1> RA<0> COL 0 1 2 3 4 5 6 7 1 1 1 WL7 I I I I 1 1 0 WL6 I I I 1 1 0 1 WL5 NI NI NI NI 1 0 0 WL4 I NI NI NI 0 1 1 WL3 NI I NI I 0 1 0 WL2 NI I NI 71 0 0 1 WL1 I NI I NI 0 0 0 WLO I NI I NI

以SA0(CA<0〉=0、CA<1> = 0)之位址邏輯為例： 反轉 SA0 = [(RA<2>)AND(RA<1>)]〇R

[(RA<2>)AND(NOT RA<0>)]OR [(NOT RA<2〉)AND(N〇T RA<1>)]。 現在參考圖5，顯示另一例資料擾亂狀況。此處之擾亂 狀況與圖2之示例相同，但記憶體陣列中多出一列（或字組 線），即WLR。一般而言，該等附加字組線即所謂冗餘字 組線，用於取代缺陷字組線。圖5顯示之例中，冗餘字組 線WLR取代字組線WL 1 1。此種取代通常係在測試暴露出 -14- 1267082 _ (9) 發明說明續頁

(例如）字組線W L 1 1之一記憶體單元μ有一錯誤之後進行。 偵測出此一錯誤之後，可熔斷鏈結（沒有顯示）經程式化以 電氣斷開缺陷字組線，此例中即字組線WL 1 1，並以冗餘 字組線WLR有效取代之。因此，啟動字組線wL 1 1將啟動 冗餘字組線。然而，這將導致不同的資料解碼，因為WLR 係位於區域IV，而其取代之字組線WL 1 1則位於區域III。 位元線取代時亦存在同樣的情況。而且，在圖3所示之陣 列中亦可能出現。 因此’本實施例中解碼電路1 7，具有如圖所示之一附加 輸入「冗餘歹|J (WLR)已使用」（REDUNDANCY ROW (WLR) USED) ’其允許解碼電路1 7根據字組線（或位元線）方向中 的任何修復作調整。 現在參考圖6，顯示解碼電路1 7，整合於多儲存體DRAM 電路中。圖中僅顯示四儲存體儲存體A、儲存體B、儲存 體C及儲存體d。解碼電路1 7，之輸入係位址的不同部分， 即儲存體位址（BA)、列位址（RA)及行位址（CA)。一般而言， 义要考慮儲存體位址，因為對於貧料解碼而言，可認為 不同記憶體儲存體係等同。然而’多儲存體允許在各儲存 體中啟動至多一條字組線。活動字組線（WL)可位於不同資 料解碼區域。因此，解碼電路1 7亦追蹤儲存體位址（Ba)， 下面將結合圖7及8更詳細說明。 此處需說明：除位址（BA, CA，RA)之外，解碼電路17, 亦接收用戶命令信號（CMD，諸如讀取資料、寫入資料、 '咸小说耗等），其指示何時應執行解碼操作。一般在一〃 -15 - 1267082 (10) 發明說明續頁 操作期間，即從一行讀取一資料或寫入一資料至/行時， 解碼電路1 7係活動。解碼電路1 7位於靠近資料ί/Os處’如 圖所示。一單一解碼電路1 7，在記憶體儲存體之間共用’ 如圖所示。因此，該電路丨7，之區域損失變得非常小。因 接近I/Os，本實施例中必須控制的資料線路之數目較少。 目前銷售的商品DRAM具有4、8或16 I/O線路。感測放大 器資料線路之數目通常為2〇48，遠遠大於I/O線路數目。 因此’較佳實施係將解碼電路1 7，靠近1/〇資料線路，而非 在每一 1己憶體陣列儲存體中配置很多解碼電路。 現在參考圖7及圖8，圖7顯示多儲存體DRAM電路之介面 處—波开彡例子。該例說明為何資料解碼電路1 7，必須追蹤 各記憶體儲存體的當前活動列位址（RA)。顯示之空操作命 令（Nop)與該例無關，僅用來使吾人更容易聯想到通常使 用的DRAM介面規範，如pC-1〇〇。首先，βΑΝΚ a(儲存體 中列位址為RA之字組線啟動。纟次，βΑΝκ b(儲存體Μ) 中列位址為RB之字組線啟動。然後，發送一寫入命令至 儲存體B B之行C B，桩：π… — Α 接者舍运一舄入命令至儲存體βα之行 C Α。此處應注意，發步彳八 、 ^ k仃°卩令時列位址不存在。該限制 係因址匯流排通當太$ |二 戸I吊在列佐址與行位址之間共用引起。然 而，若應用位元線扭曲，咨粗W 、 /、枓解碼依賴於列位址。因此， 解碼電路1 7提供一内部襁户 者存機制，此處係位址產生器20儲 存各儲存體之當前活動列位址（圖8)。 參考圖8，儲存功能方垃？ | ^ 一子組線啟動命令（RCMD)時 鎖存列位址（RA)，以等待行命 卩v (崎取或冩入）至一具體儲 -16- 聲明說明績頁 1267082 (ii) 存體。一行命令（CLCMD)隨後發送，對應於儲存體位址（BA) 之列位址（R A )從鎖存备中釋放並通過匯流排2 4饋送至解 满遂輯22，下文將結合圖8更詳細解釋。 對各記憶體儲存體’提供一組列位址鎖存器。圖8顯示 餌記憶體儲存體之一例。各組可儲存所有列位址位元組或 其/子集。若解碼電路17·不需要所有列位址位元組即可 炎確操作’則儲存一子集即足夠。例如，圖5之字組線WL0 與WL 1具有相同的資料解碼方案。因此，不必要儲存用於 處分奇數字組線與偶數字組線之位址位元。 除列位址位之外，若要求正確解碼修復之DraMs，位址 鎖存器亦為各儲存體單獨儲存罕組線修復資訊（REPAIR)。 利用一多路分離咨控制儲存操作。當列命令信號RCMD(即 列位址選擇（RAS))指示啟動一外部字組線時，多路分離器 將该信號輸送至對應於外部儲存體位址的位址鎖存器組。 隨後該位址鎖存器組回應並儲存外部列位址（RA)及修補資 訊（REPAIR)，或其一子集。 當行命令信號CLCMD(即行位址選擇（CAS))指示一行命令 時，一多工器通過匯流排24饋送一列位址（RA，）至解碼邏 輯22，如上文所述。根據行命令CLCMD期間提供的外部儲 存體位址，選擇匯流排2 4上的列位址（R A ’）。位址邏輯1 2， 係與上述位址邏輯1 2等同。位址邏輯1 2 ’在線路4 0上饋送 一資料反轉信號（DATAINV)至資料/反轉器部分之寫入區段 42及讀取區段44。同時，一傳統寫入使能信號（WRITE)亦 饋送至寫入區段42，一傳統讀取使能信號（READ)亦饋送至 -17* 1267082 發明說明續頁 (12) 讀取區段4 4。 參考圖9，顯示寫入區段4 2之更多細節。若有資料需寫 入記憶體，邏輯信號WRITE係邏輯1。若I/O處資料需反轉， DATAINV係邏輯1，若I/O處資料無需反轉，DATAINV之邏 輯信號係邏輯0。 在資料無需反轉的情況下，邏輯信號WRITE係邏輯1並且 邏輯信號DATAINV係邏輯0。為對該等邏輯信號作出回應， 三態緩衝器5 0將反轉來自I/O的資料，該反轉之資料將藉 由反轉器54再反轉，使得I/O處資料在饋送至感測放大器 之DATA線路處看起來沒有反轉。另一方面，若邏輯信號 WRITE係邏輯1並且邏輯信號DATAINV係邏輯1，三態緩衝 器5 0斷電，來自I/O的資料經過傳送閘4 8，然後通過反轉 器54。因此，饋送至感測放大器之DATA線路係來自I/O之 資料之反轉。 參考圖10，顯示讀取區段44之更多細節。READ上的邏 輯信號係邏輯1時，從記憶體讀取之資料（DATA)與傳送至 感測放大器之資料（DATA)係反轉抑或非反轉傳送，取決於 DATAINV(在線路40上）上的信號之邏輯狀態。若READ係邏 輯1且DATAINV係邏輯1 (高電平）時，則感測放大器處讀取 之資料與其在I/O線路處相比呈反轉狀態，相反地，若READ 係邏輯1且DATAINV係邏輯0(低電平）時，則I/O線路處之資 料與感測放大器處之資料相同，沒有任何反轉。更具體而 言，若READ係邏輯1且DATAINV係邏輯1時，輸入信號DATA 饋送至多工器NAND閘60，其反轉信號DATA並且將其傳送 1267082 (13) 發明說明續頁 至反轉器65。反轉器65控制NFET 67。因此’信號DATA藉 由多工器NAND閘60及反轉器65反轉兩次。若DATA係邏輯 1，則NFET 67將開啟，並且輸出信號[/〇會拉至低電平， 導致至信號I/O之信號DATA之一反轉。而且，若READ係邏 輯1且DATAINV係邏輯1時，輸入信號DATA亦經反轉器63反 轉，然後饋送至多工器NAND閘62。此處其又反轉一次， 然後傳送至PFET 69之閘。在信號DATA係邏輯0的情況時， PFET 69之閘會拉至低電平（邏輯0)，開啟PFET，因而拉高I/O 輸出信號電壓（邏輯1)，亦導致至信號I/O之信號DATA之一 反轉。 另一方面，若READ係邏輯1且DATAINV係邏輯〇，輸入信 號DATA饋送至多工器NAND閘60。此處，信號DATA反轉， 然後傳送至PFET 69之閘。若信號DATA係邏輯1，PFET 69 之閘會拉至低電平。這將啟動PFET 69，並且拉高輸出電 壓I/O，導致信號DATA無反轉傳送至信號I/O。同樣，當信 號DATA係邏輯〇時，反轉器63將反轉信號DATA並且傳送一 邏輯1至多工器NAND 62。然後，多工器NAND 62傳送一 邏輯0至反轉器65，其又發送一邏輯1至NFET 67之閘上。 該邏輯1開啟NFET 67並且拉低輸出ι/〇（邏輯〇)。因而，信 號資料無反轉傳送至信號I/O上。 已說明本發明的一些具體實施例。但是，應明白，只要 不运反本發明的精神與範轉，即可進行各種修改。因此， 其他具體實施例都屬於下列申請專利範圍的範疇内。 圖式簡單說明 -19- 1267082 發明說明續夏 "為根據先如技術之一DRAM的方塊圖； 圖為根據先可技術之一具有扭曲位元線的dRAM的方塊 Γ5Γ! . 圖， ^ 3為根據先可技術之一具有扭曲位元線的DRAM的佈置 圖； 圖4為圖3之DRAM的方塊圖，其具有扭曲位元線及根據 本發明之一解碼電路； 圖5為具有根據圖2之扭曲位元線及根據本發明之一解碼籲 電路< 一 DRAM的方塊圖，其中扭曲位元線具有一冗餘列； 圖ό為具有圮憶fa陣列儲存體之一 dram的方塊圖，該陣 列具有扭曲位元線並經改造而具有冗餘字組線及行（即位 元線）’該DRAM具有根據本發明之一解碼電路； 圖7為一時序圖’用以幫助理解圖6之DRAM ; 圖8為圖6之解满電路的更詳細方塊圖； 圖9為用於圖8之解碼電路的一寫入區段的一示意圖，及 圖1 0為用於圖8之解碼電路的一讀取區段的一示意圖。 _ 各圖式中相同的參考符號表示相同的元件。 圖式代表符號說明 10 記 憶 體 12,12* 位 址 遂 輯 17，17， 解 碼 電 路 20 位 址 產 生器 22 解 瑪 遂 輯 24 匯 流 -20-

Claims (1)

1267082 拾、申請專利範圍 1. 一種記憶體，其包括： 一記憶體單元行與列之陣列； 複數個感測放大器，其各具有一真端子和一補端子； 複數對扭曲位元線，各對線均耦合至對應的該複數個 感測放大器之一之真端子和補端子； 複數條字組線，其各連接至對應的該記憶體單元之一 列； 一位址邏輯區段，其耦合至行位址信號與列位址信 號，該等行位址信號饋送至該等位元線，該等列位址信 號耦合至該等字組線，用於根據饋送之該等列位址信號 與行位址信號產生反轉/非反轉信號； 複數個反轉器，其各耦合至對應的一感測放大器，以 根據該位址邏輯產生之反轉/非反轉信號選擇性反轉饋 送至該感測放大器或從其讀出之資料，及 其中該陣列包含一冗餘記憶體單元列，並且其中一指 示該冗餘單元列是否在該陣列中使用之一信號饋送至該 邏輯區段。 2. —種記憶體，其包括： 一記憶體單元行與列之陣列； 複數個感測放大器，其各具有一真端子和一補端子； 複數對位元線，各對線均耦合至對應的該複數個感測 放大器之一，一對位元線之一條連接至該記憶體單元於 1267082 申請專利範圍續頁 一第一行中記憶體單元之中，而該對位元線之另一條連 接至該記憶體單元於第二行中記憶體單元之中，各對位 元線中的一條耦合至該棋合之一感測放大器之真端子， 而各該對線之另一條耦合至該耦合之一感測放大器之補 端子； 複數條字组線，其各連接至對應的該記憶體單元之一 列； 一位址邏輯區段，其由行位址信號與列位址信號提供 饋送，該等行位址信號饋送至該等位元線，該等列位址 信號耦合至該等字組線，用於根據饋送之該等列位址信 號與行位址信號產生反轉/非反轉信號； 複數個反轉器，其各耦合至對應的一感測放大器，以 根據該位址邏輯產生之反轉/非反轉信號選擇性反轉饋 送至該感測放大器或從其讀出之資料，及 其中該陣列包含一冗餘記憶體單元列，並且其中一指 示該冗餘單元列是否在該陣列中使用之一信號饋送至該 邏輯區段。 3. 如申請專利範圍第2項之記憶體，其中該記憶體單元之 一列中各記憶體單元係耦合至該複數個感測放大器之真 端子，並且該記憶體單元之另一列中各記憶體單元係耦 合至該複數個感測放大器之補端子。 4. 如申請專利範圍第2項之記憶體，其中該記憶體單元之 一列中一部分記憶體單元係耦合至該複數個感測放大器 之一之真端子，並且該記憶體單元列中另一部分記憶體 1267082 申請專利範圍續頁 單元係耦合至該複數個感測放大器之另一個之補端子。 5. 如申請專利範圍第4項之記憶體，其中該記憶體單元列 中鄰近記憶體單元各別地連接至對應的一對感測放大器 之真端子和補端子。

6. 如申請專利範圍第2項之記憶體，其中該位址邏輯區段 啟動以回應一測試信號，並且其中在該測試信號作用於 該位址邏輯時，該陣列中記憶體單元係程式化為具有相 同邏輯狀態的資料位元。 7. 如申請專利範圍第3項之記憶體，其中該位址邏輯區段 啟動以回應一測試信號，並且其中在該測試信號作用於 該位址邏輯時，該陣列中記憶體單元係程式化為具有相 同邏輯狀態的資料位元。 8. 如申請專利範圍第1項之記憶體，其.中該陣列包含一冗 餘記憶體單元列，並且其中一指示該冗餘單元列是否在 該陣列中使用之一信號饋送至該邏輯區段。