KR100604868B1 - 트위스트 비트라인 구조를 갖는 메모리 장치의 리던던시회로 및 불량 셀 구제 방법 - Google Patents

트위스트 비트라인 구조를 갖는 메모리 장치의 리던던시회로 및 불량 셀 구제 방법 Download PDF

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Abstract

트위스트 비트라인 구조를 갖는 메모리 장치의 리던던시 회로 및 불량 셀 구제 방법이 개시된다. 본 발명의 리던던시 회로는 다수개의 퓨즈들을 포함하고, 불량 셀의 어드레스에 상응하도록 퓨즈들을 프로그래밍하여 리페어 어드레스를 발생한다. 트위스트 비트라인을 기준으로 나누어지는 메모리 장치 내 메모리 셀 어레이 블락들이 블락 어드레스들에 의해 어드레싱된다. 리페어 어드레스와 불량 셀이 발생한 메모리 셀 어레이 블락을 선택하는 블락 어드레스에 응답하는 코딩부에 의해 불량 셀과 연결되는 워드라인이 스페어 워드라인으로 교체된다. 본 발명은 트위스트된 비트라인들이 걸쳐 배열된 메모리 셀 어레이 블락들이 하나의 리던던시 회로를 공유하기 때문에 메모리 장치의 칩 면적을 크게 하지 않는다.
리던던시 회로, 트위스트 비트라인, 리던던시 효율, 레이아웃 면적

Description

트위스트 비트라인 구조를 갖는 메모리 장치의 리던던시 회로 및 불량 셀 구제 방법{Redundancy circuit of twist bitline scheme memory device and repair method of defect cell}
도 1은 트위스트 비트라인 구조와 폴디드 비트라인 구조에서의 리페어시 데이터 스크램블을 설명하는 도면이다.
도 2는 본 발명에 따른 리던던시 회로를 공유하는 제1 유형의 트위스트 비트라인 구조를 갖는 메모리 장치를 설명하는 도면이다.
도 3은 본 발명에 따른 리던던시 회로를 공유하는 제2 유형의 트위스트 비트라인 구조를 갖는 메모리 장치를 설명하는 도면이다.
도 4는 본 발명에 따른 리던던시 회로를 공유하는 제3 유형의 트위스트 비트라인 구조를 갖는 메모리 장치를 설명하는 도면이다.
도 5는 본 발명에 따른 리던던시 회로를 공유하는 제4 유형의 트위스트 비트라인 구조를 갖는 메모리 장치를 설명하는 도면이다.
도 6은 본 발명에 따른 리던던시 회로를 공유하는 제5 유형의 트위스트 비트라인 구조를 갖는 메모리 장치를 설명하는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 트위스트 비트라인 구조를 갖는 메모리 장치의 리던던시 회로 및 불량 셀 구제 방법에 관한 것이다.
반도체 메모리 장치 특히, DRAM의 셀 밀도(cell density)가 고집적화되어 감에 따라 비트라인 간의 간격이 줄어들게 된다. 이에 따라 메모리 셀 데이터 센싱시 비트라인 커플링 노이즈가 급격하게 증가되어 이를 해결하기 위한 트위스트 비트라인 구조가 개발되었다.
트위스트 비트라인 구조는 비트라인(BL)과 상보 비트라인(
Figure 112004025257021-pat00001
)이 일정한 간격을 두고 위치가 치환되는 구조로, 홀수 열(odd column)과 이븐 열(even column)의 배열을 적당히 조절하여 임의의 비트라인(BL)과 상보 비트라인(
Figure 112004025257021-pat00002
)에서 발생하는 비트라인 커플링 노이즈를 인접한 열의 비트라인에서 인가되는 비트라인 커플링 노이즈를 이용하여 서로 상쇄시킴으로써 상호 비트라인 커플링 노이즈를 제거한다.
이러한 트위스트 비트라인 구조를 갖는 메모리 셀 어레이에서 불량 셀이 발생하면 이를 스페어 셀(또는 리던던시 셀)로 대체하는 리페어 기술이 사용되고 있다. 그리하여 반도체 생산 수율을 향상시키고 있다. 그런데, 트위스트 비트라인 구조는 비트라인이 트위스트되어 있기 때문에 하나의 워드라인과 연결되는 메모리 셀들의 위치에 따라 데이터 스크램블(data scramble)이 다르게 나타난다.
도 1은 트위스트 비트라인 구조와 폴디드(folded) 비트라인 구조에서의 리페어시 데이터 스크램블 양상을 설명하는 도면이다. 도 1에서, 제1 비트라인 및 상보 비트라인(BL0,
Figure 112004025257021-pat00003
)은 트위스트 비트라인 구조를, 그리고 제2 비트라인 및 상보 비트라인(BL1,
Figure 112004025257021-pat00004
)은 폴디드 비트라인 구조를 나타낸다. 제1 비트라인 및 상보 비트라인(BL0,
Figure 112004025257021-pat00005
)과 제2 비트라인 및 상보 비트라인(BL1,
Figure 112004025257021-pat00006
)과 크로스 배열되는 제1 내지 제4 워드라인들(WL0-WL3) 사이에 메모리 셀들이 배열되어 있다. 메모리 셀에 저장되는 데이터 패턴이 "1" 일 때를 T(True)로 나타내고 "0"일 때를 C(Complement)로 나타낸다.
트위스트 비트라인 구조에서, 제1 내지 제4 워드라인들(WL0-WL3)에 연결되는 메모리 셀들에 "TCCT" 데이터 패턴을 저장하였다고 가정하자. 이들 메모리 셀들이 불량이어서 제1 내지 제4 워드라인들(WL0-WL3)을 제1 내지 제4 스페어 워드라인들(SWL0-SWL3)로 리페어하게 되면, 비트라인이 트위스트되어 있기 때문에제1 내지 제4 스페어 워드라인들(SWL0-SWL3)에 연결되는 스페어 셀들에 "CTTC" 데이터 패턴이 저장된 것으로 나타난다. 이렇게 되면, 불량 셀들을 리페어 한 후에 최종적으로 불량 셀을 스크린하는 테스트 과정에서 이처럼 데이터 스크램블이 틀려지는 부분에 대해서는 이에 대한 데이터 스크램블 정보가 없기 때문에, 불량 셀이 스크린되지 않거나 정상적인 셀이 불량 셀로 판단될 가능성이 높다.
이에 반하여, 폴디드 비트라인 구조에서는 제1 내지 제4 워드라인들(WL0-WL3)에 연결된 메모리 셀들이 불량이어서 이들을 제1 내지 제4 스페어 워드라인(SWL0-SWL3)에 연결된 스페어 셀들로 리페어하면, 제1 내지 제4 워드라인들(WL0-WL3)에 연결된 메모리 셀들에 저장된 "TCCT" 데이터 패턴이 제1 내지 제4 스페어 워드라인들(SWL0-SWL3)에 연결되는 스페어 셀들에도 "TCCT" 데이터 패턴으로 나타난다.
그러므로, 트위스트 비트라인 구조에서 불량 셀을 리페어하기 위해서는 비트라인이 트위스트되는 지점을 기준으로, 예컨대 비트라인 상에서 트위스트되는 지점이 한군데 있다면, 불량 셀이 연결된 워드라인(이하 "불량 워드라인"이라 칭한다)을 리페어하기 위한 스페어 워드라인은 트위스트되는 지점을 기준으로 양쪽으로 두군데 존재해야 한다. 그렇게 해야지만이 폴디드 비트라인 구조처럼 불량 셀들의 데이터 스크램블대로 스페어 워드라인에 연결되는 스페어 셀들로 데이터들이 저장된다.
그런데, 트위스트 비트라인 구조에서 트위스트 지점을 기준으로 불량 워드라인을 스페어 워드라인으로 대체하기 위해서는 불량 워드라인에 해당하는 어드레스를 스페어 워드라인의 어드레스로 대체하기 위한 어드레스 퓨즈 절단부를 해당 스페어 워드라인마다 각각 구비해야 한다. 어드레스 퓨즈 절단부는 큰 레이아웃 면적을 차지하기 때문에, 데이터 스크램블이 틀린 곳이 많을수록 메모리 장치의 칩 사이즈가 비례적으로 커지는 문제점이 있다.
따라서, 트위스트 비트라인 구조에서 칩 면적을 크게 하지 않으면서 리던던시 효율을 유연하게 유지할 수 있는 방안이 요구된다.
본 발명의 목적은 트위스트 비트라인 구조를 갖는 메모리 장치의 리던던시 회로를 제공하는 데 있다.
본 발명의 다른 목적은 트위스트 비트라인 구조를 갖는 메모리 장치의 불량 셀을 구제하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 트위스트 비트라인 구조를 갖는 메모리 장치 내 불량 셀을 구제하는 리던던시 회로에 있어서, 다수개의 퓨즈들을 포함하고, 불량 셀의 어드레스에 상응하도록 상기 퓨즈들을 프로그래밍하여 리페어 어드레스를 발생하는 퓨즈부; 트위스트 비트라인을 기준으로 나누어지는 메모리 장치 내 메모리 셀 어레이 블락들을 각각 어드레싱하는 블락 어드레스들을 발생하는 블락 어드레싱부; 및 리페어 어드레스와 불량 셀이 발생한 메모리 셀 어레이 블락을 선택하는 블락 어드레스에 응답하여 스페어 워드라인을 선택하는 코딩부를 포함한다.
바람직하기로, 본 발명의 리던던시 회로는 메모리 셀 어레이 블락들에 공유된다. 퓨즈부는 불량 셀의 어드레스에 따라 퓨즈들을 절단 또는 단락시켜 프로그래밍하고, 코딩부는 리페어 어드레스와 블락 어드레스들 각각을 입력하는 낸드 게이트들로 구성된다. 스페어 워드라인은 메모리 셀 어레이 블락들 마다 배열된다.
상기 다른 목적을 달성하기 위하여, 본 발명은 트위스트 비트라인 구조의 메모리 장치의 불량 셀을 구제하는 방법에 있어서, 불량 셀의 어드레스에 상응하도록 퓨즈들을 프로그래밍하여 리페어 어드레스 신호를 발생하는 단계; 트위스트 비트라인을 기준으로 나누어지는 상기 메모리 장치 내 메모리 셀 어레이 블락들 중 불량 셀이 발생된 메모리 셀 어레이 블락을 선택하는 블락 어드레스 신호를 발생하는 단 계; 및 리페어 어드레스 신호 및 블락 어드레스 신호에 응답하여 불량 셀이 발생된 메모리 셀 어레이 블락 내 스페어 워드라인을 선택하는 단계를 포함한다.
더욱 바람직하기로, 본 발명의 트위스트 비트라인 구조의 불량 셀 구제 방법은 불량 셀을 선택하는 어드레스 라인이 절단되는 단계를 더 포함한다.
따라서, 본 발명에 의하면, 트위스트된 비트라인들이 걸쳐 배열된 메모리 셀 어레이 블락들이 하나의 리던던시 회로를 공유하기 때문에 메모리 장치의 칩 면적을 크게 하지 않는다. 또한 하나의 리던던시 회로는 종래의 트위스트된 비트라인을 기준으로 나누어진각 메모리 셀 어레이 블락들 마다 구비해야 했던 리던던시 회로들이 갖는 리던던시 효율을 동일하게 유지한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 리던던시 회로를 공유하는 제1 유형의 트위스트 비트라인 구조를 갖는 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(200)는 트위스트된 비트라인들이 제1 메모리 셀 어레이 블락(210a)과 제2 메모리 셀 어레이 블락(210b)에 걸쳐 배열되어 있다. 제1 메모리 셀 어레이 블락(210 a)과 제2 메모리 셀 어레이 블락(210b)은 트위스트된 비트라인들 때문에 그 데이터 스크램블이 서로 다르다. 제1 및 제2 메모리 셀 어레이 블락들(210a, 210b) 내에서 발생되는 불량 셀들을 구제하기 위하여, 그리고 테스트시 불량 셀들의 데이터 스크램블과 동일한 데이터 스크램블을 갖도록 하기 위하여, 제1 메모리 셀 어레이 블락(210a)에서 발생된 불량 셀과 연결된 워드라인(미도시)은 리던던시 회로(230)에 의해 제1 메모리 셀 어레이 블락(210a)에 배치된 제1 스페어 워드라인(SWLa)으로 교체되고, 제2 메모리 셀 어레이 블락(210b)에서 발생된 불량 셀과 연결된 워드라인(미도시)은 리던던시 회로(230)에 의해 제2 메모리 셀 어레이 블락(210b)에 배치된 제2 스페어 워드라인(SWLb)으로 교체된다. 이에 따라 불량 셀들이 스페어 워드라인에 연결된 스페어 셀들로 대체된다.
제1 유형의 트위스트 비트라인 구조는 트위스트 비트라인들의 단위 배열(210)에서 제1 메모리 셀 어레이 블락(210a)에서 순차적으로 제1-제2-제3-제4 비트라인들(212-214-216-218)의 배열이 제2 메모리 셀 어레이 블락(201b)에서는 제3-제1-제4-제2 비트라인들(216-212-218-214)의 순서로 배열되어 있다. 제2 비트라인(214)과 제3 비트라인(216)은 제1 메모리 셀 어레이 블락(210a) 쪽의 비트라인 센스앰프(220a)과 연결되고, 제1 비트라인(212)과 제4 비트라인(218)은 제2 메모리 셀 어레이(210b) 쪽의 비트라인 센스앰프(220b)와 연결된다. 제1 비트라인 센스 앰프(220a)는 제2 비트라인(214)과 제3 비트라인(216)의 전압 차를 감지 증폭하고, 제2 비트라인 센스 앰프(220b)는 제1 비트라인(212)와 제4 비트라인(218)의 전압 차를 감지 증폭한다.
리던던시 회로(230)는 퓨즈부(232), 제1 및 제2 블락 어드레싱부(234, 236), 그리고 제1 및 제2 코딩부(238, 239)를 포함한다. 제1 및 제2 블락 어드레싱부(234, 236)는 제1 및 제2 메모리 셀 어레이 블락(210a, 210b)을 선택하는 블락 어드레스들을 각각 제1 및 제2 코딩부(238, 239)로 제공한다. 퓨즈부(232)는 어드레스 신호 라인과 연결되는 다수개의 퓨즈들을 포함하고, 제1 또는 제2 메모리 셀 어레이 블락(210a, 210b) 내 불량 셀의 워드라인을 선택하는 어드레스에 상응하도록 퓨즈들을 단락 또는 절단하여 리페어 어드레스를 제1 및 제2 코딩부(238, 239)로 제공한다. 제1 및 제2 코딩부(238, 239)는 리페어 어드레스와 제1 및 제2 블락 어드레싱부(234, 236)의 출력들에 각각 응답하여 제1 및 제2 스페어 워드라인(SWEa, SWEb)을 각각 선택한다.
제1 스페어 워드라인(SWEa)는 제1 메모리 셀 어레이 블락(210a)에서 발생된 불량 셀이 연결된 워드라인이 선택될 때 이 불량 워드라인을 대신하여 선택된다. 그리고 제2 스페어 워드라인(SWEb)는 제2 메모리 셀 어레이 블락(210b)에서 발생된 불량 셀이 연결된 워드라인이 선택될 때 이 블량 워드라인을 대신하여 선택된다. 이 때, 불량 워드라인들과 연결되는 어드레스 디코더의 출력 라인들은 절단된 상태이다.
따라서, 본 실시예의 리던던시 회로(230)는 제1 메모리 셀 어레이 블락(210a)와 제2 메모리 셀 어레이 블락(210b)에 공유되고, 불량 셀이 발생된 메모리 셀 어레이 블락을 선택하는 제1 또는 제2 블락 어드레싱부들(234, 236)의 출력에 따라 선택적으로 제1 또는 제2 스페어 워드라인(SWEa, SWEb)을 선택한다. 그리하여, 테스트시 불량 셀로 인가되는 데이터 패턴과 동일한 데이터 스크램블이 제1 또는 제2 스페어 워드라인(SWEa, SWEb)에 연결되는 스페어 셀에 그대로 재현된다. 이에 따라, 공유된 하나의 리던던시 회로(230)는 메모리 장치의 칩 면적을 크게 하지 않는다. 또한, 종래의 트위스트된 비트라인을 기준으로 양쪽으로 구비해야 했던 리던던시 회로들이 갖는 리던던시 효율을 동일하게 유지한다.
도 3은 본 발명에 따른 리던던시 회로를 공유하는 제2 유형의 트위스트 비트라인 구조를 갖는 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(300)는 도 2에서 설명한 리던던시 회로(230)에 의해 제2 유형의 트위스트 비트라인 구조의 제1 또는 제2 메모리 셀 어레이 블락(310a, 310b) 내 불량 셀이 연결된 워드라인을 제1 또는 제2 블락 어드레싱부들(234, 236)의 출력에 따라 선택적으로 제1 또는 제2 스페어 워드라인(SWEa, SWEb)으로 교체한다.
제2 유형의 트위스트 비트라인 구조는 트위스트 비트라인들의 단위 배열(310)에서 제1 메모리 셀 어레이 블락(310a)에서 순차적으로 제1-제2-제3-제4 비트라인들(312-314-316-318)의 배열이 제2 메모리 셀 어레이 블락(301b)에서는 제1-제3-제2-제4 비트라인들(312-316-314-318)의 순서로 배열되어 있다. 제2 비트라인(314)과 제3 비트라인(316)은 제1 메모리 셀 어레이 블락(310a) 쪽의 비트라인 센스앰프(320a)과 연결되고, 제1 비트라인(312)과 제4 비트라인(318)은 제2 메모리 셀 어레이(310b) 쪽의 비트라인 센스앰프(320b)와 연결된다. 제1 비트라인 센스 앰프(320a)는 제2 비트라인(314)과 제3 비트라인(316)의 전압 차를 감지 증폭하고, 제2 비트라인 센스 앰프(320b)는 제1 비트라인(312)와 제4 비트라인(318)의 전압 차를 감지 증폭한다.
도 4는 본 발명에 따른 리던던시 회로를 공유하는 제3 유형의 트위스트 비트라인 구조를 갖는 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(400)는 도 2에서 설명한 리던던시 회로(230)에 의해 제3 유형의 트위스트 비트라인 구조의 제1 또는 제2 메모리 셀 어레이 블락(410a, 410b) 내 불량 셀이 연결된 워드라인을 제1 또는 제2 블락 어드레싱부들(234, 236)의 출력에 따라 선택적으로 제1 또는 제2 스페어 워드라인(SWEa, SWEb)으로 교체한다.
제3 유형의 트위스트 비트라인 구조는 트위스트 비트라인들의 단위 배열(410)에서 제1 메모리 셀 어레이 블락(410a)에서 순차적으로 제1-제2-제3-제4 비트라인들(412-414-416-418)의 배열이 제2 메모리 셀 어레이 블락(401b)에서는 제1-제3-제4-제2 비트라인들(412-416-418-414)의 순서로 배열되어 있다. 제2 비트라인(414)과 제3 비트라인(416)은 제1 메모리 셀 어레이 블락(410a) 쪽의 비트라인 센스앰프(420a)과 연결되고, 제1 비트라인(412)과 제4 비트라인(418)은 제2 메모리 셀 어레이(410b) 쪽의 비트라인 센스앰프(420b)와 연결된다. 제1 비트라인 센스 앰프(420a)는 제2 비트라인(414)과 제3 비트라인(416)의 전압 차를 감지 증폭하고, 제2 비트라인 센스 앰프(420b)는 제1 비트라인(412)와 제4 비트라인(418)의 전압 차를 감지 증폭한다.
도 5은 본 발명에 따른 리던던시 회로를 공유하는 제4 유형의 트위스트 비트라인 구조를 갖는 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(500)는 도 2에서 설명한 리던던시 회로(230)에 의해 더미 비트라인들을 포함하는 제4 유형의 트위스트 비트라인 구조의 제1 또는 제2 메모리 셀 어레이 블락(510a, 510b) 내 불량 셀이 연결된 워드라인을 제1 또는 제2 블락 어드레싱부들(234, 236)의 출력에 따라 선택적으로 제1 또는 제2 스페어 워드라인(SWEa, SWEb)으로 교체한다.
도 6은 본 발명의 리던던시 회로를 공유하는 제5 유형의 트위스트 비트라인 구조를 갖는 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(600)는 제5 유형의 트위스트 비트라인들이 메모리 셀 어레이 블락들(610a, 610b, 610c, 610d)에 걸쳐 배열되어 있다. 제5 유형의 트위스트 비트라인 구조는 트위스트 비트라인들의 단위 배열(610)에서, 제1 및 제3 비트라인들(612, 616)이 제1 및 제2 메모리 셀 어레이 블락들(610a, 610b) 사이에서 한 번, 그리고, 제3 및 제4 메모리 셀 어레이 블락들(610c, 610d) 사이에서 또 한 번 트위스트되어 있고, 제2 및 제4 비트라인들(614, 618)이 제2 및 제3 메모리 셀 어레이 블락들(610b, 610c) 사이에서 한 번 트위스트되어 있다. 이에 따라, 제1 내지 제4 메모리 셀 어레이 블락들(610a, 610b, 610c, 610d)은 트위스트된 비트라인들 때문에 그 데이터 스크램블이 서로 다르다.
제1 내지 제4 메모리 셀 어레이 블락들(610a, 610b, 610b, 610d)에서 발생되는 불량 셀들을 구제하기 위하여, 그리고 테스트시 불량 셀들의 데이터 스크램블과 동일한 데이터 스크램블을 갖도록 하기 위하여, 리던던시 회로(630)에 의해 제1 메모리 셀 어레이 블락(610a)에서 발생된 불량 셀과 연결된 워드라인(미도시)은 제1 메모리 셀 어레이 블락(610a)에 배치된 제1 스페어 워드라인(SWLa)으로 교체되고, 제2 메모리 셀 어레이 블락(610b)에서 발생된 불량 셀과 연결된 워드라인(미도시) 은 제2 메모리 셀 어레이 블락(610b)에 배치된 제2 스페어 워드라인(SWLb)으로 교체된다. 그리고, 제3 메모리 셀 어레이 블락(610c)에서 발생된 불량 셀과 연결된 워드라인(미도시)은 제3 메모리 셀 어레이 블락(610c)에 배치된 제3 스페어 워드라인(SWLc)으로 교체되고, 제4 메모리 셀 어레이 블락(610d)에서 발생된 불량 셀과 연결된 워드라인(미도시)은 제4 메모리 셀 어레이 블락(610d)에 배치된 제4 스페어 워드라인(SWLd)으로 교체된다. 이에 따라 제1 내지 제4 메모리 셀 에레이 블락들(610a, 610b, 610b, 610d))의 불량 셀들이 스페어 워드라인들(SWLa, SWLb, SWLc, SWLd)에 연결된 스페어 셀들로 대체된다.
리던던시 회로(630)는 퓨즈부(631), 제1 내지 제4 블락 어드레싱부(632, 633, 634, 635), 그리고 제1 내지 제4 코딩부(636, 637, 638, 639)를 포함한다. 제1 내지 제4 블락 어드레싱부(632, 633, 634, 635)는 제1 내지 제4 메모리 셀 어레이 블락(610a, 610b, 610c, 610d)을 선택하는 블락 어드레스들을 각각 제1 내지 제4 코딩부(636, 637, 638, 639)로 제공한다.
퓨즈부(631)는 어드레스 신호 라인과 연결되는 다수개의 퓨즈들을 포함하고, 제1 또는 제4 메모리 셀 어레이 블락(610a, 610b, 610c, 610d) 내 불량 셀의 워드라인을 선택하는 어드레스에 상응하도록 퓨즈들을 단락 또는 절단하여 리페어 어드레스를 제1 내지 제4 코딩부(636, 637, 638, 639)로 제공한다. 제1 내지 제4 코딩부(636, 637, 638, 639)는 리페어 어드레스와 제1 내지 제4 블락 어드레싱부(632, 633, 634, 635)의 출력들에 각각 응답하여 제1 내지 제4 스페어 워드라인(SWEa, SWEb, SWEc, SWEd)을 각각 선택한다.
그리하여, 테스트시 불량 셀로 인가되는 데이터 패턴과 동일한 데이터 스크램블이 제1 내지 제4 스페어 워드라인(SWEa, SWEb. SWEc, SWEd)에 연결되는 스페어 셀에 그대로 재현된다. 이에 따라, 공유된 하나의 리던던시 회로(630)는 메모리 장치의 칩 면적을 크게 하지 않으면서, 종래의 트위스트된 비트라인을 기준으로 제1 내지 제4 메모리 셀 어레이 블락들(610a, 610b, 610c, 610d) 마다 구비해야 했던 리던던시 회로들이 갖는 리던던시 효율을 동일하게 유지한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 트위스트된 비트라인들이 걸쳐 배열된 메모리 셀 어레이 블락들이 하나의 리던던시 회로를 공유하기 때문에 메모리 장치의 칩 면적을 크게 하지 않는다. 또한 하나의 리던던시 회로는 종래의 트위스트된 비트라인을 기준으로 나누어진각 메모리 셀 어레이 블락들 마다 구비해야 했던 리던던시 회로들이 갖는 리던던시 효율을 동일하게 유지한다.

Claims (9)

  1. 트위스트 비트라인 구조를 갖는 메모리 장치에 있어서,
    복수개의 메모리 셀들을 포함하고, 상기 트위스트 비트라인의 트위스트 포인트를 기준으로 나뉘어지는 적어도 2 이상의 메모리 셀 어레이 블락들;
    상기 메모리 셀 어레이 블락들 마다 배열되는 스페어 셀들과 연결되는 스페어 워드라인들; 및
    상기 메모리 셀 어레이 블락 내 불량 셀을 상기 스페어 셀로 구제하는 리던던시 회로를 구비하고,
    상기 리던던시 회로는
    다수개의 퓨즈들을 포함하고, 상기 불량 셀의 어드레스에 상응하도록 상기 퓨즈들을 프로그래밍하여 리페어 어드레스를 발생하는 퓨즈부;
    상기 메모리 셀 어레이 블락들을 각각 어드레싱하는 블락 어드레스들을 발생하는 블락 어드레싱부; 및
    상기 리페어 어드레스와 상기 블락 어드레스에 응답하여 상기 불량 셀이 발생한 상기 해당되는 메모리 셀 어레이 블락의 상기 스페어 워드라인을 선택하는 코딩부를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 리던던시 회로는
    상기 메모리 셀 어레이 블락들에 공유되는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 퓨즈부는
    상기 불량 셀의 어드레스에 따라 상기 퓨즈들을 절단 또는 단락시켜 상기 프로그래밍하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 코딩부는
    상기 리페어 어드레스와 상기 블락 어드레스들 각각을 입력하는 낸드 게이트들로 구성되는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서, 상기 리던던시 회로는
    상기 불량 셀을 선택하는 어드레스 라인이 절단되는 것을 특징으로 하는 메모리 장치.
  6. 삭제
  7. 트위스트 비트라인 구조의 메모리 장치의 불량 셀을 구제하는 방법에 있어서,
    상기 불량 셀의 어드레스에 상응하도록 퓨즈들을 프로그래밍하여 리페어 어드레스를 발생하는 단계;
    상기 트위스트 비트라인을 기준으로 나누어지는 상기 메모리 장치의 메모리 셀 어레이 블락들 중 상기 불량 셀이 발생된 상기 메모리 셀 어레이 블락을 선택하는 블락 어드레스 신호를 발생하는 단계; 및
    상기 리페어 어드레스 및 상기 블락 어드레스에 응답하여 상기 불량 셀이 발생된 상기 메모리 셀 어레이 블락 내 스페어 워드라인을 선택하는 단계를 구비하는 것을 특징으로 하는 트위스트 비트라인 구조의 불량 셀 구제 방법.
  8. 제7항에 있어서, 상기 트위스트 비트라인 구조의 불량 셀 구제 방법은
    상기 불량 셀을 선택하는 어드레스 라인이 절단되는 단계를 더 구비하는 것을 특징으로 하는 트위스트 비트라인 구조의 불량 셀 구제 방법.
  9. 제7항에 있어서, 상기 퓨즈들을 프로그래밍하는 단계는
    상기 불량 셀의 어드레스에 따라 상기 퓨즈들을 절단 또는 단락시키는 단계인 것을 특징으로 하는 트위스트 비트라인 구조의 불량 셀 구제 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7876638B2 (en) * 2007-09-11 2011-01-25 Micron Technology, Inc. Storing operational information in an array of memory cells
US11024352B2 (en) 2012-04-10 2021-06-01 Samsung Electronics Co., Ltd. Memory system for access concentration decrease management and access concentration decrease method
KR102227124B1 (ko) 2014-12-26 2021-03-12 삼성전자주식회사 반도체 장치
KR102467624B1 (ko) * 2018-05-10 2022-11-16 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
CN113270130A (zh) * 2020-05-29 2021-08-17 台湾积体电路制造股份有限公司 存储器设备

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6251096A (ja) * 1985-08-28 1987-03-05 Nec Corp 半導体記憶装置
JP2536333B2 (ja) * 1991-07-24 1996-09-18 富士通株式会社 半導体記憶装置
JPH06314498A (ja) * 1993-04-30 1994-11-08 Hitachi Ltd 半導体集積回路
JPH06338199A (ja) * 1993-05-27 1994-12-06 Hitachi Ltd 半導体記憶装置
JP3864353B2 (ja) * 1996-08-20 2006-12-27 日本テキサス・インスツルメンツ株式会社 半導体メモリ装置
JP4693197B2 (ja) * 1998-04-23 2011-06-01 株式会社東芝 半導体記憶装置
KR20010004579A (ko) 1999-06-29 2001-01-15 김영환 로오 리던던시 회로
KR100327674B1 (ko) 2000-01-20 2002-03-08 황분순 멜라닌성 색소집락의 감소 및 제거를 위한 피부 미화 청결제의 조성물
US6249465B1 (en) * 2000-02-18 2001-06-19 Hewlett-Packard Company Redundancy programming using addressable scan paths to reduce the number of required fuses
US6292383B1 (en) * 2000-04-27 2001-09-18 Stmicroelectronics, Inc. Redundant memory cell for dynamic random access memories having twisted bit line architectures
JP2002015593A (ja) 2000-06-27 2002-01-18 Toshiba Corp 半導体記憶装置
JP2002074981A (ja) * 2000-09-05 2002-03-15 Mitsubishi Electric Corp 半導体集積回路装置
US6480429B2 (en) 2001-02-12 2002-11-12 Micron Technology, Inc. Shared redundancy for memory having column addressing
US6570794B1 (en) * 2001-12-27 2003-05-27 Infineon Technologies North America Corp. Twisted bit-line compensation for DRAM having redundancy
JP4311917B2 (ja) * 2002-06-28 2009-08-12 富士通マイクロエレクトロニクス株式会社 半導体装置
JP4623355B2 (ja) * 2003-04-01 2011-02-02 ソニー株式会社 半導体記憶装置及び半導体記憶装置の記憶再生方法
US6950352B1 (en) * 2003-11-18 2005-09-27 Lsi Logic Corporation Method and apparatus for replacing a defective cell within a memory device having twisted bit lines
KR100587076B1 (ko) * 2004-04-28 2006-06-08 주식회사 하이닉스반도체 메모리 장치

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