KR102227124B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 노말 셀 어레이와 노말 셀 어레이의 리페어(repair)를 대비하기 위한 제1 내지 제3 리던던시 메모리 셀을 포함하는 메모리 블록; 제1 내지 제3 리던던시 메모리 셀에 각각 대응하는 제1 내지 제3 퓨즈부; 및 제1 내지 제3 리던던시 메모리 셀에 각각 대응하는 퓨즈부를 다른 퓨즈부로 변경하는 리던던시 선택 제어부를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 디램(Dynamic Random Access Memory, DRAM)을 비롯한 반도체 메모리 소자에는 다수의 뱅크가 구비되어 있으며, 각각의 뱅크에는 셀 트랜지스터(cell transistor)와 셀 커패시터(cell capacitor)로 구성된 수많은 메모리 셀(memory cell)이 존재한다. 이러한 다수의 메모리 셀은 여러 가지 이유로 결함이 발생할 수 있으며, 이런 경우 해당 반도체 메모리 소자는 제 구실을 하지 못하게 되어 불량품으로 처리된다.
한편, 반도체 메모리 소자의 집적도가 점차 증가하는 상황에서 소량의 셀에만 결함이 발생하는 확률이 높아지고 있으며, 이러한 소량의 결함 셀을 포함한 반도체 메모리 소자를 전부 불량품으로 처리하여 폐기 처분하는 것은 제품의 수율(yield)을 낮추는 비효율적인 처리 방식이라 할 수 있다.
따라서, 반도체 메모리 소자 내에 별도의 메모리 셀을 구비하여 결함 셀을 대체함으로써 제품의 수율을 높이는 방법을 통상적으로 사용하고 있다. 다시 말하면, 메모리 셀에 결함이 발생하는 경우 칩이 정상적으로 동작하지 않는 문제를 구제하기 위하여, 미리 여분의 메모리 셀을 만들어 두었다가 테스트 후에 결함이 발생한 메모리 셀을 여분의 메모리 셀과 리페어(repair)한다. 여기서, 여분의 메모리 셀을 리던던시 셀(redundancy cell)이라고 하고, 이런 리페어 동작에 개입하는 회로를 리던던시 회로(redundancy circuit)라고 한다.
이러한 리던던시 셀이 많으면 많을수록 제품의 수율을 높일 수 있지만, 이에 따라 증가하는 퓨즈부로 인해 칩 면적에 부담이 생길 수 있다. 따라서, 퓨즈부의 수를 최소화하면서 제품의 수율을 개선할 수 있는 방안이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는, 리던던시 메모리 셀에 대응되는 퓨즈부를 인접하는 다른 퓨즈부로 변경하거나, 리던던시 메모리 셀을 분할하여 인접하는 퓨즈부가 공유할 수 있도록 함으로써, 퓨즈부의 낭비를 최소화하고 리던던시 메모리 셀을 통해 리페어 대상 결함 셀 내에서 발생 가능한 다수의 불량을 구제할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 실시예는, 노말 셀 어레이와 상기 노말 셀 어레이의 리페어(repair)를 대비하기 위한 제1 내지 제3 리던던시 메모리 셀을 포함하는 메모리 블록; 제1 내지 제3 리던던시 메모리 셀에 각각 대응하는 제1 내지 제3 퓨즈부; 및 제1 내지 제3 리던던시 메모리 셀에 각각 대응하는 퓨즈부를 다른 퓨즈부로 변경하는 리던던시 선택 제어부를 포함한다.
상기 리던던시 선택 제어부는, 제1 리던던시 메모리 셀에 대응하는 퓨즈부를 제2 퓨즈부로 변경하고, 제2 리던던시 메모리 셀에 대응하는 퓨즈부를 제1 퓨즈부로 변경할 수 있다.
상기 제1 및 제2 리던던시 메모리 셀은 동일한 컬럼 라인 또는 동일한 로우 라인에 위치할 수 있다.
상기 리던던시 선택 제어부는, 제1 리던던시 메모리 셀에 대응하는 퓨즈부를 제2 퓨즈부로 변경하고, 제2 리던던시 메모리 셀에 대응하는 퓨즈부를 제3 퓨즈부로 변경하고, 제3 리던던시 메모리 셀에 대응하는 퓨즈부를 제1 퓨즈부로 변경할 수 있다.
상기 제1 내지 제3 리던던시 메모리 셀은 동일한 컬럼 라인 또는 동일한 로우 라인에 위치할 수 있다.
상기 리던던시 선택 제어부는 제1 내지 제3 리던던시 메모리 셀의 어드레스(address)에 관한 정보를 제공받을 수 있다.
상기 리던던시 선택 제어부는 복수의 퓨즈를 포함할 수 있다.
상기 복수의 퓨즈는 제1 내지 제3 리던던시 메모리 셀에 각각 대응하는 퓨즈 개수를 가질 수 있다.
상기 리던던시 선택 제어부는, 제1 리던던시 메모리 셀의 어드레스를 제1 및 제2 서브 어드레스로 분할하여 구분하고, 제2 리던던시 메모리 셀의 어드레스를 제3 및 제4 서브 어드레스로 분할하여 구분할 수 있다.
상기 리던던시 선택 제어부는, 제1 퓨즈부가 제1 및 제3 서브 어드레스에 대응하고 제2 퓨즈부가 제2 및 제4 서브 어드레스에 대응하도록 변경할 수 있다.
상기 리던던시 선택 제어부는, 제3 리던던시 메모리 셀의 어드레스를 제5 및 제6 서브 어드레스로 분할하여 구분하고, 제1 퓨즈부가 제1 및 제3 서브 어드레스에 대응하고 제2 퓨즈부가 제4 및 제6 서브 어드레스에 대응하고 제3 퓨즈부가 제5 및 제2 서브 어드레스에 대응하도록 변경할 수 있다.
상기 노말 셀 어레이에 읽기 또는 쓰기 동작을 수행하고자 하는 프로세서와, 제1 내지 제3 퓨즈부와 메모리 블록 사이에 연결되고, 메모리 블록의 노말 셀 어레이 또는 제1 내지 제3 리던던시 메모리 셀 중 어느 하나를 상기 프로세서의 읽기 또는 쓰기 동작의 대상으로 선택하는 제1 어드레스 디코딩부를 더 포함할 수 있다.
상기 프로세서의 읽기 또는 쓰기 동작의 대상이 되는 노말 셀 어레이의 어드레스를 입력받아 디코딩하고, 디코딩된 어드레스를 제1 어드레스 디코딩부에 제공하는 제2 어드레스 디코딩부를 더 포함할 수 있다.
상기 제1 내지 제3 퓨즈부는 각각 노말 셀 어레이에 포함된 결함 셀의 어드레스를 저장할 수 있다.
상기 제1 어드레스 디코딩부는 제1 내지 제3 퓨즈부 중 어느 하나로부터 제공받은 결함 셀의 어드레스와 제2 어드레스 디코딩부로부터 제공받은 디코딩된 어드레스를 비교할 수 있다.
상기 결함 셀의 어드레스와 상기 디코딩된 어드레스가 동일한 경우, 상기 제1 어드레스 디코딩부는 상기 제1 내지 제3 리던던시 메모리 셀 중 어느 하나에 상기 프로세서에 의한 읽기 또는 쓰기 동작이 수행되도록 할 수 있다.
상기 결함 셀의 어드레스와 상기 디코딩된 어드레스가 다른 경우, 상기 제1 어드레스 디코딩부는 상기 디코딩된 어드레스에 상기 프로세서에 의한 읽기 또는 쓰기 동작이 수행되도록 할 수 있다.
상기 제1 내지 제3 퓨즈부 및 상기 리던던시 선택 제어부 사이에 배치되는 멀티플렉서를 더 포함하되, 상기 리던던시 선택 제어부는 상기 멀티플렉서를 통해 상기 제1 내지 제3 퓨즈부와 상기 제1 내지 제3 리던던시 메모리 셀 사이의 대응 관계를 제어할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 실시예는, 노말 셀 어레이와 상기 노말 셀 어레이의 리페어를 대비하기 위한 복수의 리더던시 메모리 셀을 포함하는 메모리 블록; 상기 복수의 리던던시 메모리 셀에 각각 대응하는 복수의 퓨즈부; 및 상기 복수의 리던던시 메모리 셀 중 적어도 하나의 어드레스를 분할하여 일부를 상기 복수의 퓨즈부 중 어느 하나에 할당하고, 나머지 일부를 상기 나머지 복수의 퓨즈부 중 적어도 하나에 할당하는 리던던시 선택 제어부를 포함한다.
상기 복수의 리던던시 메모리 셀은 제1 내지 제3 리던던시 메모리 셀을 포함하고, 상기 복수의 퓨즈부는 상기 제1 내지 제3 리던던시 메모리 셀에 각각 대응하는 제1 내지 제3 퓨즈부를 포함할 수 있다.
상기 리던던시 선택 제어부는, 상기 제1 리던던시 메모리 셀의 어드레스를 제1 및 제2 서브 어드레스로 분할하여 구분하고, 상기 제2 리던던시 메모리 셀의 어드레스를 제3 및 제4 서브 어드레스로 분할하여 구분할 수 있다.
상기 리던던시 선택 제어부는, 상기 제1 퓨즈부가 상기 제1 및 제3 서브 어드레스에 대응하고 상기 제2 퓨즈부가 상기 제2 및 제4 서브 어드레스에 대응하도록 변경할 수 있다.
상기 리던던시 선택 제어부는, 상기 제3 리던던시 메모리 셀의 어드레스를 제5 및 제6 서브 어드레스로 분할하여 구분하고, 상기 제1 퓨즈부가 상기 제1 및 제3 서브 어드레스에 대응하고 상기 제2 퓨즈부가 상기 제4 및 제6 서브 어드레스에 대응하고 상기 제3 퓨즈부가 상기 제5 및 제2 서브 어드레스에 대응하도록 변경할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 실시예는, 노말 셀 어레이와 상기 노말 셀 어레이의 리페어를 대비하기 위한 복수의 리던던시 메모리 셀을 포함하는 메모리 블록; 상기 복수의 리던던시 메모리 셀에 각각 대응하는 복수의 퓨즈부; 상기 복수의 리던던시 메모리 셀에 각각 대응하는 퓨즈부를 다른 퓨즈부로 변경하거나 상기 복수의 리던던시 메모리 셀 중 적어도 하나의 어드레스를 분할하여 일부를 상기 복수의 퓨즈부 중 어느 하나에 할당하고 나머지 일부를 상기 나머지 복수의 퓨즈부 중 적어도 하나에 할당하는 리던던시 선택 제어부; 상기 노말 셀 어레이에 읽기 또는 쓰기 동작을 수행하고자 하는 프로세서; 상기 프로세서의 읽기 또는 쓰기 동작의 대상이 되는 상기 노말 셀 어레이의 어드레스를 입력받아 디코딩하는 제1 어드레스 디코딩부; 상기 복수의 퓨즈부와 상기 메모리 블록 사이에 연결되고, 상기 디코딩된 노말 셀 어레이의 어드레스를 제공받아 상기 노말 셀 어레이 또는 상기 복수의 리던던시 메모리 셀 중 어느 하나를 상기 프로세서의 읽기 또는 쓰기 동작의 대상으로 선택하는 제2 어드레스 디코딩부; 및 상기 복수의 퓨즈부와 상기 리던던시 선택 제어부 사이에 배치되는 멀티플렉서를 포함하되, 상기 리던던시 선택 제어부는 상기 멀티플렉서를 통해 상기 복수의 퓨즈부와 상기 복수의 리던던시 메모리 셀 사이의 대응 관계를 제어한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략도이다.
도 2 내지 도 5는 도 1의 퓨즈부와 리던던시 메모리 셀 간의 대응 관계를 설명하기 위한 도면들이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 개략도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 개략도이다.
도 8 내지 도 11은 도 7의 퓨즈부와 리던던시 메모리 셀 간의 대응 관계를 설명하기 위한 도면들이다.
도 12a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 개략도이다.
도 12b는 도 12a의 반도체 장치의 동작 방법을 설명하는 순서도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 14 내지 도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략도이다. 도 2 내지 도 5는 도 1의 퓨즈부와 리던던시 메모리 셀 간의 대응 관계를 설명하기 위한 도면들이다.
도 1을 설명하기 앞서, 간략하게 메모리 셀 어레이(미도시)(이하, "노말 셀 어레이"라 칭함) 내의 결함 셀을 리페어하는 과정에 대해 설명하도록 한다.
결함 셀을 리페어 할 수 있는 리페어 알고리즘에는 로우 리페어(row repair) 방식과 컬럼 리페어(column repair) 방식이 있다. 로우 리페어 방식은 결함 셀을 포함하는 로우 라인(row line)을 리던던시 로우 메모리 셀(redundancy row memory cell)로 리페어하는 방식이고, 컬럼 리페어 방식은 결함 셀을 포함하는 컬럼 라인(column line)을 리던던시 컬럼 메모리 셀로 리페어하는 방식이다.
두 방식 모두 결함 셀을 포함하는 라인(이하, "결함 셀 라인"이라 칭함)에 대응하는 어드레스(address)를 퓨즈(fuse)에 프로그래밍한다. 그리고, 프로세서가 노말 셀 어레이에 읽기(read) 및 쓰기(write) 동작시 결함 셀을 억세스(access)하는 경우 입력된 어드레스(즉, 읽기 및 쓰기 동작의 대상이 되는 어드레스)와 퓨즈에 프로그래밍 된 상태를 비교하여, 프로세서로 하여금 결함 셀 대신에 리던던시 메모리 셀을 억세스하도록 한다.
여기서, 퓨즈에 프로그래밍하는 방식에는 과전류로 퓨즈를 녹여 끊어 버리는 전기 퓨즈 방식, 레이저빔으로 퓨즈를 태워 끊어 버리는 방식, 레이저빔으로 정션을 단락시키는 방식 등이 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 제1 및 제2 리던던시 메모리 셀(RCM1, RCM2), 제1 및 제2 퓨즈부(FC1, RC2), 리던던시 선택 제어부(100), 제1 및 제2 멀티플렉서(110, 120)를 포함할 수 있다.
여기에서, 반도체 장치(1)는 컬럼 선택 라인에 따라 구동되는 실시예에 해당하는바, 이하에서는, 제1 및 제2 리던던시 메모리 셀(RCM1, RCM2)을 각각 제1 및 제2 리던던시 컬럼 메모리 셀이라고 하고, 제1 및 제2 퓨즈부(FC1, RC2)를 제1 및 제2 컬럼 퓨즈부라고 칭하기로 한다.
제1 및 제2 리던던시 컬럼 메모리 셀(RCM1, RCM2)은 각각 복수개의 리던던시 컬럼 메모리 셀(RCM1_1~RCM2_3)을 포함할 수 있다.
구체적으로, 제1 리던던시 컬럼 메모리 셀(RCM1)은 노말 셀 어레이(미도시)의 리페어를 대비하기 위한 즉, 노말 셀 어레이(미도시) 내의 결함 셀을 리페어하기 위한 메모리 셀이고, 복수개일 수 있다.
도 1에서는 제1 리던던시 컬럼 메모리 셀(RCM1)이 3개의 리던던시 컬럼 메모리 셀을 포함하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 제1 리던던시 컬럼 메모리 셀(RCM1)은 더 많거나 적은 리던던시 컬럼 메모리 셀을 포함할 수 있다.
또한 제2 리던던시 컬럼 메모리 셀(RCM2) 역시 노말 셀 어레이(미도시)의 리페어를 대비하기 위한 즉, 노말 셀 어레이(미도시) 내의 결함 셀을 리페어하기 위한 메모리 셀이고, 복수개일 수 있다.
도 1에서는 제2 리던던시 컬럼 메모리 셀(RCM2)이 3개의 리던던시 컬럼 메모리 셀을 포함하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 제2 리던던시 컬럼 메모리 셀(RCM2) 역시 더 많거나 적은 리던던시 컬럼 메모리 셀을 포함할 수 있다.
제1 및 제2 컬럼 퓨즈부(FC1, RC2)는 각각 복수개의 컬럼 퓨즈부(FC1_1~FC2_3)를 포함할 수 있다.
구체적으로, 제1 컬럼 퓨즈부(FC1)는 제1 리던던시 컬럼 메모리 셀(RCM1)에 대응하고, 노말 셀 어레이 내의 결함 셀의 어드레스, 즉, 결함 셀의 컬럼 어드레스가 각각의 컬럼 퓨즈부(FC1_1~FC1_3)에 프로그래밍될 수 있다.
도 1에서는 제1 컬럼 퓨즈부(FC1)가 3개의 컬럼 퓨즈부를 포함하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 제1 컬럼 퓨즈부(FC1)는 더 많거나 적은 컬럼 퓨즈부를 포함할 수 있다.
또한 제2 컬럼 퓨즈부(FC2)는 제2 리던던시 컬럼 메모리 셀(RCM2)에 대응하고, 노말 셀 어레이 내의 결함 셀의 어드레스, 즉, 결함 셀의 컬럼 어드레스가 각각의 컬럼 퓨즈부(FC2_1~FC2_3)에 프로그래밍될 수 있다.
도 1에서는 제2 컬럼 퓨즈부(FC2)가 3개의 컬럼 퓨즈부를 포함하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 제2 컬럼 퓨즈부(FC2) 역시 더 많거나 적은 컬럼 퓨즈부를 포함할 수 있다.
리던던시 선택 제어부(100)는 제1 및 제2 리던던시 컬럼 메모리 셀(RCM1, RCM2)에 각각 대응하는 컬럼 퓨즈부를 다른 컬럼 퓨즈부로 변경하거나 복수개의 리던던시 컬럼 메모리 셀(RCM1_1~RCM2_3) 중 적어도 하나의 어드레스를 분할하여 일부를 복수개의 컬럼 퓨즈부(FC1_1~FC2_3) 중 어느 하나에 할당하고 나머지 일부를 나머지 복수개의 컬럼 퓨즈부 중 적어도 하나에 할당할 수 있다. 이에 대한 구체적인 설명은 후술하도록 한다.
또한 리던던시 선택 제어부(100)는 제1 및 제2 리던던시 컬럼 메모리 셀(RCM1, RCM2)로부터 각각의 어드레스에 관한 정보(AI1, AI2)를 제공받을 수 있다.
여기에서, 제1 리던던시 컬럼 메모리 셀(RCM1)의 어드레스에 관한 정보(AI1)는 제1 리던던시 컬럼 메모리 셀(RCM1) 내에 포함된 복수개의 리던던시 컬럼 메모리 셀(RCM1_1~RCM1_3) 각각의 어드레스에 관한 정보뿐만 아니라 복수개의 리던던시 컬럼 메모리 셀(RCM1_1~RCM1_3) 각각의 어드레스의 분할과 관련된 정보도 포함할 수 있다.
물론, 제2 리던던시 컬럼 메모리 셀(RCM2)의 어드레스에 관한 정보(AI2) 역시 제2 리던던시 컬럼 메모리 셀(RCM2) 내에 포함된 복수개의 리던던시 컬럼 메모리 셀(RCM2_1~RCM2_3) 각각의 어드레스에 관한 정보뿐만 아니라 복수개의 리던던시 컬럼 메모리 셀(RCM2_1~RCM2_3) 각각의 어드레스의 분할과 관련된 정보도 포함할 수 있다.
결과적으로, 리던던시 선택 제어부(100)는 제1 어드레스 정보(AI1)를 토대로 제1 리던던시 컬럼 메모리 셀(RCM1)과 제1 컬럼 퓨즈부(FC1) 사이의 대응 관계를 제어하고, 제2 어드레스 정보(AI2)를 토대로 제2 리던던시 컬럼 메모리 셀(RCM2)과 제2 컬럼 퓨즈부(FC2) 사이의 대응 관계를 제어할 수 있다.
추가적으로, 리던던시 선택 제어부(100)는 복수의 퓨즈를 포함할 수 있다. 여기에서, 복수의 퓨즈는 제1 및 제2 리던던시 컬럼 메모리 셀(RCM1, RCM2)에 각각 대응하는 퓨즈 개수를 가질 수 있다. 즉, 복수의 퓨즈는 제1 및 제2 리던던시 컬럼 메모리 셀(RCM1, RCM2) 내에 포함된 복수개의 리던던시 컬럼 메모리 셀(RCM1_1~RCM2_3)에 대응할 수 있는바, 이에 한정되는 것은 아니다.
또한 리던던시 선택 제어부(100)는 제1 및 제2 리던던시 컬럼 메모리 셀(RCM1, RCM2) 내에 포함된 복수개의 리던던시 컬럼 메모리 셀 각각의 어드레스를 적어도 둘 이상으로 분할하여 구분할 수 있다. 뿐만 아니라 리던던시 선택 제어부(100)는 제1 멀티플렉서(110)를 통해 제1 리던던시 컬럼 메모리 셀(RCM1)과 제1 컬럼 퓨즈부(FC1) 사이의 대응 관계를 제어하고, 제2 멀티플렉서(120)를 통해 제2 리던던시 컬럼 메모리 셀(RCM2)과 제2 컬럼 퓨즈부(FC2) 사이의 대응 관계를 제어할 수 있다.
제1 및 제2 멀티 플렉서(110, 120)는 제1 및 제2 컬럼 퓨즈부(FC1, FC2)와 리던던시 선택 제어부(100) 사이에 배치될 수 있다.
구체적으로, 제1 멀티 플렉서(110)는 제1 컬럼 퓨즈부(FC1)와 리던던시 선택 제어부(100) 사이에 배치되고, 제1 리던던시 컬럼 메모리 셀(RCM1)로부터 제1 어드레스 정보(AI1)를 제공받을 수 있다. 또한 제1 멀티 플렉서(110)를 통해 리던던시 선택 제어부(100)는 제1 컬럼 퓨즈부(FC1)와 제1 리던던시 컬럼 메모리 셀(RCM1) 사이의 대응 관계를 제어할 수 있다.
또한 제2 멀티 플렉서(120)는 제2 컬럼 퓨즈부(FC2)와 리던던시 선택 제어부(100) 사이에 배치되고, 제2 리던던시 컬럼 메모리 셀(RCM2)로부터 제2 어드레스 정보(AI2)를 제공받을 수 있다. 또한 제2 멀티 플렉서(120)를 통해 리던던시 선택 제어부(100)는 제2 컬럼 퓨즈부(FC2)와 제2 리던던시 컬럼 메모리 셀(RCM2) 사이의 대응 관계를 제어할 수 있다.
추가적으로, 이하의 도 2 내지 도 5에서는 제1 및 제2 어드레스 정보(AI1, AI2)가 리던던시 선택 제어부(100), 제1 및 제2 멀티플렉서(110, 120)로 제공되는 것을 표시하는 선은 생략하도록 한다.
도 2를 참조하면, 제1 리던던시 컬럼 메모리 셀(RCM1) 내의 복수의 리던던시 컬럼 메모리 셀(RCM1_1~RCM1_3)은 각각 제1 컬럼 퓨즈부(FC1) 내의 복수개의 컬럼 퓨즈부(FC1_1~FC1_3)와 일대일 대응될 수 있고, 제2 리던던시 컬럼 메모리 셀(RCM2) 내의 복수의 리던던시 컬럼 메모리 셀(RCM2_1~RCM2_3)은 각각 제2 컬럼 퓨즈부(FC2) 내의 복수개의 컬럼 퓨즈부(FC2_1~FC2_3)와 일대일 대응될 수 있다.
구체적으로 예를 들면, 제1_1 리던던시 컬럼 메모리 셀(RCM1_1)이 하나의 제1_1 컬럼 퓨즈부(FC1_1)와만 대응되기에, 리페어하고자 하는 결함 셀(미도시) 전체 비트에 불량이 발생한 경우에는 제1_1 리던던시 컬럼 메모리 셀(RCM1_1) 전체를 리페어 대상이 되는 결함 셀(미도시)로 대체하는 것이 바람직할 수 있다. 다만, 리페어하고자 하는 결함 셀(미도시)의 일부 비트에만 불량이 발생한 경우에 제1_1 리던던시 컬럼 메모리 셀(RCM1_1) 전체를 리페어 대상이 되는 결함 셀(미도시)로 대체하는 것은 낭비일 수 있다.
이어서, 도 3을 참조하면, 제1_1 리던던시 컬럼 메모리 셀(RCM1_1)이 제1_1 컬럼 퓨즈부(FC1_1)가 아닌 제2_1 컬럼 퓨즈부(FC2_1)와 대응되고, 제2_1 리던던시 컬럼 메모리 셀(RCM2_1)이 제2_1 컬럼 퓨즈부(FC2_1)가 아닌 제1_1 컬럼 퓨즈부(FC1_1)와 대응될 수 있다.
구체적으로, 리던던시 선택 제어부(100)는 도 2에서 제1_1 리던던시 컬럼 메모리 셀(RCM1_1)에 할당되었던 제1_1 컬럼 퓨즈부(FC1_1)를 제2_1 리던던시 컬럼 메모리 셀(RCM2_1)에 할당할 수 있고, 도 2에서 제2_1 리던던시 컬럼 메모리 셀(RCM2_1)에 할당되었던 제2_1 컬럼 퓨즈부(FC2_1)를 제1_1 리던던시 컬럼 메모리 셀(RCM1_1)에 할당할 수 있다.
즉, 리던던시 선택 제어부(100)는 도 1에서 설명한 바와 같이, 제1 및 제2 리던던시 컬럼 메모리 셀(RCM1, RCM2)로부터 각각 제1 및 제2 어드레스 정보(도 1의 AI1, AI2)를 제공받고 이를 토대로 리던던시 컬럼 메모리 셀과 컬럼 퓨즈부 간의 대응 관계를 변경할 수 있다. 즉, 리던던시 선택 제어부(100)는 제1 및 제2 어드레스 정보(도 1의 AI1, AI2)를 통해 제1_1 컬럼 퓨즈부(RC1_1)가 제1_1 리던던시 컬럼 메모리 셀(RCM1_1)이 아닌 제2_1 리던던시 컬럼 메모리 셀(RCM2_1)에 할당되는 것이 적합하다는 판단을 내린 경우, 도 3과 같이 제1_1 컬럼 퓨즈부(FC1_1)를 제2_1 리던던시 컬럼 메모리 셀(RCM2_1)로 할당할 수 있다.
정리하자면, 리던던시 선택 제어부(100)는 각 리던던시 컬럼 메모리 셀(RCM1, RCM2)의 어드레스 정보를 토대로 현재 각 리던던시 컬럼 메모리 셀에 대응되는 컬럼 퓨즈부를 다른 컬럼 퓨즈부로 변경할 수 있다.
도 4를 참조하면, 제1_2 리던던시 컬럼 메모리 셀(RCM1_2)의 제1 서브 어드레스(SA1) 및 제2_2 리던던시 컬럼 메모리 셀(RCM2_2)의 제3 서브 어드레스(SA3)에 제1_2 컬럼 퓨즈부(FC1_2)를 할당하고, 제1_2 리던던시 컬럼 메모리 셀(RCM2_2)의 제2 서브 어드레스(SA2) 및 제2_2 리던던시 컬럼 메모리 셀(RCM2_2)의 제4 서브 어드레스(SA4)에 제2_2 컬럼 퓨즈부(FC2_2)를 할당할 수 있다. 여기에서, 제1 내지 제4 서브 어드레스(SA1~SA4)의 범주의 크기는 서로 다를 수 있으나, 이에 한정되는 것은 아니다. 즉, 제1 내지 제4 서브 어드레스(SA1~SA4)의 범주의 크기는 모두 동일하거나, 일부는 동일하고 나머지 일부는 다를 수도 있다.
구체적으로, 리던던시 선택 제어부(100)는 도 2에서 제1_2 리던던시 컬럼 메모리 셀(RCM1_2)에 할당되었던 제1_2 컬럼 퓨즈부(FC1_2)를 제1_2 리던던시 컬럼 메모리 셀(RCM1_2)의 제1 서브 어드레스(SA1) 및 제2_2 리던던시 컬럼 메모리 셀(RCM2_2)의 제3 서브 어드레스(SA3)에 할당할 수 있고, 도 2에서 제2_2 리던던시 컬럼 메모리 셀(RCM2_2)에 할당되었던 제2_2 컬럼 퓨즈부(FC2_2)를 제1_2 리던던시 컬럼 메모리 셀(RCM1_2)의 제2 서브 어드레스(SA2) 및 제2_2 리던던시 컬럼 메모리 셀(RCM2_2)의 제4 서브 어드레스(SA4)에 할당할 수 있다.
즉, 리던던시 선택 제어부(100)는 도 1에서 설명한 바와 같이, 제1 및 제2 리던던시 컬럼 메모리 셀(RCM1, RCM2)로부터 각각 제1 및 제2 어드레스 정보(도 1의 AI1, AI2)를 제공받고 이를 토대로 리던던시 컬럼 메모리 셀과 컬럼 퓨즈부 간의 대응 관계를 변경할 수 있다. 여기에서, 제1 및 제2 어드레스 정보(도 1의 AI1, AI2)는 제1 및 제2 리던던시 컬럼 메모리 셀(RCM1, RCM2)의 어드레스에 관한 정보뿐만 아니라 제1 및 제2 리던던시 컬럼 메모리 셀(RCM1, RCM2) 각각의 어드레스의 분할과 관련된 정보도 포함할 수 있다.
예를 들어, 리페어 대상이 되는 결함 셀의 일부 비트만이 불량이라서 리던던시 컬럼 메모리 셀 하나 전체로 리페어할 필요가 없는 경우, 리던던시 선택 제어부(100)는 결함 셀을 대체할 리던던시 컬럼 메모리 셀로 제1_2 리던던시 컬럼 메모리 셀(RCM1_2)을 선택하되, 제1_2 리던던시 컬럼 메모리 셀(RCM1_2) 전체가 아닌 일부(즉, 제1 서브 어드레스(SA1))에만 제1_2 컬럼 퓨즈부(FC1_2)를 할당하고, 나머지 어드레스(즉, 제2 서브 어드레스(SA2))에는 인접한 다른 컬럼 퓨즈부(즉, 제2_2 컬럼 퓨즈부(FC2_2))를 할당할 수 있다.
정리하자면, 리던던시 선택 제어부(100)는 각 리던던시 컬럼 메모리 셀(RCM1_1~RCM2_3)을 분할하여(즉, 리던던시 컬럼 메모리 셀의 어드레스를 분할 구분하여), 인접하는 다른 퓨즈부가 분할된 리던던시 컬럼 메모리 셀의 어드레스를 공유할 수 있도록 할 수 있다.
도 5를 참조하면, 도 5에는 앞서 설명한 도 3의 예시와 도 4의 예시가 적용되어 있다는 것을 알 수 있다. 뿐만 아니라 도 4의 예시와 유사한 다른 예시가 제1_3 및 제2_3 리던던시 컬럼 메모리 셀(RCM1_3, RCM2_3)과 제1_3 컬럼 퓨즈부(FC1_3) 및 제2_3 컬럼 퓨즈부(FC2_3)를 통해 도시되어 있다.
구체적으로, 제1_3 컬럼 퓨즈부(FC1_3)가 제1_3 리던던시 컬럼 메모리 셀(RCM1_3)의 제5 및 제7 서브 어드레스(SA5, SA7)와 제2_3 리던던시 컬럼 메모리 셀(RCM2_3)의 제8 및 제10 서브 어드레스(SA8, SA10)에 할당되고, 제2_3 컬럼 퓨즈부(RC2_3)가 제1_3 리던던시 컬럼 메모리 셀(RCM1_3)의 제6 서브 어드레스(SA6)와 제2_3 리던던시 컬럼 메모리 셀(RCM2_3)의 제9 서브 어드레스(SA9)에 할당될 수 있다.
여기에서, 제5 내지 제10 서브 어드레스(SA5~SA10)의 범주의 크기는 서로 다를 수 있으나, 이에 한정되는 것은 아니다. 즉, 제5 내지 제10 서브 어드레스(SA5~SA10)의 범주의 크기는 모두 동일하거나, 일부는 동일하고 나머지 일부는 서로 다를 수도 있다.
앞서 설명한 도 3 내지 도 5에서는 컬럼 방향(CD)으로 리던던시 컬럼 메모리 셀에 대한 2개의 퓨즈부의 할당 상태의 변화만을 도시하고 있지만, 이에 한정되는 것은 아니다. 즉, 반도체 장치(1)는 컬럼 방향(CD)으로 3개 이상의 퓨즈부를 포함할 수도 있고, 3개 이상의 퓨즈부를 포함하는 경우, 리던던시 컬럼 메모리 셀에 대한 3개 이상의 퓨즈부의 할당 상태 역시 더 다양하게 변할 수 있다.
즉, 도면에 도시하지는 않았지만, 만약 반도체 장치(1)가 제1 내지 제3 리던던시 컬럼 메모리 셀 및 그에 대응하는 제1 내지 제3 컬럼 퓨즈부를 포함하는 경우, 리던던시 선택 제어부(100)는 제1 리던던시 컬럼 메모리 셀에 대응하는 퓨즈부를 제2 컬럼 퓨즈부로 변경하고, 제2 리던던시 컬럼 메모리 셀에 대응하는 퓨즈부를 제3 컬럼 퓨즈부로 변경하고, 제3 리던던시 컬럼 메모리 셀에 대응하는 퓨즈부를 제1 컬럼 퓨즈부로 변경할 수도 있다.
뿐만 아니라 리던던시 선택 제어부(100)는 제1 리던던시 컬럼 메모리 셀의 어드레스를 제1 및 제2 서브 어드레스로 분할하여 구분하고, 제2 리던던시 컬럼 메모리 셀의 어드레스를 제3 및 제4 서브 어드레스로 분할하여 구분하고, 제3 리던던시 컬럼 메모리 셀의 어드레스를 제5 및 제6 서브 어드레스로 분할하여 구분할 수 있다. 이에 따라, 리던던시 선택 제어부(100)는, 제1 컬럼 퓨즈부가 제1 및 제3 서브 어드레스에 대응하고 제2 컬럼 퓨즈부가 제4 및 제6 서브 어드레스에 대응하고 제3 컬럼 퓨즈부가 제5 및 제2 서브 어드레스에 대응하도록 변경할 수도 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)는 리던던시 선택 제어부(100)를 통해 리던던시 컬럼 메모리 셀에 대응되는 컬럼 퓨즈부를 인접하는 다른 컬럼 퓨즈부로 변경하거나, 리던던시 컬럼 메모리 셀의 어드레스를 분할하여 인접하는 컬럼 퓨즈부가 공유할 수 있도록 함으로써, 퓨즈부의 낭비를 최소화하고 리던던시 메모리 셀을 통해 리페어 대상 결함 셀 내에서 발생 가능한 다수의 불량을 구제할 수 있다. 또한 퓨즈부의 낭비를 최소화 함으로써, 제품의 수율 역시 개선할 수 있다.
이하에서는, 도 6을 참조하여 본 발명의 다른 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 도 6의 반도체 장치(2)는 도 1의 반도체 장치(1)를 포함(즉, 반도체 장치(2)는 반도체 장치(1)를 확장 적용한 실시예임)하는바, 중복되는 내용은 생략하도록 한다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 개략도이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(2)는 리던던시 선택 제어부(200), 멀티플렉서(210), 컬럼 퓨즈부(220), 제1 어드레스 디코더(230), 제2 어드레스 디코더(240), 메모리 블록(250), 프로세서(260)를 포함할 수 있다.
여기에서, 리던던시 선택 제어부(200), 멀티플렉서(210), 컬럼 퓨즈부(220)에 대한 설명은 앞서 설명한 반도체 장치(1)에서 이루어진바, 생략하도록 한다.
제1 어드레스 디코더(230)는 프로세서(260)로부터 프로세서(260)의 읽기 또는 쓰기 동작의 대상이 되는 메모리 블록(250) 내에 포함된 노말 셀 어레이(미도시)의 어드레스(TA)를 입력받아 디코딩할 수 있다. 여기에서, 메모리 블록(250)은 노말 셀 어레이와 노말 셀 어레이의 리페어를 대비하기 위한 복수의 리던던시 컬럼 메모리 셀을 포함할 수 있다.
구체적으로, 제1 어드레스 디코더(230)는 프로세서(260)로부터 프로세서(260)의 읽기 또는 쓰기 동작의 대상이 되는 노말 셀 어레이(미도시)의 어드레스를 디코딩하여 디코딩된 어드레스(DA)를 제2 어드레스 디코더(240) 및 리던던시 선택 제어부(200)로 제공할 수 있다.
제2 어드레스 디코더(240)는 컬럼 퓨즈부(220)와 메모리 블록(250) 사이에 연결되고, 디코딩된 어드레스(DA) 및 퓨즈부 정보(FI)를 제공받아 노말 셀 어레이 또는 복수의 리던던시 컬럼 메모리 셀 중 어느 하나를 프로세서(260)의 읽기 또는 쓰기 동작의 대상으로 선택할 수 있다.
여기에서, 퓨즈부 정보(FI)는 컬럼 퓨즈부(220) 내에 포함된 복수개의 컬럼 퓨즈부(220) 각각에 프로그래밍된 결함 셀의 어드레스 정보(즉, 결함 셀의 컬럼 어드레스 정보)와 복수의 컬럼 퓨즈부(220)와 복수의 리던던시 컬럼 메모리 셀 사이의 대응 관계에 대한 정보를 포함할 수 있다.
즉, 제2 어드레스 디코더(240)는 디코딩된 어드레스(DA)와 컬럼 퓨즈부(220)에 프로그래밍된 결함 셀의 어드레스를 비교한다. 그리고 그 비교 결과, 디코딩된 어드레스(DA)와 컬럼 퓨즈부(220)에 프로그래밍된 결함 셀의 어드레스가 동일한 경우, 제2 어드레스 디코더(240)는 복수의 리던던시 컬럼 메모리 셀 중 결함 셀을 대체할 리던던시 컬럼 메모리 셀의 컬럼선택라인을 액티브시키고, 프로세서(260)는 해당 리던던시 컬럼 메모리 셀에 읽기 또는 쓰기 동작을 수행하게 된다. 물론 그 비교 결과, 디코딩된 어드레스(DA)와 컬럼 퓨즈부(220)에 프로그래밍된 결함 셀의 어드레스가 다른 경우, 제2 어드레스 디코더(240)는 처음에 프로세서(260)가 읽기 또는 쓰기 동작을 수행하고자 하였던 노말 셀 어레이의 컬럼선택라인을 액티브시키고, 프로세서(260)는 노말 셀 어레이의 해당 어드레스에 읽기 또는 쓰기 동작을 수행하게 된다.
여기에서, 제2 어드레스 디코더(240)가 리던던시 컬럼 메모리 셀 또는 노말 셀 어레이의 컬럼 선택라인을 액티브시키고자 할 때 액티브 신호(AS)를 메모리 블록(250), 즉, 메모리 블록(250) 내의 리던던시 컬럼 메모리 셀 또는 노말 셀 어레이의 컬럼 선택라인에 제공할 수 있다.
추가적으로, 리던던시 선택 제어부(200)는 메모리 블록(250), 즉, 메모리 블록(250) 내의 리던던시 컬럼 메모리 셀로부터 리던던시 컬럼 메모리 셀의 어드레스에 관한 정보(AI)를 제공받고, 제1 어드레스 디코더(230)로부터 디코딩된 어드레스(DA)를 제공받아, 이를 토대로 복수의 컬럼 퓨즈부(220)와 복수의 리던던시 컬럼 메모리 셀 사이의 대응 관계를 제어할 수 있다.
이하에서는, 도 7 내지 도 11을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 개략도이다. 도 8 내지 도 11은 도 7의 퓨즈부와 리던던시 메모리 셀 간의 대응 관계를 설명하기 위한 도면들이다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(3)는 제1 및 제2 리던던시 메모리 셀(RRM1, RRM2), 제1 및 제2 퓨즈부(FR1, FR2), 리던던시 선택 제어부(300), 제1 및 제2 멀티플렉서(310, 320)를 포함할 수 있다.
여기에서, 반도체 장치(1)는 로우선택 라인에 따라 구동되는 실시예에 해당하는바, 이하에서는, 제1 및 제2 리던던시 메모리 셀(RRM1, RRM2)을 각각 제1 및 제2 리던던시 로우 메모리 셀이라고 하고, 제1 및 제2 퓨즈부(FR1, FR2)를 제1 및 제2 로우 퓨즈부라고 칭하기로 한다.
제1 및 제2 리던던시 로우 메모리 셀(RRM1, RRM2)은 각각 복수개의 리던던시 로우 메모리 셀(RRM1_1~RRM2_3)을 포함할 수 있다.
구체적으로, 제1 리던던시 로우 메모리 셀(RRM1)은 노말 셀 어레이(미도시)의 리페어를 대비하기 위한 즉, 노말 셀 어레이(미도시) 내의 결함 셀을 리페어하기 위한 메모리 셀이고, 복수개일 수 있다.
도 1에서는 제1 리던던시 로우 메모리 셀(RRM1)이 3개의 리던던시 로우 메모리 셀을 포함하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 제1 리던던시 로우 메모리 셀(RRM1)은 더 많거나 적은 리던던시 로우 메모리 셀을 포함할 수 있다.
또한 제2 리던던시 로우 메모리 셀(RRM2) 역시 노말 셀 어레이(미도시)의 리페어를 대비하기 위한 즉, 노말 셀 어레이(미도시) 내의 결함 셀을 리페어하기 위한 메모리 셀이고, 복수개일 수 있다.
도 1에서는 제2 리던던시 로우 메모리 셀(RRM2)이 3개의 리던던시 로우 메모리 셀을 포함하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 제2 리던던시 로우 메모리 셀(RRM2) 역시 더 많거나 적은 리던던시 로우 메모리 셀을 포함할 수 있다.
제1 및 제2 로우 퓨즈부(FR1, FR2)는 각각 복수개의 로우 퓨즈부(FR1_1~FR2_3)를 포함할 수 있다.
구체적으로, 제1 로우 퓨즈부(FR1)는 제1 리던던시 로우 메모리 셀(RRM1)에 대응하고, 노말 셀 어레이 내의 결함 셀의 어드레스, 즉, 결함 셀의 로우 어드레스가 각각의 로우 퓨즈부(FR1_1~FR1_3)에 프로그래밍될 수 있다.
도 1에서는 제1 로우 퓨즈부(FR1)가 3개의 로우 퓨즈부를 포함하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 제1 로우 퓨즈부(FR1)는 더 많거나 적은 로우 퓨즈부를 포함할 수 있다.
또한 제2 로우 퓨즈부(FR2)는 제2 리던던시 로우 메모리 셀(RRM2)에 대응하고, 노말 셀 어레이 내의 결함 셀의 어드레스, 즉, 결함 셀의 로우 어드레스가 각각의 로우 퓨즈부(FR2_1~FR2_3)에 프로그래밍될 수 있다.
도 1에서는 제2 로우 퓨즈부(FR2)가 3개의 로우 퓨즈부를 포함하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 제2 로우 퓨즈부(FR2) 역시 더 많거나 적은 로우 퓨즈부를 포함할 수 있다.
리던던시 선택 제어부(300)는 제1 및 제2 리던던시 로우 메모리 셀(RRM1, RRM2)에 각각 대응하는 로우 퓨즈부를 다른 로우 퓨즈부로 변경하거나 제1 및 제2 리던던시 로우 메모리 셀(RRM1_1~RRM2_3) 중 적어도 하나의 어드레스를 분할하여 일부를 복수개의 로우 퓨즈부(FR1_1~FR2_3) 중 어느 하나에 할당하고 나머지 일부를 나머지 복수개의 로우 퓨즈부 중 적어도 하나에 할당할 수 있다. 이에 대한 구체적인 설명은 후술하도록 한다.
또한 리던던시 선택 제어부(300)는 제1 및 제2 리던던시 로우 메모리 셀(RRM1, RRM2)로부터 각각의 어드레스에 관한 정보(AI1, AI2)를 제공받을 수 있다.
여기에서, 제1 리던던시 로우 메모리 셀(RRM1)의 어드레스에 관한 정보(AI1)는 제1 리던던시 로우 메모리 셀(RRM1) 내에 포함된 복수개의 리던던시 로우 메모리 셀(RRM1_1~RRM1_3) 각각의 어드레스에 관한 정보뿐만 아니라 복수개의 리던던시 로우 메모리 셀(RRM1_1~RRM1_3) 각각의 어드레스의 분할과 관련된 정보도 포함할 수 있다.
물론, 제2 리던던시 로우 메모리 셀(RRM2)의 어드레스에 관한 정보(AI2) 역시 제2 리던던시 로우 메모리 셀(RRM2) 내에 포함된 복수개의 리던던시 로우 메모리 셀(RRM2_1~RRM2_3) 각각의 어드레스에 관한 정보뿐만 아니라 복수개의 리던던시 로우 메모리 셀(RRM2_1~RRM2_3) 각각의 어드레스의 분할과 관련된 정보도 포함할 수 있다.
결과적으로, 리던던시 선택 제어부(300)는 제1 어드레스 정보(AI1)를 토대로 제1 리던던시 로우 메모리 셀(RRM1)과 제1 로우 퓨즈부(FR1) 사이의 대응 관계를 제어하고, 제2 어드레스 정보(AI2)를 토대로 제2 리던던시 로우 메모리 셀(RRM2)과 제2 로우 퓨즈부(FR2) 사이의 대응 관계를 제어할 수 있다.
추가적으로, 리던던시 선택 제어부(300)는 복수의 퓨즈를 포함할 수 있다. 여기에서, 복수의 퓨즈는 제1 및 제2 리던던시 로우 메모리 셀(RRM1, RRM2)에 각각 대응하는 퓨즈 개수를 가질 수 있다. 즉, 복수의 퓨즈는 제1 및 제2 리던던시 로우 메모리 셀(RRM1, RRM2) 내에 포함된 복수개의 리던던시 로우 메모리 셀(RRM1_1~RRM2_3)에 대응할 수 있는바, 이에 한정되는 것은 아니다.
또한 리던던시 선택 제어부(300)는 제1 및 제2 리던던시 로우 메모리 셀(RRM1, RRM2) 내에 포함된 복수개의 리던던시 로우 메모리 셀 각각의 어드레스를 적어도 둘 이상으로 분할하여 구분할 수 있다. 뿐만 아니라 리던던시 선택 제어부(300)는 제1 멀티플렉서(310)를 통해 제1 리던던시 로우 메모리 셀(RRM1)과 제1 로우 퓨즈부(FR1) 사이의 대응 관계를 제어하고, 제2 멀티플렉서(320)를 통해 제2 리던던시 로우 메모리 셀(RRM2)과 제2 로우 퓨즈부(FR2) 사이의 대응 관계를 제어할 수 있다.
제1 및 제2 멀티 플렉서(310, 320)는 제1 및 제2 로우 퓨즈부(FR1, FR2)와 리던던시 선택 제어부(300) 사이에 배치될 수 있다.
구체적으로, 제1 멀티 플렉서(310)는 제1 로우 퓨즈부(FR1)와 리던던시 선택 제어부(300) 사이에 배치되고, 제1 리던던시 로우 메모리 셀(RRM1)로부터 제1 어드레스 정보(AI1)를 제공받을 수 있다. 또한 제1 멀티 플렉서(310)를 통해 리던던시 선택 제어부(300)는 제1 로우 퓨즈부(FR1)와 제1 리던던시 로우 메모리 셀(RRM1) 사이의 대응 관계를 제어할 수 있다.
또한 제2 멀티 플렉서(320)는 제2 로우 퓨즈부(FR2)와 리던던시 선택 제어부(300) 사이에 배치되고, 제2 리던던시 로우 메모리 셀(RRM2)로부터 제2 어드레스 정보(AI2)를 제공받을 수 있다. 또한 제2 멀티 플렉서(320)를 통해 리던던시 선택 제어부(300)는 제2 로우 퓨즈부(FR2)와 제2 리던던시 로우 메모리 셀(RRM2) 사이의 대응 관계를 제어할 수 있다.
추가적으로, 이하의 도 8 내지 도 11에서는 제1 및 제2 어드레스 정보(AI1, AI2)가 리던던시 선택 제어부(300), 제1 및 제2 멀티플렉서(310, 320)로 제공되는 것을 표시하는 선은 생략하도록 한다.
도 8을 참조하면, 제1 리던던시 로우 메모리 셀(RRM1) 내의 복수의 리던던시 로우 메모리 셀(RRM1_1~RRM1_3)은 각각 제1 로우 퓨즈부(FR1) 내의 복수개의 퓨즈부와 일대일 대응될 수 있고, 제2 리던던시 로우 메모리 셀(RRM2) 내의 복수의 리던던시 로우 메모리 셀(RRM2_1~RRM2_3)은 각각 제2 로우 퓨즈부(FR2) 내의 복수개의 퓨즈부와 일대일 대응될 수 있다.
구체적으로 예를 들면, 제1_1 리던던시 로우 메모리 셀(RRM1_1)이 하나의 제1_1 로우 퓨즈부(FR1_1)와만 대응되기에, 리페어하고자 하는 결함 셀(미도시) 전체 비트에 불량이 발생한 경우에는 제1_1 리던던시 로우 메모리 셀(RRM1_1) 전체를 리페어 대상이 되는 결함 셀(미도시)로 대체하는 것이 바람직할 수 있다. 다만, 리페어하고자 하는 결함 셀(미도시)의 일부 비트에만 불량이 발생한 경우에 제1_1 리던던시 로우 메모리 셀(RRM1_1) 전체를 리페어 대상이 되는 결함 셀(미도시)로 대체하는 것은 낭비일 수 있다.
이어서, 도 9를 참조하면, 제1_3 리던던시 로우 메모리 셀(RRM1_3)이 제1_3 로우 퓨즈부(FR1_3)가 아닌 제2_3 로우 퓨즈부(FR2_3)와 대응되고, 제2_3 리던던시 로우 메모리 셀(RRM2_3)이 제2_3 로우 퓨즈부(FR2_3)가 아닌 제1_3 로우 퓨즈부(FR1_3)와 대응될 수 있다.
구체적으로, 리던던시 선택 제어부(300)는 도 8에서 제1_3 리던던시 로우 메모리 셀(RRM1_3)에 할당되었던 제1_3 로우 퓨즈부(FR1_3)를 제2_3 리던던시 로우 메모리 셀(RRM2_3)에 할당할 수 있고, 도 8에서 제2_3 리던던시 로우 메모리 셀(RRM2_3)에 할당되었던 제2_3 로우 퓨즈부(FR2_3)를 제1_3 리던던시 로우 메모리 셀(RRM1_3)에 할당할 수 있다.
즉, 리던던시 선택 제어부(300)는 도 7에서 설명한 바와 같이, 제1 및 제2 리던던시 로우 메모리 셀(RRM1, RRM2)로부터 각각 제1 및 제2 어드레스 정보(도 7의 AI1, AI2)를 제공받고 이를 토대로 리던던시 로우 메모리 셀과 로우 퓨즈부 간의 대응 관계를 변경할 수 있다. 즉, 리던던시 선택 제어부(300)는 제1 및 제2 어드레스 정보(도 7의 AI1, AI2)를 통해 제1_3 로우 퓨즈부(FR1_3)가 제1_3 리던던시 로우 메모리 셀(RRM1_3)이 아닌 제2_3 리던던시 로우 메모리 셀(RRM2_3)에 할당되는 것이 적합하다는 판단을 내린 경우, 도 9와 같이 제1_3 로우 퓨즈부(FR1_3)를 제2_3 리던던시 로우 메모리 셀(RRM2_3)로 할당할 수 있다.
정리하자면, 리던던시 선택 제어부(300)는 각 리던던시 로우 메모리 셀(RRM1, RRM2)의 어드레스 정보를 토대로 현재 각 리던던시 로우 메모리 셀에 대응되는 로우 퓨즈부를 다른 로우 퓨즈부로 변경할 수 있다.
도 10을 참조하면, 제1_2 리던던시 로우 메모리 셀(RRM1_2)의 제1 서브 어드레스(SA1) 및 제2_2 리던던시 로우 메모리 셀(RRM2_2)의 제3 서브 어드레스(SA2)에 제1_2 로우 퓨즈부(FR1_2)를 할당하고, 제1_2 리던던시 로우 메모리 셀(RRM2_2)의 제2 서브 어드레스(SA2) 및 제2_2 리던던시 로우 메모리 셀(RRM2_2)의 제4 서브 어드레스(SA4)에 제2_2 로우 퓨즈부(FR2_2)를 할당할 수 있다. 여기에서, 제1 내지 제4 서브 어드레스(SA1~SA4)의 범주의 크기는 서로 다를 수 있으나, 이에 한정되는 것은 아니다. 즉, 제1 내지 제4 서브 어드레스(SA1~SA4)의 범주의 크기는 모두 동일하거나, 일부는 동일하고 나머지 일부는 다를 수도 있다.
구체적으로, 리던던시 선택 제어부(300)는 도 8에서 제1_2 리던던시 로우 메모리 셀(RRM1_2)에 할당되었던 제1_2 로우 퓨즈부(FR1_2)를 제1_2 리던던시 로우 메모리 셀(RRM1_2)의 제1 서브 어드레스(SA1) 및 제2_2 리던던시 로우 메모리 셀(RRM2_2)의 제3 서브 어드레스(SA3)에 할당할 수 있고, 도 8에서 제2_2 리던던시 로우 메모리 셀(RRM2_2)에 할당되었던 제2_2 로우 퓨즈부(FR2_2)를 제1_2 리던던시 로우 메모리 셀(RRM1_2)의 제2 서브 어드레스(SA2) 및 제2_2 리던던시 로우 메모리 셀(RRM2_2)의 제4 서브 어드레스(SA4)에 할당할 수 있다.
즉, 리던던시 선택 제어부(300)는 도 7에서 설명한 바와 같이, 제1 및 제2 리던던시 로우 메모리 셀(RRM1, RRM2)로부터 각각 제1 및 제2 어드레스 정보(도 7의 AI1, AI2)를 제공받고 이를 토대로 리던던시 로우 메모리 셀과 로우 퓨즈부 간의 대응 관계를 변경할 수 있다. 여기에서, 제1 및 제2 어드레스 정보(도 7의 AI1, AI2)는 제1 및 제2 리던던시 로우 메모리 셀(RRM1, RRM2)의 어드레스에 관한 정보뿐만 아니라 제1 및 제2 리던던시 로우 메모리 셀(RRM1, RRM2) 각각의 어드레스의 분할과 관련된 정보도 포함할 수 있다.
예를 들어, 리페어 대상이 되는 결함 셀의 일부 비트만이 불량이라서 리던던시 로우 메모리 셀 하나 전체로 리페어할 필요가 없는 경우, 리던던시 선택 제어부(300)는 결함 셀을 대체할 리던던시 로우 메모리 셀로 제1_2 리던던시 메모리 셀(RRM1_2)을 선택하되, 제1_2 리던던시 메모리 셀(RRM1_2) 전체가 아닌 일부(즉, 제1 서브 어드레스(SA1))에만 제1_2 로우 퓨즈부(FR1_2)를 할당하고, 나머지 어드레스(즉, 제2 서브 어드레스(SA2))에는 인접한 다른 로우 퓨즈부(즉, 제2_2 로우 퓨즈부(FR2_2))를 할당할 수 있다.
정리하자면, 리던던시 선택 제어부(300)는 각 리던던시 로우 메모리 셀(RRM1, RRM2)을 분할하여(즉, 리던던시 로우 메모리 셀의 어드레스를 분할 구분하여), 인접하는 다른 퓨즈부가 분할된 리던던시 로우 메모리 셀의 어드레스를 공유할 수 있도록 할 수 있다.
도 11을 참조하면, 도 11에는 앞서 설명한 도 9의 예시와 도 10의 예시가 적용되어 있다는 것을 알 수 있다. 뿐만 아니라 도 10의 예시와 유사한 다른 예시가 제1_1 및 제2_1 리던던시 로우 메모리 셀(RRM1_1, RRM2_1)과 제1_1 로우 퓨즈부(FR1_1) 및 제2_1 로우 퓨즈부(FR2_2)를 통해 도시되어 있다.
구체적으로, 제1_1 로우 퓨즈부(FR1_1)가 제1_1 리던던시 로우 메모리 셀(RRM1_1)의 제5 및 제6 서브 어드레스(SA5, SA6)와 제2_1 리던던시 로우 메모리 셀(RRM2_1)의 제8 및 제9 서브 어드레스(SA8, SA9)에 할당되고, 제2_1 로우 퓨즈부(FR2_1)가 제1_1 리던던시 로우 메모리 셀(RRM1_1)의 제7 서브 어드레스(SA7)와 제2_1 리던던시 로우 메모리 셀(RRM2_1)의 제10 서브 어드레스(SA10)에 할당될 수 있다.
여기에서, 제5 내지 제10 서브 어드레스(SA5~SA10)의 범주의 크기는 서로 다를 수 있으나, 이에 한정되는 것은 아니다. 즉, 제5 내지 제10 서브 어드레스(SA5~SA10)의 범주의 크기는 모두 동일하거나, 일부는 동일하고 나머지 일부는 서로 다를 수도 있다.
앞서 설명한 도 8 내지 도 10에서는 로우방향(RD)으로 리던던시 로우 메모리 셀에 대한 2개의 퓨즈부의 할당 상태의 변화만을 도시하고 있지만, 이에 한정되는 것은 아니다. 즉, 반도체 장치(3)는 로우방향(RD)으로 3개 이상의 퓨즈부를 포함할 수도 있고, 3개 이상의 퓨즈부를 포함하는 경우, 리던던시 로우 메모리 셀에 대한 3개 이상의 퓨즈부의 할당 상태 역시 더 다양하게 변할 수 있다.
즉, 도면에 도시하지는 않았지만, 만약 반도체 장치(3)가 제1 내지 제3 리던던시 로우 메모리 셀 및 그에 대응하는 제1 내지 제3 로우 퓨즈부를 포함하는 경우, 리던던시 선택 제어부(300)는 제1 리던던시 로우 메모리 셀에 대응하는 퓨즈부를 제2 로우 퓨즈부로 변경하고, 제2 리던던시 로우 메모리 셀에 대응하는 퓨즈부를 제3 로우 퓨즈부로 변경하고, 제3 리던던시 로우 메모리 셀에 대응하는 퓨즈부를 제1 로우 퓨즈부로 변경할 수도 있다.
뿐만 아니라 리던던시 선택 제어부(300)는 제1 리던던시 로우 메모리 셀의 어드레스를 제1 및 제2 서브 어드레스로 분할하여 구분하고, 제2 리던던시 로우 메모리 셀의 어드레스를 제3 및 제4 서브 어드레스로 분할하여 구분하고, 제3 리던던시 로우 메모리 셀의 어드레스를 제5 및 제6 서브 어드레스로 분할하여 구분할 수 있다. 이에 따라, 리던던시 선택 제어부(300)는, 제1 로우 퓨즈부가 제1 및 제3 서브 어드레스에 대응하고 제2 로우 퓨즈부가 제4 및 제6 서브 어드레스에 대응하고 제3 로우 퓨즈부가 제5 및 제2 서브 어드레스에 대응하도록 변경할 수도 있다.
이하에서는, 도 12a 및 도 12b를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치 및 그 동작 방법에 대해 설명하도록 한다. 도 12a의 반도체 장치(4)는 도 7의 반도체 장치(3)를 포함(즉, 반도체 장치(4)는 반도체 장치(3)를 확장 적용한 실시예임)하는바, 중복되는 내용은 생략하도록 한다.
도 12a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 개략도이다. 도 12b는 도 12a의 반도체 장치의 동작 방법을 설명하는 순서도이다.
도 12a를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(4)는 리던던시 선택 제어부(400), 멀티플렉서(410), 로우 퓨즈부(420), 제1 어드레스 디코더(430), 제2 어드레스 디코더(440), 메모리 블록(450), 프로세서(460)를 포함할 수 있다.
여기에서, 리던던시 선택 제어부(400), 멀티플렉서(410), 로우 퓨즈부(420)에 대한 설명은 앞서 설명한 반도체 장치(3)에서 이루어진바, 생략하도록 한다.
제1 어드레스 디코더(430)는 프로세서(460)로부터 프로세서(460)의 읽기 또는 쓰기 동작의 대상이 되는 메모리 블록(450) 내에 포함된 노말 셀 어레이(미도시)의 어드레스(TA)를 입력받아 디코딩할 수 있다. 여기에서, 메모리 블록(450)은 노말 셀 어레이와 노말 셀 어레이의 리페어를 대비하기 위한 복수의 리던던시 로우 메모리 셀을 포함할 수 있다.
구체적으로, 제1 어드레스 디코더(430)는 프로세서(460)로부터 프로세서(460)의 읽기 또는 쓰기 동작의 대상이 되는 노말 셀 어레이(미도시)의 어드레스를 디코딩하여 디코딩된 어드레스(DA)를 제2 어드레스 디코더(440) 및 리던던시 선택 제어부(400)로 제공할 수 있다.
제2 어드레스 디코더(440)는 로우 퓨즈부(420)와 메모리 블록(450) 사이에 연결되고, 디코딩된 어드레스(DA) 및 퓨즈부 정보(FI)를 제공받아 노말 셀 어레이 또는 복수의 리던던시 로우 메모리 셀 중 어느 하나를 프로세서(460)의 읽기 또는 쓰기 동작의 대상으로 선택할 수 있다.
여기에서, 퓨즈부 정보(FI)는 로우 퓨즈부(420) 내에 포함된 복수개의 로우 퓨즈부(420) 각각에 프로그래밍된 결함 셀의 어드레스 정보(즉, 결함 셀의 로우 어드레스 정보)와 복수의 로우 퓨즈부(420)와 복수의 리던던시 로우 메모리 셀 사이의 대응 관계에 대한 정보를 포함할 수 있다.
즉, 제2 어드레스 디코더(440)는 디코딩된 어드레스(DA)와 로우 퓨즈부(420)에 프로그래밍된 결함 셀의 어드레스를 비교한다. 그리고 그 비교 결과, 디코딩된 어드레스(DA)와 로우 퓨즈부(420)에 프로그래밍된 결함 셀의 어드레스가 동일한 경우, 제2 어드레스 디코더(440)는 복수의 리던던시 로우 메모리 셀 중 결함 셀을 대체할 리던던시 로우 메모리 셀의 로우선택라인을 액티브시키고, 프로세서(460)는 해당 리던던시 로우 메모리 셀에 읽기 또는 쓰기 동작을 수행하게 된다. 물론 그 비교 결과, 디코딩된 어드레스(DA)와 로우 퓨즈부(420)에 프로그래밍된 결함 셀의 어드레스가 다른 경우, 제2 어드레스 디코더(440)는 처음에 프로세서(460)가 읽기 또는 쓰기 동작을 수행하고자 하였던 노말 셀 어레이의 로우선택라인을 액티브시키고, 프로세서(460)는 노말 셀 어레이의 해당 어드레스에 읽기 또는 쓰기 동작을 수행하게 된다.
여기에서, 제2 어드레스 디코더(440)가 리던던시 로우 메모리 셀 또는 노말 셀 어레이의 로우선택라인을 액티브시키고자 할 때 액티브 신호(AS)를 메모리 블록(450), 즉, 메모리 블록(450) 내의 리던던시 로우 메모리 셀 또는 노말 셀 어레이의 로우선택라인에 제공할 수 있다.
추가적으로, 리던던시 선택 제어부(400)는 메모리 블록(450), 즉, 메모리 블록(450) 내의 리던던시 로우 메모리 셀로부터 리던던시 로우 메모리 셀의 어드레스에 관한 정보(AI)를 제공받고, 제1 어드레스 디코더(430)로부터 디코딩된 어드레스(DA)를 제공받아, 이를 토대로 복수의 로우 퓨즈부(420)와 복수의 리던던시 로우 메모리 셀 사이의 대응 관계를 제어할 수 있다.
이어서, 12b를 참조하여 도 12a의 반도체 장치(4)의 동작 방법을 설명하도록 한다.
도 12a 및 도 12b를 참조하면, 먼저, 프로세서의 읽기 또는 쓰기 동작의 대상이 되는 노말 셀 어레이의 어드레스를 디코딩한다(S100).
구체적으로, 제1 어드레스 디코더(430)는 프로세서(460)로부터 프로세서(460)의 읽기 또는 쓰기 동작의 대상이 되는 메모리 블록(450) 내에 포함된 노말 셀 어레이(미도시)의 어드레스(TA)를 입력받아 디코딩할 수 있다. 또한 제1 어드레스 디코더(430)는 디코딩된 어드레스(DA)를 제2 어드레스 디코더(440) 및 리던던시 선택 제어부(400)로 제공할 수 있다.
디코딩된 어드레스 및 리던던시 메모리 셀의 어드레스에 관한 정보를 토대로 퓨즈부와 리던던시 메모리 셀 사이의 대응 관계를 제어한다(S120).
구체적으로, 리던던시 선택 제어부(400)는 메모리 블록(450), 즉, 메모리 블록(450) 내의 리던던시 로우 메모리 셀로부터 리던던시 로우 메모리 셀의 어드레스에 관한 정보(AI)를 제공받고, 제1 어드레스 디코더(430)로부터 디코딩된 어드레스(DA)를 제공받아, 이를 토대로 복수의 로우 퓨즈부(420)와 복수의 리던던시 로우 메모리 셀 사이의 대응 관계를 제어할 수 있다.
리던던시 선택 제어부(400)에 의해 제어된 복수의 로우 퓨즈부(420)와 복수의 리던던시 로우 메모리 셀 사이의 대응 관계에 대한 정보는 퓨즈부 정보(FI)에 포함되어 후술하는 제2 어드레스 디코더(440)에 제공될 수 있다.
디코딩된 어드레스 및 퓨즈부 정보를 토대로 프로세서의 읽기 또는 쓰기 동작의 대상을 선택한다(S140).
구체적으로, 제2 어드레스 디코더(440)는 디코딩된 어드레스(DA) 및 퓨즈부 정보(FI)를 제공받아 노말 셀 어레이 또는 복수의 리던던시 로우 메모리 셀 중 어느 하나를 프로세서(460)의 읽기 또는 쓰기 동작의 대상으로 선택할 수 있다.
즉, 제2 어드레스 디코더(440)는 디코딩된 어드레스(DA)와 로우 퓨즈부(420)에 프로그래밍된 결함 셀의 어드레스를 비교한다. 그리고 그 비교 결과, 디코딩된 어드레스(DA)와 로우 퓨즈부(420)에 프로그래밍된 결함 셀의 어드레스가 동일한 경우, 제2 어드레스 디코더(440)는 복수의 리던던시 로우 메모리 셀 중 결함 셀을 대체할 리던던시 로우 메모리 셀의 로우선택라인을 액티브시킨다. 물론 그 비교 결과, 디코딩된 어드레스(DA)와 로우 퓨즈부(420)에 프로그래밍된 결함 셀의 어드레스가 다른 경우, 제2 어드레스 디코더(440)는 처음에 프로세서(460)가 읽기 또는 쓰기 동작을 수행하고자 하였던 노말 셀 어레이의 로우선택라인을 액티브시킨다.
읽기 또는 쓰기 동작을 수행한다(S160).
구체적으로, 프로세서(460)는 리던던시 로우 메모리 셀의 로우선택라인이 액티브되는 경우, 해당 리던던시 로우 메모리 셀에 읽기 또는 쓰기 동작을 수행할 수 있다.
반면에, 프로세서(460)는 처음에 프로세서(460)가 읽기 또는 쓰기 동작을 수행하고자 하였던 노말 셀 어레이의 로우선택라인이 액티브되는 경우, 노말 셀 어레이의 해당 어드레스에 읽기 또는 쓰기 동작을 수행할 수 있다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치(1~4)는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 14 내지 도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 전자 시스템들이다.
도 14는 태블릿 PC(1200)을 도시한 도면이고, 도 15는 노트북(1300)을 도시한 도면이며, 도 16은 스마트폰(1400)을 도시한 것이다. 본 발명의 몇몇 실시예에 따른 반도체 장치(1~4)는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 장치(1~4)는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 전자 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 전자 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 전자 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200, 300, 400: 리던던시 선택 제어부
230, 430: 제1 어드레스 디코더
240, 440: 제2 어드레스 디코더
250, 450: 메모리 블록
260, 460: 프로세서
RCM1, RMC2: 제1 및 제2 리던던시 컬럼 메모리 셀
FC1, FC2: 제1 및 제2 컬럼 퓨즈부
RRM1, RRM2: 제1 및 제2 리던던시 로우 메모리 셀
FR1, FR2: 제1 및 제2 로우 퓨즈부

Claims (10)

  1. 노말 셀 어레이와 상기 노말 셀 어레이의 리페어(repair)를 대비하기 위한 제1 내지 제3 리던던시 메모리 셀을 포함하는 메모리 블록;
    상기 제1 내지 제3 리던던시 메모리 셀에 각각 대응하는 제1 내지 제3 퓨즈부; 및
    상기 제1 내지 제3 리던던시 메모리 셀에 각각 대응하는 퓨즈부를 다른 퓨즈부로 변경하는 리던던시 선택 제어부를 포함하고,
    상기 리던던시 선택 제어부는, 상기 제1 리던던시 메모리 셀의 어드레스를 제1 및 제2 서브 어드레스로 분할하여 구분하고, 상기 제2 리던던시 메모리 셀의 어드레스를 제3 및 제4 서브 어드레스로 분할하여 구분하고,
    상기 리던던시 선택 제어부는, 상기 제1 퓨즈부가 상기 제1 서브 어드레스에 대응하고 상기 제2 퓨즈부가 상기 제2 서브 어드레스에 대응하도록 변경하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 리던던시 선택 제어부는,
    상기 제1 리던던시 메모리 셀에 대응하는 퓨즈부를 상기 제2 퓨즈부로 변경하고,
    상기 제2 리던던시 메모리 셀에 대응하는 퓨즈부를 상기 제1 퓨즈부로 변경하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 리던던시 선택 제어부는,
    상기 제1 리던던시 메모리 셀에 대응하는 퓨즈부를 상기 제2 퓨즈부로 변경하고,
    상기 제2 리던던시 메모리 셀에 대응하는 퓨즈부를 상기 제3 퓨즈부로 변경하고,
    상기 제3 리던던시 메모리 셀에 대응하는 퓨즈부를 상기 제1 퓨즈부로 변경하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 리던던시 선택 제어부는 상기 제1 내지 제3 리던던시 메모리 셀의 어드레스(address)에 관한 정보를 제공받는 반도체 장치.
  5. 삭제
  6. 제 1항에 있어서,
    상기 리던던시 선택 제어부는,
    상기 제3 리던던시 메모리 셀의 어드레스를 제5 및 제6 서브 어드레스로 분할하여 구분하고,
    상기 제1 퓨즈부가 상기 제1 및 제3 서브 어드레스에 대응하고 상기 제2 퓨즈부가 상기 제2 및 제5 서브 어드레스에 대응하고, 상기 제3 퓨즈부가 상기 제4 및 제6 서브 어드레스에 대응하도록 변경하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 노말 셀 어레이에 읽기 또는 쓰기 동작을 수행하고자 하는 프로세서와,
    상기 제1 내지 제3 퓨즈부와 상기 메모리 블록 사이에 연결되고, 상기 메모리 블록의 상기 노말 셀 어레이 또는 상기 제1 내지 제3 리던던시 메모리 셀 중 어느 하나를 상기 프로세서의 읽기 또는 쓰기 동작의 대상으로선택하는 제1 어드레스 디코딩부를 더 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 프로세서의 읽기 또는 쓰기 동작의 대상이 되는 상기 노말 셀 어레이의 어드레스를 입력받아 디코딩하고, 상기 디코딩된 어드레스를 상기 제1 어드레스 디코딩부에 제공하는 제2 어드레스 디코딩부를 더 포함하는 반도체 장치.
  9. 노말 셀 어레이와 상기 노말 셀 어레이의 리페어를 대비하기 위한 복수의 리던던시 메모리 셀을 포함하는 메모리 블록;
    상기 복수의 리던던시 메모리 셀에 각각 대응하는 복수의 퓨즈부; 및
    상기 복수의 리던던시 메모리 셀 중 적어도 하나의 어드레스를 분할하여 제1 및 제2 서브 어드레스로 구분하고, 상기 제1 서브 어드레스를 상기 복수의 퓨즈부 중 어느 하나에 할당하고, 상기 제2 서브 어드레스를 상기 복수의 퓨즈부 중 나머지의 적어도 하나에 할당하는 리던던시 선택 제어부를 포함하는 반도체 장치.
  10. 노말 셀 어레이와 상기 노말 셀 어레이의 리페어를 대비하기 위한 복수의 리던던시 메모리 셀을 포함하는 메모리 블록;
    상기 복수의 리던던시 메모리 셀에 각각 대응하는 복수의 퓨즈부;
    상기 복수의 리던던시 메모리 셀에 각각 대응하는 퓨즈부를 다른 퓨즈부로 변경하거나 상기 복수의 리던던시 메모리 셀 중 적어도 하나의 어드레스를 분할하여 제1 및 제2 서브 어드레스로 구분하고, 상기 제1 서브 어드레스를 상기 복수의 퓨즈부 중 어느 하나에 할당하고 상기 제2 서브 어드레스를 상기 복수의 퓨즈부 중 나머지의 적어도 하나에 할당하는 리던던시 선택 제어부;
    상기 노말 셀 어레이에 읽기 또는 쓰기 동작을 수행하고자 하는 프로세서;
    상기 프로세서의 읽기 또는 쓰기 동작의 대상이 되는 상기 노말 셀 어레이의 어드레스를 입력받아 디코딩하는 제1 어드레스 디코딩부;
    상기 복수의 퓨즈부와 상기 메모리 블록 사이에 연결되고, 상기 디코딩된 노말 셀 어레이의 어드레스를 제공받아 상기 노말 셀 어레이 또는 상기 복수의 리던던시 메모리 셀 중 어느 하나를 상기 프로세서의 읽기 또는 쓰기 동작의 대상으로 선택하는 제2 어드레스 디코딩부; 및
    상기 복수의 퓨즈부와 상기 리던던시 선택 제어부 사이에 배치되는 멀티플렉서를 포함하되,
    상기 리던던시 선택 제어부는 상기 멀티플렉서를 통해 상기 복수의 퓨즈부와 상기 복수의 리던던시 메모리 셀 사이의 대응 관계를 제어하는 반도체 장치.
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