KR20200039544A - 리페어 동작을 수행하는 메모리 장치 및 그것의 리페어 동작 방법 - Google Patents

리페어 동작을 수행하는 메모리 장치 및 그것의 리페어 동작 방법 Download PDF

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Abstract

본 개시에 따르면, 메모리 장치는, 가장자리 워드라인들을 각각 포함하는 가장자리 메모리 영역들 및 중앙 워드라인을 포함하는 중앙 메모리 영역을 갖는 복수의 메모리 영역들을 포함하는 메모리 셀 어레이, 가장자리 메모리 영역들 및 중앙 메모리 영역이 동일한 세그먼트로 그룹핑 되는 것을 특징으로 하는 복수의 세그먼트들 중 타겟 세그먼트를 입력 로우 어드레스를 기초로 선택함으로써 세그먼트 정보를 출력하도록 구성되는 세그먼트 선택 회로 및 세그먼트 정보를 기초로 선택되는 적어도 하나의 퓨즈 셋을 기초로, 세그먼트 단위로, 컬럼 리페어 동작을 제어하도록 구성되는 컬럼 디코더를 포함할 수 있다.

Description

리페어 동작을 수행하는 메모리 장치 및 그것의 리페어 동작 방법{MEMORY DEVICE PERFORMING REPAIR OPERATION AND REPAIR OPERATION METHOD THEREOF}
본 개시의 기술적 사상은 메모리 장치 및 메모리 장치의 리페어 동작 방법에 관한 것으로서, 리페어 동작을 수행하는 메모리 장치 및 메모리 장치의 리페어 동작 방법에 관한 것이다.
저전력 더블 데이터 레이트(Low Power Double Data Rate; LPDDR) 동기 다이나믹 랜덤 억세스 메모리(Synchronous Dynamic Random Access Memory; SDRAM) 등과 같은 모바일향(mobile-oriented) 메모리 장치는 스마트폰(smart phone), 태블릿(tablet) PC, 울트라 북(ultra book) 등과 같은 모바일 전자기기에 주로 사용된다. 모바일 전자기기에서 수행되는 멀티 태스킹 지원을 위해 모바일 운영체제(OS)의 용량이 커짐에 따라, 보다 더 저전력 소모 특성을 가지면서 고속 동작 성능을 지닌 모바일 전자기기가 요망뵌다.
특히, 메모리 장치에서는 불량 셀을 정상인 셀로 대체하는 기술이 사용되고 있으며, 이는 리페어 동작이라 칭해질 수 있다. 메모리 장치의 리페어 동작에서, 수율을 향상시키기 위한 다양한 방안들이 논의되고 있다.
본 개시의 기술적 사상은 리페어 동작을 수행하기 위한 장치 및 방법에 있어서, 불필요한 강제 리페어 상황을 피하고, 이로써 수율을 향상시키기 위한 방법 및 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 가장자리 워드라인들을 각각 포함하는 가장자리 메모리 영역들 및 중앙 워드라인을 포함하는 중앙 메모리 영역을 갖는 복수의 메모리 영역들을 포함하는 메모리 셀 어레이, 가장자리 메모리 영역들 및 중앙 메모리 영역이 동일한 세그먼트로 그룹핑 되는 것을 특징으로 하는 복수의 세그먼트들 중 타겟 세그먼트를 입력 로우 어드레스를 기초로 선택함으로써 세그먼트 정보를 출력하도록 구성되는 세그먼트 선택 회로 및 세그먼트 정보를 기초로 선택되는 적어도 하나의 퓨즈 셋을 기초로, 세그먼트 단위로, 컬럼 리페어 동작을 제어하도록 구성되는 컬럼 디코더를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 복수의 메모리 영역들을 포함하는 메모리 셀 어레이, 메모리 셀 어레이로부터 제1 방향에 위치하는 제1 컬럼 디코더 및 메모리 셀 어레이로부터 제2 방향에 위치하는 제2 컬럼 디코더를 포함할 수 있고, 복수의 메모리 영역들은, 복수의 메모리 영역들 중 제1 컬럼 디코더에 가장 인접하는 제1 가장자리 메모리 영역, 복수의 메모리 영역들 중 제2 컬럼 디코더에 가장 인접하는 제2 가장자리 메모리 영역 및 제1 가장자리 메모리 영역과 제2 가장자리 메모리 영역의 중심에 위치하는 중앙 메모리 영역을 포함할 수 있고, 제1 컬럼 디코더 및 제2 컬럼 디코더는, 제1 가장자리 메모리 영역, 제2 가장자리 메모리 영역 및 중앙 메모리 영역 중 적어도 하나에 포함된 메모리 셀이 불량인 경우, 제1 가장자리 메모리 영역, 제2 가장자리 메모리 영역 및 중앙 메모리 영역에 연결된 비트 라인을 동시에 스페어 비트 라인으로 리페어 하도록 구성될 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치의 리페어 동작 방법은, 제1 가장자리 워드 라인을 포함하는 제1 가장자리 메모리 블록, 제2 가장자리 워드 라인을 포함하는 제2 가장자리 메모리 블록 및 중앙 워드 라인을 포함하는 중앙 메모리 블록을 제1 세그먼트로 그룹화하는 단계, 복수의 메모리 블록들 중 제1 가장자리 메모리 블록, 제2 가장자리 메모리 블록 및 중앙 메모리 블록을 제외한 복수의 중간 메모리 블록들을 복수의 제2 세그먼트들로 그룹화하는 단계 및 제1 세그먼트 및 복수의 제2 세그먼트들에 대하여, 불량 셀에 대한 컬럼 리페어 동작을 세그먼트 단위로 수행하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 제1 개수의 복수의 메모리 블록들을 포함하는 메모리 셀 어레이, 복수의 메모리 블록들을 제1 개수보다 작은 제2 개수의 복수의 세그먼트들로 그룹화하고, 입력 로우 어드레스를 기초로 복수의 세그먼트들 중 타겟 세그먼트를 선택함으로써 세그먼트 정보를 출력하도록 구성되는 세그먼트 선택 회로 및 세그먼트 정보를 기초로 선택되는 적어도 하나의 퓨즈 셋을 기초로, 세그먼트 단위로, 컬럼 리페어 동작을 제어하도록 구성되는 리페어 회로를 포함할 수 있고, 세그먼트 선택 회로는, 복수의 메모리 블록들 중 서로 인접하지 않는 제1 메모리 블록 및 제2 메모리 블록을 제1 세그먼트로 그룹화 할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 가장자리 워드 라인을 각각 포함하는 가장자리 메모리 블록들, 중앙 워드 라인을 포함하는 중앙 메모리 블록 및 복수의 중간 메모리 블록들을 포함하는 복수의 메모리 블록들을 포함하는 메모리 장치의 컬럼 리페어 방법은, 가장자리 메모리 블록들 및 중앙 메모리 블록 중 적어도 하나의 메모리 블록에 포함된 셀이 불량으로 되는 것에 응답하여, 가장자리 메모리 블록들 및 중앙 메모리 블록에 대해 컬럼 리페어 동작을 동시에 수행하는 단계 및 복수의 중간 메모리 블록들에 포함된 제1 메모리 블록에 포함된 셀이 불량으로 되는 것에 응답하여, 제1 메모리 블록 및 제1 메모리 블록과 인접한 사전 결정된 개수의 메모리 블록들에 대해 컬럼 리페어 동작을 동시에 수행하는 단계를 포함할 수 있다.
본 개시의 예시적 실시 예에 따른 장치 및 방법에 의하면, 가장자리 메모리 영역들과 중앙 메모리 영역을 하나의 세그먼트로 그룹화함으로써 가장자리 메모리 영역들 및 중앙 메모리 영역에 대한 불필요한 강제 리페어 상황을 피할 수 있다.
나아가, 메모리 장치에서 불필요한 리페어 동작이 수행되지 않음에 따라 메모리 장치의 수율이 증가될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 시스템을 나타낸다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치를 나타낸다.
도 3은 본 개시의 예시적 실시 예에 따른 메모리 영역을 나타낸다.
도 4는 비교 예에 따른 메모리 영역의 그룹화를 나타내는 표이다.
도 5는 본 개시의 예시적 실시 예에 따른 메모리 영역의 그룹화를 나타내는 표이다.
도 6a 내지 도 6c는 본 개시의 예시적 실시 예에 따른 메모리 영역의 그룹화를 나타내는 표이다.
도 7은 본 개시의 예시적 실시 예에 따른 메모리 영역의 그룹화를 나타내는 표이다.
도 8은 본 개시의 예시적 실시 예에 따른 세그먼트 선택 회로를 나타낸다.
도 9는 본 개시의 예시적 실시 예에 따른 세그먼트 선택 회로를 나타낸다.
도 10은 본 개시의 예시적 실시 예에 따른 세그먼트 룩-업 테이블을 나타낸다.
도 11은 본 개시의 예시적 실시 예에 따른 리페어 회로를 나타낸다.
도 12는 본 개시의 예시적 실시 예에 따른 메모리 장치를 나타낸다.
도 13은 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이를 나타낸다.
도 14는 본 개시의 예시적 실시 예에 따른 메모리 장치의 리페어 동작 방법의 순서도를 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 시스템(10)을 나타낸다. 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 시스템(10)은 개인용 컴퓨터(Personal Computer; PC) 또는 모바일 전자기기 내에 포함되도록 구현될 수 있다. 모바일 전자기기는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(Personal Digital Assistant), EDA(Enterprise Digital Assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(Portable Multimedia Player), PND(Personal Navigation Device 또는 Portable Navigation Device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(Mobile Internet Device(MID)), 웨어러블 컴퓨터, 사물 인터넷(Internet of Things(IoT)) 장치, 만물 인터넷(Internet of Everything(IoE)) 장치, 또는 드론(drone)으로 구현될 수 있다.
메모리 컨트롤러(100)는 집적 회로(IC), 시스템 온 칩(System on Chip: SoC), 어플리케이션 프로세서(Application Processor: AP), 모바일 AP, 칩셋(chipset), 또는 칩들의 집합으로 구현될 수 있다. 일 예로서, 메모리 컨트롤러(100)는 메모리 컨트롤 기능을 수행하는 반도체 장치일 수 있으며, 또한 메모리 컨트롤러(100)는 어플리케이션 프로세서(AP)에 포함되는 구성일 수 있다. 일 예로서, 어플리케이션 프로세서(AP)는 메모리 컨트롤러(100), 램(RAM), 중앙 처리 유닛(Central Processing Unit: CPU), 그래픽 처리 유닛(Graphics Processing Unit: GPU), 및/또는 모뎀(modem)을 포함할 수 있다.
메모리 장치(200)는 휘발성 메모리 장치로 구현될 수 있다. 휘발성 메모리 장치는 RAM(Random Access Memory), DRAM(Dynamic RAM), 또는 SRAM(Static RAM)으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예시적으로, 메모리 장치(200)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등에 해당할 수 있다. 또는, 메모리 장치(200)는 고대역폭 메모리(high bandwidth memory, HBM)로 구현될 수도 있다.
한편, 메모리 장치(200)는 불휘발성 메모리 장치로 구현될 수도 있을 것이다. 일 예로서, 메모리 장치(200)는 PRAM(Phase change RAM), MRAM(Magnetic RAM) 및 RRAM(Resistive RAM) 등의 저항성 메모리로 구현될 수도 있을 것이다.
메모리 컨트롤러(100)는 호스트(HOST)로부터의 기록/독출 요청에 응답하여 메모리 장치(200)에 저장된 데이터(DQ)를 독출하거나, 또는 메모리 장치(200)에 데이터(DQ)를 기록하도록 메모리 장치(200)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(100)는 메모리 장치(200)에 어드레스(ADDR) 및 커맨드(CMD)를 제공함으로써, 메모리 장치(200)에 대한 데이터(DQ) 기록 및 독출 동작을 제어할 수 있다. 또한, 기록될 데이터(DQ)와 독출된 데이터(DQ)가 메모리 컨트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다.
메모리 장치(200)는 메모리 셀 어레이(210), 리페어 회로(220) 및 세그먼트 선택 회로(230)를 포함할 수 있다.
메모리 셀 어레이(210)는 복수의 메모리 셀들을 포함할 수 있으며, 일 예로서, 메모리 셀 어레이(210)는 다수의 로우들과 다수의 컬럼들이 교차하는 영역에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(210)의 복수의 메모리 셀들은 어드레스(ADDR)에 의해 지시될 수 있으며, 어드레스(ADDR)는 복수의 메모리 셀들을 지시하기 위한 다수의 비트들을 포함할 수 있다. 일 실시 예에서, 어드레스(ADDR)는 로우 어드레스 및 컬럼 어드레스를 포함할 수 있다.
제조 공정 등 다양한 원인들에 의하여 메모리 셀 어레이(210)는 불량 셀을 포함할 수 있으며, 리페어 회로(220)는 리페어 동작을 수행함으로써 불량 셀을 정상 셀로 대체할 수 있다. 예를 들어, 메모리 장치(200) 내 또는 리페어 회로(220) 내에는 불량 셀을 지시하는 어드레스를 정상 셀을 지시하는 어드레스로 변환하기 위한 어드레스 변환기가 구비될 수 있으며, 호스트로부터 불량 셀을 지시하는 어드레스(ADDR)가 수신될 때 메모리 장치(200) 내에서 어드레스(ADDR)가 정상 셀을 지시하는 어드레스로 변환될 수 있다.
일 실시 예에서, 리페어 회로(220)는 리페어 동작을 위한 다수의 비트들의 정보를 저장하기 위한 저장 회로를 포함할 수 있다. 예를 들어, 리페어 회로(220)는 다수의 비트들의 정보를 저장하는 퓨즈 셋(222)을 포함할 수 있다. 일 실시 예에서, 리페어 회로(220)는 복수의 퓨즈 셋들을 포함할 수 있다. 본 명세서에서는 저장 회로로서 퓨즈 셋이 예시되었으나 다른 다양한 종류의 저장 회로가 적용되어도 무방할 것이다.
일 실시 예에서, 메모리 셀 어레이(210)는 복수의 메모리 영역들을 포함할 수 있다. 복수의 메모리 영역들 각각은 복수의 워드 라인들에 연결된 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 영역들 각각은 메모리 블록일 수 있다. 하지만 이에 제한되는 것은 아니며, 예를 들어, 복수의 메모리 영역들 각각은 서브 메모리 블록일 수도 있다.
메모리 셀 어레이(210)에 연결된 복수의 워드 라인들은 양쪽 끝의 가장자리 워드 라인들(edge word lines)을 포함할 수 있으며, 중앙에 중앙 워드 라인(center word line)을 포함할 수 있다. 가장자리 워드 라인들은 중앙을 기준으로 제1 방향 끝에 위치하는 제1 가장자리 워드 라인 및 중앙을 기준으로 제2 방향 끝에 위치하는 제2 가장자리 워드 라인을 포함할 수 있다. 복수의 메모리 영역들은, 가장자리 워드 라인들 각각을 포함하는 가장자리 메모리 영역들 및 중앙 워드 라인을 포함하는 중앙 메모리 영역을 포함할 수 있다. 다시 말해, 가장자리 메모리 영역들은 제1 가장자리 워드 라인을 포함하는 제1 가장자리 메모리 영역 및 제2 가장자리 워드 라인을 포함하는 제2 가장자리 메모리 영역을 포함할 수 있다.
한편, 리페어 회로(220)는 메모리 셀 어레이(210)에 리페어 동작(또는 컬럼 리페어 동작)을 수행할 때, 세그먼트 단위로 리페어 동작을 수행할 수 있다. 다시 말해, 세그먼트는 리페어 동작이 수행되는 단위를 나타낼 수 있다. 메모리 셀 어레이(210)에 포함된 메모리 셀들은 복수의 세그먼트들로 구분될 수 있다. 또는, 메모리 셀 어레이(210)에 포함된 메모리 셀들은 복수의 세그먼트들로 그룹화 될 수 있다.
일 실시 예에서, 복수의 세그먼트들 각각은 적어도 하나의 메모리 영역을 포함할 수 있다. 예를 들어, 복수의 세그먼트들 각각은 적어도 하나의 메모리 블록을 포함할 수 있다. 일 실시 예에서, 복수의 세그먼트들은, 도 5와 같이, 동일한 개수의 메모리 블록들을 포함할 수 있다. 하지만, 이에 제한되지 않으며, 일 실시 예에서, 복수의 세그먼트들 중 적어도 하나는, 도 6a 내지 도 6c 및 도 7과 같이, 나머지 세그먼트들과 다른 개수의 메모리 블록들을 포함할 수도 있다.
본 개시의 예시적 실시 예에 따른 메모리 시스템(10)에서, 복수의 메모리 영역들 중 서로 인접하지 않은 제1 메모리 영역과 제2 메모리 영역이 하나의 세그먼트에 포함되도록 그룹핑 될 수 있다.
예를 들어, 본 개시의 예시적 실시 예에 따른 메모리 시스템(10)에서, 메모리 셀 어레이(210)에 포함된 가장자리 메모리 영역들 및 중앙 메모리 영역은 하나의 세그먼트로 구분될 수 있다. 또는, 이를 달리 표현하면, 가장자리 메모리 영역들 및 중앙 메모리 영역은 동일한 세그먼트에 포함되도록 그룹화 될 수 있다. 이에 따라, 메모리 장치(200)의 리페어 동작은 세그먼트 단위로 수행되기 때문에, 가장자리 메모리 영역들 및 중앙 메모리 영역은 동시에 리페어 동작이 수행될 수 있다.
세그먼트 선택 회로(230)는, 메모리 컨트롤러(100)로부터 제공되는 어드레스(ADDR)에 포함된 로우 어드레스를 기초로, 복수의 세그먼트들 중 적어도 하나의 세그먼트를 선택할 수 있다. 예를 들어, 세그먼트 선택 회로(230)는 선택된 워드 라인이 포함된 타겟 세그먼트에 관한 세그먼트 정보(SI)를 로우 어드레스를 기초로 출력할 수 있다. 세그먼트 선택 회로(230)는 세그먼트 정보(SI)를 리페어 회로(220)에 제공할 수 있다. 이를 위해, 일 실시 예에서, 세그먼트 선택 회로(230)는, 복수의 메모리 영역들 각각이 어느 세그먼트에 포함되는지를 나타내는 정보를 저장하고 있을 수 있다. 예를 들어, 세그먼트 선택 회로(230)는, 복수의 메모리 영역들의 그룹핑 정보를 저장하고, 저장된 그룹핑 정보를 기초로 세그먼트 정보(SI)를 생성할 수 있다. 그룹핑 정보는 룩-업 테이블의 형식을 가질 수 있다. 세그먼트 선택 회로(230)에 관해서는 도 8 내지 도 10을 참조해 보다 자세히 설명된다.
일 실시 예에서, 리페어 회로(220)는, 세그먼트 선택 회로(230)로부터 제공되는 세그먼트 정보(SI)를 기초로, 복수의 퓨즈 셋들 중 타겟 세그먼트에 대응되는 퓨즈 셋을 선택할 수 있고, 선택된 퓨즈 셋을 기초로 리페어 동작을 제어할 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 시스템(10)에 따르면, 가장자리 메모리 영역들 및 중앙 메모리 영역이 하나의 세그먼트로 그룹화 됨에 따라, 도 4를 참조해 설명되는 비교 예(comparative example)에서 발생할 수 있는 불필요한 강제 리페어 상황이 발생하지 않을 수 있다. 이에 따라, 본 개시의 예시적 실시 예에 따른 메모리 시스템(10)에서는 메모리 장치(200)의 수율이 증가할 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치(200)를 나타낸다. 메모리 장치(200)는 메모리 셀 어레이(210), 세그먼트 선택 회로(230) 및 컬럼 디코더(240)를 포함할 수 있다. 메모리 장치(200)에 관해 도 1과 중복되는 설명은 생략한다.
메모리 셀 어레이(210)는 복수의 워드 라인들 및 복수의 비트 라인들이 교차하는 영역에 위치하는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 워드 라인(WLi)과 비트 라인(BLj)이 교차하는 영역에 메모리 셀이 위치할 수 있다.
일 실시 예에서, 메모리 셀 어레이(210)는 오픈 비트 라인(open bit line) 구조를 가질 수 있다.
메모리 셀 어레이(210)는 복수의 메모리 영역들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(210)는 중앙을 기준으로 제1 방향 끝에 위치하는 제1 가장자리 워드 라인을 포함하는 제1 가장자리 메모리 영역(211)을 포함할 수 있고, 메모리 셀 어레이(210)는 중앙을 기준으로 제2 방향 끝에 위치하는 제2 가장자리 워드 라인을 포함하는 제2 가장자리 메모리 영역(212)을 포함할 수 있고, 메모리 셀 어레이(210)는 중앙 워드 라인을 포함하는 중앙 메모리 영역(213)을 포함할 수 있다. 메모리 셀 어레이(210)는 복수의 중간 메모리 영역들(intermediate memory regions)을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(210)는, 제1 가장자리 메모리 영역(211)과 중앙 메모리 영역(213) 사이에 위치하는 제1 중간 메모리 영역들(214)을 포함할 수 있고, 제2 가장자리 메모리 영역(212)과 중앙 메모리 영역(213) 사이에 위치하는 제2 중간 메모리 영역들(215)을 포함할 수 있다. 제1 중간 메모리 영역들(214) 및 제2 중간 메모리 영역들(215) 각각은 k개의 중간 메모리 영역들을 포함할 수 있다(단, k는 자연수).
도 5 내지 도 7을 참조해 후술되는 바와 같이, 제1 가장자리 메모리 영역(211), 제2 가장자리 메모리 영역(212) 및 중앙 메모리 영역(213)은 하나의 세그먼트로 그룹화 될 수 있다. 예를 들어, 제1 가장자리 메모리 영역(211), 제2 가장자리 메모리 영역(212) 및 중앙 메모리 영역(213)은 제1 세그먼트로 구분될 수 있다. 일 실시 예에서, 복수의 중간 메모리 영역들은 복수의 제2 세그먼트들로 그룹화 될 수 있다. 세그먼트 그룹화에 대해서는 도 5 내지 도 7을 참조해 보다 자세히 설명된다.
세그먼트 선택 회로(230)는, 입력 로우 어드레스를 기초로, 선택된 워드 라인이 포함된 타겟 세그먼트에 관한 세그먼트 정보(SI)를 출력할 수 있다. 세그먼트 선택 회로(230)에 대해서는 도 8 내지 도 10을 참조해 보다 자세히 이해될 수 있다.
컬럼 디코더(240)는 컬럼 선택 라인들(Column Select Lines; CSL) 및 스페어 컬럼 선택 라인들(Spare Column Select Lines; SCSL)을 통해 메모리 셀 어레이(210)와 연결될 수 있다. 컬럼 디코더(240)는 쓰기 명령 또는 읽기 명령에 기초하여 컬럼 선택 라인들(CSL) 또는 스페어 컬럼 선택 라인들(SCSL)을 선택할 수 있다. 컬럼 디코더(240)가 컬럼 선택 라인들(CSL) 중 적어도 하나를 선택하는 경우, 비트 라인들이 선택될 수 있다. 마찬가지로, 컬럼 디코더(240)가 스페어 컬럼 선택 라인들(SCSL) 중 적어도 하나를 선택하는 경우, 스페어 비트 라인들이 선택될 수 있다. 비트 라인들 및 스페어 비트 라인들에 대해 이하의 도 3을 참조해 설명된다.
도 3은 본 개시의 예시적 실시 예에 따른 메모리 영역(216)을 나타낸다. 도 2의 제1 가장자리 메모리 영역(211), 제2 가장자리 메모리 영역(212), 중앙 메모리 영역(213) 및 복수의 중간 메모리 영역들 중 적어도 하나는 도 3의 메모리 영역(216)과 대응될 수 있다.
메모리 영역(216)은 복수의 워드 라인들(WL1~WLm)에 연결된 복수의 메모리 셀들을 포함할 수 있다. 메모리 영역(216)은 노말 메모리 셀 영역과 스페어 메모리 셀 영역을 포함할 수 있다. 여기서, 노말 메모리 셀 영역은 노말 데이터가 저장되는 영역을 나타낼 수 있다. 스페어 메모리 셀 영역은 노말 메모리 셀 영역에 포함된 메모리 셀에 결함(defect)이 있는 경우, 리페어 되는데 이용되는 메모리 셀 영역을 나타낼 수 있다.
예를 들어, 메모리 영역(216)은 적어도 하나의 스페어 비트 라인 및 복수의 비트 라인들에 연결될 수 있다. 스페어 메모리 셀 영역은, 메모리 영역(216)에 포함된 메모리 셀들 중 적어도 하나의 스페어 비트 라인에 연결된 메모리 셀들을 포함할 수 있다. 노말 메모리 셀 영역은, 메모리 영역(216)에 포함된 메모리 셀들 중 비트 라인들에 연결된 메모리 셀들을 포함할 수 있다.
도 3에서, 'X'로 표시된 바와 같이, 비트 라인(BLj)에 연결된 메모리 셀에 결함이 있는 경우를 가정한다. 이 경우, 메모리 장치는 결함이 있는 메모리 셀이 연결된 비트 라인(BLj)을 적어도 하나의 스페어 비트 라인 중 하나의 스페어 비트 라인(SBL)으로 리페어 할 수 있다. 메모리 장치는 이와 같은 방식으로 리페어 동작을 수행할 수 있으며, 이와 같이 컬럼을 리페어 하는 동작을 컬럼 리페어 동작이라 칭할 수 있다.
다시 도 2를 참조하면, 컬럼 디코더(240)는 리페어 회로(220)를 포함할 수 있다. 리페어 회로(220)는, 세그먼트 선택 회로(230)로부터 제공되는 세그먼트 정보(SI)를 기초로, 복수의 퓨즈 셋들 중 하나의 퓨즈 셋을 선택할 수 있고, 선택된 퓨즈 셋을 기초로 리페어 동작을 제어할 수 있다. 예를 들어, 리페어 회로(220)는 세그먼트 정보(SI) 및 컬럼 어드레스 등을 기초로 컬럼 디코더(240)와 메모리 셀 어레이(210) 사이의 연결을 제어할 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치(200)에 따르면, 제1 가장자리 메모리 영역(211), 제2 가장자리 메모리 영역(212) 및 중앙 메모리 영역(213)이 하나의 세그먼트로 그룹화 됨에 따라, 도 4를 참조해 설명되는 비교 예(comparative example)에서 발생할 수 있는 불필요한 강제 리페어 상황이 발생하지 않을 수 있다. 이에 따라, 본 개시의 예시적 실시 예에 따른 메모리 장치(200)의 수율이 증가할 수 있다.
도 4는 비교 예(comparative example)에 따른 메모리 영역의 그룹화를 나타내는 표이다. 도 4는, 메모리 셀 어레이가 21개의 메모리 영역들을 포함하는 경우를 도시하지만, 메모리 영역들의 수, 세그먼트의 수 및 하나의 세그먼트에 포함되는 메모리 영역의 수는 설명의 편의를 위한 것일 뿐 이에 제한되는 것은 아니다.
비교 예에서, 제1 세그먼트(SEG1)는 제1 가장자리 메모리 영역, 제2 가장자리 메모리 영역 및 중간 메모리 영역(IMG_L_1)을 포함하는 것을 확인할 수 있다. 제4 세그먼트(SEG4)는 중간 메모리 영역들(IMG_L_8, IMG_L_9) 및 중앙 메모리 영역을 포함하고, 제5 세그먼트(SEG5)는 중간 메모리 영역들(IMG_R_8, IMG_R_9) 및 중앙 메모리 영역을 포함한다. 제8 세그먼트(SEG8)는 제1 가장자리 메모리 영역, 제2 가장자리 메모리 영역 및 중간 메모리 영역(IMG_R_1)을 포함하는 것을 확인할 수 있다.
비교 예에 따르면, 제1 가장자리 메모리 영역은 제1 세그먼트(SEG1) 및 제8 세그먼트(SEG8)에 포함되기 때문에, 제1 가장자리 메모리 영역에 포함된 메모리 셀에 결함이 발생한 경우, 제1 세그먼트(SEG1) 및 제8 세그먼트(SEG8)가 동시에 리페어 된다. 마찬가지로, 제2 가장자리 메모리 영역은 제1 세그먼트(SEG1) 및 제8 세그먼트(SEG8)에 포함되기 때문에, 제2 가장자리 메모리 영역에 포함된 메모리 셀에 결함이 발생한 경우, 제1 세그먼트(SEG1) 및 제8 세그먼트(SEG8)가 동시에 리페어 된다. 또한 마찬가지로, 중앙 메모리 영역은 제4 세그먼트(SEG4) 및 제5 세그먼트(SEG5)에 포함되기 때문에, 중앙 메모리 영역에 포함된 메모리 셀에 결함이 발생한 경우, 제4 세그먼트(SEG4) 및 제5 세그먼트(SEG5)가 동시에 리페어 된다.
이와 같이, 비교 예에 따르면, 하나의 메모리 영역 또는 하나의 메모리 블록에 결함에 발생한 경우에도, 2개의 세그먼트에 대해 리페어 동작이 수행되는 강제 리페어 상황이 발생할 수 있다. 특히, 상기 강제 리페어는 불필요한 강제 리페어이기 때문에, 비교 예에서 수율 저하가 문제될 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 메모리 영역의 그룹화를 나타내는 표이다. 도 5는, 메모리 셀 어레이가 21개의 메모리 영역들을 포함하는 경우를 도시하지만, 메모리 영역들의 수, 세그먼트의 수 및 하나의 세그먼트에 포함되는 메모리 영역의 수는 설명의 편의를 위한 것일 뿐 이에 제한되는 것은 아니다.
특히, 도 5는, 모든 세그먼트들에 포함된 메모리 영역들의 개수가 동일한 실시 예를 도시한다.
본 개시의 예시적 실시 예에 따른 제1 가장자리 메모리 영역, 제2 가장자리 메모리 영역 및 중앙 메모리 영역은 하나의 세그먼트에 포함될 수 있다. 예를 들어, 제1 가장자리 메모리 영역, 제2 가장자리 메모리 영역 및 중앙 메모리 영역은 제1 세그먼트(SEG1)에 포함될 수 있다.
복수의 중앙 메모리 영역들(IMG_L_1~IMG_L_9, IMG_R_1~IMG_R_9)은 제2 세그먼트(SEG2) 내지 제7 세그먼트(SEG7)로 구분될 수 있다.
예를 들어, 제2 세그먼트(SEG2)는 중앙 메모리 영역들(IMG_L_1, IMG_L_2, IMG_L_3)을 포함할 수 있고, 제3 세그먼트(SEG3)는 중앙 메모리 영역들(IMG_L_4, IMG_L_5, IMG_L_6)을 포함할 수 있고, 제4 세그먼트(SEG4)는 중앙 메모리 영역들(IMG_L_7, IMG_L_8, IMG_L_9)를 포함할 수 있고, 제5 세그먼트(SEG5)는 중앙 메모리 영역들(IMG_R_7, IMG_R_8, IMG_R_9)를 포함할 수 있고, 제6 세그먼트(SEG6)는 중앙 메모리 영역들(IMG_R_4, IMG_R_5, IMG_R_6)을 포함할 수 있고, 제7 세그먼트(SEG7)는 중앙 메모리 영역들(IMG_R_1, IMG_R_2, IMG_R_3)을 포함할 수 있다.
본 개시의 예시적 실시 예에 따른 세그먼트 그룹화에 따르면, 제1 가장자리 메모리 영역, 제2 가장자리 메모리 영역 및 중앙 메모리 영역 중 어느 하나의 메모리 영역에 포함된 메모리 셀에 결함이 있는 경우에도, 제1 세그먼트(SEG1)에 대해서만 리페어 동작이 수행되면 되기 때문에 불필요한 강제 리페어 상황이 발생하지 않을 수 있다. 이에 따라, 메모리 장치의 수율이 증가할 수 있다.
도 6a 내지 도 6c는 본 개시의 예시적 실시 예에 따른 메모리 영역의 그룹화를 나타내는 표이다. 도 6a 내지 도 6c는, 하나의 세그먼트가 제1 개수의 메모리 영역들을 포함하도록 메모리 영역들이 그룹화되는 경우, 메모리 영역의 개수가 제1 개수의 배수가 되지 않는 실시 예를 나타낸다. 설명의 편의를 위해, 도 6a 내지 도 6c에서 상기 제1 개수는 3개인 것을 가정하여 설명한다. 또한, 설명의 편의를 위해, 도 6a 내지 도 6c에 관해서는 도 5와의 차이점을 중심으로 기술한다.
도 6a를 참조하면, 제1 세그먼트(SEG1)에 포함된 메모리 영역들의 개수가 제4 세그먼트(SEG4) 및 제5 세그먼트(SEG5)에 포함된 메모리 영역들의 개수와 상이할 수 있다. 예를 들어, 제1 세그먼트(SEG1)는 제1 가장자리 메모리 영역, 제2 가장자리 메모리 영역 및 중앙 메모리 영역과 같이 3개의 메모리 영역들을 포함하는 반면, 제4 세그먼트(SEG4)는 2개의 중간 메모리 영역들(IMG_L_7, IMG_L_8)을 포함하고, 제5 세그먼트(SEG5)는 2개의 중간 메모리 영역들(IMG_R_7, IMG_R_8)을 포함할 수 있다.
도 6b를 참조하면, 제1 세그먼트(SEG1)에 포함된 메모리 영역들의 개수가 제4 세그먼트(SEG4) 및 제5 세그먼트(SEG5)에 포함된 메모리 영역들의 개수와 상이할 수 있다. 예를 들어, 제1 세그먼트(SEG1)는 제1 가장자리 메모리 영역, 제2 가장자리 메모리 영역 및 중앙 메모리 영역과 같이 3개의 메모리 영역들을 포함하는 반면, 제4 세그먼트(SEG4)는 1개의 중간 메모리 영역(IMG_L_7)을 포함하고, 제5 세그먼트(SEG5)는 1개의 중간 메모리 영역(IMG_R_7)을 포함할 수 있다.
도 6c를 참조하면, 제1 세그먼트(SEG1)에 포함된 메모리 영역들의 개수가 제3 세그먼트(SEG3), 제4 세그먼트(SEG4), 제5 세그먼트(SEG5) 및 제6 세그먼트(SEG6)에 포함된 메모리 영역들의 개수와 상이할 수 있다. 예를 들어, 제1 세그먼트(SEG1)는 제1 가장자리 메모리 영역, 제2 가장자리 메모리 영역 및 중앙 메모리 영역과 같이 3개의 메모리 영역들을 포함하는 반면, 제3 세그먼트(SEG3)는 2개의 중간 메모리 영역들(IMG_L_4, IMG_L_5)을 포함하고, 제4 세그먼트(SEG4)는 2개의 중간 메모리 영역들(IMG_L_6, IMG_L_7)을 포함하고, 제5 세그먼트(SEG5)는 2개의 중간 메모리 영역들(IMG_R_6, IMG_R_7)을 포함하고, 제6 세그먼트(SEG6)는 2개의 중간 메모리 영역들(IMG_R_4, IMG_R_5)을 포함할 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 메모리 영역의 그룹화를 나타내는 표이다. 도 7은 특히, 하나의 세그먼트가 4개 이상의 메모리 영역들을 포함하는 경우의 실시 예를 도시한다. 설명의 편의를 위해, 하나의 세그먼트가 5개의 메모리 영역을 포함하도록 메모리 영역들이 그룹화 된 경우를 가정하여 설명한다.
제1 가장자리 메모리 영역, 제2 가장자리 메모리 영역 및 중앙 메모리 영역은 하나의 세그먼트로 그룹화 될 수 있고, 예를 들어, 제1 세그먼트(SEG1)는 제1 가장자리 메모리 영역, 제2 가장자리 메모리 영역 및 중앙 메모리 영역을 포함할 수 있다. 그 뿐 아니라, 제1 세그먼트(SEG1)는 중간 메모리 영역들(IMG_L_1, IMG_R_1)을 더 포함할 수 있다. 제2 세그먼트(SEG2)는 중간 메모리 영역들(IMG_L_2, IMG_L_3, IMG_L_4, IMG_L_5, IMG_L_6)을 포함할 수 있고, 제5 세그먼트(SEG5)는 중간 메모리 영역들(IMG_R_2, IMG_R_3, IMG_R_4, IMG_R_5, IMG_R_6)을 포함할 수 있다.
제3 세그먼트(SEG3) 및 제4 세그먼트(SEG4)는 제1 세그먼트(SEG1)에 포함된 메모리 영역들의 개수보다 적은 개수의 메모리 영역들을 포함할 수 있다. 예를 들어, 제1 세그먼트(SEG1)는 5개의 메모리 영역들을 포함하는 반면, 제3 세그먼트(SEG3)는 2개의 중간 메모리 영역들(IMG_L_7, IMG_L_8)을 포함하고, 제4 세그먼트(SEG4)는 2개의 중간 메모리 영역들(IMG_R_7, IMG_R_8)을 포함할 수 있다.
도 8은 본 개시의 예시적 실시 예에 따른 세그먼트 선택 회로(230)를 나타낸다. 세그먼트 선택 회로(230)는 입력 로우 어드레스(RA)를 기초로 세그먼트 정보(SI)를 출력할 수 있다. 세그먼트 선택 회로(230)에 관해 도 1 및 도 2와 중복되는 설명은 생략한다.
세그먼트 선택 회로(230)는 블록 디코더(232) 및 세그먼트 룩-업 테이블(234)을 포함할 수 있다.
블록 디코더(232)는, 입력 로우 어드레스(RA)를 기초로, 선택된 워드 라인이 포함된 메모리 블록에 관한 정보를 포함하는 블록 정보(BLI)를 출력할 수 있다. 일 실시 예에서, 블록 디코더(232)는 입력 로우 어드레스(RA)를 디코딩함으로써, 선택된 워드 라인이 어느 메모리 블록에 포함된 것인지를 나타내는 블록 정보(BLI)를 생성할 수 있고, 블록 정보(BLI)를 출력할 수 있다. 블록 디코더(232)는, 블록 정보(BLI)를 세그먼트 룩-업 테이블(234)에 제공할 수 있다.
세그먼트 룩-업 테이블(234)은 블록 디코더(232)에 의해 제공되는 블록 정보(BLI)를 기초로 선택된 워드 라인이 포함된 세그먼트에 관한 정보를 포함하는 세그먼트 정보(SI)를 출력할 수 있다. 일 실시 예에서, 세그먼트 룩-업 테이블(234)은 도 5 내지 도 7에 개시된 바와 같은 룩-업 테이블을 그룹핑 정보로서 저장하고 있을 수 있으며, 그룹핑 정보 및 블록 정보(BLI)를 기초로, 선택된 워드 라인이 어느 세그먼트에 포함된 것인지를 나타내는 세그먼트 정보(SI)를 출력할 수 있다. 세그먼트 룩-업 테이블(234)은 세그먼트 정보(SI)를 리페어 회로(도 1 및 도 2의 220)에 제공할 수 있다.
한편, 세그먼트 룩-업 테이블(234)은 다양한 형태로 구현될 수 있으며, 일 실시 예에 따라 세그먼트 룩-업 테이블(234)은 하드웨어 형태로 구현되거나 또는 소프트웨어 형태로 구현될 수 있다. 세그먼트 룩-업 테이블(234)이 하드웨어의 형태로 구현되는 경우, 세그먼트 룩-업 테이블(234)은 세그먼트 정보(SI)를 생성하기 위한 회로들을 포함할 수 있으며, 일 실시 예에서, 도 10과 같이 구현될 수 있다. 또한 예를 들어, 세그먼트 룩-업 테이블(234)이 소프트웨어로 구현되는 경우, 메모리 장치 내 임의의 메모리에 로딩된 프로그램 및/또는 인스트럭션들이 메모리 장치 내 임의의 프로세서에 의해 실행됨으로써 세그먼트 정보(SI)가 생성될 수 있다. 하지만 상기 실시 예들에 한정되는 것도 아니며, 세그먼트 룩-업 테이블(234)은 펌웨어와 같이 소프트웨어와 하드웨어가 결합된 형태로 구현될 수도 있다.
도 9는 본 개시의 예시적 실시 예에 따른 세그먼트 선택 회로(230)를 나타낸다. 세그먼트 선택 회로(230)에 관해 도 1, 도 2 및 도 8과 중복되는 설명은 생략한다. 도 9에 관해서는 도 8과의 차이점을 중심으로 설명한다.
세그먼트 선택 회로(230)는 블록 디코더(232), 세그먼트 룩-업 테이블(234) 및 로우 리페어 회로(236)를 포함할 수 있다.
본 명세서에서 리페어 동작이라 함은, 주로 컬럼 리페어 동작을 뜻하는 것으로 사용되지만, 리페어 동작은 컬럼 리페어 동작 및 로우 리페어 동작을 포함할 수 있다. 경우에 따라, 워드 라인에 연결된 메모리 셀이 불량인 경우 스페어 워드 라인으로 리페어 될 수 있다.
로우 리페어 회로(236)는 위와 같이, 불량 셀이 연결된 워드 라인을 스페어 워드 라인으로 대체하는 동작을 수행할 수 있다. 다시 말해, 로우 리페어 회로(236)는 입력 로우 어드레스(RA)를 기초로 리페어 된 로우 어드레스(RA_rep)를 출력할 수 있다. 이를 위해, 일 실시 예에서, 로우 리페어 회로(236)는 불량 셀이 연결된 로우 어드레스와 리페어 된 로우 어드레스를 매칭시키는 테이블을 저장하고 있을 수 있다. 로우 리페어 회로(236)는 블록 디코더(232)에 리페어 된 로우 어드레스(RA_rep)를 제공할 수 있다.
블록 디코더(232)는 입력 로우 어드레스(RA) 및 리페어 된 로우 어드레스(RA_rep) 중 적어도 하나를 기초로 블록 정보(BLI)를 출력할 수 있다. 예를 들어, 블록 디코더(232)는 입력 로우 어드레스(RA) 및 리페어 된 로우 어드레스(RA_rep) 중 적어도 하나를 디코딩 함으로써 블록 정보(BLI)를 출력할 수 있따.
세그먼트 룩-업 테이블(234)은 블록 정보(BLI)를 기초로 세그먼트 정보(SI)를 출력할 수 있다.
도 10은 본 개시의 예시적 실시 예에 따른 세그먼트 룩-업 테이블(234)을 나타낸다. 도 10은 특히, 세그먼트 룩-업 테이블(234)이 하드웨어로 구현된 일 실시 예를 나타내는 것이다. 또한, 도 10은 설명의 편의를 위해 특히 도 5와 같이 메모리 영역들이 그룹핑 된 경우의 실시 예를 나타낸다. 도 10은 도 5를 함께 참조하여 설명되며, 도 5에서 복수의 메모리 영역들 각각은 메모리 블록인 경우를 가정하여 설명한다.
블록 정보(BLI)는 복수의 메모리 블록들 각각에 대응되는 블록 정보들을 포함할 수 있다. 블록 정보들 각각이 제1 논리 레벨(예컨대, '1')을 나타내는 경우, 해당 블록 정보에 대응되는 메모리 블록이 선택된 워드 라인이 포함하는 것일 수 있다. 반대로, 블록 정보들 각각이 제2 논리 레벨(예컨대, '0')을 나타내는 경우, 해당 블록 정보에 대응되는 메모리 블록이 선택된 워드 라인을 포함하지 않는 것일 수 있다.
세그먼트 룩-업 테이블(234)은 복수의 OR 논리 게이트들(234_1~234_7)을 포함할 수 있다. 복수의 OR 논리 게이트들(234_1~234_7) 각각은 하나의 세그먼트에 대응되는 논리 게이트일 수 있다. 예를 들어, 제1 OR 논리 게이트(234_1)는 제1 세그먼트(SEG1)에 대응될 수 있고, 제2 OR 논리 게이트(234_2)는 제2 세그먼트(SEG2)에 대응될 수 있고, 제3 OR 논리 게이트(234_3)는 제3 세그먼트(SEG3)에 대응될 수 있고, 제4 OR 논리 게이트(234_4)는 제4 세그먼트(SEG4)에 대응될 수 있고, 제5 OR 논리 게이트(234_5)는 제5 세그먼트(SEG5)에 대응될 수 있고, 제6 OR 논리 게이트(234_6)는 제6 세그먼트(SEG6)에 대응될 수 있고, 제7 OR 논리 게이트(234_7)는 제7 세그먼트(SEG7)에 대응될 수 있다.
복수의 OR 논리 게이트들(234_1~234_7) 각각은, 대응되는 세그먼트에 포함되는 메모리 영역들에 대응되는 블록 정보들을 입력으로 받을 수 있다. 예를 들어, 제1 OR 논리 게이트(234_1)는 제1 가장자리 메모리 영역에 대응되는 블록 정보(BLI_FE), 중앙 메모리 영역에 대응되는 블록 정보(BLI_C) 및 제2 가장자리 메모리 영역에 대응되는 블록 정보(BLI_SE)를 입력으로 받을 수 있고, OR 연산을 수행함으로써 제1 세그먼트 정보(SI_1)를 출력할 수 있다. 마찬가지로, 예를 들어, 제2 OR 논리 게이트(234_2)는 중간 메모리 영역(IMG_L_1)에 대응되는 블록 정보(BLI_L_1), 중간 메모리 영역(IMG_L_2)에 대응되는 블록 정보(BLI_L_2) 및 중간 메모리 영역(IMG_L_3)에 대응되는 블록 정보(BLI_L_3)를 입력으로 받을 수 있고, OR 연산을 수행함으로써 제2 세그먼트 정보(SI_2)를 출력할 수 있다. 마찬가지 방식에 의해, 제3 논리 게이트(234_3) 내지 제7 논리 게이트(234_7) 또한 이해될 수 있다.
설명의 이해를 위해, 몇 가지 상황을 가정해본다면 다음과 같다.
예를 들어, 선택된 워드 라인이 제2 가장자리 메모리 영역에 포함되는 경우를 가정한다. 이 경우, 도 8 및 도 9의 블록 디코더(232)의 디코딩 동작에 의해, 제2 가장자리 메모리 영역에 대응되는 블록 정보(BLI_SE)만이 제1 논리 레벨(예컨대, '1')을 나타내고, 나머지 메모리 영역들에 대응되는 블록 정보들은 제2 논리 레벨(예컨대, '0')을 가질 수 있다. 이에 따라, 제1 OR 논리 게이트(234_1)는 OR 연산을 수행함에 따라 제1 논리 레벨의 제1 세그먼트 정보(SI_1)를 출력할 수 있다. 반면, 나머지 OR 논리 게이트들(234_2~234_7)은 OR 연산을 수행함에 따라 제2 논리 레벨의 세그먼트 정보들(SI_2~SI_7)을 출력할 수 있다.
예를 들어, 선택된 워드 라인이 중간 메모리 영역(IMG_L_8)에 포함되는 경우를 가정한다. 이 경우, 도 8 및 도 9의 블록 디코더(232)의 디코딩 동작에 의해, 중간 메모리 영역(IMG_L_8)에 대응되는 블록 정보(BLI_L_8)만이 제1 논리 레벨(예컨대, '1')을 나타내고, 나머지 메모리 영역들에 대응되는 블록 정보들은 제2 논리 레벨(예컨대, '0')을 가질 수 있다. 이에 따라, 제4 OR 논리 게이트(234_4)는 OR 연산을 수행함에 따라 제1 논리 레벨의 제4 세그먼트 정보(SI_4)를 출력할 수 있다. 반면, 나머지 OR 논리 게이트들(234_1~234_3, 234_5~234_7)은 OR 연산을 수행함에 따라 제2 논리 레벨의 세그먼트 정보들(SI_1~SI_3, SI_5~SI_7)을 출력할 수 있다.
도 11은 본 개시의 예시적 실시 예에 따른 리페어 회로(220)를 나타낸다. 리페어 회로(220)에 관한 도 1 및 도 2를 참조한 설명과 중복되는 설명은 생략한다.
리페어 회로(220)는 복수의 퓨즈 셋들(222_1, 222_2, 222_3), 퓨즈 셋 선택 회로(224), 비교 회로(226) 및 서브 컬럼 디코더(228)를 포함할 수 있다.
복수의 퓨즈 셋들(222_1, 222_2, 222_3)이 3개의 퓨즈 셋들을 포함하는 것으로 도시했지만, 이는 예시적인 것으로서 이에 제한되지 않는다. 일 실시 예에서, 복수의 퓨즈 셋들은 복수의 세그먼트들의 개수에 대응되는 개수의 퓨즈 셋들을 포함할 수 있다. 복수의 퓨즈 셋들 각각은 결함이 있는 메모리 셀에 대응되는 리페어 컬럼 어드레스를 저장할 수 있다. 퓨즈 셋들 각각은 복수의 퓨즈들을 포함할 수 있다. 예를 들어, 퓨즈는 전기적 프로그래머블 퓨즈, 레이저 프로그래머블 퓨즈, 안티 퓨즈, 플래시 메모리 등과 같은 다양한 비휘발성 메모리로 구현될 수 있다.
퓨즈 셋 선택 회로(224)는 세그먼트 정보(SI)를 기초로 복수의 퓨즈 셋들 중 적어도 하나의 퓨즈 셋을 선택할 수 있다. 예를 들어, 퓨즈 셋 선택 회로(224)는 세그먼트 정보(SI)에 대응되는 퓨즈 셋을 선택할 수 있다. 퓨즈 셋 선택 회로(224)는 선택된 퓨즈 셋에 대응되는 리페어 컬럼 어드레스(RCA)를 비교 회로(226)에 제공할 수 있다.
비교 회로(226)는 리페어 컬럼 어드레스(RCA)와 입력 컬럼 어드레스(CA)를 비교함으로써 리페어 활성화 신호(CREN)를 출력할 수 있다. 리페어 활성화 신호(CREN)는 입력 컬럼 어드레스(CA)에 대응되는 비트 라인이 리페어 되었는지 여부를 나타내는 신호일 수 있다. 비교 회로(226)는 리페어 활성화 신호(CREN)를 서브 컬럼 디코더(228)에 제공할 수 있다.
서브 컬럼 디코더(228)는, 리페어 활성화 신호(CREN), 입력 컬럼 어드레스(CA) 및 컬럼 제어 신호(C_CTL)를 기초로 복수의 컬럼 선택 라인들(CSL) 및 스페어 컬럼 선택 라인들(SCSL) 중 적어도 하나를 선택할 수 있다.
도 12는 본 개시의 예시적 실시 예에 따른 메모리 장치(200)를 나타낸다. 메모리 장치(200)에 관해 도 2와의 차이점을 중심으로 기술한다.
메모리 장치(200)는 컬럼 디코더를 포함할 수 있다. 특히 일 실시 예에서, 메모리 장치(200)는 복수의 컬럼 디코더들을 포함할 수 있다. 예를 들어, 메모리 장치(200)는 제1 컬럼 디코더(250) 및 제2 컬럼 디코더(240)를 포함할 수 있다.
제1 컬럼 디코더(250)는 메모리 셀 어레이(210)를 기준으로 제1 방향에 위치할 수 있고, 제2 컬럼 디코더(240)는 메모리 셀 어레이(210)를 기준으로 제2 방향에 위치할 수 있다. 여기서, 제1 방향과 제2 방향은 서로 반대 방향을 나타낼 수 있다.
제1 컬럼 디코더(250)는 제1 리페어 회로(260)를 포함할 수 있다. 제1 리페어 회로(260)는 도 1 내지 도 3 및 도 5 내지 도 11을 참조해 설명된 리페어 회로(220)와 실질적으로 동일하게 동작할 수 있다. 다만, 제1 리페어 회로(260)는 중앙 메모리 영역(213) 및 중앙 메모리 영역(213)을 기준으로 제1 방향에 위치하는 메모리 영역들에 대해 리페어 동작을 수행할 수 있다. 예를 들어, 제1 리페어 회로(260)는 제1 가장자리 메모리 영역(211), 제1 중간 메모리 영역들(214) 및 중앙 메모리 영역(213)에 대한 리페어 동작을 수행할 수 있다.
제2 컬럼 디코더(240)는 제2 리페어 회로(220)를 포함할 수 있다. 제2 리페어 회로(220)는 도 1 내지 도 3 및 도 5 내지 도 11을 참조해 설명된 리페어 회로(220)와 실질적으로 동일하게 동작할 수 있다. 다만, 제2 리페어 회로(220)는 중앙 메모리 영역(213) 및 중앙 메모리 영역(213)을 기준으로 제2 방향에 위치하는 메모리 영역들에 대해 리페어 동작을 수행할 수 있다. 예를 들어, 제2 리페어 회로(220)는 제2 가장자리 메모리 영역(212), 제2 중간 메모리 영역들(215) 및 중앙 메모리 영역(213)에 대한 리페어 동작을 수행할 수 있다.
또한, 앞선 도면들을 참조해 설명 되었듯이, 제1 가장자리 메모리 영역(211), 제2 가장자리 메모리 영역(212) 및 중앙 메모리 영역(213)은 제1 세그먼트로 그룹화 될 수 있는데, 일 실시 예에서, 제1 세그먼트에 대응되는 퓨즈 정보들은 제1 리페어 회로(260) 및 제2 리페어 회로(220)에 모두 저장되어 있을 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치(200)가 제1 방향 및 제2 방향 각각에 제1 컬럼 디코더(250) 및 제2 컬럼 디코더(240)를 구비함으로써 메모리 장치에 포함된 메모리 블록들의 개수가 증가함에도 불구하고 속도 저하를 막을 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이(210)를 나타낸다.
메모리 셀 어레이(210)의 사이즈가 점점 커짐에 따라, 메모리 셀 어레이(210)는 복수의 메모리 서브 어레이들(210_11~210_NM)을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(210)는 M개의 행 및 N개의 열을 갖는 복수의 메모리 서브 어레이들(210_11~210_NM)을 포함할 수 있다(M 및 N은 자연수).
본 개시의 예시적 실시 예에 따른 메모리 셀 어레이(210)에 의하면, 복수의 메모리 서브 어레이들(210_11~210_NM) 각각이 도 1 내지 도 3 및 도 5 내지 도 12를 참조해 설명된 메모리 셀 어레이와 동일한 방식에 의해 제어될 수도 있다.
도 14는 본 개시의 예시적 실시 예에 따른 메모리 장치의 리페어 동작 방법의 순서도를 나타낸다. 도 14는 도 2를 함께 참조하여 설명한다.
메모리 장치(200)는 중앙 메모리 영역(213) 및 가장자리 메모리 영역들(211,212)을 제1 세그먼트로 그룹화 할 수 있다(S120). 예를 들어, 세그먼트 선택 회로(230)는, 제1 가장자리 메모리 영역(211), 제2 가장자리 메모리 영역(212) 및 중앙 메모리 영역(213)을 제1 세그먼트로 그룹화 할 수 있다.
메모리 장치(200)는 복수의 메모리 영역들 중 중앙 메모리 영역(213) 및 가장자리 메모리 영역들(211, 212)을 제외한 중간 메모리 영역들을 복수의 세그먼트들로 그룹화 할 수 있다(S140). S140 단계에 대한 실시 예는 도 5 내지 도 7을 참조하여 자세히 설명되었는바, 이를 참조하여 자세히 이해될 수 있을 것이다.
메모리 장치(200)는 중앙 메모리 영역(213) 및 가장자리 메모리 영역들(211, 212) 중 적어도 하나에 포함된 메모리 셀이 불량인 경우, 제1 세그먼트에 포함된 영역들에 대해 컬럼 리페어 동작을 동시에 수행할 수 있다(S160).
만약, 중간 메모리 블록들에 포함된 제1 메모리 블록에 포함된 셀이 불량인 경우, 메모리 장치(200)는 제1 메모리 블록 및 제1 메모리 블록과 인접한 사전 결정된 개수의 메모리 블록들에 대해 동시에 컬럼 리페어 동작을 수행할 수 있다. 사전결정된 개수는 하나의 세그먼트에 포함된 메모리 블록들의 개수일 수 있다. 비제한적인 예시로서, 도 5 내지 도 6c를 참조한 설명에서는, 사전결정된 개수가 3개일 수 있고, 도 7을 참조한 설명에서는, 사전결정된 개수가 5개 등일 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 가장자리 워드라인들을 각각 포함하는 가장자리 메모리 영역들 및 중앙 워드라인을 포함하는 중앙 메모리 영역을 갖는 복수의 메모리 영역들을 포함하는 메모리 셀 어레이;
    상기 가장자리 메모리 영역들 및 상기 중앙 메모리 영역이 동일한 세그먼트로 그룹핑 되는 것을 특징으로 하는 복수의 세그먼트들 중 타겟 세그먼트를 입력 로우 어드레스를 기초로 선택함으로써 세그먼트 정보를 출력하도록 구성되는 세그먼트 선택 회로; 및
    상기 세그먼트 정보를 기초로 선택되는 적어도 하나의 퓨즈 셋을 기초로, 세그먼트 단위로, 컬럼 리페어 동작을 제어하도록 구성되는 컬럼 디코더를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 메모리 영역들은,
    상기 가장자리 메모리 영역들, 상기 중앙 메모리 영역 및 복수의 중간 메모리 영역들을 포함하고,
    상기 복수의 세그먼트들은,
    상기 가장자리 메모리 영역들 및 상기 중앙 메모리 영역을 포함하는 제1 세그먼트 및 각각이 상기 복수의 중간 메모리 영역들 중 적어도 하나를 포함하는 복수의 제2 세그먼트들을 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 세그먼트 및 상기 복수의 제2 세그먼트들은,
    동일한 개수의 워드 라인을 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제2항에 있어서,
    상기 복수의 제2 세그먼트들 중 적어도 하나의 세그먼트는,
    상기 제1 세그먼트에 포함된 워드 라인의 개수와 다른 개수의 워드 라인을 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 세그먼트 선택 회로는,
    상기 입력 로우 어드레스를 기초로, 선택된 워드 라인이 포함된 메모리 블록에 대한 정보를 포함하는 블록 정보를 출력하도록 구성되는 블록 디코더; 및
    상기 블록 디코더에 의해 제공되는 상기 블록 정보를 기초로, 상기 복수의 세그먼트들 중 상기 선택된 워드 라인이 포함된 상기 타겟 세그먼트에 대한 정보를 포함하는 상기 세그먼트 정보를 출력하도록 구성되는 세그먼트 룩-업 테이블을 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서,
    상기 세그먼트 선택 회로는,
    상기 입력 로우 어드레스를 기초로 리페어 된 로우 어드레스를 출력하는 로우 리페어 회로를 더 포함하고,
    상기 블록 디코더는,
    상기 입력 로우 어드레스 및 상기 리페어 된 로우 어드레스 중 적어도 하나를 기초로, 상기 블록 정보를 출력하도록 구성되는 것을 특징으로 하는 메모리 장치.
  7. 제5항에 있어서,
    상기 세그먼트 선택 회로는,
    상기 복수의 세그먼트들 각각에 대응되고, 상기 선택된 워드 라인이 대응되는 세그먼트에 포함되는지 여부를 출력하는 복수의 OR 논리 게이트들을 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 컬럼 디코더는,
    상기 세그먼트 정보 및 컬럼 어드레스를 기초로 상기 컬럼 리페어 동작을 제어하도록 구성되는 리페어 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 리페어 회로는,
    상기 세그먼트 정보를 기초로 복수의 퓨즈 셋들 중 하나의 퓨즈 셋을 선택하도록 구성되는 퓨즈 셋 선택 회로;
    선택된 퓨즈 셋에 포함된 리페어 된 컬럼 어드레스와 입력 컬럼 어드레스를 비교함으로써 리페어 활성화 신호를 출력하도록 구성되는 비교 회로; 및
    상기 리페어 활성화 신호, 상기 입력 컬럼 어드레스 및 컬럼 제어 신호를 기초로 복수의 컬럼 선택 라인들 및 복수의 스페어 컬럼 선택 라인들 중 적어도 하나를 선택하도록 구성되는 서브 컬럼 디코더를 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서,
    상기 가장자리 메모리 영역들은,
    제1 가장자리 워드 라인을 포함하는 제1 가장자리 메모리 영역 및 제2 가장자리 워드라인을 포함하는 제2 가장자리 메모리 영역을 포함하고,
    상기 컬럼 디코더는,
    상기 제1 가장자리 메모리 영역 부근에 위치한 제1 컬럼 디코더; 및
    상기 제2 가장자리 메모리 영역 부근에 위치한 제2 컬럼 디코더를 포함하는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 컬럼 디코더 및 상기 제2 컬럼 디코더는,
    상기 복수의 세그먼트들 중 상기 가장자리 메모리 영역들 및 상기 중앙 메모리 영역이 포함된 제1 세그먼트에 대응되는 퓨즈 셋을 저장하는 것을 특징으로 하는 메모리 장치.
  12. 제1항에 있어서,
    상기 복수의 메모리 영역들 각각은,
    하나의 메모리 블록에 대응되는 것을 특징으로 하는 메모리 장치.
  13. 메모리 장치로서,
    복수의 메모리 영역들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이로부터 제1 방향에 위치하는 제1 컬럼 디코더; 및
    상기 메모리 셀 어레이로부터 제2 방향에 위치하는 제2 컬럼 디코더를 포함하고,
    상기 복수의 메모리 영역들은,
    상기 복수의 메모리 영역들 중 상기 제1 컬럼 디코더에 가장 인접하는 제1 가장자리 메모리 영역, 상기 복수의 메모리 영역들 중 상기 제2 컬럼 디코더에 가장 인접하는 제2 가장자리 메모리 영역 및 상기 제1 가장자리 메모리 영역과 상기 제2 가장자리 메모리 영역의 중앙에 위치하는 중앙 메모리 영역을 포함하고,
    상기 제1 컬럼 디코더 및 상기 제2 컬럼 디코더는,
    상기 제1 가장자리 메모리 영역, 상기 제2 가장자리 메모리 영역 및 상기 중앙 메모리 영역 중 적어도 하나에 포함된 메모리 셀이 불량인 경우, 상기 제1 가장자리 메모리 영역, 상기 제2 가장자리 메모리 영역 및 상기 중앙 메모리 영역에 연결된 비트 라인을 동시에 스페어 비트 라인으로 리페어 하도록 구성되는 것을 특징으로 하는 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 컬럼 디코더는,
    상기 복수의 메모리 영역들 중 상기 중앙 메모리 영역 및 상기 중앙 메모리 영역으로부터 상기 제1 방향에 위치하는 복수의 제1 메모리 영역들에 대한 컬럼 리페어 동작을 제어하는 제1 리페어 회로를 포함하고,
    상기 제2 컬럼 디코더는,
    상기 복수의 메모리 영역들 중 상기 중앙 메모리 영역 및 상기 중앙 메모리 영역으로부터 상기 제2 방향에 위치하는 복수의 제2 메모리 영역들에 대한 컬럼 리페어 동작을 제어하는 제2 리페어 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  15. 제13항에 있어서,
    상기 메모리 장치는,
    복수의 세그먼트들 중 타겟 세그먼트를 입력 로우 어드레스를 기초로 선택함으로써 세그먼트 정보를 상기 제1 컬럼 디코더 및 상기 제2 컬럼 디코더로 출력하도록 구성되는 세그먼트 선택 회로를 더 포함하고,
    상기 제1 컬럼 디코더 및 상기 제2 컬럼 디코더는,
    상기 세그먼트 정보를 기초로, 하나의 세그먼트 단위로 컬럼 리페어 동작을 수행하고,
    상기 복수의 세그먼트들은,
    상기 제1 가장자리 메모리 영역, 상기 제2 가장자리 메모리 영역 및 상기 중앙 메모리 영역을 포함하는 제1 세그먼트를 포함하는 것을 특징으로 하는 메모리 장치.
  16. 제15항에 있어서,
    상기 세그먼트 선택 회로는,
    입력 로우 어드레스를 기초로, 선택된 워드 라인이 포함된 메모리 블록에 대한 정보를 포함하는 블록 정보를 출력하도록 구성되는 블록 디코더; 및
    상기 블록 디코더에 의해 제공되는 상기 블록 정보를 기초로, 상기 복수의 세그먼트들 중 상기 선택된 워드 라인이 포함된 상기 타겟 세그먼트에 대한 정보를 포함하는 상기 세그먼트 정보를 출력하도록 구성되는 세그먼트 룩-업 테이블을 포함하는 것을 특징으로 하는 메모리 장치.
  17. 제16항에 있어서,
    상기 세그먼트 선택 회로는,
    상기 입력 로우 어드레스를 기초로 리페어 된 로우 어드레스를 출력하는 로우 리페어 회로를 더 포함하고,
    상기 블록 디코더는,
    상기 입력 로우 어드레스 및 상기 리페어 된 로우 어드레스 중 적어도 하나를 기초로, 상기 블록 정보를 출력하도록 구성되는 것을 특징으로 하는 메모리 장치.
  18. 제13항에 있어서,
    상기 메모리 셀 어레이는,
    오픈 비트 라인(open bit line) 구조를 갖는 것을 특징으로 하는 메모리 장치.
  19. 제1 가장자리 워드 라인을 포함하는 제1 가장자리 메모리 블록, 제2 가장자리 워드 라인을 포함하는 제2 가장자리 메모리 블록 및 중앙 워드 라인을 포함하는 중앙 메모리 블록을 제1 세그먼트로 그룹화하는 단계;
    복수의 메모리 블록들 중 상기 제1 가장자리 메모리 블록, 상기 제2 가장자리 메모리 블록 및 상기 중앙 메모리 블록을 제외한 복수의 중간 메모리 블록들을 복수의 제2 세그먼트들로 그룹화하는 단계; 및
    상기 제1 세그먼트 및 상기 복수의 제2 세그먼트들에 대하여, 불량 셀에 대한 컬럼 리페어 동작을 세그먼트 단위로 수행하는 단계를 포함하는 메모리 장치의 리페어 동작 방법.
  20. 제19항에 있어서,
    상기 제1 세그먼트 및 상기 복수의 제2 세그먼트들은,
    동일한 개수의 워드 라인을 포함하는 것을 특징으로 하는 메모리 장치의 리페어 동작 방법.
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