KR102410992B1 - 적층형 메모리 장치, 이를 포함하는 메모리 패키지 및 메모리 시스템 - Google Patents

적층형 메모리 장치, 이를 포함하는 메모리 패키지 및 메모리 시스템 Download PDF

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Abstract

적층형 메모리 장치는 마스터 반도체 다이 및 복수의 슬레이브 반도체 다이들을 포함한다. 마스터 반도체 다이는 외부로부터 제공되는 제1 전원 전압에 연결되는 제1 전원 라인, 외부로부터 제공되는 제2 전원 전압에 연결되는 제2 전원 라인, 제1 전원 라인에 연결되는 메모리 장치, 및 제2 전원 라인에 연결되는 데이터 입출력 버퍼를 포함한다. 복수의 슬레이브 반도체 다이들은 마스터 반도체 다이의 상부에 적층되고, 각각이 제3 전원 라인, 제4 전원 라인, 및 제3 전원 라인에 연결되는 메모리 장치를 포함한다. 제3 전원 라인은 제1 전원 라인에 전기적으로 연결되고, 제4 전원 라인은 제2 전원 라인과 전기적으로 차단되고, 제3 전원 라인 및 제4 전원 라인은 서로 전기적으로 연결된다. 데이터 입출력 버퍼는 마스터 반도체 다이 및 복수의 슬레이브 반도체 다이들 각각에 포함되는 메모리 장치와 외부 장치 사이에 송수신되는 데이터를 버퍼링한다.

Description

적층형 메모리 장치, 이를 포함하는 메모리 패키지 및 메모리 시스템{STACKED MEMORY DEVICE, AND MEMORY PACKAGE AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 적층형 메모리 장치 및 이를 포함하는 메모리 패키지 및 메모리 시스템에 관한 것이다.
반도체 메모리 장치의 용량이 증가함에 따라 메모리 셀들을 포함하는 반도체 다이(semiconductor die)들을 적층하여 형성되는 적층형 메모리 장치에 대한 연구가 활발히 진행되고 있다.
일반적인 적층형 메모리 장치의 경우, 메모리 장치의 동작에 필요한 전원 전압은 적층되는 반도체 다이들의 하부에서부터 상부로 전달되므로, 상대적으로 상부에 위치하는 반도체 다이에 전달되는 전원 전압의 전달 경로(path)의 길이는 상대적으로 하부에 위치하는 반도체 다이에 전달되는 전원 전압의 전달 경로의 길이에 비해 길다.
따라서 전달 경로에 의한 전압 강하로 인해, 상부에 위치하는 반도체 다이가 수신하는 전원 전압의 크기가 저하되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 향상된 파워 특성을 갖는 적층형 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 적층형 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 적층형 메모리 장치를 포함하는 메모리 패키지를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 적층형 메모리 장치는 마스터 반도체 다이(semiconductor die) 및 복수의 슬레이브 반도체 다이들을 포함한다. 상기 마스터 반도체 다이는 외부로부터 제공되는 제1 전원 전압에 연결되는 제1 전원 라인, 외부로부터 제공되는 제2 전원 전압에 연결되는 제2 전원 라인, 상기 제1 전원 라인에 연결되는 메모리 장치, 및 상기 제2 전원 라인에 연결되는 데이터 입출력 버퍼를 포함한다. 상기 복수의 슬레이브 반도체 다이들은 상기 마스터 반도체 다이의 상부에 적층되고, 각각이 제3 전원 라인, 제4 전원 라인, 및 상기 제3 전원 라인에 연결되는 메모리 장치를 포함한다. 이 때, 상기 제3 전원 라인은 상기 제1 전원 라인에 전기적으로 연결되고, 상기 제4 전원 라인은 상기 제2 전원 라인과 전기적으로 차단되고, 상기 제3 전원 라인 및 상기 제4 전원 라인은 서로 전기적으로 연결된다. 상기 데이터 입출력 버퍼는 상기 마스터 반도체 다이 및 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 메모리 장치와 외부 장치 사이에 송수신되는 데이터를 버퍼링한다.
일 실시예에 있어서, 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 제3 전원 라인은 관통 실리콘 비아(Through Silicon Via; TSV)를 통해 상기 마스터 반도체 다이에 포함되는 상기 제1 전원 라인에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 마스터 반도체 다이는, 외부로부터 제공되는 제1 접지 전압에 연결되는 제1 접지 라인 및 외부로부터 제공되는 제2 접지 전압에 연결되는 제2 접지 라인을 더 포함하고, 상기 복수의 슬레이브 반도체 다이들 각각은 상기 제1 접지 라인에 전기적으로 연결되는 제3 접지 라인 및 상기 제2 접지 라인과 전기적으로 차단되는 제4 접지 라인을 더 포함하고, 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 제3 접지 라인 및 상기 제4 접지 라인은 서로 전기적으로 연결될 수 있다.
상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 제3 접지 라인은 관통 실리콘 비아를 통해 상기 마스터 반도체 다이에 포함되는 상기 제1 접지 라인에 전기적으로 연결될 수 있다.
상기 마스터 반도체 다이에 포함되는 상기 메모리 장치는 상기 제1 전원 라인과 상기 제1 접지 라인 사이에 연결되어 상기 제1 전원 라인을 통해 제공되는 상기 제1 전원 전압을 사용하여 동작하고, 상기 마스터 반도체 다이에 포함되는 상기 데이터 입출력 버퍼는 상기 제2 전원 라인과 상기 제2 접지 라인 사이에 연결되어 상기 제2 전원 라인을 통해 제공되는 상기 제2 전원 전압을 사용하여 동작하고, 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 메모리 장치는 상기 제3 전원 라인과 상기 제3 접지 라인 사이에 연결되어 상기 제3 전원 라인 및 상기 제4 전원 라인을 통해 제공되는 상기 제1 전원 전압을 사용하여 동작할 수 있다.
상기 복수의 슬레이브 반도체 다이들 각각은 상기 제4 전원 라인과 상기 제4 접지 라인 사이에 연결되는 데이터 입출력 버퍼를 더 포함하고, 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 데이터 입출력 버퍼는 비활성화될 수 있다.
상기 마스터 반도체 다이는, 상기 제1 전원 라인과 상기 제1 접지 라인 사이에 연결되는 제1 전원 커패시터 및 상기 제2 전원 라인과 상기 제2 접지 라인 사이에 연결되는 제2 전원 커패시터를 더 포함하고, 상기 복수의 슬레이브 반도체 다이들 각각은, 상기 제3 전원 라인과 상기 제3 접지 라인 사이에 연결되는 제3 전원 커패시터, 및 상기 제4 전원 라인과 상기 제4 접지 라인 사이에 연결되는 제4 전원 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 마스터 반도체 다이에 포함되는 상기 제1 전원 라인과 상기 제2 전원 라인은 개방 상태로 형성되는 메탈 옵션(metal option)에 의해 서로 분리되고, 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 제3 전원 라인과 상기 제4 전원 라인은 단락 상태로 형성되는 메탈 옵션에 의해 서로 연결될 수 있다.
일 실시예에 있어서, 상기 복수의 슬레이브 반도체 다이들 각각은, 후면에 형성되고, 제1 관통 실리콘 비아를 통해 상기 제3 전원 라인과 연결되는 제1 후면 패드, 및 상기 후면에 형성되고, 제2 관통 실리콘 비아를 통해 상기 제4 전원 라인에 연결되는 제2 후면 패드를 더 포함하고, 상기 제1 후면 패드 및 상기 제2 후면 패드는 상기 후면 상에서 서로 연결될 수 있다.
상기 제1 후면 패드 및 상기 제2 후면 패드는 상기 후면 상에서 상기 제1 후면 패드와 상기 제2 후면 패드 사이에 서로 접하도록 형성되는 적어도 하나의 연결 패드에 의해 서로 연결될 수 있다.
상기 제1 후면 패드 및 상기 제2 후면 패드는 상기 후면 상에 상기 제1 후면 패드와 상기 제2 후면 패드를 연결하도록 형성되는 연결 배선을 통해 서로 연결될 수 있다.
일 실시예에 있어서, 상기 마스터 반도체 다이에 포함되는 상기 제1 전원 라인은, 제1 관통 실리콘 비아를 통해 상부에 적층되는 슬레이브 반도체 다이에 포함되는 상기 제3 전원 라인과 연결되고, 제2 관통 실리콘 비아를 통해 상기 상부에 적층되는 슬레이브 반도체 다이에 포함되는 상기 제4 전원 라인과 연결되고, 상기 복수의 슬레이브 반도체 다이들에 포함되는 상기 제3 전원 라인은, 제3 관통 실리콘 비아를 통해 상부에 적층되는 슬레이브 반도체 다이에 포함되는 상기 제3 전원 라인과 연결되고, 제4 관통 실리콘 비아를 통해 상기 상부에 적층되는 슬레이브 반도체 다이에 포함되는 상기 제4 전원 라인과 연결될 수 있다.
상기 제2 전원 라인의 적어도 일부는 상기 제2 관통 실리콘 비아 및 상기 제1 전원 라인의 수직 하부에 위치하고, 상기 제4 전원 라인의 적어도 일부는 상기 제4 관통 실리콘 비아 및 상기 제3 전원 라인의 수직 하부에 위치할 수 있다.
상기 마스터 반도체 다이는 상기 제1 전원 라인과 상기 제2 전원 라인 사이에 연결되는 제1 전원 스위치를 더 포함하고, 상기 복수의 슬레이브 반도체 다이들 각각은 상기 제3 전원 라인과 상기 제4 전원 라인 사이에 연결되는 제2 전원 스위치를 더 포함하고, 상기 제1 전원 스위치는 제1 논리 레벨을 갖는 제1 전원 제어 신호에 응답하여 턴오프 상태로 유지되고, 상기 제2 전원 스위치는 제2 논리 레벨을 갖는 제2 전원 제어 신호에 응답하여 턴온 상태로 유지될 수 있다.
일 실시예에 있어서, 상기 마스터 반도체 다이 및 상기 복수의 슬레이브 반도체 다이들은 관통 실리콘 비아를 통해 전기적으로 연결될 수 있다.
상기 마스터 반도체 다이는 상기 외부 장치로부터 커맨드 신호, 어드레스 신호, 및 데이터를 수신하고, 상기 관통 실리콘 비아를 통해 상기 커맨드 신호, 상기 어드레스 신호, 및 상기 데이터를 상기 복수의 슬레이브 반도체 다이들에 전달할 수 있다.
상기 마스터 반도체 다이에 포함되는 상기 데이터 입출력 버퍼는 상기 관통 실리콘 비아를 통해 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 메모리 장치와 연결되고, 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 메모리 장치와 상기 외부 장치 사이에 송수신되는 상기 데이터를 버퍼링할 수 있다.
일 실시예에 있어서, 상기 마스터 반도체 다이 및 상기 복수의 슬레이브 반도체 다이들은 JEDEC(Joint Electron Device Engineering Council) 표준에 따른 3DS(Three Dimensional Stack) 구조(architecture)에 부합되도록 적층될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 패키지는 베이스 기판, 마스터 반도체 다이, 및 복수의 슬레이브 반도체 다이들을 포함한다. 상기 베이스 기판은 제1 전원 전압 및 제2 전원 전압을 수신한다. 상기 마스터 반도체 다이는 상기 베이스 기판 위에 적층되고, 상기 베이스 기판으로부터 상기 제1 전원 전압 및 상기 제2 전원 전압을 수신한다. 상기 복수의 슬레이브 반도체 다이들은 상기 마스터 반도체 다이의 상부에 적층된다. 상기 마스터 반도체 다이는, 상기 제1 전원 전압에 연결되는 제1 전원 라인, 상기 제2 전원 전압에 연결되는 제2 전원 라인, 상기 제1 전원 라인에 연결되는 메모리 장치, 및 상기 제2 전원 라인에 연결되는 데이터 입출력 버퍼를 포함하고, 상기 복수의 슬레이브 반도체 다이들 각각은, 상기 제1 전원 라인에 전기적으로 연결되는 제3 전원 라인, 상기 제2 전원 라인과 전기적으로 차단되고 상기 제3 전원 라인에 전기적으로 연결되는 제4 전원 라인, 및 상기 제3 전원 라인에 연결되는 메모리 장치를 포함하고, 상기 데이터 입출력 버퍼는 상기 마스터 반도체 다이 및 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 메모리 장치와 외부 장치 사이에 송수신되는 데이터를 버퍼링한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 시스템은 메모리 컨트롤러 및 상기 메모리 컨트롤러에 의해 제어되는 적층형 메모리 장치를 포함한다. 상기 적층형 메모리 장치는, 외부로부터 제공되는 제1 전원 전압에 연결되는 제1 전원 라인, 외부로부터 제공되는 제2 전원 전압에 연결되는 제2 전원 라인, 상기 제1 전원 라인에 연결되는 메모리 장치, 및 상기 제2 전원 라인에 연결되는 데이터 입출력 버퍼를 포함하는 마스터 반도체 다이, 및 상기 마스터 반도체 다이의 상부에 적층되고, 각각이 제3 전원 라인, 제4 전원 라인, 및 상기 제3 전원 라인에 연결되는 메모리 장치를 포함하는 복수의 슬레이브 반도체 다이들을 포함한다. 이 때, 상기 제3 전원 라인은 상기 제1 전원 라인에 전기적으로 연결되고, 상기 제4 전원 라인은 상기 제2 전원 라인과 전기적으로 차단되고, 상기 제3 전원 라인 및 상기 제4 전원 라인은 서로 전기적으로 연결되고, 상기 데이터 입출력 버퍼는 상기 마스터 반도체 다이 및 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 메모리 장치와 상기 메모리 컨트롤러 사이에 송수신되는 데이터를 버퍼링한다.
본 발명에 따른 적층형 메모리 장치는 고속 데이터 전송에 따른 전원 전압의 흔들림을 효과적으로 방지할 수 있다.
또한, 본 발명에 따른 적층형 메모리 장치에 포함되는 슬레이브 반도체 다이는 전원 전압과 접지 전압 사이에 연결되는 전원 커패시터의 커패시턴스를 증가시켜 메모리 장치의 동작에 따라 전원 전압의 크기가 일시적으로 강하되는 현상은 감소시킴으로써 적층형 메모리 장치 오동작을 효과적으로 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 3차원 구조를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 적층형 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 적층형 메모리 장치에 포함되는 마스터 반도체 다이의 일 예를 나타내는 블록도이다.
도 4는 도 2의 적층형 메모리 장치에 포함되는 슬레이브 반도체 다이의 일 예를 나타내는 블록도이다.
도 5는 도 2의 적층형 메모리 장치에 포함되는 슬레이브 반도체 다이에서 제3 전원 라인의 전압 변화를 설명하기 위한 도면이다.
도 6은 도 2에 도시된 적층형 메모리 장치의 일 예를 나타내는 도면이다.
도 7은 도 2에 도시된 적층형 메모리 장치의 다른 예를 나타내는 도면이다.
도 8은 도 7에 도시된 적층형 메모리 장치에 포함되는 슬레이브 반도체 다이의 후면을 나타내는 평면도이다.
도 9는 도 2에 도시된 적층형 메모리 장치의 또 다른 예를 나타내는 도면이다.
도 10은 도 9에 도시된 적층형 메모리 장치에 포함되는 슬레이브 반도체 다이의 후면을 나타내는 평면도이다.
도 11은 도 2에 도시된 적층형 메모리 장치의 또 다른 예를 나타내는 도면이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 패키지를 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 15는 본 발명의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 3차원 구조를 나타내는 도면이다.
도 1을 참조하면, 적층형 메모리 장치(10)는 마스터 반도체 다이(semiconductor die)(100) 및 마스터 반도체 다이(100)의 상부에 적층되는 복수의 슬레이브 반도체 다이들(200-1, 200-2)을 포함한다.
마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2)은 관통 실리콘 비아(Through Silicon Via; TSV)를 통해 전기적으로 연결되어 신호를 송수신할 수 있다.
마스터 반도체 다이(100)는 외면에 형성된 도전 수단을 통해 외부 장치와 통신을 수행할 수 있다.
예를 들어, 마스터 반도체 다이(100)는 외부로부터 전원 전압을 수신하고, 상기 전원 전압을 관통 실리콘 비아(TSV)를 통해 복수의 슬레이브 반도체 다이들(200-1, 200-2)에 전달할 수 있다.
또한, 마스터 반도체 다이(100)는 외부의 메모리 컨트롤러로부터 커맨드 신호 및 어드레스 신호를 수신하고, 상기 커맨드 신호 및 상기 어드레스 신호를 관통 실리콘 비아(TSV)를 통해 복수의 슬레이브 반도체 다이들(200-1, 200-2)에 전달할 수 있다. 마스터 반도체 다이(100)는 기입 모드에서 상기 외부의 메모리 컨트롤러로부터 기입 데이터를 수신하고, 상기 기입 데이터를 관통 실리콘 비아(TSV)를 통해 복수의 슬레이브 반도체 다이들(200-1, 200-2)에 전달하고, 독출 모드에서 복수의 슬레이브 반도체 다이들(200-1, 200-2)로부터 독출되는 독출 데이터를 관통 실리콘 비아(TSV)를 통해 수신하고, 상기 독출 데이터를 상기 외부의 메모리 컨트롤러에 제공할 수 있다.
마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각은 동일한 메모리 장치를 포함할 수 있다. 즉, 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각은 동일한 공정을 통해 동일한 구조 및 동일한 배치를 갖도록 형성되는 메모리 셀 어레이 및 회로 블록들을 포함할 수 있다. 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 형성되는 전원 라인의 연결 관계 및 상기 회로 블록들 사이의 연결 관계에 따라 마스터 반도체 다이(100) 및 슬레이브 반도체 다이(200-1, 200-2)로 구분될 수 있다.
일 실시예에 있어서, 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각은 적어도 하나의 메모리 셀 어레이(MCA)(300), 메모리 셀 어레이(300)의 동작을 제어하는 주변 회로(PC)(400), 및 데이터 입출력 버퍼(DBUF)(600)를 포함할 수 있다. 예를 들어, 주변 회로(400)는 메모리 셀 어레이(300)의 워드 라인을 구동하기 위한 로우 디코더, 메모리 셀 어레이(300)의 비트 라인을 구동하기 위한 컬럼 디코더, 상기 외부의 메모리 컨트롤러로부터 제공되는 상기 커맨드 신호를 디코딩하는 커맨드 디코더, 상기 외부의 메모리 컨트롤러로부터 제공되는 상기 어드레스 신호를 버퍼링하는 어드레스 레지스터 등을 포함할 수 있다.
도 1에 도시된 바와 같이, 메모리 셀 어레이(300)와 주변 회로(400)를 포함하는 메모리 장치(500) 및 데이터 입출력 버퍼(600)는 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 동일한 배치로 형성될 수 있다.
상술한 바와 같이, 적층형 메모리 장치(10)와 상기 외부의 메모리 컨트롤러 사이의 데이터 송수신은 마스터 반도체 다이(100)를 통해 수행되므로, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 데이터 입출력 버퍼(600)는 비활성화되고, 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)가 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 메모리 장치(500)와 상기 외부의 메모리 컨트롤러 사이에 송수신되는 데이터를 버퍼링할 수 있다.
일 실시예에 있어서, 적층형 메모리 장치(10)는 JEDEC(Joint Electron Device Engineering Council) 표준에 따른 3DS(Three Dimensional Stack) 구조(architecture)를 가질 수 있다. 예를 들어, 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2)은 JEDEC 표준에 따른 3DS 구조에 부합되도록 적층될 수 있다.
한편, 도 1에는 적층형 메모리 장치(10)가 두 개의 슬레이브 반도체 다이들(200-1, 200-2)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 본 발명에 따른 적층형 메모리 장치(10)는 마스터 반도체 다이(100)의 상부에 적층되는 임의의 개수의 슬레이브 반도체 다이들을 포함할 수 있다.
또한, 도 1의 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 메모리 셀 어레이(300), 주변 회로(400), 및 데이터 입출력 버퍼(600)의 배치는 예시적인 것으로서, 본 발명은 이에 한정되지 않으며, 실시예에 따라 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 메모리 셀 어레이(300), 주변 회로(400), 및 데이터 입출력 버퍼(600)는 다양한 형태로 배치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 적층형 메모리 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 적층형 메모리 장치(10)의 내부 구조를 나타낸다.
도 2를 참조하면, 마스터 반도체 다이(100)에는 제1 전원 라인(PL1), 제1 접지 라인(GL1), 제2 전원 라인(PL2), 및 제2 접지 라인(GL2)이 형성되고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에는 제3 전원 라인(PL3), 제3 접지 라인(GL3), 제4 전원 라인(PL4), 및 제4 접지 라인(GL4)이 형성될 수 있다.
일 실시예에 있어서, 마스터 반도체 다이(100)에 포함되는 제1 전원 라인(PL1), 제1 접지 라인(GL1), 제2 전원 라인(PL2), 및 제2 접지 라인(GL2)은 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3), 제3 접지 라인(GL3), 제4 전원 라인(PL4), 및 제4 접지 라인(GL4)과 동일한 공정을 통해 형성될 수 있다. 따라서 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3), 제3 접지 라인(GL3), 제4 전원 라인(PL4), 및 제4 접지 라인(GL4)은 마스터 반도체 다이(100)에 포함되는 제1 전원 라인(PL1), 제1 접지 라인(GL1), 제2 전원 라인(PL2), 및 제2 접지 라인(GL2)과 동일한 배치를 가질 수 있다.
마스터 반도체 다이(100)에 포함되는 메모리 셀 어레이(300)와 주변 회로(400)를 포함하는 메모리 장치(MEM)(500)는 제1 전원 라인(PL1)과 제1 접지 라인(GL1) 사이에 연결되고, 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(DBUF)(600)는 제2 전원 라인(PL2)과 제2 접지 라인(GL2) 사이에 연결될 수 있다.
복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 메모리 셀 어레이(300)와 주변 회로(400)를 포함하는 메모리 장치(MEM)(500)는 제3 전원 라인(PL3)과 제3 접지 라인(GL3) 사이에 연결되고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 데이터 입출력 버퍼(DBUF)(600)는 제4 전원 라인(PL4)과 제4 접지 라인(GL4) 사이에 연결될 수 있다.
또한, 마스터 반도체 다이(100)는 제1 전원 라인(PL1)과 제1 접지 라인(GL1) 사이에 연결되는 제1 전원 커패시터(C1) 및 제2 전원 라인(PL2)과 제2 접지 라인(GL2) 사이에 연결되는 제2 전원 커패시터(C2)를 더 포함하고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각은 제3 전원 라인(PL3)과 제3 접지 라인(GL3) 사이에 연결되는 제3 전원 커패시터(C3) 및 제4 전원 라인(PL4)과 제4 접지 라인(GL4) 사이에 연결되는 제4 전원 커패시터(C4)를 더 포함할 수 있다.
제1 전원 커패시터(C1), 제2 전원 커패시터(C2), 제3 전원 커패시터(C3), 및 제4 전원 커패시터(C4)는 각각 메모리 장치(500) 또는 데이터 입출력 버퍼(600)의 동작에 따라 제1 전원 라인(PL1), 제2 전원 라인(PL2), 제3 전원 라인(PL3), 및 제4 전원 라인(PL4)의 전압이 일시적으로 강하되는 현상을 감소시킬 수 있다.
마스터 반도체 다이(100)는 제1 외부 패드(101), 제2 외부 패드(102), 제3 외부 패드(103), 및 제4 외부 패드(104)를 통해 제1 전원 전압(VDD1), 제1 접지 전압(VSS1), 제2 전원 전압(VDD2), 및 제2 접지 전압(VSS2)을 각각 수신할 수 있다.
마스터 반도체 다이(100)에서, 제1 전원 라인(PL1)은 제1 전원 전압(VDD1)에 연결되고, 제1 접지 라인(GL1)은 제1 접지 전압(VSS1)에 연결되고, 제2 전원 라인(PL2)은 제2 전원 전압(VDD2)에 연결되고, 제2 접지 라인(GL2)은 제2 접지 전압(VSS2)에 연결될 수 있다. 또한, 제1 전원 라인(PL1)과 제2 전원 라인(PL2)은 서로 전기적으로 차단되고, 제1 접지 라인(GL1)과 제2 접지 라인(GL2)은 서로 전기적으로 차단될 수 있다.
따라서, 마스터 반도체 다이(100)에서, 메모리 장치(500)는 제1 전원 라인(PL1)을 통해 제공되는 제1 전원 전압(VDD1)을 사용하여 동작하고, 데이터 입출력 버퍼(600)는 제2 전원 라인(PL2)을 통해 제공되는 제2 전원 전압(VDD2)을 사용하여 동작할 수 있다.
복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3)은 마스터 반도체 다이(100)에 포함되는 제1 전원 라인(PL1)에 전기적으로 연결되고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 접지 라인(GL3)은 마스터 반도체 다이(100)에 포함되는 제1 접지 라인(GL1)에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 도 2에 도시된 바와 같이, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3)은 관통 실리콘 비아(TSV)를 통해 마스터 반도체 다이(100)에 포함되는 제1 전원 라인(PL1)에 전기적으로 연결되고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 접지 라인(GL3)은 관통 실리콘 비아(TSV)를 통해 마스터 반도체 다이(100)에 포함되는 제1 접지 라인(GL1)에 전기적으로 연결될 수 있다.
한편, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제4 전원 라인(PL4)과 마스터 반도체 다이(100)에 포함되는 제2 전원 라인(PL2)을 연결하는 관통 실리콘 비아 및 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제4 접지 라인(GL4)과 마스터 반도체 다이(100)에 포함되는 제2 접지 라인(GL2)을 연결하는 관통 실리콘 비아는 형성되지 않을 수 있다.
따라서 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제4 전원 라인(PL4)은 마스터 반도체 다이(100)에 포함되는 제2 전원 라인(PL2)과 전기적으로 차단되고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제4 접지 라인(GL4)은 마스터 반도체 다이(100)에 포함되는 제2 접지 라인(GL2)과 전기적으로 차단될 수 있다.
또한, 도 2에 도시된 바와 같이, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3)과 제4 전원 라인(PL4)은 연결 부재(201)를 통해 서로 전기적으로 연결되고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 접지 라인(GL3)과 제4 접지 라인(GL4)은 연결 부재(201)를 통해 서로 전기적으로 연결될 수 있다. 연결 부재(201)의 다양한 실시예들에 대해서는 도 6 내지 11을 참조하여 후술한다.
따라서 제3 전원 라인(PL3)과 제4 전원 라인(PL4)에는 제1 전원 전압(VDD1)이 인가되고, 제3 접지 라인(GL3)과 제4 접지 라인(GL4)에는 제1 접지 전압(VSS1)이 인가될 수 있다.
따라서, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 메모리 장치(500)는 제3 전원 라인(PL3) 및 제4 전원 라인(PL4)을 통해 제공되는 제1 전원 전압(VDD1)을 사용하여 동작할 수 있다.
한편, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 데이터 입출력 버퍼(600)는 비활성화되고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 메모리 장치(500)는 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)를 통해 상기 외부의 메모리 컨트롤러와 데이터를 송수신할 수 있다.
예를 들어, 기입 모드에서, 마스터 반도체 다이(100)는 데이터 패드(105)를 통해 상기 외부의 메모리 컨트롤러로부터 데이터(DT)를 수신하고, 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)는 데이터(DT)를 버퍼링한 후, 데이터(DT)를 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 메모리 장치(500)에 제공할 수 있다. 이 때, 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)로부터 출력되는 데이터(DT)는 관통 실리콘 비아(TSV)를 통해 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 메모리 장치(500)에 제공될 수 있다. 데이터(DT)는 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2) 중에서 칩 선택 신호에 기초하여 선택되는 반도체 다이에 포함되는 메모리 장치(500)에 기입될 수 있다.
한편, 독출 모드에서, 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2) 중에서 상기 칩 선택 신호에 기초하여 선택되는 반도체 다이에 포함되는 메모리 장치(500)로부터 독출되는 데이터(DT)는 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)로 전달될 수 있다. 이 때, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 중의 하나에 포함되는 메모리 장치(500)로부터 독출되는 데이터(DT)는 관통 실리콘 비아(TSV)를 통해 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)로 전달될 수 있다. 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)는 데이터 패드(105)를 통해 데이터(DT)를 상기 외부의 메모리 컨트롤러로 제공할 수 있다.
이와 같이, 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)는 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 메모리 장치(500)와 상기 외부의 메모리 컨트롤러 사이에 송수신되는 데이터를 버퍼링할 수 있다.
도 3은 도 2의 적층형 메모리 장치에 포함되는 마스터 반도체 다이의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 마스터 반도체 다이(100)는 메모리 장치(500), 데이터 입출력 버퍼(600), 제1 전원 커패시터(C1), 및 제2 전원 커패시터(C2)를 포함할 수 있다.
메모리 장치(500) 및 제1 전원 커패시터(C1)는 제1 전원 라인(PL1)과 제1 접지 라인(GL1) 사이에 연결되고, 데이터 입출력 버퍼(600) 및 제2 전원 커패시터(C2)는 제2 전원 라인(PL2)과 제2 접지 라인(GL2) 사이에 연결될 수 있다.
도 2를 참조하여 상술한 바와 같이, 제1 전원 라인(PL1)에는 제1 전원 전압(VDD1)이 인가되고, 제1 접지 라인(GL1)에는 제1 접지 전압(VSS1)이 인가되고, 제2 전원 라인(PL2)에는 제2 전원 전압(VDD2)이 인가되고, 제2 접지 라인(GL2)에는 제2 접지 전압(VSS2)이 인가될 수 있다. 또한, 제1 전원 라인(PL1)과 제2 전원 라인(PL2)은 전기적으로 서로 차단되고, 제1 접지 라인(GL1)과 제2 접지 라인(GL2)은 전기적으로 서로 차단될 수 있다.
따라서 메모리 장치(500)는 제1 전원 전압(VDD1)을 사용하여 동작하고, 데이터 입출력 버퍼(600)는 제2 전원 전압(VDD2)을 사용하여 동작할 수 있다.
제1 전원 커패시터(C1)는 메모리 장치(500)가 제1 전원 라인(PL1)으로부터 제공되는 전하를 사용하여 동작하는 경우 제1 전원 라인(PL1)의 전압이 일시적으로 강하되는 현상을 감소시킬 수 있다. 또한, 제2 전원 커패시터(C2)는 데이터 입출력 버퍼(600)가 제2 전원 라인(PL2)으로부터 제공되는 전하를 사용하여 동작하는 경우 제2 전원 라인(PL2)의 전압이 일시적으로 강하되는 현상을 감소시킬 수 있다.
메모리 장치(500)는 메모리 셀 어레이(300) 및 주변 회로(400)를 포함하고, 주변 회로(400)는 제어 로직(410), 어드레스 레지스터(420), 로우 어드레스 버퍼(421), 뱅크 제어 로직(430), 로우 어드레스 멀티플렉서(RA MUX)(440), 컬럼 어드레스 래치(CA LATCH)(450), 로우 디코더(460), 컬럼 디코더(470), 리프레시 어드레스 생성기(480), 입출력 게이팅 회로(490), 및 센스 앰프(495)를 포함할 수 있다.
메모리 셀 어레이(300)는 제1 내지 제4 뱅크 어레이들(300a, 300b, 300c, 300d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(300a, 300b, 300c, 300d) 각각은 복수의 메모리 블록들을 포함할 수 있고, 상기 복수의 메모리 블록들 각각은 복수의 메모리 페이지들을 포함할 수 있다.
로우 디코더(460)는 제1 내지 제4 뱅크 어레이들(300a, 300b, 300c, 300d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(460a, 460b, 460c, 460d)을 포함하고, 컬럼 디코더(470)는 제1 내지 제4 뱅크 어레이들(300a, 300b, 300c, 300d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(470a, 470b, 470c, 470d)을 포함하며, 센스 앰프(495)는 제1 내지 제4 뱅크 어레이들(300a, 300b, 300c, 300d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(495a, 495b, 495c, 495d)을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(300a, 300b, 300c, 300d), 제1 내지 제4 뱅크 센스 앰프들(495a, 495b, 495c, 495d), 제1 내지 제4 뱅크 로우 디코더들(460a, 460b, 460c, 460d) 및 제1 내지 제4 뱅크 컬럼 디코더들(470a, 470b, 470c, 470d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 3에는 4개의 뱅크들을 포함하는 메모리 장치(500)의 예가 도시되어 있으나, 실시예에 따라, 메모리 장치(500)는 임의의 수의 뱅크들을 포함할 수 있다.
제어 로직(410)은 메모리 장치(500)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(410)은 메모리 장치(500)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(410)은 상기 외부의 메모리 컨트롤러로부터 수신되는 커맨드 신호(CMD)를 디코딩하는 커맨드 디코더(411) 및 메모리 장치(500)의 동작 모드를 설정하기 위한 모드 레지스터(412)를 포함할 수 있다. 예를 들어, 커맨드 디코더(411)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드 신호(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 제어 로직(410)은 동기 방식으로 메모리 장치(500)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다. 또한, 제어 로직(410)은 리프레시 어드레스 생성기(480)가 리프레시 동작을 수행할 리프레시 로우 어드레스(REF_ADDR)를 생성하도록 리프레시 어드레스 생성기(480)를 제어할 수 있다. 제어 로직(410)은 리프레시 동작 수행시 활성화된 리프레시 신호(REF)를 출력하고 상기 리프레시 동작 수행이 종료되면 비활성화된 리프레시 신호(REF)를 출력할 수 있다.
어드레스 레지스터(420)는 상기 외부의 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 액티브 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스 신호(ADDR)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 액티브 로우 어드레스(ROW_ADDR)를 로우 어드레스 버퍼(421)에 제공하고, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(450)에 제공할 수 있다.
로우 어드레스 버퍼(421)는 액티브 로우 어드레스(ROW_ADDR)를 일시적으로 저장하고 액티브 로우 어드레스(ROW_ADDR)를 리프레시 어드레스 생성기(480) 및 로우 어드레스 멀티플렉서(440)에 제공할 수 있다.
리프레시 어드레스 생성기(480)는 제어 로직(410)의 제어 하에 액티브 로우 어드레스(ROW_ADDR)에 기초하여 리프레시 동작을 수행할 리프레시 로우 어드레스(REF_ADDR)를 생성할 수 있다.
뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(460a, 460b, 460c, 460d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(470a, 470b, 470c, 470d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(440)는 로우 어드레스 버퍼(421)로부터 액티브 로우 어드레스(ROW_ADDR)를 수신하고, 리프레시 어드레스 생성기(480)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(440)는 리프레시 신호(REF)에 응답하여 액티브 로우 어드레스(ROW_ADDR) 및 리프레시 로우 어드레스(REF_ADDR) 중의 하나를 선택적으로 출력할 수 있다. 예를 들어, 로우 어드레스 멀티플렉서(440)는 활성화된 리프레시 신호(REF)를 수신하는 경우 리프레시 로우 어드레스(REF_ADDR)를 출력하고 비활성화된 리프레시 신호(REF)를 수신하는 경우 액티브 로우 어드레스(ROW_ADDR)를 출력할 수 있다. 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(460a, 460b, 460c, 460d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(460a, 460b, 460c, 460d) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 페이지를 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 상기 로우 어드레스에 상응하는 페이지의 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(450)는 어드레스 레지스터(420)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(450)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(450)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(470a, 470b, 470c, 470d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(470a, 470b, 470c, 470d) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(300a, 300b, 300c, 300d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(300a, 300b, 300c, 300d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(300a, 300b, 300c, 300d) 중 하나의 뱅크 어레이에서 독출될 데이터(DT)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DT)는 데이터 입출력 버퍼(600)에 제공될 수 있다. 데이터 입출력 버퍼(600)는 데이터(DT)를 상기 외부의 메모리 컨트롤러에 제공할 수 있다. 제1 내지 제4 뱅크 어레이들(300a, 300b, 300c, 300d) 중 하나의 뱅크 어레이에 기입될 데이터(DT)는 상기 외부의 메모리 컨트롤러로부터 데이터 입출력 버퍼(600)에 제공될 수 있다. 데이터 입출력 버퍼(600)에 제공된 데이터(DT)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
한편, 도 2를 참조하여 상술한 바와 같이, 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)는 관통 실리콘 비아(TSV)를 통해 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 메모리 장치(500)와 연결될 수 있다. 따라서, 도 3에 도시된 바와 같이, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 메모리 장치(500)로부터 독출된 데이터(DT)는 관통 실리콘 비아(TSV)를 통해 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)에 제공되고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 메모리 장치(500)에 기입될 데이터(DT)는 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)로부터 관통 실리콘 비아(TSV)를 통해 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 메모리 장치(500)에 제공될 수 있다.
도 4는 도 2의 적층형 메모리 장치에 포함되는 슬레이브 반도체 다이의 일 예를 나타내는 블록도이다.
도 2의 적층형 메모리 장치(10)에 포함되는 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각은 도 4에 도시되는 슬레이브 반도체 다이(200)로 구현될 수 있다.
도 4를 참조하면, 슬레이브 반도체 다이(200)는 메모리 장치(500), 데이터 입출력 버퍼(600), 제3 전원 커패시터(C3), 및 제4 전원 커패시터(C4)를 포함할 수 있다.
메모리 장치(500) 및 제3 전원 커패시터(C3)는 제3 전원 라인(PL3)과 제3 접지 라인(GL3) 사이에 연결되고, 데이터 입출력 버퍼(600) 및 제4 전원 커패시터(C4)는 제4 전원 라인(PL4)과 제4 접지 라인(GL4) 사이에 연결될 수 있다.
도 2를 참조하여 상술한 바와 같이, 제3 전원 라인(PL3)에는 제1 전원 전압(VDD1)이 인가되고, 제3 접지 라인(GL3)에는 제1 접지 전압(VSS1)이 인가될 수 있다. 따라서 메모리 장치(500)는 제1 전원 전압(VDD1)을 사용하여 동작할 수 있다.
또한, 제3 전원 라인(PL3)과 제4 전원 라인(PL4)은 연결 부재(201)를 통해 서로 전기적으로 연결되고, 제3 접지 라인(GL3)과 제4 접지 라인(GL4)은 연결 부재(201)를 통해 서로 전기적으로 연결될 수 있다. 따라서 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1) 사이에는 제3 전원 커패시터(C3)와 제4 전원 커패시터(C4)가 병렬로 연결되므로, 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1) 사이에 연결되는 전원 커패시터의 커패시턴스가 증가될 수 있다. 따라서 메모리 장치(500)가 제3 전원 라인(PL3)으로부터 제공되는 전하를 사용하여 동작하는 경우 제3 전원 라인(PL3)의 전압이 일시적으로 강하되는 현상은 더욱 감소될 수 있다.
도 4의 슬레이브 반도체 다이(200)에 포함되는 메모리 장치(500)는 도 3의 마스터 반도체 다이(100)에 포함되는 메모리 장치(500)와 동일하다. 따라서 중복되는 설명은 생략한다.
한편, 슬레이브 반도체 다이(200)에 포함되는 데이터 입출력 버퍼(600)는 비활성화되어 사용되지 않을 수 있다. 따라서 슬레이브 반도체 다이(200)에 포함되는 메모리 장치(500)로부터 독출된 데이터(DT)는 입출력 게이팅 회로(490)에 포함되는 상기 독출 데이터 래치들에 저장되고, 상기 독출 데이터 래치들에 저장된 데이터(DT)는 관통 실리콘 비아(TSV)를 통해 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)에 제공되고, 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)는 데이터(DT)를 상기 외부의 메모리 컨트롤러에 제공할 수 있다. 한편, 슬레이브 반도체 다이(200)에 포함되는 메모리 장치(500)에 기입될 데이터(DT)는 상기 외부의 메모리 컨트롤러로부터 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)에 제공되고, 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)는 데이터(DT)를 관통 실리콘 비아(TSV)를 통해 슬레이브 반도체 다이(200)에 포함되는 입출력 게이팅 회로(490)의 상기 기입 드라이버에 제공할 수 있다. 따라서 슬레이브 반도체 다이(200)에 포함되는 입출력 게이팅 회로(490)는 마스터 반도체 다이(100)에 포함되는 데이터 입출력 버퍼(600)로부터 수신되는 데이터(DT)를 메모리 셀 어레이(300)에 기입할 수 있다.
최근 전자 장치의 동작 속도가 증가함에 따라 메모리 장치와 메모리 컨트롤러 사이의 데이터 전송 속도 또한 증가하고 있다. 따라서 메모리 장치(500)와 데이터 입출력 버퍼(600)가 하나의 전원 전압을 사용하여 동작하는 경우, 데이터 입출력 버퍼(600)와 상기 외부의 메모리 컨트롤러 사이에 고속으로 데이터가 전송되는 동안 생성되는 노이즈로 인해 상기 전원 전압의 레벨이 흔들릴 수 있다. 이 경우, 메모리 장치(500)의 동작에 오류가 발생할 수 있다.
그러나, 도 1 내지 4를 참조하여 상술한 바와 같이, 본 발명에 따른 적층형 메모리 장치(10)의 경우, 메모리 셀 어레이(300) 및 주변 회로(400)를 포함하는 메모리 장치(500)는 제1 전원 전압(VDD1)을 사용하여 동작하고, 데이터 입출력 버퍼(600)는 제2 전원 전압(VDD2)을 사용하여 동작할 수 있다. 따라서 본 발명에 따른 적층형 메모리 장치(10)는 고속 데이터 전송 동작에 따른 동작 오류를 효과적으로 방지할 수 있다.
또한, 상술한 바와 같이, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 데이터 입출력 버퍼(600)는 비활성화되어 사용되지 않으므로, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3)과 제4 전원 라인(PL4)은 연결 부재(201)를 통해 서로 전기적으로 연결되고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 접지 라인(GL3)과 제4 접지 라인(GL4)은 연결 부재(201)를 통해 서로 전기적으로 연결되더라도, 적층형 메모리 장치(10)는 정상적으로 동작할 수 있다.
복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3)과 제4 전원 라인(PL4)이 서로 전기적으로 연결되고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 접지 라인(GL3)과 제4 접지 라인(GL4)이 서로 전기적으로 연결됨으로써, 제3 전원 라인(PL3) 및 제4 전원 라인(PL4)에 인가되는 제1 전원 전압(VDD1)과 제3 접지 라인(GL3) 및 제4 접지 라인(GL4)에 인가되는 제1 접지 전압(VSS1) 사이에는 제3 전원 커패시터(C3) 및 제4 전원 커패시터(C4)가 병렬로 연결될 수 있다. 따라서 복수의 슬레이브 반도체 다이들(200-1, 200-2)에서, 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1) 사이에 연결되는 전원 커패시터의 커패시턴스가 증가될 수 있다. 따라서 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 메모리 장치(500)의 동작에 따라 제3 전원 라인(PL3) 및 제4 전원 라인(PL4)의 전압이 일시적으로 강하되는 현상은 효과적으로 감소될 수 있다.
도 5는 도 2의 적층형 메모리 장치에 포함되는 슬레이브 반도체 다이에서 제3 전원 라인의 전압 변화를 설명하기 위한 도면이다.
도 5에서, 가로축은 시간을 나타내고, 세로축은 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3)의 전압을 나타낸다.
도 5에서, 제1 그래프(A)는 제3 전원 라인(PL3)과 제4 전원 라인(PL4)이 서로 전기적으로 차단되고, 제3 접지 라인(GL3)과 제4 접지 라인(GL4)이 서로 전기적으로 차단된 경우에, 제3 전원 라인(PL3)의 전압을 나타내고, 제2 그래프(B)는 제3 전원 라인(PL3)과 제4 전원 라인(PL4)이 서로 전기적으로 연결되고, 제3 접지 라인(GL3)과 제4 접지 라인(GL4)이 서로 전기적으로 연결된 경우에, 제3 전원 라인(PL3)의 전압을 나타낸다.
도 5를 참조하면, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 메모리 장치(500)가 대기 상태(idle state)인 경우, 제3 전원 라인(PL3)의 전압은 제1 전원 전압(VDD1)으로 유지될 수 있다. 그러나, 메모리 장치(500)가 제3 전원 라인(PL3)으로부터 제공되는 전하를 사용하여 동작하는 경우 제3 전원 라인(PL3)의 전압은 일시적으로 강하할 수 있다.
이 때, 제3 전원 라인(PL3)과 제4 전원 라인(PL4)이 서로 전기적으로 차단되고, 제3 접지 라인(GL3)과 제4 접지 라인(GL4)이 서로 전기적으로 차단된 경우, 제3 전원 라인(PL3)과 제3 접지 라인(GL3) 사이에는 제3 전원 커패시터(C3) 만이 연결되므로, 제1 그래프(A)에 나타난 바와 같이 제3 전원 라인(PL3)의 전압은 상대적으로 많이 감소될 수 있다. 이 경우, 메모리 장치(500)의 동작에 오류가 발생할 수 있다.
그러나, 제3 전원 라인(PL3)과 제4 전원 라인(PL4)이 서로 전기적으로 연결되고, 제3 접지 라인(GL3)과 제4 접지 라인(GL4)이 서로 전기적으로 연결된 경우, 제3 전원 라인(PL3)과 제3 접지 라인(GL3) 사이에는 제3 전원 커패시터(C3)와 제4 전원 커패시터(C4)가 병렬로 연결되므로, 제2 그래프(B)에 나타난 바와 같이 제3 전원 라인(PL3)의 전압은 상대적으로 적게 감소될 수 있다.
복수의 슬레이브 반도체 다이들(200-1, 200-2)은 관통 실리콘 비아(TSV)를 통해 제1 전원 전압(VDD1)을 수신하므로, 관통 실리콘 비아(TSV)에 의한 전압 강하로 인해 복수의 슬레이브 반도체 다이들(200-1, 200-2)에 제공되는 제1 전원 전압(VDD1)의 크기는 마스터 반도체 다이(100)에 제공되는 제1 전원 전압(VDD1)의 크기보다 작을 수 있다.
그러나, 상술한 바와 같이, 복수의 슬레이브 반도체 다이들(200-1, 200-2)에서, 제3 전원 라인(PL3)과 제4 전원 라인(PL4)이 서로 전기적으로 연결되고, 제3 접지 라인(GL3)과 제4 접지 라인(GL4)이 서로 전기적으로 연결되므로, 메모리 장치(500)의 동작에 따른 제3 전원 라인(PL3)의 전압 강하는 억제될 수 있다. 따라서 본 발명에 따른 적층형 메모리 장치(10)는 동작 오류를 효과적으로 감소시킬 수 있다.
도 6은 도 2에 도시된 적층형 메모리 장치의 일 예를 나타내는 도면이다.
도 6에는 도 2에 도시된 적층형 메모리 장치(10)의 단면도의 일 예가 도시된다.
설명의 편의를 위해, 도 6에는 제1 전원 라인(PL1), 제2 전원 라인(PL2), 제3 전원 라인(PL3), 및 제4 전원 라인(PL4)과 관련되는 사항만이 도시된다.
도 6을 참조하면, 적층형 메모리 장치(10a)는 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2)을 포함할 수 있다.
마스터 반도체 다이(100)는 후면에 형성되는 제1 후면 패드(BPAD1) 및 제2 후면 패드(BPAD2)를 포함할 수 있다.
복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각은 전면에 형성되는 제1 전면 패드(FPAD1) 및 제2 전면 패드(FPAD2)와 후면에 형성되는 제1 후면 패드(BPAD1) 및 제2 후면 패드(BPAD2)를 포함할 수 있다.
마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2)은 하부에 위치하는 반도체 다이의 제1 후면 패드(BPAD1) 및 제2 후면 패드(BPAD2)와 상부에 위치하는 반도체 다이의 제1 전면 패드(FPAD1) 및 제2 전면 패드(FPAD2)를 각각 범프(BP)를 통해 접합시킴으로써 수직 방향으로 적층될 수 있다.
또한, 마스터 반도체 다이(100)는 전면에 형성되는 제1 외부 패드(101) 및 제3 외부 패드(103)를 포함하고, 제1 외부 패드(101)를 통해 제1 전원 전압(VDD1)을 수신하고, 제3 외부 패드(103)를 통해 제2 전원 전압(VDD2)을 수신할 수 있다.
마스터 반도체 다이(100)는 복수의 레이어(layer)들에 형성되는 복수의 배선 패턴들(M1-1, M1-2, M1-3)을 포함하는 제1 전원 라인(PL1) 및 복수의 레이어들에 형성되는 복수의 배선 패턴들(M2-1, M2-2, M2-3)을 포함하는 제2 전원 라인(PL2)을 포함하고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각은 복수의 레이어들에 형성되는 복수의 배선 패턴들(M3-1, M3-2, M3-3)을 포함하는 제3 전원 라인(PL3) 및 복수의 레이어들에 형성되는 복수의 배선 패턴들(M4-1, M4-2, M4-3)을 포함하는 제4 전원 라인(PL4)을 포함할 수 있다.
제1 전원 라인(PL1)에 포함되는 복수의 배선 패턴들(M1-1, M1-2, M1-3)은 콘택 플러그(CP)를 통해 서로 전기적으로 연결되고, 제2 전원 라인(PL2)에 포함되는 복수의 배선 패턴들(M2-1, M2-2, M2-3)은 콘택 플러그(CP)를 통해 서로 전기적으로 연결되고, 제3 전원 라인(PL3)에 포함되는 복수의 배선 패턴들(M3-1, M3-2, M3-3)은 콘택 플러그(CP)를 통해 서로 전기적으로 연결되고, 제4 전원 라인(PL4)에 포함되는 복수의 배선 패턴들(M4-1, M4-2, M4-3)은 콘택 플러그(CP)를 통해 서로 전기적으로 연결될 수 있다.
마스터 반도체 다이(100)에서, 제1 전원 라인(PL1)은 제1 전원 전압(VDD1)에 연결되고, 제2 전원 라인(PL2)은 제2 전원 전압(VDD2)에 연결될 수 있다.
도 6에 도시된 바와 같이, 마스터 반도체 다이(100)에 포함되는 제1 전원 라인(PL1)은 제1 관통 실리콘 비아(TSV1), 제1 후면 패드(BPAD1), 범프(BP), 및 상부에 적층되는 슬레이브 반도체 다이(200-1)의 제1 전면 패드(FPAD1)를 통해 상부에 적층되는 슬레이브 반도체 다이(200-1)에 포함되는 제3 전원 라인(PL3)과 전기적으로 연결될 수 있다. 또한, 슬레이브 반도체 다이(200-1)에 포함되는 제3 전원 라인(PL3)은 제3 관통 실리콘 비아(TSV3), 제1 후면 패드(BPAD1), 범프(BP), 및 상부에 적층되는 슬레이브 반도체 다이(200-2)의 제1 전면 패드(FPAD1)를 통해 상부에 적층되는 슬레이브 반도체 다이(200-2)에 포함되는 제3 전원 라인(PL3)과 전기적으로 연결될 수 있다.
한편, 도 6에 도시된 바와 같이, 마스터 반도체 다이(100)에 포함되는 제2 전원 라인(PL2)과 마스터 반도체 다이(100)의 상부에 적층되는 슬레이브 반도체 다이(200-1)에 포함되는 제3 전원 라인(PL3)을 연결하는 관통 실리콘 비아는 형성되지 않을 수 있다. 따라서, 마스터 반도체 다이(100)에 포함되는 제2 전원 라인(PL2)은 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제4 전원 라인(PL4)과 전기적으로 차단될 수 있다.
일 실시예에 있어서, 슬레이브 반도체 다이(200-1)에 포함되는 제4 전원 라인(PL4)은 제4 관통 실리콘 비아(TSV4), 제2 후면 패드(BPAD2), 범프(BP), 및 상부에 적층되는 슬레이브 반도체 다이(200-2)의 제2 전면 패드(FPAD2)를 통해 상부에 적층되는 슬레이브 반도체 다이(200-2)에 포함되는 제4 전원 라인(PL4)과 전기적으로 연결될 수 있다.
한편, 도 6에 도시된 바와 같이, 마스터 반도체 다이(100)에 포함되는 제1 전원 라인(PL1)과 제2 전원 라인(PL2)은 개방(open) 상태로 형성되는 메탈 옵션(metal option)(110)에 의해 서로 분리되고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3)과 제4 전원 라인(PL4)은 단락(close) 상태로 형성되는 메탈 옵션(210)에 의해 서로 연결될 수 있다. 예를 들어, 적층형 메모리 장치(10a)의 제조 과정에서, 마스터 반도체 다이(100)의 경우 제1 전원 라인(PL1)과 제2 전원 라인(PL2)을 분리시키는 메탈 마스크를 사용하여 메탈 옵션(110)을 형성하고, 복수의 슬레이브 반도체 다이들(200-1, 200-2)의 경우 제3 전원 라인(PL3)과 제4 전원 라인(PL4)을 연결시키는 메탈 마스크를 사용하여 메탈 옵션(210)을 형성할 수 있다.
따라서 도 6에 도시된 적층형 메모리 장치(10a)의 경우, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3) 및 제4 전원 라인(PL4)은 복수의 슬레이브 반도체 다이들(200-1, 200-2) 내부에서 전기적으로 서로 연결될 수 있다.
도 6의 적층형 메모리 장치(10a)에서 제3 전원 라인(PL3)과 제4 전원 라인(PL4) 사이에 형성되는 메탈 옵션(210)은 도 2의 적층형 메모리 장치(10)에서 제3 전원 라인(PL3)과 제4 전원 라인(PL4)을 전기적으로 연결하는 연결 부재(201)의 일 예에 상응할 수 있다.
이상, 도 6을 참조하여 마스터 반도체 다이(100)에 포함되는 제1 전원 라인(PL1)과 제2 전원 라인(PL2)을 전기적으로 차단하고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3)과 제4 전원 라인(PL4)을 전기적으로 연결하는 방법의 일 예에 대해 설명하였으며, 이와 동일한 방법으로 마스터 반도체 다이(100)에 포함되는 제1 접지 라인(GL1)과 제2 접지 라인(GL2)을 전기적으로 차단하고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 접지 라인(GL3)과 제4 접지 라인(GL4)을 전기적으로 연결할 수 있다.
도 7은 도 2에 도시된 적층형 메모리 장치의 다른 예를 나타내는 도면이다.
도 7에는 도 2에 도시된 적층형 메모리 장치(10)의 단면도의 다른 예가 도시된다.
설명의 편의를 위해, 도 7에는 제1 전원 라인(PL1), 제2 전원 라인(PL2), 제3 전원 라인(PL3), 및 제4 전원 라인(PL4)과 관련되는 사항만이 도시된다.
도 7을 참조하면, 적층형 메모리 장치(10b)는 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2)을 포함할 수 있다.
도 7에 도시된 적층형 메모리 장치(10b)는 메탈 옵션(110) 및 메탈 옵션(210) 대신에 연결 패드(220)를 포함한다는 사항을 제외하고는 도 6에 도시된 적층형 메모리 장치(10a)와 동일하다. 따라서 중복되는 설명은 생략하고 이하에서는 연결 패드(220)에 대해서만 설명한다.
도 8은 도 7에 도시된 적층형 메모리 장치에 포함되는 슬레이브 반도체 다이의 후면을 나타내는 평면도이다.
도 7 및 8을 참조하면, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각은 제1 후면 패드(BPAD1) 및 제2 후면 패드(BPAD2)가 형성되는 후면 상에서 제1 후면 패드(BPAD1)와 제2 후면 패드(BPAD2) 사이에 서로 접하도록 형성되는 적어도 하나의 연결 패드(220)를 포함할 수 있다.
도 8에는 예시적으로 슬레이브 반도체 다이(200)의 후면에 형성되는 제1 후면 패드(BPAD1) 및 제2 후면 패드(BPAD2) 사이에 세 개의 연결 패드(220-1, 220-2, 220-3)가 형성된 것을 나타낸다.
일 실시예에 있어서, 적어도 하나의 연결 패드(220)는 제1 후면 패드(BPAD1) 및 제2 후면 패드(BPAD2)를 형성하는 공정과 동일한 공정을 반복적으로 수행함으로써 형성될 수 있다.
따라서 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각의 후면에 형성되는 제1 후면 패드(BPAD1) 및 제2 후면 패드(BPAD2)는 상기 후면에 형성되는 적어도 하나의 연결 패드(220)를 통해 서로 전기적으로 연결될 수 있다.
도 6을 참조하여 상술한 바와 같이, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 형성되는 제1 후면 패드(BPAD1)는 제3 관통 실리콘 비아(TSV3)를 통해 제3 전원 라인(PL3)과 연결되고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 형성되는 제2 후면 패드(BPAD2)는 제4 관통 실리콘 비아(TSV4)를 통해 제4 전원 라인(PL4)과 연결될 수 있다. 따라서 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3)과 제4 전원 라인(PL4)은 적어도 하나의 연결 패드(220)를 통해 서로 전기적으로 연결될 수 있다.
도 7의 적층형 메모리 장치(10b)에서 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제1 후면 패드(BPAD1)와 제2 후면 패드(BPAD2) 사이에 형성되는 적어도 하나의 연결 패드(220)는 도 2의 적층형 메모리 장치(10)에서 제3 전원 라인(PL3)과 제4 전원 라인(PL4)을 전기적으로 연결하는 연결 부재(201)의 일 예에 상응할 수 있다.
한편, 마스터 반도체 다이(100)의 후면에 형성되는 제1 후면 패드(BPAD1)와 제2 후면 패드(BPAD2) 사이에는 연결 패드가 형성되지 않고, 마스터 반도체 다이(100)에 포함되는 제2 전원 라인(PL2)과 마스터 반도체 다이(100)의 상부에 적층되는 슬레이브 반도체 다이(200-1)에 포함되는 제3 전원 라인(PL3)을 연결하는 관통 실리콘 비아는 형성되지 않으므로, 마스터 반도체 다이(100)에 포함되는 제1 전원 라인(PL1)과 제2 전원 라인(PL2)은 서로 전기적으로 차단될 수 있다.
이상, 도 7을 참조하여 마스터 반도체 다이(100)에 포함되는 제1 전원 라인(PL1)과 제2 전원 라인(PL2)을 전기적으로 차단하고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3)과 제4 전원 라인(PL4)을 전기적으로 연결하는 방법의 일 예에 대해 설명하였으며, 이와 동일한 방법으로 마스터 반도체 다이(100)에 포함되는 제1 접지 라인(GL1)과 제2 접지 라인(GL2)을 전기적으로 차단하고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 접지 라인(GL3)과 제4 접지 라인(GL4)을 전기적으로 연결할 수 있다.
도 9는 도 2에 도시된 적층형 메모리 장치의 또 다른 예를 나타내는 도면이다.
도 9에는 도 2에 도시된 적층형 메모리 장치(10)의 단면도의 또 다른 예가 도시된다.
설명의 편의를 위해, 도 9에는 제1 전원 라인(PL1), 제2 전원 라인(PL2), 제3 전원 라인(PL3), 및 제4 전원 라인(PL4)과 관련되는 사항만이 도시된다.
도 9를 참조하면, 적층형 메모리 장치(10c)는 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2)을 포함할 수 있다.
도 9에 도시된 적층형 메모리 장치(10c)는 메탈 옵션(110) 및 메탈 옵션(210) 대신에 연결 배선(230)을 포함한다는 사항을 제외하고는 도 6에 도시된 적층형 메모리 장치(10a)와 동일하다. 따라서 중복되는 설명은 생략하고 이하에서는 연결 배선(230)에 대해서만 설명한다.
도 10은 도 9에 도시된 적층형 메모리 장치에 포함되는 슬레이브 반도체 다이의 후면을 나타내는 평면도이다.
도 9 및 10을 참조하면, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각은 제1 후면 패드(BPAD1) 및 제2 후면 패드(BPAD2)가 형성되는 후면 상에서 제1 후면 패드(BPAD1)와 제2 후면 패드(BPAD2)를 서로 연결하도록 형성되는 연결 배선(230)을 포함할 수 있다.
일 실시예에 있어서, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각의 후면에 제1 후면 패드(BPAD1) 및 제2 후면 패드(BPAD2)를 형성한 후, 제1 후면 패드(BPAD1)와 제2 후면 패드(BPAD2) 사이에 배선 공정을 추가적으로 수행하여 연결 배선(230)을 형성할 수 있다.
따라서 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각의 후면에 형성되는 제1 후면 패드(BPAD1) 및 제2 후면 패드(BPAD2)는 상기 후면에 형성되는 연결 배선(230)을 통해 서로 전기적으로 연결될 수 있다.
도 6을 참조하여 상술한 바와 같이, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 형성되는 제1 후면 패드(BPAD1)는 제3 관통 실리콘 비아(TSV3)를 통해 제3 전원 라인(PL3)과 연결되고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 형성되는 제2 후면 패드(BPAD2)는 제4 관통 실리콘 비아(TSV4)를 통해 제4 전원 라인(PL4)과 연결될 수 있다. 따라서 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3)과 제4 전원 라인(PL4)은 연결 배선(230)을 통해 서로 전기적으로 연결될 수 있다.
도 9의 적층형 메모리 장치(10c)에서 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제1 후면 패드(BPAD1)와 제2 후면 패드(BPAD2) 사이에 형성되는 연결 배선(230)은 도 2의 적층형 메모리 장치(10)에서 제3 전원 라인(PL3)과 제4 전원 라인(PL4)을 전기적으로 연결하는 연결 부재(201)의 일 예에 상응할 수 있다.
한편, 마스터 반도체 다이(100)의 후면에 형성되는 제1 후면 패드(BPAD1)와 제2 후면 패드(BPAD2) 사이에는 연결 배선이 형성되지 않고, 마스터 반도체 다이(100)에 포함되는 제2 전원 라인(PL2)과 마스터 반도체 다이(100)의 상부에 적층되는 슬레이브 반도체 다이(200-1)에 포함되는 제3 전원 라인(PL3)을 연결하는 관통 실리콘 비아는 형성되지 않으므로, 마스터 반도체 다이(100)에 포함되는 제1 전원 라인(PL1)과 제2 전원 라인(PL2)은 서로 전기적으로 차단될 수 있다.
이상, 도 9를 참조하여 마스터 반도체 다이(100)에 포함되는 제1 전원 라인(PL1)과 제2 전원 라인(PL2)을 전기적으로 차단하고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3)과 제4 전원 라인(PL4)을 전기적으로 연결하는 방법의 일 예에 대해 설명하였으며, 이와 동일한 방법으로 마스터 반도체 다이(100)에 포함되는 제1 접지 라인(GL1)과 제2 접지 라인(GL2)을 전기적으로 차단하고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 접지 라인(GL3)과 제4 접지 라인(GL4)을 전기적으로 연결할 수 있다.
도 11은 도 2에 도시된 적층형 메모리 장치의 또 다른 예를 나타내는 도면이다.
도 11에는 도 2에 도시된 적층형 메모리 장치(10)의 단면도의 또 다른 예가 도시된다.
설명의 편의를 위해, 도 11에는 제1 전원 라인(PL1), 제2 전원 라인(PL2), 제3 전원 라인(PL3), 및 제4 전원 라인(PL4)과 관련되는 사항만이 도시된다.
도 11을 참조하면, 적층형 메모리 장치(10d)는 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2)을 포함할 수 있다.
마스터 반도체 다이(100)는 후면에 형성되는 제1 후면 패드(BPAD1) 및 제2 후면 패드(BPAD2)를 포함할 수 있다.
복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각은 전면에 형성되는 제1 전면 패드(FPAD1) 및 제2 전면 패드(FPAD2)와 후면에 형성되는 제1 후면 패드(BPAD1) 및 제2 후면 패드(BPAD2)를 포함할 수 있다.
마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2)은 하부에 위치하는 반도체 다이의 제1 후면 패드(BPAD1) 및 제2 후면 패드(BPAD2)와 상부에 위치하는 반도체 다이의 제1 전면 패드(FPAD1) 및 제2 전면 패드(FPAD2)를 각각 범프(BP)를 통해 접합시킴으로써 수직 방향으로 적층될 수 있다.
또한, 마스터 반도체 다이(100)는 전면에 형성되는 제1 외부 패드(101) 및 제3 외부 패드(103)를 포함하고, 제1 외부 패드(101)를 통해 제1 전원 전압(VDD1)을 수신하고, 제3 외부 패드(103)를 통해 제2 전원 전압(VDD2)을 수신할 수 있다.
마스터 반도체 다이(100)는 복수의 레이어들에 형성되는 복수의 배선 패턴들(M1-1, M1-2, M1-3)을 포함하는 제1 전원 라인(PL1) 및 복수의 레이어들에 형성되는 복수의 배선 패턴들(M2-1, M2-2, M2-3)을 포함하는 제2 전원 라인(PL2)을 포함하고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각은 복수의 레이어들에 형성되는 복수의 배선 패턴들(M3-1, M3-2, M3-3)을 포함하는 제3 전원 라인(PL3) 및 복수의 레이어들에 형성되는 복수의 배선 패턴들(M4-1, M4-2, M4-3)을 포함하는 제4 전원 라인(PL4)을 포함할 수 있다.
제1 전원 라인(PL1)에 포함되는 복수의 배선 패턴들(M1-1, M1-2, M1-3)은 콘택 플러그(CP)를 통해 서로 전기적으로 연결되고, 제2 전원 라인(PL2)에 포함되는 복수의 배선 패턴들(M2-1, M2-2, M2-3)은 콘택 플러그(CP)를 통해 서로 전기적으로 연결되고, 제3 전원 라인(PL3)에 포함되는 복수의 배선 패턴들(M3-1, M3-2, M3-3)은 콘택 플러그(CP)를 통해 서로 전기적으로 연결되고, 제4 전원 라인(PL4)에 포함되는 복수의 배선 패턴들(M4-1, M4-2, M4-3)은 콘택 플러그(CP)를 통해 서로 전기적으로 연결될 수 있다.
마스터 반도체 다이(100)에서, 제1 전원 라인(PL1)은 제1 전원 전압(VDD1)에 연결되고, 제2 전원 라인(PL2)은 제2 전원 전압(VDD2)에 연결될 수 있다.
도 11에 도시된 바와 같이, 마스터 반도체 다이(100)에 포함되는 제1 전원 라인(PL1)은 제1 관통 실리콘 비아(TSV1), 제1 후면 패드(BPAD1), 범프(BP), 및 상부에 적층되는 슬레이브 반도체 다이(200-1)의 제1 전면 패드(FPAD1)를 통해 상부에 적층되는 슬레이브 반도체 다이(200-1)에 포함되는 제3 전원 라인(PL3)과 전기적으로 연결될 수 있다. 또한, 마스터 반도체 다이(100)에 포함되는 제1 전원 라인(PL1)은 제2 관통 실리콘 비아(TSV2), 제2 후면 패드(BPAD2), 범프(BP), 및 상부에 적층되는 슬레이브 반도체 다이(200-1)의 제2 전면 패드(FPAD2)를 통해 상부에 적층되는 슬레이브 반도체 다이(200-1)에 포함되는 제4 전원 라인(PL4)과 전기적으로 연결될 수 있다.
한편, 슬레이브 반도체 다이(200-1)에 포함되는 제3 전원 라인(PL3)은 제3 관통 실리콘 비아(TSV3), 제1 후면 패드(BPAD1), 범프(BP), 및 상부에 적층되는 슬레이브 반도체 다이(200-2)의 제1 전면 패드(FPAD1)를 통해 상부에 적층되는 슬레이브 반도체 다이(200-2)에 포함되는 제3 전원 라인(PL3)과 전기적으로 연결될 수 있다. 또한, 슬레이브 반도체 다이(200-1)에 포함되는 제3 전원 라인(PL3)은 제4 관통 실리콘 비아(TSV4), 제2 후면 패드(BPAD2), 범프(BP), 및 상부에 적층되는 슬레이브 반도체 다이(200-2)의 제2 전면 패드(FPAD2)를 통해 상부에 적층되는 슬레이브 반도체 다이(200-2)에 포함되는 제4 전원 라인(PL4)과 전기적으로 연결될 수 있다.
이 때, 마스터 반도체 다이(100)에 포함되는 제2 전원 라인(PL2)의 적어도 일부는 제2 관통 실리콘 비아(TSV2) 및 제1 전원 라인(PL1)의 수직 하부에 위치하고, 제1 전원 라인(PL1)과 전기적으로 차단될 수 있다. 또한, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제4 전원 라인(PL4)의 적어도 일부는 제4 관통 실리콘 비아(TSV4) 및 제3 전원 라인(PL3)의 수직 하부에 위치하고, 제3 전원 라인(PL3)과 전기적으로 차단될 수 있다.
또한, 마스터 반도체 다이(100)는 제1 전원 라인(PL1)과 제2 전원 라인(PL2) 사이에 연결되는 제1 전원 스위치(140)를 더 포함할 수 있다. 예를 들어, 제1 전원 스위치(140)는 동일한 레이어에 형성되는 제1 전원 라인(PL1)의 배선 패턴(M1-1)과 제2 전원 라인(PL2)의 배선 패턴(M2-1) 사이에 연결될 수 있다. 일 실시예에 있어서, 제1 전원 스위치(140)는 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터를 포함할 수 있다. 제1 전원 스위치(140)는 논리 하이 레벨을 갖는 제1 전원 제어 신호(PCS1)에 응답하여 턴오프 상태로 유지될 수 있다. 따라서 마스터 반도체 다이(100)에 포함되는 제1 전원 라인(PL1)과 제2 전원 라인(PL2)은 서로 전기적으로 차단될 수 있다.
복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각은 제3 전원 라인(PL3)과 제4 전원 라인(PL4) 사이에 연결되는 제2 전원 스위치(240)를 더 포함할 수 있다. 예를 들어, 제2 전원 스위치(240)는 동일한 레이어에 형성되는 제3 전원 라인(PL3)의 배선 패턴(M3-1)과 제4 전원 라인(PL4)의 배선 패턴(M4-1) 사이에 연결될 수 있다. 일 실시예에 있어서, 제2 전원 스위치(240)는 PMOS 트랜지스터를 포함할 수 있다. 제2 전원 스위치(240)는 논리 로우 레벨을 갖는 제2 전원 제어 신호(PCS2)에 응답하여 턴온 상태로 유지될 수 있다. 따라서 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3)과 제4 전원 라인(PL4)은 서로 전기적으로 연결될 수 있다.
도 11의 적층형 메모리 장치(10d)에서 제3 전원 라인(PL3)과 제4 전원 라인(PL4) 사이에 형성되어 턴온 상태로 유지되는 제2 전원 스위치(240)는 도 2의 적층형 메모리 장치(10)에서 제3 전원 라인(PL3)과 제4 전원 라인(PL4)을 전기적으로 연결하는 연결 부재(201)의 일 예에 상응할 수 있다.
이상, 도 11을 참조하여 마스터 반도체 다이(100)에 포함되는 제1 전원 라인(PL1)과 제2 전원 라인(PL2)을 전기적으로 차단하고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 전원 라인(PL3)과 제4 전원 라인(PL4)을 전기적으로 연결하는 방법의 일 예에 대해 설명하였으며, 이와 동일한 방법으로 마스터 반도체 다이(100)에 포함되는 제1 접지 라인(GL1)과 제2 접지 라인(GL2)을 전기적으로 차단하고, 복수의 슬레이브 반도체 다이들(200-1, 200-2) 각각에 포함되는 제3 접지 라인(GL3)과 제4 접지 라인(GL4)을 전기적으로 연결할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 12를 참조하면, 메모리 시스템(700)은 적층형 메모리 장치(10) 및 메모리 컨트롤러(20)를 포함한다.
적층형 메모리 장치(10)는 마스터 반도체 다이(MD)(100) 및 마스터 반도체 다이(100)의 상부에 적층되는 복수의 슬레이브 반도체 다이들(SD1~SDn)(200-1~200-n)을 포함한다. 여기서, n은 양의 정수를 나타낸다.
마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1~200-n)은 관통 실리콘 비아를 통해 전기적으로 연결되어 신호를 송수신할 수 있다.
마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1~200-n) 각각은 동일한 구조를 갖는 메모리 장치를 포함할 수 있다.
메모리 컨트롤러(20)는 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 적층형 메모리 장치(10)에 제공하고, 이에 기초하여 적층형 메모리 장치(10)에 데이터(DT)를 기입하거나 적층형 메모리 장치(10)로부터 데이터(DT)를 독출한다.
메모리 컨트롤러(20)와 적층형 메모리 장치(10) 사이의 커맨드 신호(CMD), 어드레스 신호(ADDR), 및 데이터(DT)의 송수신은 마스터 반도체 다이(100)를 통해 수행될 수 있다. 예를 들어, 메모리 컨트롤러(20)는 마스터 반도체 다이(100)에 커맨드 신호(CMD), 어드레스 신호(ADDR), 및 데이터(DT)를 제공하고, 마스터 반도체 다이(100)는 상기 관통 실리콘 비아를 통해 커맨드 신호(CMD), 어드레스 신호(ADDR), 및 데이터(DT)를 복수의 슬레이브 반도체 다이들(200-1~200-n)에 전달할 수 있다.
또한, 적층형 메모리 장치(10)는 외부로부터 제1 전원 전압(VDD1) 및 제2 전원 전압(VDD2)을 수신하고, 제1 전원 전압(VDD1)을 상기 관통 실리콘 비아를 통해 복수의 슬레이브 반도체 다이들(200-1~200-n)에 전달할 수 있다.
마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1~200-n) 각각에 포함되는 상기 메모리 장치는 제1 전원 전압(VDD1)을 사용하여 동작할 수 있다.
한편, 마스터 반도체 다이(100)는 제2 전원 전압(VDD2)을 복수의 슬레이브 반도체 다이들(200-1~200-n)에 전달하지 않고, 메모리 컨트롤러(20)와 데이터(DT)를 송수신 하는 데에 사용할 수 있다.
일 실시예에서, 적층형 메모리 장치(10)는 메모리 컨트롤러(20)와 함께 칩-온-칩의 형태로 패키징되고, 본딩 와이어 및/또는 관통 실리콘 비아를 통하여 전기적으로 연결될 수 있다.
다른 실시예에서, 메모리 컨트롤러(20)는 인쇄 회로 기판 상에 장착되고 적층형 메모리 장치(10)는 모듈 기판에 장착된 후 상기 모듈 기판이 상기 인쇄 회로 기판 상의 모듈 슬롯에 장착됨으로써 전기적으로 연결될 수 있다.
도 12의 메모리 시스템(700)에 포함되는 적층형 메모리 장치(10)는 도 1 및 2에 도시되는 적층형 메모리 장치(10)로 구현될 수 있다. 도 1 및 2에 도시되는 적층형 메모리 장치(10)의 구성 및 동작에 대해서는 도 1 내지 11을 참조하여 상술하였으므로, 여기서는 도 12의 메모리 시스템(700)에 포함되는 적층형 메모리 장치(10)에 대한 상세한 설명은 생략한다.
도 13은 본 발명의 일 실시예에 따른 메모리 패키지를 나타내는 블록도이다.
도 13을 참조하면, 메모리 패키지(800)는 베이스 기판(810), 마스터 반도체 다이(100), 및 복수의 슬레이브 반도체 다이들(200-1~200-n)을 포함한다.
마스터 반도체 다이(100)는 베이스 기판(810)의 상부에 적층되고, 복수의 슬레이브 반도체 다이들(200-1~200-n)은 마스터 반도체 다이(100)의 상부에 적층될 수 있다.
일 실시예에 있어서, 베이스 기판(810)은 인쇄 회로 기판(Printed Circuit Board; PCB)일 수 있다.
베이스 기판(810)의 하면에는 외부 연결 부재(820), 예컨대 도전성 범프가 형성될 수 있다. 베이스 기판(810)은 외부 연결 부재(820)를 통해 외부 장치와 신호를 송수신할 수 있다.
베이스 기판(810), 마스터 반도체 다이(100), 및 복수의 슬레이브 반도체 다이들(200-1~200-n)은 내부 연결 부재(830), 예컨대 도전성 범프를 통해 적층될 수 있다.
일 실시예에서, 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1~200-n) 관통 실리콘 비아(TSV)를 통해 전기적으로 연결되어 신호를 송수신할 수 있다.
이와 같이 적층된 베이스 기판(810), 마스터 반도체 다이(100), 및 복수의 슬레이브 반도체 다이들(200-1~200-n)은 밀봉 부재(840)를 이용하여 패키징될 수 있다.
도 13의 메모리 패키지(800)에 포함되는 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1~200-n)은 도 1 및 2에 도시되는 적층형 메모리 장치(10)에 포함되는 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1, 200-2)로 구현될 수 있다. 도 1 및 2에 도시되는 적층형 메모리 장치(10)의 구성 및 동작에 대해서는 도 1 내지 11을 참조하여 상술하였으므로, 여기서는 도 13의 메모리 패키지(800)에 포함되는 마스터 반도체 다이(100) 및 복수의 슬레이브 반도체 다이들(200-1~200-n)에 대한 상세한 설명은 생략한다.
도 14는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 14를 참조하면, 메모리 모듈(900)은 모듈 보드(Module Board)(9010) 상에 장착되는 적어도 하나의 메모리 패키지(910)를 포함할 수 있다. 예를 들어, 메모리 패키지(910)는 DRAM(Dynamic Random Access Memory) 칩으로 구현될 수 있다.
메모리 패키지(910)는 마스터 반도체 다이(920) 및 마스터 반도체 다이(920)의 상부에 적층되는 복수의 슬레이브 반도체 다이들(930)을 포함할 수 있다. 마스터 반도체 다이(920) 및 복수의 슬레이브 반도체 다이들(930)은 관통 실리콘 비아(TSV)를 통해 전기적으로 연결되어 신호를 송수신할 수 있다.
도 14의 메모리 모듈(900)에 포함되는 메모리 패키지(910)는 도 13의 메모리 패키지(800)로 구현될 수 있다. 도 13의 메모리 패키지(800)의 구성 및 동작에 대해서는 도 1 내지 13을 참조하여 상술하였으므로, 여기서는 도 14의 메모리 모듈(900)에 포함되는 메모리 패키지(910)에 대한 상세한 설명은 생략한다.
도 15는 본 발명의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 15를 참조하면, 전자 장치(1000)는 어플리케이션 프로세서(1100), 통신 회로(1200), 사용자 인터페이스(1300), 비휘발성 메모리 장치(NVM)(1400), 휘발성 메모리 장치(1500), 및 파워 서플라이(1600)를 포함한다. 실시예에 따라, 전자 장치(1000)는 퍼스널 컴퓨터(Personal Computer; PC), 랩톱 컴퓨터, 서버 컴퓨터 등과 같은 임의의 전자 장치일 수 있다.
어플리케이션 프로세서(1100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1100)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1100)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신 회로(1200)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신 회로(1200)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신 회로(1200)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치(1500)는 마스터 반도체 다이(MD) 및 마스터 반도체 다이(MD)의 상부에 적층되는 복수의 슬레이브 반도체 다이들(SD1~SDn)을 포함할 수 있다. 마스터 반도체 다이(MD) 및 복수의 슬레이브 반도체 다이들(SD1~SDn)은 관통 실리콘 비아를 통해 전기적으로 연결되어 신호를 송수신할 수 있다. 휘발성 메모리 장치(1500)와 어플리케이션 프로세서(1100) 사이의 신호 및 데이터 송수신은 마스터 반도체 다이(MD)를 통해 수행되고, 마스터 반도체 다이(MD)는 상기 관통 실리콘 비아를 통해 어플리케이션 프로세서(1100)로부터 수신되는 상기 신호 및 상기 데이터를 복수의 슬레이브 반도체 다이들(SD1~SDn)에 전달할 수 있다.
도 15의 전자 장치(1000)에 포함되는 휘발성 메모리 장치(1500)는 도 1 및 2에 도시되는 적층형 메모리 장치(10)로 구현될 수 있다. 도 1 및 2에 도시되는 적층형 메모리 장치(10)의 구성 및 동작에 대해서는 도 1 내지 11을 참조하여 상술하였으므로, 여기서는 도 15의 전자 장치(1000)에 포함되는 휘발성 메모리 장치(1500)에 대한 상세한 설명은 생략한다.
비휘발성 메모리 장치(1400)는 전자 장치(1000)를 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1400)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1300)는 키보드, 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.
파워 서플라이(1600)는 전자 장치(1000)의 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 전자 장치(1000)는 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard DiskDrive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
전자 장치(1000) 또는 전자 장치(1000)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 장치가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
도 16을 참조하면, 컴퓨팅 시스템(2000)은 프로세서(2100), 입출력 허브(IOH)(2200), 입출력 컨트롤러 허브(ICH)(2300), 적어도 하나의 메모리 모듈(2400), 및 그래픽 카드(2500)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(2000)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(2100)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(2100)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(2100)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(2100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 16에는 하나의 프로세서(2100)를 포함하는 컴퓨팅 시스템(2000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(2000)은 복수의 프로세서들을 포함할 수 있다.
프로세서(2100)는 메모리 모듈(2400)의 동작을 제어하는 메모리 컨트롤러(2110)를 포함할 수 있다. 프로세서(2100)에 포함된 메모리 컨트롤러(2110)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(2110)와 메모리 모듈(2400) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(2400)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(2110)는 입출력 허브(2200) 내에 위치할 수 있다. 메모리 컨트롤러(2110)를 포함하는 입출력 허브(2200)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
도 16의 컴퓨팅 시스템(2000)에 포함되는 메모리 모듈(2400)은 도 14의 메모리 모듈(900)로 구현될 수 있다. 도 14의 메모리 모듈(900)의 구성 및 동작에 대해서는 도 1 내지 14를 참조하여 상술하였으므로, 여기서는 도 16의 컴퓨팅 시스템(2000)에 포함되는 메모리 모듈(2400)에 대한 상세한 설명은 생략한다.
입출력 허브(2200)는 그래픽 카드(2500)와 같은 장치들과 프로세서(2100) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(2200)는 다양한 방식의 인터페이스를 통하여 프로세서(2100)에 연결될 수 있다. 예를 들어, 입출력 허브(2200)와 프로세서(2100)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(2200)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(2200)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 16에는 하나의 입출력 허브(2200)를 포함하는 컴퓨팅 시스템(2000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(2000)은 복수의 입출력 허브들을 포함할 수 있다.
그래픽 카드(2500)는 AGP 또는 PCIe를 통하여 입출력 허브(2200)와 연결될 수 있다. 그래픽 카드(2500)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(2500)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(2500)는 입출력 허브(2200) 외부에 위치할 수도 있고 입출력 허브(2200)의 내부에 위치할 수도 있다. 입출력 허브(2200)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(2200)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(2300)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(2300)는 내부 버스를 통하여 입출력 허브(2200)와 연결될 수 있다. 예를 들어, 입출력 허브(2200)와 입출력 컨트롤러 허브(2300)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(2300)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(2300)는 범용 직렬 버스(Universal Serial Bus USB) 포트, 직렬ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(2100), 입출력 허브(2200) 및 입출력 컨트롤러 허브(2300)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(2100), 입출력 허브(2200) 및 입출력 컨트롤러 허브(2300) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.
본 발명은 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 외부로부터 제공되는 제1 전원 전압에 연결되는 제1 전원 라인, 외부로부터 제공되는 제2 전원 전압에 연결되는 제2 전원 라인, 상기 제1 전원 라인에 연결되는 제1 메모리 장치, 및 상기 제2 전원 라인에 연결되는 제1 데이터 입출력 버퍼를 포함하는 마스터 반도체 다이(semiconductor die); 및
    상기 마스터 반도체 다이의 상부에 적층되고, 각각이 제3 전원 라인, 제4 전원 라인, 상기 제3 전원 라인에 연결되는 제2 메모리 장치, 및 상기 제4 전원 라인에 연결되는 제2 데이터 입출력 버퍼를 포함하는 복수의 슬레이브 반도체 다이들을 포함하고,
    상기 제3 전원 라인은 상기 제1 전원 라인에 전기적으로 연결되고, 상기 제4 전원 라인은 상기 제2 전원 라인과 전기적으로 차단되고, 상기 제3 전원 라인 및 상기 제4 전원 라인은 서로 전기적으로 연결되고,
    상기 제1 데이터 입출력 버퍼는 상기 마스터 반도체 다이에 포함되는 상기 제1 메모리 장치 및 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 제2 메모리 장치와 외부 장치 사이에 송수신되는 데이터를 버퍼링하는 적층형 메모리 장치.
  2. 제1 항에 있어서, 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 제3 전원 라인은 관통 실리콘 비아(Through Silicon Via; TSV)를 통해 상기 마스터 반도체 다이에 포함되는 상기 제1 전원 라인에 전기적으로 연결되는 적층형 메모리 장치.
  3. 제1 항에 있어서, 상기 마스터 반도체 다이는, 외부로부터 제공되는 제1 접지 전압에 연결되는 제1 접지 라인 및 외부로부터 제공되는 제2 접지 전압에 연결되는 제2 접지 라인을 더 포함하고,
    상기 복수의 슬레이브 반도체 다이들 각각은 상기 제1 접지 라인에 전기적으로 연결되는 제3 접지 라인 및 상기 제2 접지 라인과 전기적으로 차단되는 제4 접지 라인을 더 포함하고,
    상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 제3 접지 라인 및 상기 제4 접지 라인은 서로 전기적으로 연결되는 적층형 메모리 장치.
  4. 제3 항에 있어서, 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 제3 접지 라인은 관통 실리콘 비아를 통해 상기 마스터 반도체 다이에 포함되는 상기 제1 접지 라인에 전기적으로 연결되는 적층형 메모리 장치.
  5. 제3 항에 있어서, 상기 마스터 반도체 다이에 포함되는 상기 제1 메모리 장치는 상기 제1 전원 라인과 상기 제1 접지 라인 사이에 연결되어 상기 제1 전원 라인을 통해 제공되는 상기 제1 전원 전압을 사용하여 동작하고,
    상기 마스터 반도체 다이에 포함되는 상기 제1 데이터 입출력 버퍼는 상기 제2 전원 라인과 상기 제2 접지 라인 사이에 연결되어 상기 제2 전원 라인을 통해 제공되는 상기 제2 전원 전압을 사용하여 동작하고,
    상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 제2 메모리 장치는 상기 제3 전원 라인과 상기 제3 접지 라인 사이에 연결되어 상기 제3 전원 라인 및 상기 제4 전원 라인을 통해 제공되는 상기 제1 전원 전압을 사용하여 동작하는 적층형 메모리 장치.
  6. 제3 항에 있어서,
    상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 제2 데이터 입출력 버퍼는 비활성화되는 적층형 메모리 장치.
  7. 제3 항에 있어서, 상기 마스터 반도체 다이는,
    상기 제1 전원 라인과 상기 제1 접지 라인 사이에 연결되는 제1 전원 커패시터; 및
    상기 제2 전원 라인과 상기 제2 접지 라인 사이에 연결되는 제2 전원 커패시터를 더 포함하고,
    상기 복수의 슬레이브 반도체 다이들 각각은,
    상기 제3 전원 라인과 상기 제3 접지 라인 사이에 연결되는 제3 전원 커패시터; 및
    상기 제4 전원 라인과 상기 제4 접지 라인 사이에 연결되는 제4 전원 커패시터를 더 포함하는 적층형 메모리 장치.
  8. 제1 항에 있어서, 상기 마스터 반도체 다이에 포함되는 상기 제1 전원 라인과 상기 제2 전원 라인은 개방 상태로 형성되는 메탈 옵션(metal option)에 의해 서로 분리되고,
    상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 제3 전원 라인과 상기 제4 전원 라인은 단락 상태로 형성되는 메탈 옵션에 의해 서로 연결되는 적층형 메모리 장치.
  9. 제1 항에 있어서, 상기 복수의 슬레이브 반도체 다이들 각각은,
    후면에 형성되고, 제1 관통 실리콘 비아를 통해 상기 제3 전원 라인과 연결되는 제1 후면 패드; 및
    상기 후면에 형성되고, 제2 관통 실리콘 비아를 통해 상기 제4 전원 라인에 연결되는 제2 후면 패드를 더 포함하고,
    상기 제1 후면 패드 및 상기 제2 후면 패드는 상기 후면 상에서 서로 연결되는 적층형 메모리 장치.
  10. 제9 항에 있어서, 상기 제1 후면 패드 및 상기 제2 후면 패드는 상기 후면 상에서 상기 제1 후면 패드와 상기 제2 후면 패드 사이에 서로 접하도록 형성되는 적어도 하나의 연결 패드에 의해 서로 연결되는 적층형 메모리 장치.
  11. 제9 항에 있어서, 상기 제1 후면 패드 및 상기 제2 후면 패드는 상기 후면 상에 상기 제1 후면 패드와 상기 제2 후면 패드를 연결하도록 형성되는 연결 배선을 통해 서로 연결되는 적층형 메모리 장치.
  12. 제1 항에 있어서, 상기 마스터 반도체 다이에 포함되는 상기 제1 전원 라인은, 제1 관통 실리콘 비아를 통해 상부에 적층되는 슬레이브 반도체 다이에 포함되는 상기 제3 전원 라인과 연결되고, 제2 관통 실리콘 비아를 통해 상기 상부에 적층되는 슬레이브 반도체 다이에 포함되는 상기 제4 전원 라인과 연결되고,
    상기 복수의 슬레이브 반도체 다이들에 포함되는 상기 제3 전원 라인은, 제3 관통 실리콘 비아를 통해 상부에 적층되는 슬레이브 반도체 다이에 포함되는 상기 제3 전원 라인과 연결되고, 제4 관통 실리콘 비아를 통해 상기 상부에 적층되는 슬레이브 반도체 다이에 포함되는 상기 제4 전원 라인과 연결되는 적층형 메모리 장치.
  13. 제12 항에 있어서, 상기 제2 전원 라인의 적어도 일부는 상기 제2 관통 실리콘 비아 및 상기 제1 전원 라인의 수직 하부에 위치하고,
    상기 제4 전원 라인의 적어도 일부는 상기 제4 관통 실리콘 비아 및 상기 제3 전원 라인의 수직 하부에 위치하는 적층형 메모리 장치.
  14. 제12 항에 있어서, 상기 마스터 반도체 다이는 상기 제1 전원 라인과 상기 제2 전원 라인 사이에 연결되는 제1 전원 스위치를 더 포함하고,
    상기 복수의 슬레이브 반도체 다이들 각각은 상기 제3 전원 라인과 상기 제4 전원 라인 사이에 연결되는 제2 전원 스위치를 더 포함하고,
    상기 제1 전원 스위치는 제1 논리 레벨을 갖는 제1 전원 제어 신호에 응답하여 턴오프 상태로 유지되고,
    상기 제2 전원 스위치는 제2 논리 레벨을 갖는 제2 전원 제어 신호에 응답하여 턴온 상태로 유지되는 적층형 메모리 장치.
  15. 제1 항에 있어서, 상기 마스터 반도체 다이 및 상기 복수의 슬레이브 반도체 다이들은 관통 실리콘 비아를 통해 전기적으로 연결되는 적층형 메모리 장치.
  16. 제15 항에 있어서, 상기 마스터 반도체 다이는 상기 외부 장치로부터 커맨드 신호, 어드레스 신호, 및 데이터를 수신하고, 상기 관통 실리콘 비아를 통해 상기 커맨드 신호, 상기 어드레스 신호, 및 상기 데이터를 상기 복수의 슬레이브 반도체 다이들에 전달하는 적층형 메모리 장치.
  17. 제16 항에 있어서, 상기 마스터 반도체 다이에 포함되는 상기 제1 데이터 입출력 버퍼는 상기 관통 실리콘 비아를 통해 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 제2 메모리 장치와 연결되고, 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 제2 메모리 장치와 상기 외부 장치 사이에 송수신되는 상기 데이터를 버퍼링하는 적층형 메모리 장치.
  18. 제1 항에 있어서, 상기 마스터 반도체 다이 및 상기 복수의 슬레이브 반도체 다이들은 JEDEC(Joint Electron Device Engineering Council) 표준에 따른 3DS(Three Dimensional Stack) 구조(architecture)에 부합되도록 적층되는 적층형 메모리 장치.
  19. 제1 전원 전압 및 제2 전원 전압을 수신하는 베이스 기판;
    상기 베이스 기판 위에 적층되고, 상기 베이스 기판으로부터 상기 제1 전원 전압 및 상기 제2 전원 전압을 수신하는 마스터 반도체 다이; 및
    상기 마스터 반도체 다이의 상부에 적층되는 복수의 슬레이브 반도체 다이들을 포함하고,
    상기 마스터 반도체 다이는, 상기 제1 전원 전압에 연결되는 제1 전원 라인, 상기 제2 전원 전압에 연결되는 제2 전원 라인, 상기 제1 전원 라인에 연결되는 제1 메모리 장치, 및 상기 제2 전원 라인에 연결되는 제1 데이터 입출력 버퍼를 포함하고,
    상기 복수의 슬레이브 반도체 다이들 각각은, 상기 제1 전원 라인에 전기적으로 연결되는 제3 전원 라인, 상기 제2 전원 라인과 전기적으로 차단되고 상기 제3 전원 라인에 전기적으로 연결되는 제4 전원 라인, 상기 제3 전원 라인에 연결되는 제2 메모리 장치, 및 상기 제4 전원 라인에 연결되는 제2 데이터 입출력 버퍼를 포함하고,
    상기 제1 데이터 입출력 버퍼는 상기 마스터 반도체 다이에 포함되는 상기 제1 메모리 장치 및 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 제2 메모리 장치와 외부 장치 사이에 송수신되는 데이터를 버퍼링하는 메모리 패키지.
  20. 메모리 컨트롤러; 및
    상기 메모리 컨트롤러에 의해 제어되는 적층형 메모리 장치를 포함하고,
    상기 적층형 메모리 장치는,
    외부로부터 제공되는 제1 전원 전압에 연결되는 제1 전원 라인, 외부로부터 제공되는 제2 전원 전압에 연결되는 제2 전원 라인, 상기 제1 전원 라인에 연결되는 제1 메모리 장치, 및 상기 제2 전원 라인에 연결되는 제1 데이터 입출력 버퍼를 포함하는 마스터 반도체 다이; 및
    상기 마스터 반도체 다이의 상부에 적층되고, 각각이 제3 전원 라인, 제4 전원 라인, 상기 제3 전원 라인에 연결되는 제2 메모리 장치, 및 상기 제4 전원 라인에 연결되는 제2 데이터 입출력 버퍼를 포함하는 복수의 슬레이브 반도체 다이들을 포함하고,
    상기 제3 전원 라인은 상기 제1 전원 라인에 전기적으로 연결되고, 상기 제4 전원 라인은 상기 제2 전원 라인과 전기적으로 차단되고, 상기 제3 전원 라인 및 상기 제4 전원 라인은 서로 전기적으로 연결되고,
    상기 제1 데이터 입출력 버퍼는 상기 마스터 반도체 다이에 포함되는 상기 제1 메모리 장치 및 상기 복수의 슬레이브 반도체 다이들 각각에 포함되는 상기 제2 메모리 장치와 상기 메모리 컨트롤러 사이에 송수신되는 데이터를 버퍼링하는 메모리 시스템.
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