CN115295035A - 驱动器泄漏控制 - Google Patents

Abstract

本申请案涉及驱动器泄漏控制。本文中的实施例涉及存储器装置的列选择电路系统。确切地说，所述列选择电路系统包括耦合到预驱动器电路的预标头电路。所述预标头电路配置成在操作期间将所述列选择电路系统的主列选择驱动器电路的晶体管的栅极耦合到第一电压源，且在待机状态时将其耦合到第二电压源。所述第二电压源的电压大于所述第一电压源的电压。所述第二电源的施加到所述主列选择驱动器电路的所述晶体管的所述栅极的所述电压减少通过所述晶体管的电流泄漏，且能够减小所述列选择电路系统的大小。

Description

驱动器泄漏控制

技术领域

本公开大体上涉及计算系统，且更确切地说，涉及改进存储器架构的列选择(和/或行选择)驱动器电路系统的操作效率和最小大小。

背景技术

一般来说，计算系统包括主机子系统和存储器子系统。存储器子系统可存储主机子系统的处理电路系统可存取的数据。举例来说，为了执行操作，处理电路系统可执行从在存储器子系统中实施的存储器装置中检索的指令。在一些情况下，还可从存储器装置中检索操作的输入数据。另外或替代地，来自操作(例如从中产生)的数据输出可存储在存储器装置中以例如实现后续检索。然而，在一些情况下，计算系统的操作效率可能受存储器子系统的架构限制，且确切地说，受与用于检索存储在存储器装置中的数据的列选择操作有关的电路系统限制。

发明内容

在一个方面中，本申请案提供一种选择电路，其包含：输入，其配置成接收第一信号；第一节点，其配置成启用选择电路的输出；第二节点，其配置成控制第一节点的电压电平；解码器电路，其配置成接收第二信号和第三信号，且配置成基于第二信号和第三信号将第二节点选择性地耦合到第一电压或第二电压；主驱动器电路，其配置成提供选择电路的输出；以及预标头电路，其配置成基于第二节点的电压电平将第一节点选择性地耦合到第一电压或第三电压，其中第一节点的电压电平配置成控制主驱动器电路中的泄漏电流。

在另一方面中，本申请案提供一种存储器装置，其包含：存储器阵列，其包含布置在多个存储器单元行和多个存储器单元列中的多个存储器单元，其中多个存储器单元中的每一存储器单元配置成存储数据位；行选择电路系统，其配置成识别多个存储器单元行中的对应于特定存储器单元的地址的存储器单元行；列选择电路系统，其配置成识别多个存储器单元列中的对应于特定存储器单元的地址的存储器单元列，所述列选择电路系统包含：输入，其配置成接收第一信号；第一节点，其配置成启用列选择电路的输出；第二节点，其配置成控制第一节点的电压电平；解码器电路，其配置成接收第二信号和第三信号，且配置成基于第二信号和第三信号将第二节点选择性地耦合到第一电压或第二电压；主驱动器电路，其配置成提供列选择电路的输出；以及预标头电路，其配置成基于第二节点的电压电平将第一节点选择性地耦合到第一电压或第三电压。

在另一方面中，本申请案提供一种存储器系统，其包含：输入，其配置成接收第一信号；第一节点，其配置成启用选择电路的输出；第二节点，其配置成控制第一节点的电压电平；解码器电路，其配置成接收第二信号和第三信号，且配置成基于第二信号和第三信号将第二节点选择性地耦合到第一电压或第二电压；主驱动器电路，其配置成提供选择电路的输出；预驱动器电路，其配置成接收第一信号，且配置成将电压电平选择性地提供到第一节点；以及预脚标电路，其配置成基于第二节点的电压电平将第一节点选择性地耦合到第一电压或第三电压，其中第一节点的电压电平配置成控制主驱动器电路中的泄漏电流。

附图说明

在阅读以下详细描述且在参考附图之后，可更好地理解本公开的各个方面。

图1为根据本公开的实施例的包括主机(例如，处理)子系统和存储器子系统的实例计算系统的框图。

图2为根据本公开的实施例的在图1的存储器子系统中实施的存储器阵列的实例电路系统的框图。

图3为根据本公开的实施例的包括预标头电路系统的实例列选择电路系统的电路图。

图4为根据本公开的实施例的包括预脚标电路系统的实例列选择电路系统的电路图。

具体实施方式

本公开提供例如通过减轻由存储器子系统的一或多个列选择驱动器引起的泄漏电流而不增加计算系统的物理大小而有助于改进计算系统的操作效率和/或操作性能的设备和技术。

计算系统通常包括各种计算子系统，例如主机(例如，处理)子系统和存储器子系统。主机子系统可包括例如在一或多个处理器和/或一或多个处理器核心中实施的处理电路系统。存储器子系统可包括一或多个存储器装置(例如，芯片或集成电路)，所述一或多个存储器装置例如实施在例如双列直插式存储器模块(DIMM)的存储器模块上，和/或组织成实施一或多个存储器阵列(例如，存储器单元组)。

一般来说，在计算系统的操作期间，在处理子系统中实施的处理电路系统可通过执行存储在存储器子系统中的指令来执行各种操作。举例来说，处理子系统可通过基于输入数据执行数据处理操作而确定输出数据。另外，处理子系统可通常包括一或多个寄存器和/或一或多个处理器侧高速缓存器，其提供处理子系统可直接存取的存储位置。然而，在处理子系统中实施的存储容量通常有限。

因而，处理子系统通常经由一或多个存储器总线(例如，外部通信、命令和/或数据总线)以通信方式耦合到存储器子系统。在一些情况下，计算系统可包括例如各自专用于不同类型的通信的多个存储器总线。举例来说，计算系统可包括专用于指示存储器存取命令(例如，存储器读取或写入命令)的命令(例如，控制)信号的传送的存储器命令(例如，控制和/或请求)总线、专用于指示待存储(例如，写入)在存储器子系统的存储器装置中(例如，响应于存储器写入命令和/或存储器读取命令)的数据块的数据信号的传送的存储器数据总线。

此外，在一些情况下，可使用多个不同存储器类型来实施存储器子系统中的存储器。举例来说，存储器子系统可包括：一或多个易失性存储器装置，例如动态随机存取存储器(DRAM)装置和/或静态随机存取存储器(SRAM)装置；一或多个非易失性存储器装置，例如快闪(例如，NAND)存储器装置、相变存储器(例如，3D XPointTM)装置和/或铁电随机存取存储器(FeRAM)装置。

存储器子系统中的存储器装置通常包括组织成一或多个存储器阵列(例如，组)且耦合到存储器阵列控制电路系统的存储器单元。存储器阵列控制电路系统可包括行选择(例如，解码器)电路系统和列选择(例如，解码器)电路系统。更具体地说，存储器阵列的单元可耦合到形成在第一(例如，水平)方向上的字线和形成在与第一方向正交的第二(例如，竖直)方向上的位线。换句话说，至少在一些情况下，存储器阵列中的存储器单元可组织成例如各自与存储器页(例如，字)对应的一或多个存储器单元行。

在接收待从其读取数据(例如，检索)和/或将数据写入其的存储器单元的地址(例如，行和列)之后，行选择电路系统和列选择电路系统可用于识别特定存储器单元且启用读取和/或写入操作。然而，行选择电路系统和列选择电路系统可降低存储器子系统的操作效率，且因此由于在活动(例如，在读取和/或写入操作期间)或不活动时通过行和列选择电路系统的组件的泄漏电流而可降低计算系统的操作效率。

此外，虽然列(和行)选择电路系统的一些组件对于超过一个存储器单元为共同的，但对于存储器装置的每一存储器单元，其它组件为重复的。举例来说，可针对存储器装置的每一存储器单元复制列选择电路系统的各种晶体管。因此，复制的晶体管的大小可被乘以许多倍(例如，约35,000倍-对于32个存储器装置的1122个存储器单元中的每一个一倍)，这对存储器子系统和计算系统的最小大小可具有相对显著的影响。

本文中呈现的实施例提供用以通过减少通过列(和/或行)选择电路系统的泄漏电流的发生来改进计算系统的操作性能和效率的设备和技术。此外，本文中呈现的实施例可实现列(和/或行)选择电路系统的大小的减小，且因此实现计算系统的最小大小的减小。为实现这一点，列选择电路系统可包括用以控制主列选择驱动器的预驱动器电路。预驱动器电路使得主驱动器电路的物理大小能够减小，同时维持或改进列选择电路系统的操作性能。

图1为根据本公开的实施例的包括处理(例如，主机)子系统12和存储器子系统14的计算系统10(例如，设备)的实例的框图。计算系统10可包括图1中未展示的其它计算子系统，例如联网子系统、通信子系统、射频子系统、用户输入子系统、显示子系统或其组合。

在一些实施例中，计算系统10可在单个电子装置中实施，所述电子装置例如台式计算机、工作站计算机、膝上型计算机、服务器、移动电话、虚拟现实头戴式耳机等。在其它实施例中，计算系统10可分布在多个电子装置之间。举例来说，处理子系统12和存储器子系统14可在主机装置中实施，而例如用户输入子系统和/或显示子系统的其它计算子系统可在客户端(例如，远程)装置中实施。在一些实施例中，计算子系统可分布在多个电子装置之间。举例来说，处理子系统12的第一部分和/或存储器子系统14的第一部分可在主机装置中实施，而处理子系统12的第二部分和/或存储器子系统14的第二部分可在客户端装置中实施。

如所展示，处理子系统12可包括处理电路系统16。处理电路系统16可包括一或多个中央处理单元(CPU)、一或多个图形处理单元(GPU)、一或多个处理器核心，或其任何组合。在操作期间，处理子系统12可执行各种操作，例如通过经由处理电路系统执行基于输入数据进行数据处理操作的指令而确定输出数据。处理子系统12还可包括可与处理电路系统16集成的一或多个高速缓存器22。一或多个高速缓存器22可提供处理电路系统16可直接存取的存储位置。为了控制一或多个高速缓存器22的存储，处理子系统12可经由一或多个总线27耦合到一或多个存储器控制器28。

存储器子系统14通常存储可由处理子系统12经由一或多个存储器装置18存取的数据。存储器装置18可包括集成电路或芯片，其具有组织成一或多个存储器阵列的一或多个存储器单元(例如，电路系统)，且因此可包括一或多个有形的非暂时性计算机可读媒体。举例来说，存储器子系统14可包括一或多个动态随机存取存储器(DRAM)装置、一或多个静态随机存取存储器(SRAM)装置、一或多个快闪(例如，NAND)存储器装置、一或多个相变存储器(例如，3D XPointTM)存储器装置、一或多个铁电随机存取存储器(FeRAM)，或其任何组合。

在一些实施例中，多个存储器装置18可在例如双列直插式存储器模块(DIMM)或单列直插式存储器模块(SIMM)的存储器模块上实施。举例来说，存储器模块可包括印刷电路板(PCB)和各自安置在印刷电路板的平坦或平面(例如，前或后)表面上的多个存储器装置18。另外，存储器装置18可经由在印刷电路板上形成的导电迹线耦合到沿着印刷电路板的(例如，底部)边缘形成的外部引脚。

应理解，存储器装置18中的一或多个可使用其它封装技术来实施。举例来说，存储器装置18可耦合到(例如硅)中介层以实施2.5D配置。另外或替代地，可堆叠存储器装置18以实施3D配置。此外，在一些实施例中，存储器装置18可使用有机封装技术来实施。换句话说，本公开中所描述的技术可实施为封装上解决方案。

存储器子系统14还包括一或多个存储器高速缓存器24。尽管在存储器子系统14中实施，但存储器高速缓存器24仍可提供与在存储器装置18中实施的存储器阵列相比更快的数据通信。举例来说，存储器高速缓存器24可利用静态随机存取存储器(SRAM)实施，而存储器装置18可利用动态随机存取存储器(DRAM)实施。另外或替代地，存储器高速缓存器24和在一或多个存储器装置18中实施的存储器阵列可利用相同的存储器类型(例如，DRAM)。实际上，在一些实施例中，存储器高速缓存器24中的一或多个可在存储器装置18中实施。为了控制一或多个存储器高速缓存器24的存储，存储器子系统14可经由一或多个总线27耦合到一或多个存储器控制器28。

如所展示，处理子系统12经由一或多个存储器总线20以通信方式耦合到存储器子系统14。数据总线20可包括一或多个缆线、一或多个导线、一或多个导电迹线、一或多个通信网络，或其任何组合。一或多个存储器总线20中的每一个可专用于存储器子系统14与处理子系统12之间的不同通信类型。举例来说，存储器总线20可包括存储器命令总线和存储器数据总线。

图2为根据本公开的实施例的在图1的存储器子系统14中实施的存储器阵列32的实例电路系统30的框图。在一些实施例中，存储器阵列32可安置在图1的存储器子系统14的存储器装置18内。在一些实施例中，存储器阵列32可由存储器子系统14的存储器装置18存取。

如所展示，实例电路系统30包括行选择(例如，解码器)电路系统34和列选择(例如，解码器)电路系统36。存储器阵列32可包括经由在第一方向(例如，水平)上形成的字线50耦合到行选择电路系统34的多个存储器单元40。存储器单元40还可经由在与第一方向正交的第二方向(例如，竖直)上形成的位线48耦合到列选择电路系统36(例如，经由放大器电路系统46)。

存储器阵列32的存储器单元40可组织成通过对应行(例如，页)地址识别的一或多个存储器单元行44和通过对应列地址识别的一或多个存储器单元列38。在一些实施例中，存储器单元行44可包括耦合到(例如一个)字线50的存储器单元40中的每一个。举例来说，第一存储器单元行44A可包括耦合到第一字线50A的存储器单元40中的每一个。类似地，第R存储器单元行44R可包括耦合到第R字线50R的存储器单元40中的每一个。

以此方式组织存储器阵列32使得存储器单元40能够分组到适合于存储位群组42的存储位置中。举例来说，第一位群组42A可存储在包括第一存储器单元行44A和第一存储器单元列38A中的存储器单元40的第一存储位置处，第二位群组42B可存储在包括第R存储器单元行44R和第二存储器单元列38B中的存储器单元40的第二存储位置处，且第N位群组42N可存储在包括第一存储器单元行44A和第N存储器单元列38N中的存储器单元40的第N存储位置处。

在一些实施例中，每一存储器单元40可包括例如金属氧化物半导体场效应晶体管(MOSFET)的开关组件(未展示)和例如电容器的存储组件(未展示)。举例来说，可实施存储器单元40以使得对应MOSFET耦合在位线48与对应存储电容器之间，且对应MOSFET的栅极耦合到字线50。因此，为了能够从特定存储器单元40的读取和/或写入特定存储器单元40，行选择电路系统34可例如通过经由对应字线50输出激活信号(例如，逻辑高，1)而激活特定存储器单元40，所述字线50使得存储器单元40的开关组件将存储器单元40的存储组件电耦合到对应位线48。

每一存储器单元40可存储一个数据位。举例来说，当存储在存储器单元40中的电荷产生大于阈值电压的电压时，存储器单元40可指示逻辑高位(例如，1)。另一方面，当存储在存储器单元40中的电荷产生小于阈值电压的电压时，存储器单元40可指示逻辑低位(例如，0)。在一些实施例中，放大器电路系统46可包括驱动器(未展示)以有助于将数据存储(例如，写入)在存储器单元40和/或感测放大器(未展示)中以有助于从存储器单元40输出(例如，读取)数据。

另外，在一些实施例中，列选择电路系统36可例如通过将列选择信号(例如，逻辑高)输出到对应放大器电路系统46而选择性地实现对激活的存储器页(例如，存储器单元行44)中的储存位置的存取(例如，从储存位置读取和/或写入储存位置)。举例来说，为了从第一存储器单元列38A中的储存位置读取位(例如，第一位群组42A)和/或将位写入所述存储位置，列选择电路系统36可将列选择信号输出到第一放大器电路系统46A。类似地，为了从第二存储器单元列38B中的储存位置读取位(例如，第二位群组42B)和/或将位写入所述储存位置，列选择电路系统36可将列选择信号输出到第二放大器电路系统46B。此外，为了从第N存储器单元列38N中的存储位置读取数据和/或将位写入所述存储位置，列选择电路系统36可将列选择信号输出到第N放大器电路系统46N。以此方式，一或多个存储器装置18中的存储器单元40可组织以实施存储器子系统14中的存储器阵列32。

图3为根据本公开的实施例的包括预标头电路98的实例列选择电路系统80的电路图。实例列选择电路系统80包括预驱动器82、解码器86、主驱动器92、列选择标头94和预标头98。预驱动器82包括晶体管T1和T2。解码器86包括晶体管T3、T4、T5和T6。主驱动器92包括晶体管T7和T8。列选择标头94包括晶体管T9。预标头98包括晶体管T10和T11以及反相器100。如所说明，晶体管T1、T3、T6、T7、T9、T10和T11可为p沟道晶体管，而晶体管T2、T4、T5和T8可为n沟道晶体管。应理解，晶体管T1到T11可为不同类型(n沟道或p沟道)，且可以与所展示不同的配置安置。

在一些实施例中，实例列选择电路系统80可对应于关于图2所论述的列选择电路系统36。也就是说，列选择电路系统80可接收将从其读取(例如，检索)数据和/或将数据写入其的存储器单元40的地址。应理解，实例列选择电路系统80表示用于存储器阵列32的特定列38的列选择电路系统。此外，虽然关于图3所论述的组件和技术与列选择电路系统36有关，但应理解，相同或类似组件和/或技术可与行选择电路系统34一起使用。

在一些实施例中，列选择电路系统80的一些组件可对于存储器阵列32的所有列38为共同的，而其它组件对于存储器阵列32的特定列38或列38的群组可为特定的。举例来说，列选择标头94可耦合到存储器阵列32的每一列38，而预标头98可耦合到八个列38。因此，在存储器阵列32具有1024个列的情况下，列选择电路系统36可包括一个列选择标头94和128个预标头98。

晶体管T7的大小可具有约10.6微米(例如，μm)的第一大小(例如，最小宽度)。晶体管T10和T11可具有小于约1.5微米，例如约1微米的第二大小。也就是说，与先前设计相比，晶体管T7的大小可从原始大小减小约7微米。因此，晶体管T7的原始大小可为约17.6微米。因此，在当前所公开实施例中，列选择电路系统80的整体大小可减小约7168微米(例如，7.168mm)，其由每一列38的每列选择电路系统7微米确定(例如，7微米×1024列＝7168微米)。预标头98的晶体管T10和T11的附加大小为约256微米，其由每8列2微米确定(1024列÷8＝128；2微米×128＝256微米)。因此，与先前设计相比，列选择电路系统的整体大小减小为每存储器阵列32约6912微米。

列选择电路系统80接收一或多个输入信号(例如，地址)A 84、B 88和C 90。在输入信号A 84为逻辑低(例如，0)时，列选择电路系统可处于待机(例如，关闭)状态。

在没有列被启用(例如，A 84、B 88和C 90为逻辑低)时，将第一节点104经由晶体管T1和T10耦合到内部产生的逻辑高外围电压VPERI。因此，将逻辑高电压VPERI施加到晶体管T7的栅极。此外，在没有列被启用时，将逻辑低(例如，0)组启用信号施加到晶体管T9的栅极。因此，将逻辑高电压VPERI也施加到晶体管T7的漏极。即使晶体管T7由于经由晶体管T1和T10施加到其栅极的逻辑高电压VPERI而关闭，但一些泄漏电流由于晶体管T7的源极与漏极之间的电压差而通过晶体管T7出现。为了减轻或减少主驱动器92的晶体管T7的泄漏电流，本文中所呈现的实施例将比逻辑高电压VPERI更高的电压施加到晶体管T7的栅极。在一些实施例中，列选择电压VCS在约200mV与约400mV之间，例如约300mV，其大于逻辑高电压VPERI。因此，举例来说，如果逻辑高电压VPERI为约1.1伏，那么列选择电压VCS为约1.4伏。

在以下实例中，输入信号A 84和输入B 88或C 90中的任一个为逻辑低(例如，0)或从逻辑高转变为逻辑低(例如，从1到0)。如果输入信号B 88为逻辑低(或转变为逻辑低)，那么晶体管T3将第二节点106上拉到逻辑高电压(例如，1VPERI)。第二节点106经由反相器100耦合到晶体管T10的栅极和晶体管T11的栅极。类似地，如果输入信号C 90为逻辑低，那么晶体管T6将第二节点106上拉到逻辑高电压(例如，1VPERI)。因此，在输入信号B 88或C 90中的任一个为逻辑低时，将第二节点106上拉到逻辑高电压(例如，1VPERI)。在第二节点106处的逻辑高电压的情况下，晶体管T11将第三节点108耦合到列选择电压(例如，VCS)。

如果输入信号A 84为逻辑低，那么晶体管T1将第一节点104耦合到第三节点108。也就是说，经由晶体管T1和T11将第一节点104上拉到列选择电压VCS。将列选择电压VCS施加到晶体管T7的栅极和晶体管T8的栅极。列选择电压VCS关闭晶体管T7，且经由晶体管T8将第四节点110耦合到逻辑低电压(例如，0，VSS)。也就是说，列选择信号102为逻辑低(例如，0，VSS)。因此，在列选择电路系统80处于待机状态(例如，在输入信号A 84为逻辑低时关闭)时，将列选择电压VCS施加到晶体管T7的栅极。在激活列选择电路系统80以供使用时，取决于输入信号A 84、B 88和C 90，经由晶体管T1和T10、T2和T6、或T2和T3将第一节点104上拉到逻辑高电压VPERI。

在输入信号A 84为逻辑高(例如，1)时，晶体管T1关闭，且晶体管T2将第一节点104耦合到第二节点106。在经由晶体管T2、T4和T5将第一节点104下拉到逻辑低(例如，0，VSS)时，经由晶体管T7将列选择信号102上拉到逻辑高电压(例如，VPERI)。在此情况下，经由晶体管T10将第三节点108上拉到逻辑高(例如，VPERI)。

因此，在将列选择电压VCS施加到晶体管T7的栅极时，由于较大列选择电压VCS，晶体管T7相比于将逻辑高电压VPERI施加到晶体管T7的栅极时关闭得更多(例如，更难)。以此方式，通过将列选择电压VCS施加到晶体管T7的栅极来减轻(例如，减少)通过晶体管T7的电流泄漏。也就是说，预标头电路98通过减少通过主驱动器92的晶体管T7的泄漏电流，同时实现主驱动器电路92和列选择电路系统80的物理大小的减小来改进列选择电路系统80的操作效率。

图4为根据本公开的实施例的包括预脚标电路122的实例列选择电路系统120的电路图。列选择电路系统120类似于上文关于图3所论述的列选择电路系统80。然而，图3的列选择电路系统80的预标头电路98移动到预驱动器电路82的与预脚标电路112相对的一侧。也就是说，第三节点108耦合到晶体管T2的源极。预脚标电路122包括分别基本上类似于关于图3所论述的晶体管T10和T11的两个晶体管T12和T13。与预标头电路98相比，解码器86移动到预驱动器电路82的相对侧，使得第二节点106耦合到预驱动器电路82的晶体管T1和预脚标电路的晶体管T12的栅极。此外，在列选择信号102为逻辑低(例如，0，VSS)时，可利用列选择电路系统120激活存储器阵列的对应列。

在预脚标电路的情况下，当列选择电路系统120处于待机状态时，经由晶体管T2和T13将负列选择电压VNCS施加到晶体管T8的栅极。在此情况下，输入信号A 84可为逻辑高，或可在输入信号A 84的线上包括反相器(未展示)。负列选择电压VNCS可为负电压，且因此小于接地(例如，VSS)。在一些实施例中，VNCS可在约-0.2V到约-0.4V的范围内，例如约-0.3V。

预脚标电路112类似于预标头电路98操作，因为负列选择电压VNCS被施加到晶体管T8的栅极以更多地打开晶体管T8(例如，大于VSS或高于VNCS的任何电压被施加到晶体管T8的栅极)，且因此减少通过晶体管T8的泄漏电流。因此，类似于预标头电路98，预脚标电路112通过减少通过主驱动器92的晶体管T7的泄漏电流，同时实现主驱动器电路92和列选择电路系统80总体的物理大小的减小来改进列选择电路系统120的操作效率。

本文中描述且对应图式中描绘本公开的一或多个特定实施例。所描述实施例仅为当前所公开技术的实例。另外，在努力提供这些实施例的简明描述的过程中，在说明书中可能未描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的开发过程中，如在任何工程或设计项目中一样，必须制定大量实施方案特定的决策以实现开发者的特定目标，例如服从系统相关的和商业相关的约束，所述约束可从一个实施方案到另一实施方案变化。此外，应了解，此开发工作可能复杂且耗时，但对于受益于本公开的普通技术人员来说，可能仍然是设计、制造和生产的常规任务。

在介绍本公开的各种实施例的元件时，冠词“一(a/an)”和“所述”旨在表示存在所述元件中的一或多个。术语“包含”、“包括”和“具有”旨在为包括性的，且意味着可存在除所列元件之外的额外元件。另外，应理解，对本公开的“一个实施例”或“一实施例”的参考并非意图解释为排除同样并入有所叙述特征的额外实施例的存在。

上文所描述的特定实施例已借助于实例展示，且应理解，这些实施例可接受各种修改和替代形式。应进一步理解，权利要求并不意图限于所公开的特定形式，而是涵盖属于本公开的精神和范围内的所有修改、等效物和替代方案。

Claims (20)

1.一种选择电路，其包含：

输入，其配置成接收第一信号；

第一节点，其配置成启用所述选择电路的输出；

第二节点，其配置成控制所述第一节点的电压电平；

解码器电路，其配置成接收第二信号和第三信号，且配置成基于所述第二信号和所述第三信号将所述第二节点选择性地耦合到第一电压或第二电压；

主驱动器电路，其配置成提供所述选择电路的所述输出；以及

预标头电路，其配置成基于所述第二节点的电压电平将所述第一节点选择性地耦合到所述第一电压或第三电压，其中所述第一节点的电压电平配置成控制所述主驱动器电路中的泄漏电流。

2.根据权利要求1所述的选择电路，其包含配置成基于所述第一信号将所述第一节点选择性地耦合到所述预标头电路的第一晶体管。

3.根据权利要求1所述的选择电路，其包含配置成基于所述第一信号将所述第一节点选择性地耦合到所述解码器电路的第二晶体管。

4.根据权利要求1所述的选择电路，所述解码器电路包含配置成接收所述第二信号或所述第三信号的第一晶体管和第二晶体管，其中所述第一晶体管配置成将所述第二节点选择性地耦合到所述第一电压，且所述第二晶体管配置成将所述第二节点选择性地耦合到所述第二电压。

5.根据权利要求1所述的选择电路，其中所述第三电压大于所述第一电压和所述第二电压。

6.根据权利要求1所述的选择电路，其中所述主驱动器电路包含配置成基于所述第一节点的所述电压电平将所述输出选择性地耦合到所述第一电压的第一晶体管，及配置成基于所述第一节点的所述电压电平将所述输出选择性地耦合到所述第二电压的第二晶体管。

7.根据权利要求6所述的选择电路，其中所述预标头电路包含配置成将所述第一节点选择性地耦合到所述第一电压的第三晶体管，及配置成将所述第一节点选择性地耦合到所述第三电压的第四晶体管，其中所述第三晶体管和所述第四晶体管的大小小于1.5微米(μm)。

8.根据权利要求7所述的选择电路，其中所述第一晶体管的大小为约10.5微米(μm)。

9.根据权利要求7所述的选择电路，其中所述预标头电路包含耦合到所述第二节点和所述第四晶体管的反相器。

10.一种存储器装置，其包含：

存储器阵列，其包含布置在多个存储器单元行和多个存储器单元列中的多个存储器单元，其中所述多个存储器单元中的每一存储器单元配置成存储数据位；

行选择电路系统，其配置成识别所述多个存储器单元行中的对应于特定存储器单元的地址的存储器单元行；

列选择电路系统，其配置成识别所述多个存储器单元列中的对应于所述特定存储器单元的所述地址的存储器单元列，所述列选择电路系统包含：

输入，其配置成接收第一信号；

第一节点，其配置成启用所述列选择电路的输出；

第二节点，其配置成控制所述第一节点的电压电平；

解码器电路，其配置成接收第二信号和第三信号，且配置成基于所述第二信号和所述第三信号将所述第二节点选择性地耦合到第一电压或第二电压；

主驱动器电路，其配置成提供所述列选择电路的所述输出；以及

预标头电路，其配置成基于所述第二节点的电压电平将所述第一节点选择性地耦合到所述第一电压或第三电压。

11.根据权利要求10所述的存储器装置，所述解码器电路包含配置成接收所述第二信号或所述第三信号的第一晶体管和第二晶体管，其中所述第一晶体管配置成将所述第二节点选择性地耦合到所述第一电压，且所述第二晶体管配置成将所述第二节点选择性地耦合到所述第二电压。

12.根据权利要求11所述的存储器装置，所述主驱动器电路包含配置成将所述输出选择性地耦合到所述第一电压的第三晶体管，及配置成将所述输出选择性地耦合到所述第二电压的第四晶体管。

13.根据权利要求12所述的存储器装置，所述预标头电路包含：第五晶体管，其配置成将所述第一节点选择性地耦合到所述第一电压；反相器，其耦合到所述第二节点；以及第六晶体管，其耦合到所述反相器，且配置成基于所述第二节点的所述电压电平将所述第一节点选择性地耦合到所述第一电压或所述第三电压。

14.根据权利要求10所述的存储器装置，其包含预驱动器电路，所述预驱动器电路包括配置成基于所述第一信号将所述第一节点选择性地耦合到所述第二节点的第一晶体管，及配置成基于所述第一信号将所述第一节点选择性地耦合到所述预标头电路的第二晶体管。

15.根据权利要求12所述的存储器装置，其中所述第一节点的所述电压电平配置成在所述列选择电路系统处于待机状态时减轻通过所述第三晶体管的泄漏电流。

16.一种存储器系统，其包含：

输入，其配置成接收第一信号；

第一节点，其配置成启用选择电路的输出；

第二节点，其配置成控制所述第一节点的电压电平；

解码器电路，其配置成接收第二信号和第三信号，且配置成基于所述第二信号和所述第三信号将所述第二节点选择性地耦合到第一电压或第二电压；

主驱动器电路，其配置成提供所述选择电路的所述输出；

预驱动器电路，其配置成接收所述第一信号，且配置成将电压电平选择性地提供到所述第一节点；以及

预脚标电路，其配置成基于所述第二节点的电压电平将所述第一节点选择性地耦合到所述第一电压或第三电压，其中所述第一节点的电压电平配置成控制所述主驱动器电路中的泄漏电流。

17.根据权利要求16所述的存储器系统，所述解码器电路包含配置成接收所述第二信号或所述第三信号的第一晶体管和第二晶体管，其中所述第一晶体管配置成将所述第二节点选择性地耦合到所述第一电压，且所述第二晶体管配置成将所述第二节点选择性地耦合到所述第二电压。

18.根据权利要求16所述的存储器系统，其中所述第三电压小于所述第一电压和所述第二电压。

19.根据权利要求16所述的存储器系统，所述预脚标电路包含：第五晶体管，其配置成将所述第一节点选择性地耦合到所述第一电压；反相器，其耦合到所述第二节点；以及第六晶体管，其耦合到所述反相器，且配置成基于所述第二节点的所述电压电平将所述第一节点选择性地耦合到所述第一电压或所述第三电压。

20.根据权利要求19所述的存储器系统，其包含配置成基于所述第一节点的所述电压电平将所述输出选择性地耦合到所述第一电压的第七晶体管，其中所述第七晶体管的大小为约10.5微米(μm)，且其中所述第五晶体管和所述第六晶体管的大小小于1.5微米(μm)。

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