CN114446342A - 包括具有字线辅助单元的单元阵列的集成电路 - Google Patents

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赵健熙
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Abstract

本公开涉及包括具有字线辅助单元的单元阵列的集成电路。集成电路包括：单元阵列，该单元阵列包括在多个第一列中的多个存储单元并且包括在至少一个第二列中的多个字线辅助单元；多条字线，该多条字线分别在单元阵列的多个第一行上延伸并连接到多个存储单元和多个字线辅助单元；以及行驱动器，该行驱动器被配置为驱动多条字线。

Description

包括具有字线辅助单元的单元阵列的集成电路
相关申请的相交引用
本申请是基于2020年10月30日向韩国知识产权局提交的韩国专利申请No.10-2020-0143879并要求其优先权，其全部公开内容通过引用并入本文。
技术领域
本发明构思的实施例涉及集成电路，更具体地，涉及包括具有字线辅助单元的单元阵列的集成电路。
背景技术
由于高集成度的需求和半导体制造工艺的发展，集成电路中包括的布线的宽度、间隔和/或高度可以减小，并且布线中的寄生元件可以增加。此外，集成电路的电源电压可以因为降低的功耗、高运行速度等而降低，因此，布线的寄生元件可以对集成电路具有更显着的影响。尽管有寄生元件，但是根据各种应用的要求，可能需要具有存储单元的集成电路单元阵列提供稳定、高性能运行环境。
发明内容
本发明构思提供一种集成电路以及该集成电路的操作方法，该集成电路被配置为尽管存在寄生元件但仍提供高或改进的操作可靠性。
根据本发明构思的一方面，提供了一种集成电路，所述集成电路包括：单元阵列，所述单元阵列包括在多个第一列中的多个存储单元和在至少一个第二列中的多个字线辅助单元；多条字线，所述多条字线分别在所述单元阵列的多个第一行上延伸并连接到所述多个存储单元和所述多个字线辅助单元；以及行驱动器，所述行驱动器被配置为驱动所述多个字线，其中，所述多个字线辅助单元中的每一个被配置为加速所述多条字线中的相应字线的激活，并包括与所述多个存储单元中的每一个的晶体管相同的晶体管，且具有与所述多个存储单元中的每一个的占用面积相同的占用面积。
根据另一方面，提供了一种集成电路，所述集成电路包括：单元阵列，所述单元阵列包括多个单元，所述多个单元分别包括相同的晶体管并且分别具有相同的占用面积；多条字线，所述多条字线分别在所述单元阵列的多个第一行上延伸；以及行驱动器，所述行驱动器连接到所述多条字线，其中，所述多个单元包括：多个存储单元，所述多个存储单元连接到所述多条字线且被布置在一系列第一列中；多个第一字线辅助单元，所述多个第一字线辅助单元连接到所述多条字线且被布置在第二列中；以及多个第二字线辅助单元，所述多个第二字线辅助单元连接到所述多条字线且在被布置在与所述第二列相邻的第三列中，其中，所述多个第一字线辅助单元中的每一个可以具有第一布局，所述第一布局与第二字线辅助单元的第二布局对称，所述第二字线辅助单元被布置成相对于与列方向平行的轴，与所述多个第一字线辅助单元在同一行中。
根据本发明构思的另一方面，提供了一种集成电路，所述集成电路包括：单元阵列，所述单元阵列包括多个单元，所述多个单元分别包括相同的晶体管并且分别具有相同的占用面积；多条字线，所述多条字线分别在所述单元阵列的多个第一行上延伸；以及行驱动器，所述行驱动器连接到所述多条字线，其中，所述多个单元包括：多个第一存储单元，所述多个第一存储单元连接到所述多条字线并被布置在一系列第一列中；多个第一字线辅助单元，所述多个第一字线辅助单元被布置在与所述系列第一列相邻的至少一个第二列中；以及多个第二存储单元，所述多个第二存储单元连接到所述多条字线并被布置在与所述至少一个第二列相邻的一系列第三列中。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：
图1是根据本发明构思的示例实施例的集成电路的框图；
图2是根据本发明构思的示例实施例的单元阵列的布局的俯视图；
图3是根据本发明构思的示例实施例的存储单元和字线辅助单元的示例的电路图；
图4是示出了根据本发明构思的示例实施例的读取操作的时序图；
图5是根据本发明构思的示例实施例的存储单元和字线辅助单元的示例的电路图；
图6是示出了根据本发明构思的示例实施例的读取操作的时序图；
图7是根据本发明构思的示例实施例的单元阵列的布局的俯视图；
图8是根据本发明构思的示例实施例的单元阵列的布局的俯视图；
图9是根据本发明构思的示例实施例的集成电路的框图；
图10是根据本发明构思的示例实施例的单元阵列的布局的俯视图；
图11是根据本发明构思的示例实施例的存储单元、字线辅助单元、写辅助单元和虚设单元的示例的电路图；
图12是根据本发明构思的示例实施例的单元阵列的布局的俯视图；
图13A和图13B是根据本发明构思的示例实施例的集成电路的布局的俯视图；
图14是根据本发明构思的示例实施例的集成电路的框图；
图15是示出了根据本发明构思的示例实施例的操作集成电路的方法的流程图；
图16是示出了根据本发明构思的示例实施例的操作集成电路的方法的流程图；
图17是示出了根据本发明构思的示例实施例的操作集成电路的方法的流程图；和
图18是根据本发明构思的示例实施例的片上系统的框图。
具体实施方式
以下，将参考附图详细描述实施例。相同的附图标记指代相同的元件，并且省略它们的重复描述。如本文所用，术语“和/或”包括一个或更多个相关联的所列项目的任何和所有组合。注意，关于一个实施例描述的方面可以并入不同的实施例中，尽管没有对其进行具体描述。即，所有实施例和/或任何实施例的特征可以以任何方式和/或组合进行组合。图1是根据本发明构思的示例实施例的集成电路的框图。详细地，图1是包括在集成电路中的存储器设备10的框图。在一些实施例中，集成电路可以基于从集成电路周围或外部提供的命令和地址来存储数据，并且存储器设备10可以包括独立的存储器设备。此外，在一些实施例中，集成电路还可以包括其他组件，用于将数据写入存储器设备10或从存储器设备10读取数据，如稍后将参考18描述的，并且存储器设备10可以包括嵌入式存储器设备。如图1所示，存储器设备10可以包括单元阵列12、行驱动器14、列驱动器16和控制逻辑18。尽管在图1中未示出，但是在一些实施例中，存储器设备10还可以包括地址缓冲器、数据缓冲器、数据输入/输出电路、内部电压生成器等。
存储器设备10可以接收命令CMD、地址和数据。例如，存储器设备10可以接收指示写入操作的命令CMD(可以被称为写入命令)、地址(可以被称为写地址)和数据(可以被称为写数据)，并且可以将接收到的数据存储在单元阵列12的与地址对应的区域中。另外，存储器设备10可以接收指示读取操作的命令CMD(可以被称为读取命令)和地址，并且可以将存储在单元阵列12的与地址对应的区域中的数据输出给外部接收方。
单元阵列12可以包括分别由字线和位线访问的多个存储单元。在一些实施例中，单元阵列12中包括的多个存储单元可以包括易失性存储单元，例如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。在一些实施例中，单元阵列12中包括的多个存储单元可以包括非易失性存储单元，例如闪存、电阻式随机存取存储器(RRAM)等。将主要参考SRAM单元来描述示例性实施例，如下文将参考图3和其他图来描述。然而，应当注意，示例实施例不限于此。
参考图1，单元阵列12可以包括在一系列第一列C1中的多个第一存储单元MC1，可以包括在第二列C2中的多个字线辅助单元，并且可以包括在一系列第三列C3中的多个第二存储单元MC2。多个第一存储单元MC1中的每一个可以连接到分别在一系列第一列C1上延伸的多条第一位线BL1中的至少一条，并且可以连接到分别在单元阵列12的多个行上延伸的多条字线WL中的一条。另外，多个第二存储单元MC2中的每一个可以连接到分别在一系列第三列C3上延伸的多条第二位线BL2中的至少一条，并且可以连接到分别在单元阵列12的多个行上延伸的多条字线WL中的一条。
布置在第二列C2中的多个字线辅助单元中的每一个可以连接到在第二列C2上延伸的伪位线BLP，并且可以连接到多条字线WL中的一条。字线辅助单元(或字线协助单元)，也可称为性能辅助单元(或性能协助单元)，可以在写入操作或读取操作期间感测字线的激活，并且可以加速和再生(regenerate)字线的激活。因此，可以补偿由多条字线WL的寄生元件引起的影响，并且存储器设备10可以具有总体上高的运行速度和总体上高的可靠性。下面将参考图3和其他图描述字线辅助单元的示例。在一些实施例中，字线辅助单元可以布置在两个或更多个连续列中，并且多条伪位线可以分别在连续列上延伸。
如以下将参考图2和其他图描述的，多个字线辅助单元中的每一个可以包括与存储单元(即，多个第一存储单元MC1和多个第二存储单元MC2中的每一个)相同或相似的晶体管和相同或相似的占用面积(footprint)。因此，多个字线辅助单元可以通过形成多个第一存储单元MC1和多个第二存储单元MC2的工艺形成，并且可以不影响多个第一存储单元MC1和多个第二存储单元MC2的结构。因此，由于字线辅助单元的统一结构，可以有效地去除由于在具有高容量的单元阵列12中延伸的字线的寄生元件导致的影响，并且可以实现包括存储器设备10的集成电路的高成品率。
行驱动器14可以通过多条字线连接到单元阵列12。行驱动器14可以基于行地址A_ROW激活多条字线WL之一。因此，在多个第一存储单元MC1和多个第二存储单元MC2中，可以选择连接到激活的字线的存储单元。数据DAT可以在写入操作中被写入到选择的存储单元，并且数据DAT可以通过下面描述的列驱动器16在读取操作中从选择的存储单元读取。
列驱动器16可以通过多条第一位线BL1、伪位线BLP和多条第二位线BL2连接到单元阵列12。在读取操作中，列驱动器16可以通过感测通过多条第一位线BL1和多条第二位线BL2接收的电流和/或电压来识别存储在连接到激活的字线的存储单元中的值，即存储在所选择的存储单元中的值，并且可以基于所识别的值输出数据。此外，在写入操作中，列驱动器16可以向多条第一位线BL1和多条第二位线BL2施加电流和/或电压，并且可以将该值写入连接到激活的字线的存储单元，即写入到所选的存储单元。
列驱动器16可以通过伪位线BLP激活或停用多个字线辅助单元。例如，列驱动器16可以通过向伪位线BLP施加负电源电压VSS来激活布置在第二列C2中的多个字线辅助单元，并且可以通过向伪位线BLP施加正电源电压VDD来停用布置在第二列C2中的多个字线辅助单元。激活的字线辅助单元可以加速与其连接的字线的激活，而停用的字线辅助单元可以释放字线激活的加速。列驱动器16可以在字线被激活之前激活多个字线辅助单元，并且可以在字线被停用之前停用多个字线辅助单元。在一些实施例中，如下面将参考图5和图6所描述的，连接到多个字线辅助单元的至少一条电源线可以在第二列C2上延伸，并且列驱动器16可以通过电源线以及伪位线BLP激活或停用多个字线辅助单元。
控制逻辑18可以接收命令CMD并生成第一控制信号CTRl和第二控制信号CTR2。例如，控制逻辑18可以通过对命令CMD解码来识别读取命令，并且可以生成第一控制信号CTR1和第二控制信号CTR2以从单元阵列12读取数据DAT。此外，控制逻辑18可以通过解码命令CMD来识别写入命令，并且可以生成第一控制信号CTR1和第二控制信号CTR2以将数据DAT写入单元阵列12。在一些实施例中，行驱动器14可以在基于第一控制信号CTR1确定的定时激活或停用字线。此外，在一些实施例中，在基于第二控制信号CTR2确定的定时，列驱动器16可以感测来自多条第一位线BL1和多条第二位线BL2的电流和/或电压，或者可以向多条第一位线BL1、伪位线BLP和多条第二位线BL2施加电流和/或电压。
图2是根据本发明构思的示例实施例的单元阵列20的布局的俯视图。详细地，图2中所示的俯视图示意性地示出了在包括X轴和Y轴的平面上的单元阵列20的一部分。这里，包括X轴和Y轴的平面可以被称为水平面，Z轴方向可以被称为竖直方向。另外，相对于另一个组件沿+Z方向布置的组件可以被称为在另一个组件上方或之上，而相对于另一个组件沿-Z方向布置的组件可以被称为在另一个组件之下。另外，组件的面积可以指组件在与水平面平行的平面上所占的部分的大小。在本文的附图中，为了便于说明，可能仅示出了一些层。此外，在本文中，包括导电材料的图案，例如布线层的图案，可以被称为导电图案，或更简单地，被称为图案，并且通过导电图案彼此电连接的组件可以被简称为连接组件。
参考图2，单元阵列20可以包括分别具有相同占用面积的多个单元C11至C46，并且多个单元C11至C46可以包括存储单元和字线辅助单元。例如，如图2所示，单元阵列20可以包括单元C11、C12、C15、C16等，其是第一列COL1、第二列COL2、第五列COL5和第六列COL6中的存储单元。另外，单元阵列20可以包括单元C13、C14等，其是第三列COL3和第四列COL4中的字线辅助单元。下面将参考图3和图5描述与包括三个单元C12、C13和C14的区域21相对应的电路的示例。
在一些实施例中，布置在相邻列中的存储单元的布局可以关于与Y轴平行的轴对称。例如，布置在第一行ROW1和第一列COL1中的单元C11可以具有如下布局，该布局通过将布置在第一行ROW1和第二列COL2中的单元C12的布局绕与Y轴平行的轴翻转来获得。因此，单元阵列20可以具有以每两个存储单元为单位的重复布局，字线辅助单元也可以布置在两个相邻的列中，即第三列COL3和第四列COL4，如图2所示。下面将参考图7描述包括作为存储单元的四个单元C31、C32、C41和C42的区域22的布局的示例，并且下面将参考图8描述包括作为字线辅助单元的四个单元C33、C34、C43和C44的区域23的布局的示例。
多条字线可以平行于X轴延伸，并且多条位线和至少一条伪位线可以平行于Y轴延伸。例如，布置在第二行ROW2中的单元C21至C26可以连接到在第二行ROW2上平行于X轴延伸的字线。另外，布置在第五列COL5中的单元C15、C25、C35和C45可以连接到在第五列COL5上平行于Y轴延伸的至少一条位线，并且布置在第四列COL4中的单元C14、C24、C34和C44可以连接到在第四列COL4上平行于Y轴延伸的至少一条伪位线。
图3是根据本发明构思的示例实施例的存储单元和字线辅助单元的示例的电路图。详细地，图3所示的电路图表示与图2所示区域21中包括的三个单元C12、C13和C14相对应的等效电路30。如上参考图2所述，图3中所示的存储单元C12'、第一字线辅助单元C13'和第二字线辅助单元C14'可以布置在同一行中，即图2中所示的第一行ROW1中。在下文中，将参考图2来描述图3。
布置在同一行中的存储单元C12'、第一字线辅助单元C13'和第二字线辅助单元C14'可以共同连接到字线WL[i](i是大于0的整数)。存储单元C12'可以连接到在第二列COL2上延伸的第二位线BL2和第二补偿位线BLB2，第一字线辅助单元C13'可以连接到在第三列COL3上延伸的第一伪位线BLP1和第二伪位线BLBP1，第二字线辅助单元C14'可以连接到在第四列COL4上延伸的第三伪位线BLBP2和第四伪位线BLP2。如下面将参考图4描述的，在一些实施例中，负电源电压VSS可以连接到第一伪位线BLP1和第四位线BLP2。此外，在一些实施例中，第二伪位线BLBP1和第三伪位线BLBP2可以彼此电连接并且具有相同的电势。
参考图3，存储单元C12'可以包括第一p沟道场效应晶体管(PFET)P11、第二PFETP12和第一n沟道场效应晶体管(NFET)N11至第四NFET N14。存储单元C12'可以是六晶体管(6T)-SRAM单元，并且可以包括在施加了正电源电压VDD的节点与施加了负电源电压(或接地电位)VSS的节点之间交叉耦合的反相器对。在交叉耦合反相器对中，第一反相器可以包括第一PFET P11和第一NFET N11，第二反相器可以包括第二PFET P12和第二NFET N12。另外，第三NFET N13和第四NFET N14可以称为通道晶体管，该通道晶体管被配置为通过激活(即具有高电平电压)的字线WL[i]将第一反相器和第二反相器分别连接到第二位线BL2和第二补偿位线BLB2。
第一字线辅助单元C13'和第二字线辅助单元C14'可以分别包括与存储单元C12'的晶体管相似或相同的晶体管。例如，如图3中所示，第一字线辅助单元C13'可以包括分别与存储单元C12'的第一PFET P11、第二PFET P12和第一NFET N11至第四NFET N14相对应的第一PFET P21、第二PFET P22和第一NFET N21至第四NFET N24。另外，第二字线辅助单元C14'可以包括分别与存储单元C12'的第一PFET 21、第二PFET P22和第一NFET N21至第四NFET N24分别相对应的第一PFET P31、第二PFET P32和第一NFET N31至第四NFET N34。因此，如稍后将参考图7和图8所描述的，第一字线辅助单元C13'和第二字线辅助单元C14'可以包括与存储单元C12'的布局对应的有源区和栅电极。
本文中，晶体管可以具有任意结构。例如，晶体管可以包括由以鳍形延伸的有源图案和栅电极形成的鳍式场效应晶体管(FinFET)。晶体管还可以包括由彼此平行延伸的多个纳米片(Nanosheet)和栅电极形成的多桥沟道FET(MBCFET)。晶体管还可以包括具有如下结构的Forksheet(叉片)FET(或ForkFET)，在该结构中PFET的纳米片和NFET的纳米片被电介质壁分离并且NFET和PFET彼此更靠近。在图2中，晶体管还可以包括竖直FET(VFET)，其包括在Z方向上彼此分开的源极区域/漏极区域和与沟道区域接壤或围绕沟道区域的栅电极。晶体管可以包括场效应晶体管(FET)，例如互补FET(CFET)、负CFET(NCFET)和碳纳米管FET(CNTFET)，并且可以包括双极结型晶体管或其他三维晶体管。
参考图3，在第一字线辅助单元C13'中，第一PFET P21可以连接到被施加正电源电压VDD的节点和第一节点n1，并且可以包括连接到字线WL[i]的控制端子(例如，栅极)。第一NFET N21可以连接在第一节点n1与第二伪位线BLBP1之间，并且可以包括连接到字线WL[i]的控制端子。第二PFET P22可以连接在被施加正电源电压VDD的节点与第二节点n2之间，并且可以包括连接到第一节点n1的控制端子。第二NFET N22可以连接在第二节点n2与被施加负电源电压VSS的节点(其可以被称为第二电源节点)之间，并且可以包括连接到第一节点n1的控制端子。第三NFET N23可以连接在第一节点n1与第二伪位线BLBP1之间，并且可以包括连接到字线WL[i]的控制端子。第四NFET N24可以连接在第二节点n2与第一伪位线BLP1之间，并且可以包括连接到字线WL[i]的控制端子。在第二字线辅助单元C14'中，第一PFETP31和第二PFET P32以及第一NEFT N31至第四NFET N34可以以类似于第一字线辅助单元C13'的结构连接。下面将参考图4描述第一字线辅助单元C13'和第二字线辅助单元C14'的操作示例。
图4是根据本发明构思的示例实施例的读取操作的时序图。详细地，如图所示的时序图。详细地，图4所示的时序图示出了在读取操作中不使用字线辅助单元的示例和在读取操作中使用字线辅助单元的示例中，图3中的等效电路30的信号随时间的变化。本文中，假设信号是在被激活时具有高电平的高态有效信号，但是将理解，示例实施例不限于此。另外，尽管图4中示出读取操作作为补偿由于字线的寄生元件导致的影响的操作的示例，但应理解，与图4所示的类似，在写入操作中也可以补偿由于字线的寄生元件导致的影响。下面，将参考图1和图3描述图4，在图4的描述中，将省略重复的描述。
参考图4，可以在时间点t41激活读使能信号REN。例如，图1中的第一控制信号CTR1和第二控制信号CTR2可以包括读使能信号REN，并且控制逻辑18可以基于读取命令激活读使能信号REN。行驱动器14可以响应于已被激活的读使能信号REN而激活与行地址A_ROW对应的字线WL[i]。因此，字线WL[i]的电压可以如图4所示逐渐增加。根据由于激活字线WL[i]而存储在存储单元C12'中的值，第二位线BL2(或第二补偿位线BLB2)的电压可以逐渐降低。
负电源电压VSS可以施加到第一伪位线BLP1和第四伪位线BLP2，正电源电压VDD可以施加到第二伪位线BLBP1和第三伪位线BLBP2。参考图3，由于字线WL[i]已被激活，所以第一字线辅助单元C13'中的第一节点n1的电压可以近似上升到正电源电压VDD，并且当第二PFET P22关断时，第一字线辅助单元C13'可以不影响字线WL[i]的电压。即，由于正电源电压VDD被施加到第二伪位线BLBP1和第三伪位线BLBP2而被停用的第一字线辅助单元C13'和第二字线辅助单元C14'可以不影响字线WL[i]的激活。因此，如图4所示，由于字线WL[i]的寄生元件，所以字线WL[i]的电压可在时间点t42处大致达到正电源电压VDD，并且从时间点t41到时间点t42的第一时间段T1可以长于下文所述的第二时间段T2。另外，由于第一时间段T1被相对地延长，所以第二位线BL2的电压可以缓慢下降。
可以在时间点t43处停用读使能信号REN。行驱动器14可以响应于已经被停用的读使能信号REN来停用字线WL[i]，并且字线WL[i]的电压可以降低，如图4所示。列驱动器16可以基于第二位线BL2和第二补偿位线BLB2的电压和/或电流来识别存储在存储单元C12'中的值。由于字线WL[i]的寄生元件而导致其缓慢下降的第二位线BL2的电压可能在列驱动器16识别值时导致错误，并且还可能由于延迟列驱动器16识别该值的时间点而降低了读取速率。
读使能信号REN可以在时间点t44被激活。行驱动器14可以响应于已经被激活的读使能信号REN来激活与行地址A_ROW对应的字线WL[i]。因此，如图4所示，字线WL[i]的电压可以逐渐增加，并且第二位线BL2(或第二补偿位线BLB2)的电压可以逐渐降低。
负电源电压VSS可以被施加到第一伪位线BLP1、第二伪位线BLBP1、第三伪位线BLBP2和第四伪位线BLP2。参考图3，由于字线WL[i]已经被激活并且第二伪位线BLBP1被施加了负电源电压VSS，所以第一字线辅助单元C13'中的第一节点n1的电压可以近似下降到负电源电压VSS，并且当第二PFET P22导通时，正电源电压VDD可以被提供给第二节点n2。即，由于负电源电压VSS被施加到第二伪位线BLBP1和第三伪位线BLBP2，所以第一字线辅助单元C13'和第二字线辅助单元C14'可以被激活，可以感测字线WL[i]的激活，并且可以加速和再生字线WL[i]的激活。因此，如图4所示，尽管存在字线WL[i]的寄生元件，但是字线WL[i]的电压在时间点t46处仍可以近似达到正电源电压VDD，并且从时间点t44到时间点t46的第二时间段T2可以短于上述第一时间段T1。另外，由于第二时间段T2相对较短，所以第二位线BL2的电压可以在早期阶段下降。
可以在时间点t47停用读使能信号REN。行驱动器14可以响应于已经被停用的读使能信号REN来停用字线WL[i]，并且字线WL[i]的电压可以降低，如图4所示。列驱动器16可以施加正电源电压VDD到第二伪位线BLBP1和第三伪位线BLBP2，因此，第一字线辅助单元C13'和第二字线辅助单元C14'可以被停用。列驱动器16可以基于第二位线BL2和第二补偿位线BLB2的电压和/或电流来识别存储在存储单元C12'中的值。尽管存在字线WL[i]的寄生元件，但仍在早期阶段下降的第二位线BL2的电压可以允许列驱动器16安全地识别该值，并且可以通过允许列驱动器16在早期阶段识别该值来提高读取速度。在一些实施例中，正电源电压VDD可以在读使能信号REN被停用之前(或在字线WL[i]被停用之前)施加到第二伪位线BLBP1和第三伪位线BLBP2，并且相应地，在字线WL[i]被停用之前，可以预先停用第一字线辅助单元C13'和第二字线辅助单元C14'。
图5是根据本发明构思的示例实施例的存储单元和字线辅助单元的示例的电路图。详细地，图5所示的电路图表示与图2所示区域21中包括的三个单元C12、C13和C14相对应的等效电路50。如上参考图2所述，存储单元C12”、第一字线辅助单元C13”和第二字线辅助单元C14”可以布置在同一行中，即图2中所示的第一行ROW1中。与图3中的等效电路30相比，在图5的等效电路50中，第一字线辅助单元C13”和第二字线辅助单元C14”可以分别连接到第一电源线PL1和第二电源线PL2。在下文中，将参考图2来描述图5，并且在图5的描述中，将省略与图3的描述相同的描述。
参考图5，存储单元C12”可以连接到字线WL[i]、第二位线BL2和第二补偿位线BLB2，并且可以包括第一PFET P11、第二PFET P12和第一NFET N11至第四NFET N14。第一字线辅助单元C13”可以连接到字线WL[i]、第一伪位线BLP1和第二伪位线BLBP1，并且可以包括第一PFET P21、第二PFET P22和第一NFET N21至第四NFET N24。第二字线辅助单元C14”可以连接到字线WL[i]、第三伪位线BLBP2和第四伪位线BLB2，并且可以包括第一PFET P31、第二PFET P32和第一NFET N31至第四NFET N34。
第一字线辅助单元C13”可以连接到在第三列COL3上延伸的第一电源线PLl，并且可以通过第一电源线PLl接收正电源电压VDD。另外，第二字线辅助单元C14”可以连接到在第四列COL4上延伸的第二电源线PL2，并且可以通过第二电源线PL2接收正电源电压VDD。第一电源线PL1和第二电源线PL2可以连接到列驱动器(例如，图1中的列驱动器16)，并且列驱动器可以通过第一电源线PL1和第二电源线PL2，以及通过第二伪位线BLBP1和第三伪位线BLBP2激活或停用第一字线辅助单元C13”和第二字线辅助单元C14”。例如，在第一字线辅助单元C13”中，被连接第一PFET P21和第二PFET P22的第一电源节点pn1的电压可以根据列驱动器的控制而变化。下面将参考图6描述第一字线辅助单元C13”和第二字线辅助单元C14”的操作示例。
图6是根据示例实施例的读取操作的时序图。详细地，图6所示的时序图示出了在读取操作中不控制电源线的示例和在读取操作中控制电源线的示例中，图5中的等效电路50的信号随时间的变化。在下文中，将参考图1和图5来描述图6，并且在图6的描述中，将省略与图4相同的描述。
参考图6，可以在时间点t61激活读使能信号REN。图1中的行驱动器14可以响应于激活的读使能信号REN激活与行地址A_ROW相对应的字线WL[i]。可以向第二伪位线BLBP1和第三伪位线BLBP2施加负电源电压VSS，可以向第一电源线PL1和第二电源线PL2施加正电源电压VDD。因此，可以激活第一字线辅助单元C13”和第二字线辅助单元C14”，并且可以加速字线WL[i]的激活。
在时间点t62，可以停用读使能信号REN。行驱动器14可以响应于已经被停用的读使能信号REN来停用字线WL[i]，并且字线WL[i]的电压可以降低，如图6所示。列驱动器16可以将正电源电压VDD施加到第二伪位线BLBP1和第三伪位线BLBP2，因此，第一字线辅助单元C13”和第二字线辅助单元C14”可以被停用。列驱动器16可以维持施加到第一电源线PL1和第二电源线PL2的正电源电压VDD，字线WL[i]的电压可以在时间点t63近似达到负电源电压VSS，并且从时间点t62到时间点t63的第三时间段T3可以长于下面将描述的第四时间段T4。
在时间点t64，可以激活读使能信号REN。行驱动器14可以响应于已经被激活的读使能信号REN来激活对应于行地址A_ROW的字线WL[i]。可以向第二伪位线BLBP1和第三伪位线BLBP2施加负电源电压VSS，可以向第一电源线PL1和第二电源线PL2施加正电源电压VDD。因此，可以激活第一字线辅助单元C13”和第二字线辅助单元C14”，并且可以加速字线WL[i]的激活。
在时间点t66，可以停用读使能信号REN。行驱动器14可以响应于已经被停用的读使能信号REN来停用字线WL[i]，并且字线WL[i]的电压可以降低，如图6所示。列驱动器16可以将正电源电压VDD施加到第二伪位线BLBP1和第三伪位线BLBP2，因此，第一字线辅助单元C13”和第二字线辅助单元C14”可以被停用。另外，列驱动器16可以切断施加到第一电源线PL1和第二电源线PL2的正电源电压VDD，因此，如图6中虚线所示，第一电源线PL1和第二电源线PL2(或第一电源节点pn1)可以被浮置。因此，字线WL[i]的电压可以在早期下降，并且字线WL[i]的停用可以能被加速。字线WL[i]的电压可以在时间点t67近似达到负电源电压VSS，且从时间点t66至时间点t67的第四时间段T4可以短于上述的第三时间段T3。
图7是根据本发明构思的示例实施例的单元阵列70的布局的俯视图。详细地，图7所示的俯视图示出了与图2所示区域22中包括的四个单元C31、C32、C41和C42相对应的布局。在图7中，写在图案上的名称指示与图案电连接的线和/或施加在该图案上的电压。
参考图7，第一存储单元C31'和第二存储单元C32'可以布置在同一行(即，图2中的第三行ROW3)中，并且可以共同连接到字线WL[k](其中k是大于0的整数)。第三存储单元C41'和第四存储单元C42'可以布置在同一行(即，图2中的第四行ROW4)中，并且可以共同连接到字线WL[k+1]。另外，第一存储单元C31'和第三存储单元C41'可以连接在同一列(即，图2中的第一列COL1)中，并且可以共同连接到第一位线BL1和第一补偿位线BLB1。第二存储单元C32'和第四存储单元C42'可以布置在同一列(即，图2中的第二列COL2)中，并且可以共同连接到第二位线BL2和第二补偿位线BLB2。
在一些实施例中，包括在单元阵列70中的存储单元可以具有对称布局。例如，第一存储单元C31'的第一布局可以与通过绕与列方向平行的轴(即，与Y轴平行的轴)翻转第二存储单元C32'的第二布局而获得的布局相同。另外，第三存储单元C41'的第三布局可以与通过绕与行方向平行的轴(即，与X轴平行的轴)翻转第一存储单元C31'的第一布局而获得的布局相同。另外，第四存储单元C42'的第四布局可以与如下布局相同：通过绕与列方向平行的轴翻转第三存储单元C41'的第三布局而获得的布局，以及通过绕与行方向平行的轴翻转第二存储单元C32'的第二布局而获得的布局。在一些实施例中，第一存储单元C31'和第四存储单元C42'可以具有相同或相似的布局，并且第二存储单元C32'和第三存储单元C41'可以具有相同或相似的布局。下面将参考图8进行描述，字线辅助单元可以包括与存储单元的布局相同的有源区和栅电极。
图8是根据本发明构思的示例实施例的单元阵列80的布局的俯视图。详细地，图8所示的俯视图示出了与图2的区域23中包括的四个单元C33、C34、C43和C44相对应的布局。在图8中，图案上的名称指示与图案电连接的线和/或施加在图案上的电压。
如图8中所示，第一字线辅助单元C33'和第二字线辅助单元C34'可以布置在同一行(即，图2中的第三行ROW3)，并且可以共同连接到字线WL[k]。第三字线辅助单元C43'和第四字线辅助单元C44'可以布置在同一行(即，图4中的第四行ROW4)中，并且可以共同连接到字线WL[k+1]。另外，第一字线辅助单元C33'和第三字线辅助单元C43'可以布置在同一列(即，图2中的第三列COL3)，并且可以共同连接到第一伪位线BLP1和第二伪位线BLBP1。第二字线辅助单元C34'和第四字线辅助单元C44'可以布置在同一列(即，图2中的第四列COL4)中，并且可以共同连接到第三伪位线BLBP2和第四伪位线BLP2。
在一些实施例中，用于控制第一字线辅助单元C33'、第二字线辅助单元C34、第三字线辅助单元C43和第四字线辅助单元C44'的激活的第二伪位线BLBP1和第三伪位线BLBP2可以具有相同的电势，并且如图8所示，第一字线辅助单元C33'、第二字线辅助单元C34'、第三字线辅助单元C43'和第四字线辅助单元C44'可以共享连接到第二伪位线BLBP1和第三伪位线BLBP2的图案W8。在一些实施例中，如上参考图3所述，正电源电压VDD也可施加于第一电源线PL1和第二电源线PL2。另外，在一些实施例中，如上参考图5所述，第一电源线PL1和第二电源线PL2可以连接到列驱动器(例如，图1中的列驱动器16)，并且根据列驱动器的控制，正电源电压VDD可以被施加到第一电源线PL1和第二电源线PL2或者第一电源线PL1和第二电源线PL2可以被浮置。
在一些实施例中，包括在单元阵列80中的字线辅助单元可以具有彼此对称的布局。例如，第一字线辅助单元C33'的布局可以与通过绕与列方向平行的轴翻转第二字线辅助单元C34'的布局而获得的布局相同。另外，第三字线辅助单元C43'的布局可以与通过绕与行方向平行的轴翻转第一字线辅助单元C33'的布局而获得的布局相同。另外，第四字线辅助单元C44'的布局可以与如下布局相同：通过绕与列方向平行的轴翻转第三字线辅助单元C43'的布局而获得的布局，以及通过绕与行方向平行的轴翻转第二字线辅助单元C34'的布局而获得的布局。在一些实施例中，第一字线辅助单元C33'和第四字线辅助单元C44'可以具有相同或相似的布局，而第二字线辅助单元C43'和第三字线辅助单元C43'可以具有相同或相似的布局。
字线辅助单元可以包括与存储单元的布局相同或相似的有源区和栅电极。例如，第一字线辅助单元C33'可以包括与图1的第一存储单元C31'的第一布局中的沿Y轴方向延伸的有源区域和沿X轴方向延伸的栅电极相同的有源区域和栅电极。类似地，第二字线辅助单元C34、第三字线辅助单元C43'和第四字线辅助单元C44'可以分别包括与图7的第二存储单元C32'、第三存储单元C41和第四存储单元C42'的布局中的有源区域和栅电极相同的有源区域和栅电极。
图9是根据本发明构思的示例性实施例的集成电路的框图。详细地，图9是示出了集成电路中包括的存储器设备90的框图。与图1的存储器设备10相比，图9的单元阵列92可以包括布置在第二行R2中的多个写辅助单元。如图9所示，存储器设备90可以包括单元阵列92、行驱动器94、列驱动器96和控制逻辑98。在下文中，在图9的描述中，将省略与图1相同的描述。
单元阵列92可以在一系列第一行R1中，包括分别布置在一系列第一列C1和一系列第三列C3的多个第一存储单元MC1和多个第二存储单元MC2，并且可以在一系列第三行R3中，包括分别布置在一系列第一列C1和一系列第三列C3的多个第三存储单元MC3和多个第四存储单元MC4。另外，单元阵列92可以包括布置在第二列C2中的多个字线辅助单元和布置在第二行R2中的多个写辅助单元。为了补偿位线的寄生元件的影响，写辅助单元(或写协助单元)可以在写入操作中预先放大位线的电压。如图9所示，单元阵列92可以在第二列C2与第二行R2相交的区域X中包括至少一个虚设单元。在一些实施例中，多个写辅助单元可以布置在两个或更多个连续的行中，并且多个写辅助线可以分别在连续的行上延伸。
行驱动器94可以通过多条第一字线WLl、写辅助线WAL和多条第二字线WL2连接到单元阵列92。多个第一存储单元MC1和多个第二存储单元MC2可以连接到在一系列第一行R1上延伸的多条第一字线WL1，多个写辅助单元可以连接到在第二行R2上延伸的写辅助线WAL，并且多个第三存储单元MC3和第四存储单元MC4可以连接到在一系列第三行R3上延伸的多条第二字线WL2。
列驱动器96可以通过多条第一位线BL1、伪位线BLP和多条第二位线BL2连接到单元阵列。多个第一存储单元MC1和多个第三存储单元MC3可以连接到在一系列第一列C1上延伸的多条第一位线BL1，多个字线辅助单元可以连接到在第二列C2上延伸的伪位线BLP，以及多个第二存储单元MC2和多个第四存储单元MC4可以连接到在一系列第三列C3上延伸的多条第二字线BL2。
图10是根据本发明构思的示例性实施例的单元阵列100的布局的俯视图。如图10所示，单元阵列100可以包括具有相同占用面积的多个单元C11到C86。
多个单元C11至C86可以包括存储单元、写辅助单元、字线辅助单元、第一类型虚设单元和第二类型虚设单元。例如，如图10所示，单元阵列100可以包括单元C11、C15、C71、C75等，作为第一行ROW1、第二行ROW2、第七行ROW7和第八行ROW8分别与第一列COL1、第二列COL2、第五列COL5和第六列COL6相交的区域中的存储单元。单元阵列100可以包括单元C13、C73等，作为第一行ROW1、第二行ROW2、第七行ROW7和第八行ROW8与第三列COL3和第四列COL4相交的区域中的字线辅助单元。单元阵列100可以在第三行ROW3至第六行ROW6与第一列COL1、第二列COL2、第五列COL5和第六列COL6相交的区域中包括作为写辅助单元的单元C31、C35等以及作为第一类型虚设单元的单元C32和C36。单元阵列100可以在第三行ROW3至第六行ROW6与第三列COL3和第四列COL4相交的区域中包括作为第二类型虚设单元的单元C33等和作为第一类型虚设单元的单元C34等。下面将参考图11描述与包括六个单元C22、C23、C24、C32、C33和C34的区域101对应的电路的示例，并且下面将参考图12描述与包括四个单元C53、C54、C63和C64的区域102对应的布局的示例。
图11是根据本发明概念的示例实施例的存储单元、字线辅助单元、写辅助单元和虚设单元的示例的电路图。详细地，图11所示的电路图示出了与包括在图10的区域101中的六个单元C22、C23、C24、C32、C33和C34相对应的等效电路110。如上参考图10所述，存储单元C22'、第一字线辅助单元C23'和第二字线辅助单元C24'可以布置在同一行中，即图10的第二行ROW2，并且图11的写辅助单元C32'、第一虚设单元C33'和第二虚设单元C34'可以布置在同一行中，即图10中的第三行ROW3。在下文中，将参考图10描述图11，并且将省略与参考附图描述的描述相同的描述。
参考图11，存储单元C22'可以连接到字线WL[j]、第二位线BL2和第二补偿位线BLB2，并且可以包括第一PFET P41、第二PFET P42和第一NFET N41至第四NFET N44。第一字线辅助单元C23'可以连接到字线WL[j]、第一伪位线BLP1、第二伪位线BLBP1和第一电源线PL1，并且可以包括第一PFET P51、第二PFET P52和第一NFET N51至第四NFET N54。第二字线辅助单元C24'可以连接到字线WL[j]、第三伪位线BLBP2、第四伪位线BLP2和第二电源线PL2，并且可以包括第一PFET P61、第二PFET P62和第一NFET N61至第四NFET N64。写辅助单元C32'可以连接到第四写辅助线WAL[4]、第二位线BL2和第二补偿位线BLB2，并且可以包括第一PFET P71、第二PFET P72和第一NFET N71到第四NFET N74。第一虚设单元C33'可以连接到第一伪位线BLP1、第二伪位线BLBP1、第一电源线PL1和第二虚设单元C34'，并且可以包括第一PFET P81、第二PFET P82以及第一NFET N81至第四NFET N84。第二虚设单元C34'可以连接到第三伪位线BLBP2、第四伪位线BLP2、第一写辅助线WAL[1]和第二电源线PL2，可以通过第一虚设单元C33'连接到第一伪位线BLP1，并且可以包括第一PFET P91、第二PFETP92和第一NFET N91到第四NFET N94。
在写入操作中，行驱动器(例如，图9中的行驱动器94)可以在激活多条字线之一(例如，字线WL[j])之前激活第四字线WAL[4]。因此，写辅助单元C32'可以预先放大第二位线BL2和第二补偿位线BLB2的电压，从而可以在早期将数据安全地写入存储单元C22'。
第一虚设单元C33'可以对应于图10中所示的第二类型虚设单元。由于第一伪位线BLP1被施加了负电源电压VSS，所以第一虚设单元C33'可以不影响第二伪位线BLBP1。此外，第二虚设单元C34'可以对应于图10所示的第一类型虚设单元。在写入操作中，即使第一写辅助线WAL[1]被行驱动器(例如，图9中的行驱动器94)激活，由于第一伪位线BLP1和第四伪位线BLP2被施加了负电源电压VSS，所以第二虚设单元C34'可以不影响第三伪位线BLBP2。
图12是根据本发明构思的示例实施例的单元阵列120的布局的俯视图。详细地，图12中所示的俯视图示出了与图10的区域102中包括的四个单元C53、C54、C63和C64相对应的布局。在图12中，图案上的名称指示与图案电连接的线和/或施加在图案上的电压。
如图12所示，第一虚设单元C53'和第三虚设单元C63'可以布置在同一列(即，图10中的第三列COL3)中，并且可以共同连接到第一伪位线BLP1，第二伪位线BLBP1和第一电源线PL1。第二虚设单元C54'和第四虚设单元C64'可以布置在同一列(即，图10中的第四列COL4)中，并且可以共同连接到第三伪位线BLBP2、第四伪位线BLP2和第二电源线PL2。作为第一类型虚设单元的第二虚设单元C54'和第三虚设单元C63'可以分别连接到第一写辅助线WAL[1]和第四写辅助线WAL[4]。
虚设单元可以包括与存储单元的布局的有源区和栅电极相同或相似的有源区和栅电极。例如，第一虚设单元C53'可以包括与图7的第一存储单元C31'的第一布局中沿Y轴方向延伸的有源区域和沿X方向延伸的栅电极相同的有源区域和栅电极。类似地，第二虚设单元C54'、第三虚设单元C63'和第四虚设单元C64'可以分别包括与图7的第二存储单元C32'、第三存储单元C41'和第四存储单元C42'的布局中的有源区域和栅电极相同的有源区域和栅电极。在一些实施例中，第一虚设单元C53'可以具有通过将第四虚设单元C64'的布局绕水平面旋转180度而产生的布局，并且第二虚设单元C54'可以具有通过将第三虚设单元C63'的布局绕水平面旋转而产生的布局。
图13A和图13B是根据本发明概念的示例实施例的集成电路130的布局的俯视图。特别地，图13A和图13B中的俯视图分别显示在单元阵列上形成的图案。为了便于说明，图13A和图13B可以仅图示布线层中的一些，并且集成电路130可以进一步包括除了图13A和图13B中所示的图案之外的其他图案。字线、写辅助线、位线和伪位线可以在单元阵列中包括的单元上延伸，并且被配置为提供正电源电压VDD和负电源电压VSS的线可以延伸到单元。
参考图13A，在第一布线层(例如，图7中的第一布线层M1)上方的第二布线层M2上，多个图案W01至W18可以在与Y轴平行的方向上延伸。布置在同一列中的存储单元、写辅助单元和虚设单元可以共同连接到在该列上延伸的第二布线层M2中的图案。在一些实施例中，图案W01、W04、W13和W13可以分别对应位线，图案W03、W06、W15和W18可以分别对应补偿位线，并且正电源电压VDD可以被施加到图案W02、W05、W14和W17。在一些实施例中，施加了正电源电压VDD的图案W02、W05、W14和W17中的每一个可以针对用于连接到第一布线层M1中的图案的通孔(即，第一通孔层中的通孔)，具有沿与X轴平行的方向突出的部分。
布置在同一列中的字线辅助单元和虚设单元可以共同连接到在该列上延伸的第二布线层M2的图案。在一些实施例中，图案W07、W09、W10和W12可以分别对应于第一伪位线BLP1、第二伪位线BLBP1、第三伪位线BLBP2和第四伪位线BLP2，并且图案W08和W11可以分别对应于第一电源线PL1和第二电源线P2。如图13A所示，在第二类型虚设单元中，图案W07可以针对通孔具有沿与X轴平行的方向突出的部分，该通孔用于连接被连接到第一伪位线BLP1的第一布线层M1的图案和用于连接第二布线层M2上方的第三布线层(例如，图13B中的第三布线层M3)中的图案。另外，在第二类虚设单元中，图案W12可以针对通孔具有沿X轴方向突出的部分，该通孔用于连接被连接到第四伪位线BLP2的第一布线层M1的图案和用于连接第三图案层的图案。另外，集成电路130可以包括在X轴方向上延伸以连接第二伪位线BLBP1和第三伪位线BLBP2的第二布线层M2的图案(例如，图案W20)。
参考图13B，在第二布线层M2上方的第三布线层M3中，多个图案W21至W30可以在与X轴平行的方向上延伸。在一些实施例中，负电源电压VSS可以施加到沿行边界延伸的图案W21、W23、W24、W25、W26、W28和W30。布置在同一行中的存储单元和字线辅助单元可以共同连接到在该行上延伸的第三布线层M3的图案。例如，图案W22和W29可以分别对应于字线。
第三布线层M3的图案可以在写辅助单元和第二类型虚设单元上沿与X轴平行的方向延伸。例如，图案W31和W33可以连接到第三写辅助线WAL3，图案W33和W34可以连接到第四写辅助线WAL[4]，图案W39和W40可以连接到第一写辅助线WAL[1]，图案W41和W42可以连接到第二写辅助线WAL2。另外，图案W35和W36可以连接到第一伪位线BLP1，并且图案W37和W38可以连接到第四伪位线BLP2。
图14是根据本发明构思的示例实施例的集成电路的框图。详细地，图14所示的框图示出了集成电路中包括的存储器设备10。如图14所示，存储器设备140可以包括单元阵列142、行驱动器144、列驱动器146和控制逻辑148。在下文中，在图14的描述中，省略与图1和图9相同的描述。
单元阵列142可以包括位于一系列第一列C1、一系列第三列C3、一系列第五列C5和一系列第七列C7与一系列第二行R2、一系列第四行R4、一系列第六行R6和一系列第八行R8相交的区域中的存储单元。另外，单元阵列142可以包括布置在一系列第二列C2、一系列第四列C4和一系列第六列C6中的字线辅助单元，并且可以包括布置在一系列第一行R1、一系列第三行R3、一系列第五行R5和一系列第七行R7中的写辅助单元和虚设单元。单元阵列142还可以包括布置在一系列第二列C2、一系列第四列C4、一系列第六列C6与一系列第一行R1、一系列第三行R3、一系列第五行R5和一系列第七行R7相交的区域X中的虚设单元。如图14所示，当字线辅助单元和写辅助单元被规则地布置时，即使当单元阵列142的尺寸增加时，由字线和位线的寄生元件产生的影响也可以被适当地补偿。
行驱动器144可以通过多条字线WL连接到存储单元和字线辅助单元，并且可以通过多条写辅助线WAL连接到写辅助单元。行驱动器144可以在读取操作或写入操作中激活多条字线WL中的一条字线，并且可以通过在写入操作中激活多条写辅助线WAL中的一些来激活至少一个写辅助单元。
列驱动器146可以通过多条位线BL连接到存储单元、写辅助单元和虚设单元，并且可以通过多条伪位线BLP连接到字线辅助单元和虚设单元。列驱动器146可以在写入操作或读取操作中通过多条伪位线BLP控制字线辅助单元。在一些实施例中，列驱动器146可以通过多条电源线连接到字线辅助单元和虚设单元，并且可以通过多条电源线以及多条伪位线BLP来控制字线辅助单元。
图15是示出了根据示例性实施例的操作集成电路的方法的流程图。具体地，图15中的流程图示出了由集成电路中包括的存储器设备执行的操作的示例。如图15所示，集成电路的操作方法可以包括多个操作(S20、S40、S60和S80)。在一些实施例中，图15中的操作方法可以由图1中的列驱动器16执行，并且在下文中，将参考图1描述图15。
参考图15，在操作S20中，可以激活字线辅助单元。例如，列驱动器16可以通过伪位线BLP激活字线辅助单元。在一些实施例中，列驱动器16可以通过电源线以及伪位线BLP激活字线辅助单元。下面将参考图16描述操作S20的示例。
在操作S40中，可以确定字线是否被激活。例如，图1中的第二控制信号CTR2可以包括写使能信号和读使能信号，并且列驱动器16可以基于被激活的写使能信号或读使能信号识别字线的激活。如图15所示，当字线被激活时，可以随后执行操作S60。因此，字线辅助单元可以在字线被激活之前被列驱动器16激活。
在操作S60中，可以确定激活周期是否结束。例如，列驱动器16可以基于停用的写使能信号或读使能信号来识别激活周期的结束。在一些实施例中，列驱动器16可以在字线被停用之前或在字线停用的同时识别激活周期的结束以停用字线辅助单元。如图15所示，当激活周期结束时，可以随后执行操作S80。
在操作S80中，可以停用字线辅助单元。例如，列驱动器16可以通过伪位线BLP停用字线辅助单元。在一些实施例中，列驱动器16可以通过电源线以及伪位线BLP停用字线辅助单元。下面将参考图16描述操作S80的示例。
图16是根据本发明构思的示例性实施例的操作集成电路的方法的流程图。详细地，图16的流程图示出了图15的操作S20的示例。如上文参考图15所述，在图16的操作S20'中，可以激活字线辅助单元。如图16所示，操作S20'可以包括操作S22和操作S24。在一些实施例中，可以并行地执行操作S22和操作S44，或者可以在操作S22之前执行操作S24。在下文中，将参考图1描述图16。
参考图16，在操作S22中，可以向字线辅助单元提供正电源电压VDD。例如，列驱动器16可以通过在单元阵列12上延伸的电源线连接到字线辅助单元，并且可以通过向电源线施加正电源电压VDD来向字线辅助单元提供正电源电压VDD。
在操作S24中，可以向伪位线BLP提供负电源电压VSS。例如，列驱动器16可以通过在单元阵列12上延伸的伪位线BLP连接到字线辅助单元，并且可以向伪位线BLP提供负电源电压VSS。因此，可以激活字线辅助单元，并且可以通过感测和加速字线的激活来补偿由于字线的寄生元件而引起的影响。
图17是根据本发明构思的示例实施例的操作集成电路的方法的流程图。详细地，图17所示的流程图示出了图15的操作S80的示例。如上参考图15所述，在图17的操作S80'中，字线辅助单元可以被停用。如图17所示，操作S80'可以包括操作S82和操作S84。在一些实施例中，可以并行地执行操作S82和操作S84，或者可以在操作S82之前执行操作S84。在下文中，将参考图1描述图17。
在操作S82中，可以向伪位线BLP提供正电源电压VDD。例如，列驱动器16可以通过在单元阵列12上延伸的伪位线BLP连接到字线辅助单元，并且可以向伪位线BLP提供正电源电压VDD。
在操作S84中，可以从字线辅助单元切断或去除正电源电压VDD。例如，列驱动器16可以通过在单元阵列12上延伸的电源线连接到字线辅助单元，并且可以通过使电源线浮置来切断或去除来自字线辅助单元的正电源电压VDD。因此，字线辅助单元可以被停用并且可以不影响字线的电压变化(例如，电压降)。
图18是根据本发明构思的示例实施例的片上系统180的框图。片上系统(SoC)180可以指其中集成了计算系统或其他电气系统的组件的集成电路。作为SoC 180的示例，应用处理器(AP)可以包括用于其他功能的处理器和组件。如图18所示，SoC 180可以包括核181、数字信号处理器(DSP)182、图形处理单元(GPU)183、嵌入式存储器184、通信接口185和存储器接口186。SoC 180中的组件可以通过总线187相互通信。
核181可以处理指令并且可以控制包括在SoC 180中的组件的操作。例如，核181可以通过处理一系列指令来驱动操作系统并在操作系统上执行应用。DSP 182可以通过处理数字信号(例如由通信接口185提供的数字信号)来生成有用的数据。GPU 183可以通过由嵌入式存储器184或存储器接口186提供的图像数据来生成用于通过显示设备输出的图像的数据，并且还可以对图像数据进行编码。在一些实施例中，上述参考附图描述的存储器设备可以被包括在核181、DSP 182和/或GPU 183中作为缓存存储器和/或缓冲器。因此，基于存储器设备的高的或改进的可靠性和效率，核181、DSP 182和/或GPU 183也可以具有高的或改进的可靠性和效率。
嵌入式存储器184可以存储用于核181、DSP 182和/或GPU 183的操作的数据。在一些实施例中，嵌入式存储器184可以包括上面参考附图描述的存储器设备。因此，嵌入式存储器184可以提供可靠的写入操作能力，可以具有减小的面积和降低的功耗，从而可以提高SoC 180的操作可靠性和效率。
通信接口185可以提供用于通信网络或一对一通信的接口。存储器接口186可以为SoC 180的外部存储器提供接口，例如动态随机存取存储器(DRAM)、闪存等。
尽管已经参考本发明的实施例具体地示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种集成电路，所述集成电路包括：
单元阵列，所述单元阵列包括在多个第一列中的多个存储单元和在至少一个第二列中的多个字线辅助单元；
多条字线，所述多条字线分别在所述单元阵列的多个第一行上延伸并连接到所述多个存储单元和所述多个字线辅助单元；以及
行驱动器，所述行驱动器被配置为驱动所述多条字线，
其中，所述多个字线辅助单元中的每一个字线辅助单元被配置为加速所述多条字线中的相应字线的激活，并包括与所述多个存储单元中的每一个存储单元的晶体管相同的晶体管，且具有与所述多个存储单元中的每一个存储单元的占用面积相同的占用面积。
2.根据权利要求1所述的集成电路，还包括至少一条伪位线，所述至少一条伪位线分别在所述至少一个第二列上延伸并且包括第一伪位线，并且
其中，所述多个字线辅助单元中的每一个字线辅助单元包括：
第一p沟道场效应晶体管，所述第一p沟道场效应晶体管连接在第一电源节点和第一节点之间并且包括连接到所述多条字线中的一条字线的控制端子；
第一n沟道场效应晶体管，所述第一n沟道场效应晶体管连接在所述第一节点和所述第一伪位线之间并且包括连接到所述多条字线中的所述一条字线的控制端子；以及
第二p沟道场效应晶体管，所述第二p沟道场效应晶体管连接在所述第一电源节点和所述多条字线中的所述一条字线之间并且包括连接到所述第一节点的控制端子。
3.根据权利要求2所述的集成电路，还包括列驱动器，所述列驱动器被配置为在所述多条字线中的所述一条字线被激活之前向所述第一伪位线施加负电源电压并且在被激活的所述多条字线中的所述一条字线被停用之前向所述伪位线施加正电源电压。
4.根据权利要求2所述的集成电路，还包括：至少一条电源线，所述至少一条电源线在所述至少一个第二列上延伸并且包括第一电源线；以及
列驱动器，所述列驱动器通过所述第一电源线连接到所述第一电源节点，并被配置为在所述多条字线中的所述一条字线被激活之前向所述第一电源线施加正电源电压，且在被激活的所述多条字线中的所述一条字线被停用之前浮置所述第一电源线。
5.根据权利要求2所述的集成电路，其中，所述至少一条伪位线还包括第二伪位线；并且
其中，所述多个字线辅助单元中的每一个字线辅助单元还包括：
第二n沟道场效应晶体管，所述第二n沟道场效应晶体管连接在第二节点和被施加了负电源电压的第二电源节点之间并且包括连接到所述第一节点的控制端子；
第三n沟道场效应晶体管，所述第三n沟道场效应晶体管连接在所述第一节点和所述第一伪位线之间并且包括连接到所述多条字线中的所述一条字线的控制端子；以及
第四n沟道场效应晶体管，所述n沟道场效应晶体管连接在所述第二伪位线和所述第二节点之间并且包括连接到所述多条字线中的所述一条字线的控制端子。
6.根据权利要求1所述的集成电路，其中，所述单元阵列还包括：
在至少一个第二行中的多个写辅助单元；以及
在所述至少一个第二列与所述至少一个第二行相交的区域中的至少一个虚设单元，并且
所述多个写辅助单元和所述至少一个虚设单元均包括与所述多个存储单元中的每一个存储单元的晶体管相同的晶体管并且具有与所述多个存储单元中的每一个存储单元的占用面积相同的占用面积。
7.根据权利要求6所述的集成电路，
其中，所述单元阵列还包括在所述至少一个第二行中的多个第一虚设单元，所述多个第一虚设单元各自被布置成在行方向或列方向上与所述多个写辅助单元中的每一个写辅助单元相邻，并且
其中，所述至少一个虚设单元包括：
与所述多个第一虚设单元中的每一个虚设单元的第一电路相对应的第二虚设单元；以及
与不同于所述第一电路的第二电路相对应的第三虚设单元。
8.根据权利要求7所述的集成电路，还包括分别在所述至少一个第二列上延伸的多条伪位线，并且
其中，所述第三虚设单元包括：
第三p沟道场效应晶体管和第四p沟道场效应晶体管，所述第三p沟道场效应晶体管和所述第四p沟道场效应晶体管各自包括连接到所述多条伪位线中的第一伪位线的控制端子和浮置的电流端子；
第五n沟道场效应晶体管和第六n沟道场效应晶体管，所述第五n沟道场效应晶体管和所述第六n沟道场效应晶体管各自包括连接到所述多条伪位线中的所述第一伪位线的控制端子；
第七n沟道场效应晶体管，所述第七n沟道场效应晶体管连接在所述第一伪位线与所述第五n沟道场效应晶体管之间，并且包括连接到所述多条伪位线中的所述第一伪位线的控制端子；以及
第八n沟道场效应晶体管，所述第八n沟道场效应晶体管连接在所述多条伪位线中的第二伪位线与所述第六n沟道场效应晶体管之间，并且还连接到所述多条伪位线中的所述第一伪位线。
9.一种集成电路，所述集成电路包括：
单元阵列，所述单元阵列包括多个单元，所述多个单元分别包括相同的晶体管并且分别具有相同的占用面积；
多条字线，所述多条字线分别在所述单元阵列的多个第一行上延伸；以及
行驱动器，所述行驱动器连接到所述多条字线，
其中，所述多个单元包括：
多个存储单元，所述多个存储单元连接到所述多条字线且被布置在一系列第一列中；
多个第一字线辅助单元，所述多个第一字线辅助单元连接到所述多条字线且被布置在第二列中；以及
多个第二字线辅助单元，所述多个第二字线辅助单元连接到所述多条字线且在被布置在与所述第二列相邻的第三列中，
其中，所述多个第一字线辅助单元中的每一个字线辅助单元的第一布局与被布置在与该第一字线辅助单元相同的行中的第二字线辅助单元的第二布局，关于与列方向平行的轴对称。
10.根据权利要求9所述的集成电路，其中，所述多个存储单元中的每一者具有彼此对称的多个布局中的一种，并且
其中，所述第一布局和所述第二布局均包括与所述多个布局之一的有源区和栅电极相同的有源区和栅电极。
11.根据权利要求10所述的集成电路，其中，所述有源区沿所述列方向延伸，并且
其中，所述栅电极沿行方向延伸。
12.根据权利要求9所述的集成电路，还包括：
多条位线，所述多条位线分别在所述一系列第一列上延伸并连接到所述多个存储单元；
第一伪位线和第二伪位线，所述第一伪位线和所述第二伪位线在所述第二列上延伸并连接到所述多个第一字线辅助单元；
第三伪位线和第四伪位线，所述第三伪位线和所述第四伪位线在所述第三列上延伸并连接到所述多个第二字线辅助单元；以及
列驱动器，所述列驱动器连接到所述多条位线、所述第二伪位线和所述第三伪位线，
其中，所述第一伪位线和所述第四伪位线被配置为接收负电源电压。
13.根据权利要求12所述的集成电路，还包括在所述单元阵列上的连接所述第二伪位线和所述第三伪位线的多个图案。
14.根据权利要求13所述的集成电路，其中，所述多个图案被形成在其中形成有所述第一伪位线、所述第二伪位线、所述第三伪位线和所述第四伪位线的布线层中。
15.根据权利要求9所述的集成电路，还包括：
第一电源线，所述第一电源线在所述第二列上延伸并连接到所述多个第一字线辅助单元；
第二电源线，所述第二电源线在所述第三列上延伸并连接到所述多个第二字线辅助单元；以及
列驱动器，所述列驱动器被配置为通过所述第一电源线向所述多个第一字线辅助单元选择性地提供正电源电压，并通过所述第二电源线向所述多个第二字线辅助单元选择性地提供正电源电压。
16.根据权利要求9所述的集成电路，其中，所述多个单元还包括：
多个写辅助单元，所述多个写辅助单元被布置在所述单元阵列的至少一个第二行中；以及
多个虚设单元，所述多个虚设单元被布置在所述至少一个第二行与所述第二列和所述第三列相交的区域中。
17.根据权利要求16所述的集成电路，其中，所述多个虚设单元包括分别对应于不同电路的第一虚设单元和第二虚设单元，并且
其中，所述第一虚设单元和所述第二虚设单元分别布置在所述至少一个第二行的第二列和所述至少一个第二行的第三列中。
18.一种集成电路，所述集成电路包括：
单元阵列，所述单元阵列包括多个单元，所述多个单元分别包括相同的晶体管并且分别具有相同的占用面积；
多条字线，所述多条字线分别在所述单元阵列的多个第一行上延伸；以及
行驱动器，所述行驱动器连接到所述多条字线，
其中，所述多个单元包括：
多个第一存储单元，所述多个第一存储单元连接到所述多条字线并被布置在一系列第一列中；
多个第一字线辅助单元，所述多个第一字线辅助单元连接到所述多条字线，并被布置在与所述一系列第一列相邻的至少一个第二列中；以及
多个第二存储单元，所述多个第二存储单元连接到所述多条字线并被布置在与所述至少一个第二列相邻的一系列第三列中。
19.根据权利要求18所述的集成电路，还包括多个第二字线辅助单元，所述多个第二字线辅助单元连接到所述多条字线并被布置在与所述一系列第三列相邻的至少一个第四列中，并且
其中，所述一系列第一列的数量与所述一系列第三列的数量相同。
20.根据权利要求19所述的集成电路，还包括：
多条位线，所述多条位线分别在所述一系列第一列和所述一系列第三列上延伸并连接到所述多个第一存储单元和所述多个第二存储单元；
至少一条第一伪位线，所述至少一条第一伪位线分别在所述至少一个第二列上延伸并连接到所述多个第一字线辅助单元；
至少一条第二伪位线，所述至少一条第二伪位线分别在所述至少一个第四列上延伸并连接到所述多个第二字线辅助单元；以及
列驱动器，所述列驱动器连接到所述多条位线并被配置为通过所述至少一条第一伪位线和所述至少一条第二伪位线激活或停用所述多个第一字线辅助单元和所述多个第二字线辅助单元。
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