CN114446351A - 包括具有写辅助单元的单元阵列的集成电路 - Google Patents

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郑盛旭
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Abstract

一种集成电路包括单元阵列、多条字线、至少一条写辅助线以及行驱动器，单元阵列包括位于多个第一行中的多个存储单元和位于至少一个第二行中的多个写辅助单元，多条字线分别在多个第一行上延伸，至少一条写辅助线分别在至少一个第二行上延伸，行驱动器连接到多条字线和至少一条写辅助线，行驱动器被配置为：在写操作期间通过至少一条写辅助线启用多个写辅助单元中的至少一个写辅助单元，其中，多个写辅助单元中的每个写辅助单元包括与多个存储单元中的每个存储单元相同的晶体管配置并且具有与多个存储单元中的每个存储单元相同的占用面积。

Description

包括具有写辅助单元的单元阵列的集成电路
相关申请的交叉引用
本申请基于并要求2020年11月6日向韩国知识产权局提交的韩国专利申请No.10-2020-0148134的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思的实施例涉及集成电路，更具体地说，涉及包括具有写辅助单元的单元阵列的集成电路。
背景技术
由于对高集成度的需求和半导体工艺的进步，集成电路中包括的布线的宽度、间隔和/或高度可以减小，布线的寄生元件可以增加。另外，可以降低集成电路的电源电压以用于降低的功耗、高操作速度等，因此，布线的寄生元件可以对集成电路具有更显著的影响或作用。尽管存在这种寄生元件，但是根据各种应用的要求，会需要包括包含存储单元的单元阵列的集成电路来稳定地提供高性能。
发明内容
本发明构思提供了一种集成电路以及集成电路的操作方法，该集成电路尽管具有寄生元件，但仍提供高操作可靠性。
根据本发明构思的一方面，提供了一种集成电路，包括：单元阵列，所述单元阵列包括位于多个第一行中的多个存储单元和位于至少一个第二行中的多个写辅助单元；多条字线，所述多条字线分别在所述多个第一行上延伸；至少一条写辅助线，所述至少一条写辅助线分别在所述至少一个第二行上延伸；以及行驱动器，所述行驱动器连接到所述多条字线和所述至少一条写辅助线，所述行驱动器被配置为在写操作期间通过所述至少一条写辅助线启用所述多个写辅助单元中的至少一个写辅助单元，其中，所述多个写辅助单元中的每个写辅助单元包括与所述多个存储单元中的每个存储单元相同的晶体管配置并且具有与所述多个存储单元中的每个存储单元相同的占用面积。
根据本发明构思的一方面，提供了一种集成电路，其包括单元阵列以及行驱动器，所述单元阵列包括多个单元，所述多个单元中的每个单元包括相同的晶体管配置并且具有相同的占用面积，所述行驱动器被配置为在写操作期间启用所述多个单元之中的至少一个写辅助单元并从所述多个单元之中选择至少一个存储单元，其中，所述多个单元包括：所述至少一个存储单元、所述至少一个写辅助单元中的第一写辅助单元和第一虚设单元、以及第二虚设单元和所述至少一个写辅助单元中的第二写辅助单元，所述至少一个存储单元包括被布置在一系列第一行中的多个存储单元，所述至少一个写辅助单元中的第一写辅助单元和所述第一虚设单元在第二行中彼此相邻布置，所述第二虚设单元和所述至少一个写辅助单元中的所述第二写辅助单元在与所述第二行相邻的第三行中彼此相邻布置，其中，所述至少一个写辅助单元中的所述第一写辅助单元和所述第二虚设单元被布置在第一列中，其中，所述第一虚设单元和所述至少一个写辅助单元中的所述第二写辅助单元被布置在与所述第一列相邻的第二列中。
根据本发明构思的一方面，提供了一种集成电路，其包括单元阵列以及行驱动器，所述单元阵列包括多个单元，所述多个单元中的每个单元包括相同的晶体管配置并且具有相同的占用面积，所述行驱动器被配置为在写操作期间启用所述多个单元之中的至少一个写辅助单元并从所述多个单元之中选择至少一个存储单元，其中，所述多个单元包括所述至少一个存储单元以及所述至少一个写辅助单元，其中，所述至少一个存储单元包括布置在一系列第一行中的多个第一存储单元，所述至少一个写辅助单元包括布置在与所述一系列第一行相邻的至少一个第二行中的多个第一写辅助单元，所述至少一个存储单元还包括布置在与所述至少一个第二行相邻的一系列第三行中的多个第二存储单元。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：
图1是示出根据本发明构思的示例实施例的集成电路的框图；
图2是示出根据本发明构思的示例实施例的单元阵列的布局的平面图；
图3是示出根据本发明构思的示例实施例的存储单元、写辅助单元和虚设(dummy)单元的示例的电路图；
图4是示出根据本发明构思的示例实施例的写操作的定时图；
图5是示出根据本发明构思的示例实施例的单元阵列的布局的平面图；
图6是示出根据本发明构思的示例实施例的字线辅助单元和虚设单元的示例的电路图；
图7是示出根据本发明构思的示例实施例的单元阵列的布局的平面图；
图8A至图8C是示出根据本发明构思的示例实施例的集成电路的布局的平面图；
图9是示出根据本发明构思的示例实施例的集成电路的框图；
图10是示出根据本发明构思的示例实施例的操作集成电路的方法的流程图；
图11是示出根据本发明构思的示例实施例的操作集成电路的方法的流程图；以及
图12是示出根据本发明构思的示例实施例的片上系统的框图。
具体实施方式
图1是示出根据本发明构思的示例实施例的集成电路的框图。具体地，图1的框图示出了包括在集成电路中的存储设备10。在一些实施例中，集成电路可以基于从集成电路外围或其外部的设备或系统提供的命令和地址来存储数据，并且存储设备10可以是独立运行的(standalone)存储设备。此外，在一些实施例中，集成电路还可以包括用于向存储设备10写入数据或从存储设备10读取数据的其他组件，如下面参照图12所描述的，并且存储设备10可以是嵌入式存储设备。如图1所示，存储设备10可以包括单元阵列12、行驱动器14、列驱动器16和控制逻辑18。尽管在图1中未示出，但是在一些实施例中，存储设备10还可以包括地址缓冲器、数据缓冲器、数据输入/输出电路、内部电压发生器等。
存储设备10可以接收命令CMD、地址和数据。例如，存储设备10可以接收用于指示存储设备10执行写操作的命令CMD(其可以被称为写命令)、地址(其可以被称为写地址)、以及数据(其可以被称为写入数据)，并且可以将接收到的数据存储在单元阵列12的与地址相对应的区域中。此外，存储设备10可以接收用于指示存储设备执行读取操作的命令CMD(其可以被称为读取命令)和地址，并且可以将存储在单元阵列12的与地址相对应的区域中的数据输出到其外部，例如，主机或存储器控制器。
单元阵列12可以包括多个存储单元，多个存储单元中的每个存储单元被字线和位线访问。在一些实施例中，单元阵列12中包括的存储单元可以包括易失性存储单元，例如，静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。在一些实施例中，包括在单元阵列12中的存储单元可以包括非易失性存储单元，例如，闪存、电阻式随机存取存储器(RRAM)等。尽管将主要参照SRAM单元(如下文参照图3等所描述的)来描述示例实施例，应当注意示例实施例不限于此。
参照图1，单元阵列12可以包括位于一系列第一行R1s中的多个第一存储单元MC1s，可以包括位于一个或更多个第二行R2中的多个写辅助单元WACs，并且可以包括位于一系列第三行R3s中的多个第二存储单元MC2s。多个第一存储单元MC1s中的每个存储单元可以连接到分别在一系列第一行R1s上延伸的多条第一字线WL1s中的一条字线，并且可以连接到分别在单元阵列12的多个列上延伸的多条位线BLs中的至少一条位线。另外，多个第二存储单元MC2s中的每个第二存储单元可以连接到分别在一系列第三行R3s上延伸的多条第二字线WL2s中的一条字线，并且可以连接到多条位线BLs中的至少一条位线。
多个写辅助单元WACs中的每个写辅助单元可以连接到在每个第二行R2上延伸的写辅助线WAL，并且可以连接到多条位线BLs中的至少一条位线。写辅助单元(writeassistance cell)(或写辅助设备单元(write assist cell))可以辅助将数据写入存储单元的写操作。例如，写辅助单元可以在写操作期间补偿由多条位线BLs的寄生元件引起的影响，因此，存储设备10可以具有的高的或改进的标准的写入可靠性。下面将参照图3等描述写辅助单元的示例。
如以下参照图2等所描述的，多个写辅助单元WACs中的每个写辅助单元可以包括与存储单元相同的晶体管，即，与多个第一存储单元MC1s和多个第二存储单元MC2s中的每个存储单元相同的晶体管，并且可以具有与存储单元相同的占用面积(footprint)。因此，多个写辅助单元WACs可以通过形成多个第一存储单元MC1s和多个第二存储单元MC2s的相同或相似工艺而形成，并且可以不影响多个第一存储单元MC1s和多个第二存储单元MC2s的结构。结果，由于写辅助单元与多个第一存储单元MC1s和多个第二存储单元MC2s具有统一结构，因此在具有大容量的单元阵列12中延伸的位线的寄生元件所引起的影响可以被有效地去除，并且包括存储设备10的集成电路的高良率可以被实现。
行驱动器14可以通过多条第一字线WLls、写辅助线WAL和多条第二字线WL2s连接到单元阵列12。行驱动器14可以基于行地址A_ROW启用(activate)多条第一字线WL1s和多条第二字线WL2s中的一条字线。因此，可以从多个第一存储单元MC1s和多个第二存储单元MC2s中选择连接到启用的字线的存储单元。另外，行驱动器14可以在写操作期间启用写辅助线WAL。在一些实施例中，行驱动器14可以通过在多个第二行R2上延伸的多条写辅助线而连接到多个写辅助单元WACs，并且可以基于列地址(例如，图9的A_COL)启用多条写辅助线中的一条写辅助线。下面将参照图4、图9等描述行驱动器14的操作示例。
列驱动器16可以通过多条位线BLs连接到单元阵列12。在读取操作期间，列驱动器16可以通过感测经由多条位线BLs接收到的电流和/或电压来识别存储在连接到启用的字线的存储单元中(即，存储在选定存储单元中)的值，并且可以基于识别出的电流和/或电压值输出数据DAT。另外，在写操作期间，列驱动器16可以基于数据DAT向多条位线BLs施加电流和/或电压，并且可以将值写入连接到启用的字线的存储单元，即,写入选定存储单元。在一些实施例中，多条位线BLs可以包括用于字线辅助单元的至少一条伪位线(例如，图6的BLP1、BLP2、BLBP1和BLBP2)，如下文参照图5和图6所描述的。
控制逻辑18可以接收命令CMD并且可以生成第一控制信号CTR1和第二控制信号CTR2。例如，控制逻辑18可以通过对命令CMD译码来识别读取命令，并且可以生成第一控制信号CTR1和第二控制信号CTR2以从单元阵列12读取数据DAT。另外，控制逻辑18可以通过对命令CMD译码来识别写命令，并且可以生成第一控制信号CTR1和第二控制信号CTR2以将数据DAT写入单元阵列12。在一些实施例中，行驱动器14可以在基于第一控制信号CTR1确定的定时处启用或停用(deactivate)字线和/或写辅助线。另外，在一些实施例中，列驱动器16可以在基于第二控制信号CTR2确定的定时处从多条位线BLs感测电流和/或电压，或者向多条位线BLs施加电流和/或电压。
图2是示出根据本发明构思的示例实施例的单元阵列20的布局的平面图。具体地，图2的平面图示意性地示出了在由X轴和Y轴形成的平面中的单元阵列20的一部分。这里，由X轴和Y轴形成的平面可以被称为水平面，Z轴的方向可以被称为垂直方向。另外，在+Z方向上布置得比另一个组件更远的组件可以被称为在该另一个组件之上或在该另一个组件上，而在-Z方向上比另一个组件布置得更远的组件可以被称为在该另一个组件之下。另外，组件的面积可以指组件在与水平面平行的平面内所占的大小。在本文的图中，为了便于说明，可能仅示出了一些层。本文中，包括导电材料的图案(例如，布线层的图案)可以被称为导电图案或简称为图案，通过导电图案彼此电连接的组件可以简称为彼此相连的组件。在没有任何中间元件的情况下彼此连接的组件可以被认为是直接连接的。
参照图2，单元阵列20可以包括多个单元C10、......和C87，每个单元具有相同的占用面积，并且多个单元C10、...和C87可以包括存储单元、写辅助单元和虚设单元。例如，如图2所示，单元阵列20可以在第一行ROW1、第二行ROW2、第七行ROW7和第八行ROW8中包括作为存储单元的单元(例如，C10至C17等)。另外，单元阵列20可以在第三行ROW3至第六行ROW6中包括作为写辅助单元的单元(例如，C30等)以及作为虚设单元的单元(例如，C31等)。在一些实施例中，存储单元可以连续地布置在一行中，写辅助单元和虚设单元可以交替地布置在一行中。例如，如图2所示，在行方向上与作为写辅助单元的单元C43相邻的单元C42和C44以及在列方向上与单元C43相邻的单元C33和C53可以是虚设单元。将参照图7描述包括八个单元C10、C11、C20、C21、C30、C31、C40和C41的区域21的布局示例，将参照图3描述与包括三个单元C24、C34和C44的区域22对应的电路的示例。
在一些实施例中，与图2中所示的示例不同，写辅助单元和虚设单元可以被布置在存储单元之间的连续两行中，并且例如，布置在第五行ROW5和第六行ROW6中的写辅助单元和虚设单元可以被替换为存储单元。另外，在一些实施例中，可以省略虚设单元，并且写辅助单元可以布置在存储单元之间的一行中。
多条字线可以平行于X轴延伸，并且多条位线可以平行于Y轴延伸。例如，布置在第二行ROW2中的单元C20至C27可以连接到在第二行ROW2上平行于X轴延伸的字线，并且可以分别连接到在第一列COL1至第八列COL8中分别平行于Y轴延伸的位线。布置在一行中的存储单元可以同时写入或读取，或者可以以组为基础写入或读取。例如，可以将布置在一行中的存储单元分成多个组，每个组包括等间隔分开的存储单元，并且可以在不同的时间点分别对多个组进行写入或读取。这样，在不同时间点以组为基础对布置在一行中的存储单元的写入或读取可以被称为位交叉(bit interleaving)，并且位交叉可以减少在写操作和/或读取操作期间产生的局部噪声。
多条写辅助线可以平行于X轴延伸。例如，布置在第五行ROW5中的单元C50到C57中的一些单元可以连接到在第五行ROW5上平行于X轴延伸的写辅助线，并且布置在第五行ROW5中的单元C50到C57可以分别连接到分别在第一列COL1至第八列COL8中平行于Y轴延伸的位线。写辅助单元可以辅助对与写辅助单元布置在同一列中的存储单元的写操作。例如，布置在第一列COL1中的作为写辅助单元的单元C30和C50可以连接到相同的写辅助线，并且在单元C10、C20、C70和C80的写操作期间(这些单元C10、C20、C70和C80也是布置在第一列COL1中的存储单元)，单元C30和C50可以减小由于在第一列COL1上延伸的位线的寄生元件而引起的影响。
当基于上述位交叉写入数据时，可以启用与布置有包括在组中的存储单元的列对应的写辅助单元。例如，在单元阵列20中，可以基于四个组来实现位交叉，即，包括布置在第一列COL1和第五列COL5中的单元C10、C20、C70、C80、C14、C24、C74和C84的第一组，包括布置在第二列COL2和第六列COL6中的单元C11、C21、C71、C81、C15、C25、C75和C85的第二组，包括布置在第三列COL3和第七列COL7中的单元C12、C22、C72、C82、C16、C26、C76和C86的第三组，包括布置在第四列COL4和第八列COL8的单元C13、C23、C73、C83、C17、C27、C77和C87的第四组。在这种情况下，布置在第一列COL1和第五列COL5中的单元C30、C50、C34和C54可以在对第一组的写操作期间被启用，布置在第二列COL2和第六列COL6中的单元C41、C61、C45和C65可以在对第二组的写操作期间被启用，布置在第三列COL3和第七列COL7中的单元C32、C52、C36和C56可以在对第三组的写操作期间被启用，并且布置在第四列COL4和第八列COL8中的单元C43、C63、C47和C67可以在对第四组的写操作期间被启用。另外，为了在写操作期间选择写辅助单元，四条写辅助线可以分别在第三行ROW3至第六行ROW6上平行于X轴延伸。
图3是示出根据本发明构思的示例实施例的存储单元、写辅助单元和虚设单元的示例的电路图。具体地，图3的电路图示出了与包括在图2的区域22中的三个单元C24、C34和C44对应的等效电路30。如上面参照图2所述，图3中的存储单元C24'、写辅助单元C34'和虚设单元C44'可以被布置在同一列，即，图2的第五列COL5。以下，将参照图2来进行关于图3的描述。
布置在同一列中的存储单元C24'、写辅助单元C34'和虚设单元C44'可以共同连接到一对位线。例如，如图3所示，包括位线BL和互补位线BLB的一对位线可以在第五列COL5上延伸，并且存储单元C24'、写辅助单元C34'和虚设单元C44'可以共同连接到位线BL和互补位线BLB中的每一者。另外，存储单元C24'可以连接到字线WL[i](其中i是大于0的整数)，写辅助单元C34'可以连接到四条写辅助线WAL[4:1]中的第一写辅助线WAL[1]，虚设单元C44'可以连接到第二写辅助线WAL[2]和第四写辅助线WAL[4]。
参照图3，存储单元C24'可以包括第一p沟道场效应晶体管(PFET)P21和第二p沟道场效应晶体管P22以及第一n沟道场效应晶体管(NFET)N21至第四n沟道场效应晶体管N24。存储单元C24'可以是六晶体管(6T)-SRAM单元并且可以包括一对反相器，该一对反相器在施加有正电源电压VDD的第一电源节点与施加有负电源电压(或接地电位)VSS的第二电源节点之间彼此交叉耦合。在交叉耦合的一对反相器中，第一反相器可以包括第一PFET P21和第一NFET N21，第二反相器可以包括第二PFET P22和第二NFET N22。另外，第三NFET N23和第四NFET N24可以被称为传输(pass)晶体管，传输晶体管通过被启用(例如，具有高电平电压)的字线WL[i]分别将第一反相器和第二反相器连接到位线BL和互补位线BLB。
写辅助单元C34'和虚设单元C44'中的每一个可以包括与存储单元C24'相同的晶体管。例如，如图3所示，写辅助单元C34'可以包括第一PFET P31和第二PFET P32以及第一NFET N31至第四NFET N34，它们分别对应于存储单元C24'的第一PFET P21和第二PFET P22以及第一NFET N21至第四NFET N24。另外，虚设单元C44'可以包括第一PFET P41和第二PFET P42以及第一NFET N41至第四NFET N44，它们分别对应于存储单元C24'的第一PFETP21和第二PFET P22以及第一NFET N21至第四NFET N24。因此，如下面参照图7所述，写辅助单元C34'和虚设单元C44'中的每一个可以包括与存储单元C24'的布局对应的有源区和栅电极。
这里，晶体管可以具有任意结构。例如，晶体管可以包括由以鳍形延伸的有源图案和栅电极形成的鳍式场效应晶体管(FinFET)。晶体管可以包括由彼此平行延伸的多个纳米片和栅电极形成的多桥沟道FET(MBCFET)。晶体管可以包括具有以下结构的ForkFET：通过电介质壁将P型晶体管的纳米片与N型晶体管的纳米片隔离，使得N型晶体管更接近P型晶体管。晶体管可以包括垂直FET(VFET)，其包括：在图2中的Z轴方向上彼此间隔开的源极/漏极区域和与沟道区域相邻或围绕沟道区域的栅电极。晶体管可以包括FET，例如，互补FET(CFET)、负FET(NCFET)或碳纳米管(CNT)FET，或可以包括双极结晶体管或其它三维晶体管。
参照图3，在写辅助单元C34'中，第一PFET P31、第三NFET N33和第一NFET N31可以串联连接在正电源电压VDD与负电源电压VSS之间，第二PFET P32、第四NFET N34和第二NFET N32也可以串联连接在正电源电压VDD与负电源电压VSS之间。因此，在写操作期间，当第一写辅助线WAL[1]被启用时，写辅助单元C34'可以用作一对交叉耦合反相器并可以放大施加到位线BL和互补位线BLB的电压。下面将参照图4描述写辅助单元C34'的操作示例。
参照图3，在虚设单元C44'中，第一PFET P41和第二PFET P42中的每一个可以包括浮置的电流端(例如，漏极)。另外，第一PFET P41和第一NFET N41中的每一个可以包括连接到第二写辅助线WAL[2]的控制端(例如，栅极)，并且第二PFET P42和第二NFET N42中的每一个可以包括连接到第四写辅助线WAL[4]的控制端。行驱动器(例如，图1的14)可以以互斥的方式启用四条写辅助线WAL[4:1]中的每一条，因此，第二写辅助线WAL[2]和第四写辅助线WAL[4]可以不被同时启用。结果，虚设单元C44'不会影响位线BL和互补位线BLB的电压。
图4是示出了根据本发明构思的示例实施例的写操作的定时图。具体地，图4的定时图示出了：在写操作期间，在不使用写辅助单元的情况和使用写辅助单元的情况中的每一情况下，图3的等效电路30的信号随时间的变化。在此，虽然信号被假定为在启用期间具有高电平的高有效信号，但是将理解示例实施例不限于此。在下文中，将参照图1和图3来进行关于图4的描述，并且将省略重复的描述。
参照图4，在时间t41，可以启用写使能信号WEN。例如，图1的第一控制信号CTR1和第二控制信号CTR2可以包括写使能信号WEN，并且控制逻辑18可以基于写命令启用写使能信号WEN。响应于启用的写使能信号WEN，列驱动器16可以分别向位线BL和互补位线BLB施加对应于数据DAT的电压(例如，VSS和VDD)。因此，如图4所示，位线BL的电压和互补位线BLB的电压可以逐渐变得彼此分开。
在时间t42，字线WL[i]可以被启用。例如，行驱动器14可以延迟写使能信号WEN，并且可以在从启用写使能信号WEN的时间点(即，t41)起延迟的时间点(即，t42)启用字线WL[i]。虽然由于启用的字线WL[i]，存储单元C24'的一对交叉耦合反相器可以连接到位线BL和互补位线BLB，但由于位线BL和互补位线BLB的寄生元件，在时间t42处位线BL的电压降低可能是不足够的。因此，如图4所示，位线BL和互补位线BLB之间的第一电压V1可以小于它们之间的第二电压V2，这将在下面描述，并且可能发生写失败。
在时间t43，可以停用写使能信号WEN和字线WL[i]。例如，控制逻辑18可以生成停用的写使能信号WEN，并且行驱动器14可以响应于停用的写使能信号WEN而停用字线WL[i]。
在时间t44，可以启用写使能信号WEN。响应于启用的写使能信号WEN，列驱动器16可以分别向位线BL和互补位线BLB施加对应于数据DAT的电压。因此，如图4所示，位线BL的电压和互补位线BLB的电压可以变得逐渐分开。
在时间t45，可以启用第一写辅助线WAL[1]。例如，行驱动器14可以延迟写使能信号WEN，并且可以在从启用写使能信号WEN的时间点(即，t44)起延迟的时间点(即，t45)启用第一写辅助线WAL[1]。由于启用的第一写辅助线WAL[1]，写辅助单元C34'的一对交叉耦合反相器可以连接到位线BL和互补位线BLB，因此，尽管位线BL的电压可以更急剧地降低，但是互补位线BLB的电压可以保持在大约正电源电压VDD处。
在时间t46，可以启用字线WL[i]。例如，行驱动器14可以基于启用的写使能信号WEN来启用第一写辅助线WAL[1]，然后启用字线WL[i]。尽管位线BL和互补位线BLB存在寄生元件，但由于预先连接到位线BL和互补位线BLB的写辅助单元C34'，位线BL的电压可以充分降低。因此，如图4所示，位线BL与互补位线BLB之间的第二电压V2可以大于它们之间的如上所述的第一电压V1，并且写操作可以成功。在时间t47，可以停用写使能信号WEN、字线WL[i]和第一写辅助线WAL[1]。例如，控制逻辑18可以生成停用的写使能信号WEN，并且行驱动器14可以响应于停用的写使能信号WEN而停用字线WL[i]和第一写辅助线WAL[1]。
图5是示出根据本发明构思的示例实施例的单元阵列50的布局的平面图。具体地，图5的平面图示意性地示出了由X轴和Y轴形成的平面中的单元阵列50的一部分。与图2的单元阵列20相比，单元阵列50还可以包括字线辅助单元(或性能辅助单元)，并且可以包括不同类型的虚设单元。在下文中，在关于图5的描述中，将省略参照图2给出的重复描述。
参照图5，单元阵列50可以包括具有相同占用面积的多个单元C10至C89，并且多个单元C10至C89可以包括存储单元、写辅助单元、字线辅助单元、第一类型虚设单元和第二类型虚设单元。布置在第五列COL5和第六列COL6中的单元之中的单元C14、C15、C24、C25、C74、C75、C84和C85可以是字线辅助单元。字线辅助单元可以辅助选择与字线辅助单元布置在同一行中的存储单元。例如，布置在第一行ROW1中的作为字线辅助单元的单元C14和C15可以减小由在第一行ROW1上延伸的字线的寄生元件所引起的影响，以选择布置在第一行ROW1中的作为存储单元的单元C10至C13和C16至C19。为此，伪位线(例如，图6的BLP1、BLP2、BLBP1和BLBP2)可以在布置有字线辅助单元的第五列COL5和第六列COL6上延伸。
单元阵列50可以在布置有写辅助单元的行与布置有字线辅助单元的列之间的交叉区域中包括分别对应于不同电路的虚设单元，即，第一类型虚设单元和第二类型虚设单元。例如，如图5所示，单元阵列50可以在布置有写辅助单元的第三行ROW3至第六行ROW6与布置有字线辅助单元的第五列COL5和第六列COL6之间的交叉区域中包括作为第一类型虚设单元的单元C35、C44、C55和C64以及作为第二类型虚设单元的单元C34、C45、C54和C65。在一些实施例中，第一类型虚设单元可以与布置在写辅助单元附近的虚设单元相同，即，与图2的虚设单元相同。将参照图6描述与区域51对应的电路的示例，该区域51包括分别对应于字线辅助单元、第二类型虚设单元和第一类型虚设单元的四个单元C24、C25、C34和C35。
图6是示出根据本发明构思的示例实施例的字线辅助单元和虚设单元的示例的电路图。具体地，图6的电路图示出了与包括在图5的区域51中的四个单元C24、C25、C34和C35对应的等效电路60。如上文参照图5所述，图6的第一字线辅助单元C24'和第二字线辅助单元C25'、第二类型虚设单元C34'和第一类型虚设单元C35'可以布置在两个相邻列中，即，图5的第五列COL5和第六列COL6中。在下文中，将参照图5来进行关于图6的描述。
布置在同一列中的字线辅助单元和虚设单元可以共同连接到伪位线。例如，如图6所示，第一伪位线BLP1和第二伪位线BLBP1可以在第五列COL5上延伸，并且第一字线辅助单元C24'和第二类型虚设单元C34'可以共同连接到第一伪位线BLP1和第二伪位线BLBP1。类似地，第三伪位线BLBP2和第四伪位线BLP2可以在第六列COL6上延伸，并且第二字线辅助单元C25'和第一类型虚设单元C35'可以共同连接到第三伪位线BLBP2和第四伪位线BLP2。在一些实施例中，根据列驱动器(例如，图1的16)的控制，负电源电压VSS可以施加到第一伪位线BLP1和第四伪位线BLP2，负电源电压VSS或正电源电压VDD可以施加到第二伪位线BLBP1和第三伪位线BLBP2。此外，在一些实施例中，第二伪位线BLBP1和第三伪位线BLBP2可以彼此电连接。
第一字线辅助单元C24'和第二字线辅助单元C25'可以共同连接到字线WL[j](其中j是大于0的整数)，并且第二类型虚设单元C34'可以与写辅助线断开连接。另外，第一类型虚设单元C35'可以通过第二类型虚设单元C34'连接到第一伪位线BLP1，并且可以连接到第一写辅助线WAL[1]。如下所述，负电源电压VSS可以施加到第一伪位线BLP1和第四伪位线BLP2，因此，第一类型虚设单元C35'的第一NFET N81至第三NFET N83可以被关断。
字线辅助单元和虚设单元中的每一个可以包括与存储单元相同的晶体管。例如，如图6所示，第一字线辅助单元C24'可以包括与存储单元的一对交叉耦合的反相器对应的第一PFET P51和第二PFET P52以及第一NFET N51和第二NFET N52，并且可以包括与存储单元的传输晶体管对应的第三NFET N53和第四NFET N54。类似地，第二字线辅助单元C25'可以包括第一PFET P61和第二PFET P62以及第一NFET N61至第四NFET N64，第二类型虚设单元C34'可以包括第一PFET P71和第二PFET P72以及第一NFET N71至第四NFET N74，第一类型虚设单元C35'可以包括第一PFET P81和第二PFET P82以及第一NFET N81至第四NFETN84。
第一字线辅助单元C24'和第二字线辅助单元C25'可以感测字线WL[j]的启用，即，字线WL[j]的电压的上升，并且可以加速和重新生成电压上升。因此，尽管存在字线WL[j]的寄生元件，但是即使在远离行驱动器(例如，图1的14)的存储单元中也可以较早地识别出字线WL[j]的启用。为此，列驱动器(例如，图1的16)可以将负电源电压VSS施加到第二伪位线BLBP1和第三伪位线BLBP2，因此，第一字线辅助单元C24'和第二字线辅助单元C25'可以被启用。另外，当字线WL[j]被停用时，列驱动器可以将正电源电压VDD施加到第二伪位线BLBP1和第三伪位线BLBP2，因此，第一字线辅助单元C24'和第二字线辅助单元C25'可以被停用。因此，在第一字线辅助单元C24'和第二字线辅助单元C25'中，连接到字线WL[j]的节点可以被浮置。在一些实施例中，为了停用第一字线辅助单元C24'和第二字线辅助单元C25'，列驱动器可以切断提供给第一字线辅助单元C24'和第二字线辅助单元C25'的正电源电压VDD。
图7是示出根据本发明构思的示例实施例的单元阵列70的布局的平面图。具体地，图7的平面图示出了与包括在图2的区域21中的八个单元C10、C11、C20、C21、C30、C31、C40和C41相对应的布局。图7中的每个图案上标记的附图标记表示与相应图案电连接的线，和/或施加到相应图案的电压。
如图7所示，第一存储单元C10'和第二存储单元C11'可以被布置在同一行(即，图2的ROW1)中并且可以共同连接到字线WL[k](其中k是大于0的整数)。第三存储单元C20'和第四存储单元C21'可以被布置在同一行(即，图2的ROW2)中并且可以共同连接到字线W[k+1]。另外，第一写辅助单元C30'和第一虚设单元C31'可以被布置在同一行(即，图2的ROW3)中并且可以共同连接到第一写辅助线WAL[1]。第二虚设单元C40'和第二写辅助单元C41'可以被布置在同一行(即，图2的ROW4)中并且可以共同连接到第二写辅助线WAL[2]。另外，第一虚设单元C31'和在+X轴方向上与其相邻的另一写辅助单元(即，图2的C32)可以共同连接到第三写辅助线WAL[3]，并且第二虚设单元C40'和在-X轴方向上与其相邻的另一写辅助单元可以共同连接到第四写辅助线WAL[4]。布置在同一列(即，图2的COL1)中的第一存储单元C10'和第三存储单元C20'、第一写辅助单元C30'和第二虚设单元C40'可以共同连接到第一位线BL1和第一互补位线BLB1。另外，布置在同一列(即，图2的COL2)中的第二存储单元C11'和第四存储单元C21'、第一虚设单元C31'和第二写辅助单元C41'可以共同连接到第二位线BL2和第二互补位线BLB2。
在一些实施例中，包括在单元阵列70中的存储单元可以具有对称布局。例如，第一存储单元C10'的第一布局可以与通过绕平行于列方向的轴(即，Y轴)翻转第二存储单元C11'的第二布局而获得的布局相同。另外，第三存储单元C20'的第三布局可以与通过绕平行于行方向的轴(即，X轴)翻转第一存储单元C10'的第一布局而获得的布局相同。此外，第四存储单元C21'的第四布局可以与通过绕平行于列方向的轴翻转第三存储单元C20'的第三布局而获得的布局和通过绕平行于行方向的轴翻转第二存储单元C11'的第二布局而获得的布局两者相同。
如上参照图3等所述，写辅助单元可以包括与存储单元的布局相同的有源区和栅电极。例如，如图7所示，第一写辅助单元C30'可以包括与第一存储单元C10'的第一布局中的在Y轴方向上延伸的有源区和在X轴方向上延伸的栅电极相同的有源区和栅电极。第二写辅助单元C41'可以包括与第四存储单元C21'的第四布局中包括的有源区和栅电极相同的有源区和栅电极。此外，在一些实施例中，第一写辅助单元C30'可以包括与包括在第一存储单元C10'的第一布局中并且通过接触和/或通路连接到源极/漏极区和/或栅电极的第一布线层M1的图案相同的第一布线层M1的图案，第二写辅助单元C41'可以包括与第四存储单元C21'的第四布局中包括的第一布线层M1的图案相同的第一布线层M1的图案。
如上参照图3等所述，虚设单元可以包括与存储单元的布局相同的有源区和栅电极。例如，如图7所示，第一虚设单元C31'可以包括与第二存储单元C11'的第二布局中包括的有源区和栅电极相同的有源区和栅电极。第二虚设单元C40'可以包括与第三存储单元C20'的第三布局中包括的有源区和栅电极相同的有源区和栅电极。
在一些实施例中，第一存储单元C10'的第一布局可以与第四存储单元C21'的第四布局相同，并且第二存储单元C11'的第二布局可以与第三存储单元C20'的第三布局相同。因此，第一写辅助单元C30'和第二写辅助单元C41'可以具有相同的布局，并且第一虚设单元C31'和第二虚设单元C40'可以具有相同的布局。
图8A至图8C是示出根据本发明构思的示例实施例的集成电路80的布局的平面图。具体地，图8A至图8C的平面图中的每一者示出了在单元阵列上形成的图案。为了便于说明，图8A至图8C均可以仅示出一些布线层，并且在图8A至图8C中示出了通路以指示底层布线层的图案的连接。另外，在一些实施例中集成电路80还可以包括除了图8A至图8C所示的图案之外的图案。字线、写辅助线和位线以及用于提供正电源电压VDD和负电源电压VSS的线可以在包括在单元阵列中的单元上延伸。
参照图8A，在作为第一布线层(例如，图7的M1)的上层的第二布线层M2中，多个图案W01至W12可以在平行于Y轴的方向上延伸。布置在同一列中的单元(即，存储单元、写辅助单元和虚设单元)可以共同连接到在相应列上延伸的第二布线层M2的图案。在一些实施例中，分别在列中延伸的图案W01、W04、W07和W10可以分别对应于位线，分别在列中延伸的图案W03、W06、W09和W12可以分别对应于互补位线，正电源电压VDD可以施加到分别在列中延伸的图案W02、W05、W08和W11。在一些实施例中，施加了正电源电压VDD的图案W02、W05、W08和W11中的每一个可以具有在平行于X轴的方向上突出的部分，这些部分用于连接到第一布线层M1的图案的通路，即，用于第一通路层的通路。
参照图8B，在作为第二布线层M2的上层的第三布线层M3中，多个图案W21至W37可以在平行于X轴的方向上延伸。布置在同一行中的存储单元可以共同连接到在相应行上延伸的第三布线层M3的图案。在一些实施例中，负电源电压VSS可以施加到沿行的边界延伸的图案W21、W23、W26、W29、W32、W35和W37。另外，在布置有存储单元的行上延伸的图案W22和W36可以分别对应于字线。
第三布线层M3的在写辅助单元上沿X轴方向延伸的图案可以连接到对应的写辅助单元和对应的写辅助线。例如，图案W24可以连接到第一写辅助线WAL[1]，图案W27可以连接到第二写辅助线WAL[2]，图案W25可以连接到第三写辅助线WAL[3]，并且图案W28可以连接到第四写辅助线WAL[4]。如以上参照图2所述，布置在同一列中的写辅助单元可以连接到相同的写辅助线，为此目的，集成电路80可以包括：在作为第三布线层M3的上层的第四布线层M4中沿Y轴方向延伸的图案W41到W44。因此，图案W30可以连接到第一写辅助线WAL[1]，图案W33可以连接到第二写辅助线WAL[2]，图案W31可以连接到第三写辅助线WAL[3]，并且图案W34可以连接到第四写辅助线WAL[4]。虚设单元可以连接到在X轴方向上与其相邻的写辅助单元上延伸的各个图案，因此可以连接到不同的写辅助线。例如，虚设单元DC可以连接到第三布线层M3的图案W24和W43中的每一个，因此可以连接到第一写辅助线WAL[1]和第三写辅助线WAL[3]中的每一条写辅助线。
参照图8C，在作为第四布线层M4的上层的第五布线层M5中，多个图案W51至W54可以在平行于X轴的方向上延伸。在一些实施例中，在行上延伸的图案W51至W54可以对应于写辅助线。例如，图案W51可以对应于第一写辅助线WAL[1]并且可以通过通路连接到第四布线层M4的图案W41。图案W52可以对应于第二写辅助线WAL[2]并且可以通过通路连接到图案W42。图案W53可以对应于第三写辅助线WAL[3]并且可以通过通路连接到图案W43。图案W54可以对应于第四写辅助线WAL[4]并且可以通过通路连接到图案W44。
图9是示出根据本发明构思的示例实施例的集成电路的框图。具体地，图9的框图示出了包括在集成电路中的存储设备90。与图1的存储设备10类似，存储设备90可以包括单元阵列92、行驱动器94和列驱动器96。在关于图9的描述中，将省略参照图1给出的重复描述。
在一些实施例中，单元阵列92可以包括布置在多个行组中的写辅助单元，每个行组包括一系列行。例如，如图9所示，单元阵列92可以包括布置在一系列第一行R1s中的多个第一写辅助单元WAC1s、布置在一系列第三行R3s中的多个第二写辅助单元WAC2s、布置在一系列第五行R5s中多个第三写辅助单元WAC3s，以及布置在一系列第七行R7s中的多个第四写辅助单元WAC4s。如以上参照附图所述，在一系列第一行R1s、一系列第三行R3s、一系列第五行R5s和一系列第七行R7s中，虚设单元可以与写辅助单元相邻布置。另外，单元阵列92可以包括布置在一系列第二行R2s中的多个第一存储单元MC1s、布置在一系列第四行R4s中的多个第二存储单元MC2s、布置在一系列第六行R6s中的多个第三存储单元MC3s，以及布置在一系列第八行R8s中的多个第四存储单元MC4s。如图9所示，在远离列驱动器96的多个第一存储单元MC1s以及布置在一系列行中的多个存储单元中，由于在彼此间隔开的多个行组中的每个行组中布置的写辅助单元，所以由位线的寄生元件引起的影响可以被进一步降低。
行驱动器94可以包括第一行译码器RD1至第四行译码器RD4。如图9所示，第一行译码器RD1至第四行译码器RD4可以接收行地址A_ROW并且可以基于行地址A_ROW启用4m条字线(其中m是大于1的整数)中的一条字线。
行驱动器94可以包括第一写辅助驱动器WDl至第四写辅助驱动器WD4。如图9所示，在写操作期间，第一写辅助驱动器WD1至第四写辅助驱动器WD4中的每一个可以接收列地址A_COL并且可以基于列地址A_COL启用n条写辅助线(其中n是大于1的整数)中的一条写辅助线。在一些实施例中，列地址A_COL可以用于位交叉并且可以在写操作期间顺序增加或减少。另外，在布置有写辅助单元的一系列行中，n可以与行数相同。因此，可以在第一写辅助线组WAL1至第四写辅助线组WAL4的每一写辅助线组中启用一条写辅助线，并且在单元阵列92中布置在同一列中的写辅助单元可以同时或一致地操作。
列驱动器96可以包括列译码器96_2和写驱动器96_4。列译码器96_2可以接收列地址A_COL，可以基于列地址A_COL选择多条位线BLs中的一些，并且可以将所选择的位线BLs'连接到写驱动器96_4。写驱动器96_4可以基于数据DAT向所选择的位线BLs'施加电压和/或电流。
图10是示出根据本发明构思的示例实施例的操作集成电路的方法的流程图。具体地，图10的流程图示出了由包括在集成电路中的存储设备执行的写操作的示例。如图10所示，操作集成电路的方法可以包括多个操作S20、S40和S60。在一些实施例中，图10的方法可以由图1的行驱动器14执行，并且将参照图1进行关于图10的以下描述。
参照图10，在操作S20中，可以接收行地址A_ROW。例如，行驱动器14可以接收行地址A_ROW，其指示数据将被写入在单元阵列12中的区域。在一些实施例中，存储设备10可以包括地址译码器，其可以通过对从存储设备10外部接收到的地址进行译码来生成行地址。
在操作S40中，可以启用写辅助线WAL。例如，控制逻辑18可以通过对命令CMD进行译码来识别写命令，并且可以生成用于写操作的第一控制信号CTR1。在下面描述的操作S60中启用字线之前，行驱动器14可以基于第一控制信号CTR1启用写辅助线WAL。因此，包括在单元阵列12中的多个写辅助单元WACs可以操作。下面将参照图11描述操作S40的示例。
在操作S60中，可以启用字线。例如，行驱动器14可以基于在操作S20中接收到的行地址A_ROW和第一控制信号CTR1来启用多条第一字线WL1s和多条第二字线WL2s之中的一条字线。因此，可以选择连接到所选择的字线的存储单元，并且由于多个写辅助单元WACs已经如上面参照图4所述提前开始操作，所以数据可以安全地写入所选择的存储单元。
图11是示出根据示例实施例的操作集成电路的方法的流程图。具体地，图11的流程图示出了图10的操作S40的示例。如以上参照图10所述，在图11的操作S40'中，可以启用写辅助线WAL。如图11所示，操作S40'可以包括操作S42和操作S44。在一些实施例中，操作S40'可以由图9的行驱动器94执行，并且将参照图9进行关于图11的描述。
参照图11，在操作S42中，可以接收列地址A_COL。例如，行驱动器94(或第一写辅助驱动器WD1至第四写辅助驱动器WD4)可以接收列地址A_COL。在一些实施例中，列地址A_COL可以通过存储设备90中包括的地址译码器对从存储设备90外部接收到的地址进行译码来生成。另外，在一些实施例中，列地址A_COL可以顺序地增加或减少以进行位交叉。
在操作S44中，可以启用多条写辅助线之一。例如，行驱动器94可以启用多条写辅助线之一以启用布置在与列地址A_COL对应的列中的写辅助单元。行驱动器94可以启用第一写辅助线组WAL1至第四写辅助线组WAL4中的每一写辅助线组中的一条写辅助线，因此，单元阵列92中的布置在与列地址A_COL对应的列中的写辅助单元可以被同时启用。
图12是示出根据本发明构思的示例实施例的片上系统(SoC)120的框图。SoC 120可以指其中集成了计算系统或另一电子系统的部分的集成电路。例如，作为SoC 120的示例的应用处理器(AP)可以包括处理器和用于其他功能的部件。如图12所示，SoC 120可以包括核121、数字信号处理器(DSP)122、图形处理单元(GPU)123、嵌入式存储器124、通信接口125和存储器接口126。SoC 120的组件可以通过总线127相互通信。
核121可以处理指令并且可以控制包括在SoC 120中的组件的工作。例如，核121可以通过处理一系列指令来驱动操作系统并在操作系统上执行应用。DSP 122可以通过处理数字信号(例如，从通信接口125提供的数字信号)来生成有用的数据。GPU 123可以从由嵌入式存储器124或存储器接口126提供的图像数据生成用于经由显示设备输出的图像的数据，并且还可以对图像数据进行编码。在一些实施例中，以上参照附图描述的存储设备可以作为高速缓存存储器和/或缓冲器被包括在核121、DSP 122和/或GPU 123中。因此，由于存储设备的改进的可靠性和效率，核121、DSP 122和/或GPU 123的可靠性和效率也可以得到改进。
嵌入式存储器124可以存储操作核121、DSP 122和GPU 123所需的数据。在一些实施例中，嵌入式存储器124可以包括上面参照附图描述的存储设备。因此，嵌入式存储器124可以提供可靠的写操作并且可以减少面积和功耗，因此可以提高SoC 120的操作可靠性和效率。
通信接口125可以提供用于通信网络或一对一通信的接口。存储器接口126可以提供用于SoC 120的外部存储器的接口，例如，用于动态随机存取存储器(RAM)、闪存等。
尽管已经参照本发明构思的实施例具体地示出和描述了本发明构思，但是将理解，在不脱离所述权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种集成电路，包括：
单元阵列，所述单元阵列包括位于多个第一行中的多个存储单元和位于至少一个第二行中的多个写辅助单元；
多条字线，所述多条字线分别在所述多个第一行上延伸；
至少一条写辅助线，所述至少一条写辅助线分别在所述至少一个第二行上延伸；以及
行驱动器，所述行驱动器连接到所述多条字线和所述至少一条写辅助线，所述行驱动器被配置为在写操作期间通过所述至少一条写辅助线启用所述多个写辅助单元中的至少一个写辅助单元，
其中，所述多个写辅助单元中的每个写辅助单元包括与所述多个存储单元中的每个存储单元相同的晶体管配置并且具有与所述多个存储单元中的每个存储单元相同的占用面积。
2.根据权利要求1所述的集成电路，其中，所述多个写辅助单元中的每个写辅助单元包括：
串联连接在第一电源节点与第二电源节点之间的第一PFET、第一NFET和第二NFET，所述第一电源节点被配置为接收正电源电压，并且所述第二电源节点被配置为接收负电源电压；以及
串联连接在所述第一电源节点与所述第二电源节点之间的第二PFET、第三NFET和第四NFET。
3.根据权利要求2所述的集成电路，其中，所述第一PFET和所述第二NFET中的每一者包括连接到互补位线的控制端，
其中，所述第二PFET和所述第四NFET中的每一者包括连接到位线的控制端，
其中，所述第一NFET包括连接到写辅助线的控制端和连接到所述位线的电流端，以及
其中，所述第三NFET包括连接到所述写辅助线的控制端和连接到所述互补位线的电流端。
4.根据权利要求1所述的集成电路，其中，所述单元阵列还包括多个第一虚设单元，所述多个第一虚设单元在所述至少一个第二行中在行方向或列方向上分别与所述多个写辅助单元相邻布置，以及
其中，所述多个第一虚设单元中的每个第一虚设单元包括与所述多个存储单元中的每个存储单元相同的晶体管配置，并且具有与所述多个存储单元中的每个存储单元相同的占用面积。
5.根据权利要求4所述的集成电路，其中，所述多个第一虚设单元中的每个第一虚设单元包括：
分别包括连接到第一写辅助线的控制端的第三PFET和第五NFET；
分别包括连接到第二写辅助线的控制端的第四PFET和第六NFET；
包括连接到所述第一写辅助线的控制端的第七NFET；以及
包括连接到所述第二写辅助线的控制端的第八NFET，并且
第三PFET和第四PFET中的每一者包括浮置的电流端。
6.根据权利要求5所述的集成电路，其中，所述多个第一虚设单元中的每个第一虚设单元以及被布置为在所述至少一个第二行的同一行中与其一侧相邻的第一写辅助单元共同连接到所述第一写辅助线，并且所述多个第一虚设单元中的每个第一虚设单元以及在所述至少一个第二行的所述同一行中与其另一侧相邻的第二写辅助单元共同连接到所述第二写辅助线。
7.根据权利要求4所述的集成电路，其中，所述单元阵列还包括：
位于至少一个列中的多个字线辅助单元；以及
位于所述至少一个第二行与所述至少一个列相交的区域中的至少一个第二虚设单元，并且
其中，所述多个字线辅助单元中的每个字线辅助单元和所述至少一个第二虚设单元包括与所述多个存储单元中的每个存储单元相同的晶体管配置，并且具有与所述多个存储单元中的每个存储单元相同的占用面积。
8.根据权利要求1所述的集成电路，其中，所述行驱动器还被配置为：在写操作期间在启用所述多条字线中的一条字线之前启用所述至少一条写辅助线中的一条写辅助线。
9.一种集成电路，包括：
单元阵列，所述单元阵列包括多个单元，所述多个单元中的每个单元包括相同的晶体管配置并且具有相同的占用面积；以及
行驱动器，所述行驱动器被配置为：在写操作期间启用所述多个单元之中的至少一个写辅助单元并从所述多个单元之中选择至少一个存储单元，
其中，所述多个单元包括：所述至少一个存储单元、所述至少一个写辅助单元中的第一写辅助单元和第一虚设单元、以及第二虚设单元和所述至少一个写辅助单元中的第二写辅助单元，
其中，所述至少一个存储单元包括被布置在一系列第一行中的多个存储单元，
其中，所述至少一个写辅助单元中的所述第一写辅助单元和所述第一虚设单元在第二行中彼此相邻布置，
其中，所述第二虚设单元和所述至少一个写辅助单元中的所述第二写辅助单元在与所述第二行相邻的第三行中彼此相邻布置，
其中，所述至少一个写辅助单元中的所述第一写辅助单元和所述第二虚设单元被布置在第一列中，并且
其中，所述第一虚设单元和所述至少一个写辅助单元中的所述第二写辅助单元被布置在与所述第一列相邻的第二列中。
10.根据权利要求9所述的集成电路，还包括：
多条字线，所述多条字线分别在所述一系列第一行上延伸；
第一写辅助线，所述第一写辅助线在所述第二行上延伸并连接到所述至少一个写辅助单元中的所述第一写辅助单元和所述第一虚设单元；以及
第二写辅助线，所述第二写辅助线在所述第三行上延伸并连接到所述第二虚设单元和所述至少一个写辅助单元中的所述第二写辅助单元，
其中，所述行驱动器还被配置为以互斥的方式启用所述第一写辅助线和所述第二写辅助线。
11.根据权利要求10所述的集成电路，其中，所述多个单元还包括：
所述至少一个写辅助单元中的第三写辅助单元，所述第三写辅助单元被布置在与所述第三行相邻的第四行中；以及
所述至少一个写辅助单元中的第四写辅助单元，所述第四写辅助单元被布置在与所述第四行相邻的第五行中，并且
其中，所述集成电路还包括第一图案和第二图案，
所述第一图案沿列方向延伸并连接到所述第一写辅助线和所述至少一个写辅助单元中的所述第三写辅助单元，
所述第二图案沿所述列方向延伸并连接到所述第二写辅助线和所述至少一个写辅助单元中的所述第四写辅助单元。
12.根据权利要求10所述的集成电路，还包括：
第三图案和第四图案，所述第三图案和所述第四图案都被布置在第一布线层中，在所述第一布线层中布置有所述多条字线，并且所述第三图案和所述第四图案分别在所述至少一个写辅助单元中的所述第一写辅助单元和所述至少一个写辅助中的所述第二写辅助单元上延伸，
其中，所述至少一个写辅助单元中的所述第一写辅助单元通过所述第三图案连接到所述第一写辅助线，并且
其中，所述至少一个写辅助单元中的所述第二写辅助单元通过所述第四图案连接到所述第二写辅助线。
13.根据权利要求12所述的集成电路，其中，所述第一虚设单元通过所述第三图案连接到所述第一写辅助线，并且
其中，所述第二虚设单元通过所述第四图案连接到所述第二写辅助线。
14.根据权利要求9所述的集成电路，其中，所述多个单元还包括：
多个字线辅助单元，所述多个字线辅助单元被布置在彼此相邻的第三列和第四列中；以及
至少一个第三虚设单元，所述至少一个第三虚设单元被布置在所述一系列第一行和所述第三行与所述第三列和所述第四列相交的区域中，
其中，所述至少一个第三虚设单元包括与所述第一虚设单元和所述第二虚设单元的电路不同的电路。
15.根据权利要求9所述的集成电路，其中，所述多个单元分别具有彼此对称的多个布局，并且
其中，所述至少一个写辅助单元中的所述第一写辅助单元、所述第一虚设单元、所述第二虚设单元和所述至少一个写辅助单元中的所述第二写辅助单元中的每一者包括与所述多个布局中的一个布局相同的有源区和栅电极。
16.一种集成电路，包括：
单元阵列，所述单元阵列包括多个单元，所述多个单元中的每个单元包括相同的晶体管配置并且具有相同的占用面积；以及
行驱动器，所述行驱动器被配置为：在写操作期间启用所述多个单元之中的至少一个写辅助单元并从所述多个单元之中选择至少一个存储单元，
其中，所述多个单元包括：所述至少一个存储单元以及所述至少一个写辅助单元，
其中，所述至少一个存储单元包括布置在一系列第一行中的多个第一存储单元，
其中，所述至少一个写辅助单元包括布置在与所述一系列第一行相邻的至少一个第二行中的多个第一写辅助单元，
其中，所述至少一个存储单元还包括布置在与所述至少一个第二行相邻的一系列第三行中的多个第二存储单元。
17.根据权利要求16所述的集成电路，还包括：
多条第一字线，所述多条第一字线分别在所述一系列第一行上延伸；
至少一条第一写辅助线，所述至少一条第一写辅助线分别在所述至少一个第二行上延伸；以及
多条第二字线，所述多条第二字线分别在所述一系列第三行上延伸，
其中，所述行驱动器还被配置为：在写操作期间，在启用所述多条第一字线和所述多条第二字线中的一条字线之前启用所述至少一条第一写辅助线中的一条第一写辅助线。
18.根据权利要求16所述的集成电路，其中，
所述至少一个写辅助单元包括布置在与所述一系列第三行的一侧相邻的至少一个第四行中的多个第二写辅助单元，
其中，所述一系列第一行的数量等于所述至少一个第二行的数量。
19.根据权利要求18所述的集成电路，还包括：
在所述至少一个第二行上延伸的至少一条第一写辅助线；以及
在所述至少一个第四行上延伸的至少一条第二写辅助线，
其中，所述行驱动器还被配置为：在写操作期间，启用所述至少一条第一写辅助线之一和所述至少一条第二写辅助线之一，使得位于同一列中的所述至少一个写辅助单元中的第一写辅助单元和所述至少一个写辅助单元中的第二写辅助单元被选择。
20.根据权利要求16所述的集成电路，其中，所述多个单元还包括多个虚设单元，所述多个虚设单元被布置为在所述至少一个第二行中在行方向或列方向上分别与所述多个第一写辅助单元相邻。
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