TW202205285A - 半導體裝置 - Google Patents

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Abstract

本揭露提供半導體裝置。半導體裝置包括位於一記憶體區的複數記憶體單元以及位於一虛擬區的一第一截止電晶體，而虛擬區相鄰於記憶體區。每一記憶體單元包括一靜態隨機存取記憶體單元，而靜態隨機存取記憶體單元包括一第一下拉電晶體和一第二下拉電晶體。記憶體單元包括一第一記憶體單元。在第一記憶體單元中的第一下拉電晶體的一第一源極/汲極區是電性耦接到第一截止電晶體的一第一源極/汲極區，以及第一截止電晶體的一第二源極/汲極區是電性耦接至一電源電壓。

Description

半導體裝置
本發明實施例係有關於半導體裝置，且特別係有關於具有記憶體單元的半導體裝置。
半導體裝置使用於各種電子應用中，例如個人電腦、手機、數位相機以及其他電子設備。半導體裝置一般係利用於半導體基底上依序沉積絕緣或介電層、導電層以及半導體材料層，且利用微影方式圖案化各材料層，以於半導體基底上形成電路構件與元件。
半導體工業藉由持續減少最小特徵尺寸，來使更多構件能整合於一給定面積內，以改善各種電子構件（例如電晶體、二極體、電阻、電容等等 ）之整合密度。然而，隨著最小特徵尺寸的縮小，應解決的額外問題也隨之出現。
靜態隨機存取存儲器（SRAM）通常用於積體電路。SRAM單元具有無需刷新（refresh）即可保存資料的優點。隨著積體電路對速度的要求不斷提高，SRAM單元的讀取速度和寫入速度也變得越來越重要。
本發明實施例提供一種半導體裝置。半導體裝置包括位於一記憶體區的複數記憶體單元以及位於一虛擬區的一第一截止電晶體，而虛擬區相鄰於記憶體區。每一記憶體單元包括一靜態隨機存取記憶體單元，而靜態隨機存取記憶體單元包括一第一下拉電晶體和一第二下拉電晶體。記憶體單元包括一第一記憶體單元。在第一記憶體單元中的第一下拉電晶體的一第一源極/汲極區是電性耦接到第一截止電晶體的一第一源極/汲極區，以及第一截止電晶體的一第二源極/汲極區是電性耦接至一電源電壓。
再者，本發明實施例提供一種半導體裝置。半導體裝置包括一種半導體裝置、一虛擬區、一第一截止電晶體與一井拾取區。第一記憶體單元位於一記憶體陣列，包括一靜態隨機存取記憶體單元，其中靜態隨機存取記憶體單元包括一第一下拉電晶體以及一第二下拉電晶體。虛擬區沿著記憶體陣列的邊界。第一截止電晶體位於虛擬區，具有電性耦接於第一下拉電晶體的一第一源極/汲極區的一第一源極/汲極區以及電性耦接於一接地端的一第二源極/汲極區。井拾取區相鄰於虛擬區，其中虛擬區是介於井拾取區和記憶體陣列之間。
再者，本發明實施例提供一種形成一半導體裝置的方法。在一記憶體陣列形成一記憶體單元。在記憶體陣列的一記憶體區內形成一第一下拉電晶體以及一第二下拉電晶體。在記憶體陣列的一虛擬區內形成一第一截止電晶體。將第一截止電晶體的一第一源極/汲極區電性連接至第一下拉電晶體的一源極/汲極區。將第一截止電晶體的一第二源極/汲極區電性連接至一電源電壓。
以下揭露內容提供了許多用於實現在此所提供之標的不同部件的不同實施例或範例。以下描述組件和排列的具體範例以簡化本發明之實施例。當然，這些僅僅是範例，而不在於限制本發明之保護範圍。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明之實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡單和清楚的目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
另外，在空間上的相關用語，例如“在---之下（beneath）”、“之下（below）”、 “低於（lower）”、 “在---之上（above）”、 “之上（upper）”或類似的用語，係用於說明顯示於圖中的某一特徵與另一特徵之間的關係。除了描繪於圖中的方向以外，這些相對用語包括使用或操作這些元件的不同方向。元件也有可能具有其他方向（轉90度或位於其他方向），且內文中關於空間的相對敘述可依據上述原則作類似的解釋。
根據各種實施例提供了靜態隨機存取記憶體（SRAM）單元。本揭露討論了一些實施例的一些變型。貫穿各種視圖和說明性實施例，相似的參考標記用於表示使用相似的製程形成的相似元件。此外，儘管在SRAM佈局的特定上下文中描述了各種實施例，但是其他實施例也可以應用於其他記憶體單元配置，例如唯讀記憶體（ROM）單元、動態隨機存取記憶體（DRAM）單元、磁性隨機存取記憶體（MRAM）單元、相變隨機存取記憶體（PRAM）單元和電阻性隨機存取記憶體（RRAM）單元。
以下揭露的實施例可以減少來自SRAM電路的待機漏電。通常，隨著SRAM電路設計尺寸的不斷縮小，SRAM電路中的待機漏電問題的嚴重性可能會增加。SRAM電路中的大多數待機漏電來自低於次臨界（subthreshold）通道電流。對於具有較小電晶體尺寸和較低臨界電壓的SRAM電路設計，可能難以減少次臨界通道電流的待機漏電。為了減少待機漏電，實施例可包括在SRAM單元和電源電壓Vss之間的可切換的高阻抗路徑。高阻抗路徑可以是形成在電性插入（electrically interposed）在SRAM單元和電源電壓Vss（可以是電性接地）之間的SRAM陣列的邊緣上的虛擬（dummy）區中的一或多個電晶體。在待機模式下，虛擬區中的電晶體可以作為電阻器，從而限制或減小漏電電流，以及在主動模式下，虛擬區中的電晶體處於低阻抗狀態導通電流。在一些實施例中，相較於在虛擬區中沒有電晶體連接到Vss的設計，待機電流可以減少例如大約70％。在虛擬區中具有電晶體的SRAM陣列設計的實施例可以實現更好的結果而不會影響讀取/寫入能力，由於通過利用虛擬區實現較小的陣列尺寸而使位元線負載更短。
第1圖係顯示SRAM陣列1000，其包括記憶體區100、在記憶體區100的相對側上的P型井/N型井（PW/NW）拾取（pickup）區200以及設置在記憶體區100以及PW/NW拾取區200之間的虛擬區150。虛擬區150可以提供空間以將記憶體區100中的SRAM單元與PW/NW拾取區150相連接，並在SRAM單元與SRAM陣列1000的邊緣之間提供緩衝空間。在一些實施例中，虛擬區150包括三個虛擬閘極和/或在虛擬區150與記憶體區100的邊界之間以及虛擬區150與PW/NW拾取區200的相對邊界之間等於一或多個虛擬閘極的寬度（例如等於三個虛擬閘極間距的寬度）。在一些實施例中，虛擬區150包括少於三個的虛擬閘極，例如兩個虛擬閘極，或大於三個虛擬閘極，例如四或五個虛擬閘極。區110是表示將更詳細地描述之參考佈局的區，例如參考下面，例如，第7A-7F圖和第8A-8F圖的描述。
SRAM陣列1000形成在可以是摻雜（例如用p型摻雜或n型摻雜）的基底上，而基底可以是例如體（bulk）半導體、絕緣體上半導體（SOI）基底之類的半導體基底。基底可以是晶片，例如矽晶片或單一晶粒（例如在晶片中進行製程，然後使用切單製程從晶片的其他元件中去除）。
第2A-2C圖係顯示根據一些實施例所述的第一記憶體陣列佈局。如將在下面更詳細地討論的，例如第2A至2C圖所顯示的實施例提供了一種記憶體陣列，其中與虛擬區150相鄰的記憶體單元經由截止電晶體連接至電源電壓Vss。記憶體陣列內的其他電晶體可以不經由截止電晶體而連接至電源電壓Vss。以這種方式，沿著與虛擬區150的邊界的記憶體單元具有高阻抗路徑至電源電壓Vss，這可以減少沿著記憶體陣列邊界的漏電，同時避免電源電壓Vss的高阻抗問題。在一些實施例中，SRAM陣列1000包括通過字元線WL的128位元的字元線負載以及通過位元線BL的64位元的位元線負載的總存儲容量為8Kb。在沿著每個虛擬區150的邊界的字元線WL的下方使用128個SRAM單元20，可以將SRAM陣列1000的8Kb的128乘以2位元（256位元）的待機漏電電流減小，例如，大約3％。
現在參考第2A圖，其顯示分別包括SRAM單元10和20的SRAM陣列。SRAM單元10沿著記憶體陣列的內部區而設置，而SRAM單元20沿著記憶體陣列與邊界區150之間的介面而設置。驅動器40連接到垂直位元線（BL） 314和反位元線（BLB）316。在SRAM陣列的每一行（column）中的各SRAM單元10和各SRAM單元20電性連接到一位元線314和一反位元線316。SRAM陣列的每一列（row）中的各SRAM單元10和各SRAM單元20是連接到一水平字元線WL。
第2B圖係顯示根據一些實施例所述之SRAM單元10的電路圖。如第1圖和第2A圖所顯示，SRAM單元10是與記憶體陣列100和邊界區150（參考第1圖）之間的介面分離的記憶體陣列100（參考第1圖）中的記憶體單元。SRAM單元10包括下拉（PD）電晶體T1和T2，其可以是N型金屬氧化物半導體（NMOS）電晶體；上拉（PU）電晶體T3和T4，其可以是P型金屬氧化物半導體（PMOS）電晶體，以及傳輸閘（PG）電晶體T5和T6，其可以是NMOS電晶體。PG電晶體T5和T6的閘極由確定是否選擇SRAM單元10的字元線（WL）所控制。由PU電晶體T3和T4以及PD電晶體T1和T2形成的鎖存器會儲存一個位元，其中該位元的互補值會儲存在儲存資料（SD）節點310和SD節點312中。所儲存的位元可以通過包括位元線（BL）314和反位元線（BLB）316的互補位元線而寫入至SRAM單元10或從中讀取。SRAM單元10通過具有正電源電壓（也表示為CVdd）的正電源節點VDD 所供電。SRAM單元10亦連接到電源電壓Vss（也表示為CVss）。在一些實施例中，Vss或CVss是電性接地。電晶體T3和T1形成第一反相器，而電晶體T4和T2形成第二反相器。第一反相器的輸入會在節點324連接到電晶體T6和第二反相器的輸出。第一反相器的輸出會在節點322連接到電晶體T5和第二反相器的輸入。
PU電晶體T3和T4的源極分別連接到CVdd節點302和CVdd節點304，其更連接到電源電壓（和線）VDD 。PD電晶體T1和T2的源極分別連接到CVss節點306和CVss節點308，其更連接到電源電壓/線Vss。電晶體T3和T1的閘極連接到電晶體T4和T2的汲極，其形成一個連接節點並稱為SD節點310。電晶體T4和T2的閘極連接到電晶體T3和T1的汲極，其連接節點稱為SD節點312。PG電晶體T5的源極/汲極區在BLB節點320連接到反位元線316。PG電晶體T6的源極/汲極區在BL節點318連接到位元線314。
第2C圖係顯示根據本揭露一些實施例所述之第2A圖中SRAM單元20的電路圖。如第1圖和第2A圖所顯示，SRAM單元20是沿著記憶體陣列100與邊界區150（參考第1圖）之間的介面在記憶體陣列100（參考第1圖）中的記憶體單元。SRAM單元20的電路圖相似於SRAM單元10的佈局，其中PD電晶體T1和T2的源極/汲極連接到附加截止電晶體T7的第一源極/汲極，而不是CVss節點306和CVss節點308，如第2B圖的SRAM單元10一樣。截止電晶體T7可以是NMOS電晶體。截止電晶體T7的第二源極/汲極區連接到電源電壓Vss。截止電晶體T7的閘極是由相鄰於邊界區150的該列的記憶體單元的字元線WL所控制。當SRAM單元20處於待機模式並且字元線WL未成立時，截止電晶體T7將被截止並且作為高阻抗。電晶體T1或T2通過截止電晶體T7到Vss的漏電路徑可以分離電壓並減小SRAM單元20的待機漏電。附加截止電晶體T7可以位於包含SRAM單元20的SRAM陣列的虛擬區內，因此與不包括截止電晶體T7的設計相比，截止電晶體T7可不需要其他製程步驟來建立或占用面積。
第3A-3C圖係顯示根據本揭露一些實施例所述的第二記憶體陣列的佈局。如將在下面更詳細地討論的，例如第3A-3C圖所示的實施例提供了一種記憶體陣列，其中記憶體單元通過位於虛擬區150中的截止電晶體連接到電源電壓Vss。例如，沿著位元線的多個記憶體單元可以通過虛擬區150中的單一截止電晶體連接到電源電壓，從而允許在每個記憶體單元和電源電壓Vss之間建立高阻抗路徑，從而減少在待機模式下個別記憶體單元的漏電。使用SRAM單元20'（參考第3B圖）代替SRAM單元10可以減少SRAM的待機漏電。相較於僅由具有六個電晶體等的SRAM單元10組成的設計，待機電流可以減少大約70％，因為使用SRAM單元20'可以通過減少或限制經過截止電晶體T7和/或T8的漏電來降低待機電流。
現在參考第3A圖，其顯示包括SRAM單元20'（參考第3B圖）的SRAM陣列。每一SRAM單元20'的PD電晶體T1和T2的源極是連接到位於虛擬區150中的SRAM陣列外部的一或多個截止電晶體T7的第一源極/汲極區。截止電晶體T7的第二源極/汲極連接到電源電壓Vss。截止電晶體T7的閘極由各自的控制線CL所控制。在一些實施例中，耦接至單一位元線的每一行的SRAM單元20'是連接至截止電晶體T7，以及記憶體陣列或記憶體子陣列的每一行存在一個截止電晶體T7。在一些實施例中，在一行中控制截止電晶體T7的閘極的控制線CL是連接到個別行的位元線與反位元線，以及當SRAM單元20'在相同行且連接到相同個別的位元線與反位元線被選為讀取及/或寫入時，控制線CL可被配置為導通截止電晶體T7。
第3B圖係顯示根據一些實施例所述之第3A圖的SRAM單元20'的電路圖。SRAM單元20'的電路圖相似於SRAM單元20的佈局（參考第2C圖），但是截止電晶體T7是連接到單獨的控制線CL而不是字元線WL。截止電晶體T7可以位於包含SRAM單元20'的SRAM陣列的虛擬區150中，因此相較於不包括截止電晶體T7的設計，截止電晶體T7可不需要額外的製程步驟來建立或占用面積。
第4A-4B圖係顯示根據一些實施例所述的第三記憶體陣列佈局。如將在下面更詳細地討論的，例如第4A-4B圖所顯示的實施例提供了一種記憶體陣列，其中相鄰於虛擬區150的記憶體單元經由多個截止電晶體連接到電源電壓Vss。例如，如下面更詳細地討論的，下拉電晶體T1經由第一截止電晶體電性耦接到電源電壓Vss，以及下拉電晶體T2經由第二截止電晶體電性耦接到電源電壓Vss。記憶體陣列中的其他記憶體單元可以不通過任何一個截止電晶體而連接到電源電壓Vss。以這種方式，沿著與虛擬區150的邊界的記憶體單元具有高阻抗路徑至電源電壓Vss，從而減少了沿著記憶體陣列邊界的漏電。在一些實施例中，在一些實施例中，SRAM陣列1000包括通過字元線WL的128位元的字元線負載以及通過位元線BL的64位元的位元線負載的總存儲容量為8Kb。在沿著每個虛擬區150的邊界的字元線WL的下方使用128個SRAM單元20，可以將SRAM陣列1000的8Kb的128乘以2位元（256位元）的待機漏電電流減小，例如大約3％。
現在參考第4A圖，其顯示分別包括SRAM單元10和30的SRAM陣列。SRAM單元10是沿著記憶體陣列的內部區而設置，以及SRAM單元30是沿著記憶體陣列與邊界區150之間的介面而設置。驅動器40連接到垂直位元線314和反位元線316。SRAM陣列的每一行中的各SRAM單元10和各SRAM單元30電性連接到一位元線314和一反位元線316。在SRAM陣列的每一列中的各SRAM單元10和各SRAM單元30是連接到一水平字元線WL。
第4B圖係顯示根據一些實施例所述的SRAM單元30的電路圖。SRAM單元30的電路圖相似於SRAM單元20的佈局，其中相同的參考標記是表示相同組成。另外，PD電晶體T1的源極連接到第一截止電晶體T7的第一源極/汲極區，而PD電晶體T2的源極連接到第二截止電晶體T8的第一源極/汲極區。第一截止電晶體T7和第二截止電晶體T8可以是NMOS電晶體。第一截止電晶體T7的第二源極/汲極區和第二截止電晶體T8的第二源極/汲極區連接至電源電壓Vss。第二截止電晶體T8的閘極由相鄰於邊界區150的記憶體單元的字元線WL所控制。當SRAM單元20處於待機模式並且WL未成立時，第一截止電晶體T7和第二截止電晶體T8將被關閉，並作為高阻抗。電晶體T1或T2通過第一截止電晶體T7和第二截止電晶體T8分別到達電源電壓Vss的漏電路徑可以分離電壓並且減小SRAM單元20的待機漏電。截止電晶體T7和T8可以位於包含SRAM單元30的SRAM陣列的虛擬區150中，因此相較於不包括截止電晶體T7和T8的設計，截止電晶體T7和T8可不需要額外的製程步驟來建立或占據面積。
第5A-5B圖係顯示根據一些實施例所述之第四記憶體陣列佈局。如下面將更詳細地討論的，例如第5A-5B圖所顯示的實施例提供了一種記憶體陣列，其中記憶體單元通過位於虛擬區150中的多個截止電晶體連接到電源電壓Vss。例如，沿著位元線的多個記憶體單元可以通過第一截止電晶體和第二截止電晶體被連接到電源電壓，而每個記憶體單元可以位於虛擬區150中並且通過如下所述的金屬層被連接到個別記憶體單元，從而允許在每個記憶體單元和電源電壓Vss之間產生高阻抗路徑，因此減少待機模式下各個記憶體單元的漏電。使用SRAM單元30'（參考第5B圖）代替SRAM單元10可以減少SRAM的待機漏電。相較於僅由具有六個電晶體等的SRAM單元10組成的設計，待機電流可以減少大約70％，因為使用SRAM單元30'可以通過截止電晶體T7和/或T8的漏電來降低待機電流。
現在參考第5A圖，其顯示包括SRAM單元30'（參考第5B圖）的SRAM陣列。每一SRAM單元30'的PD電晶體T1和T2的源極分別連接到位於虛擬區150中的SRAM陣列之外的截止電晶體T7和T8的第一源極/汲極區。截止電晶體T7和T8的第二源極/汲極連接到電源電壓Vss。截止電晶體T7和T8的閘極由各自的控制線CL所控制。在一些實施例中，耦接到單一位元線的SRAM單元30'的每一行中的每一SRAM單元30'的每一下拉電晶體T1會連接到第一截止電晶體T7，以及在耦接到單一位元線的每一行的SRAM單元30'的每個SRAM單元30'的下拉電晶體T2是耦接到第二截止電晶體T8。因此，每行有兩個截止電晶體T7和T8。在一些實施例中，控制在一行中的截止電晶體T7和T8的閘極的控制線CL會連接到個別行的位元線和反位元線，以及當SRAM單元30'在相同行且連接到相同個別的位元線與反位元線被選為讀取及/或寫入時，控制線CL可被配置為導通截止電晶體T7和T8。
第5B圖係顯示根據一些實施例所述之SRAM單元30'的電路圖。SRAM單元30'的電路圖相似於SRAM單元30的佈局（參考第4A-4B圖），但是截止電晶體T7和T8是連接到單獨的控制線CL而不是字元線WL。截止電晶體T7和T8可以位於包含SRAM單元30'的SRAM陣列的虛擬區150中，因此相較於不包括截止電晶體T7和T8的設計，截止電晶體T7和T8可不需要額外的製程步驟來建立或占用面積。
第6圖係顯示SRAM單元10、20、20'、30和30'中所涉及的多個層的示意剖面圖，而這些層是形成在半導體晶片或晶圓上。須注意，第6圖示意性地顯示出各種層級的互連結構和電晶體，以便為下面所提供的佈局描述提供參考，並且可以不反映SRAM單元10、20、20'、30或30'的實際剖面圖。互連結構包括接點層、OD（氧化物定義或主動區）層、導通孔層Via_0、Via_1、Via_2和Via_3，以及金屬層M1，M2，M3和M4。所說明的每一層包括一或一個以上介電層以及在其中形成的導電特徵。處於相同水平的導電特徵可以具有彼此大體上水平的頂表面、彼此大體上水平的底表面，並且可以同時形成。接點層可以包括用於將電晶體的閘極（例如所示的示例性電晶體T3和T4）連接至例如導通孔層Via_0之類的上層的閘極接點（也稱為接點），以及源極/汲極接點（標記為“接點”），用於將電晶體的源極/汲極連接到上層。
第7A至7F圖係顯示根據一些實施例所述的第1圖的區110的詳細圖，其顯示記憶體單元（例如第2C圖所示的SRAM單元20）的特徵的佈局圖。區110包括一部分的記憶體區100、一部分的虛擬區150和一部分的PW/NW拾取區200。在SRAM單元20的不同層級（例如OD層、接觸層、導通孔層via_0、金屬層M1、導通孔層via_1、金屬層M2，參考第6圖）中描述特徵，為清楚起見依序進行描述。
首先參考第7A圖，其顯示在OD層（第6圖）中以及在SRAM單元20中各種電晶體的閘極電極上的特徵。主動區62a、62b和62c從記憶體區100延伸到虛擬區150。主動區62a、62b和62c可以是多個鰭，例如兩個鰭。在一些實施例中，主動區62a、62b和62c跨過虛擬區150延伸到PW/NW拾取區200的邊界。主動區64也延伸跨過記憶體區100與虛擬區150的邊界。主動區64可以是單鰭。主動區66a可以是記憶體區100中的單鰭。主動區66b可以是虛擬區150中沿著線縱向地穿過主動區66a的單鰭。主動區62a、62b、62c、64、66a和66b可以沿著垂直方向Y。
仍參考第7A圖，閘極電極52、54、56a、56b、56c、56d、58a、58b、58c和58d可以沿著垂直於垂直方向Y的水平方向X。閘極電極52和54可以沿著水平線位於記憶體區100中。閘極電極56a和58a可以沿著另一水平線在記憶體區100中。在一些實施例中，閘極電極52和54之間的第一間隙不會對準閘極電極56a和58a之間的第二間隙。閘極電極56b-56d和58b-58d可以在虛擬區150中並且通過大體上相似於寬度W2的間隙而彼此分開。在一些實施例中，不是電晶體的一部分的閘極電極56b-56d和58b-58d可以是偽閘極，例如非主動閘極。閘極電極56a-56d和58a-58d之間的間隙可以分別沿著垂直方向對準。
更參考第7A圖，在記憶體區100中，閘極電極56與下方的主動區62b形成PD電晶體T1，以及主動區62b可以是設置在閘極電極56a（例如閘極電極56a可以設置在主動區62b的側壁上並沿著主動區62b的側壁延伸）下方的兩個或更多個鰭，例如鰭62b。閘極電極56a與下方的主動區64更形成PU電晶體T3。在一些實施例中，主動區T3是設置在閘極電極56a（例如閘極電極56a可以設置在主動區64上方並沿著主動區64的側壁延伸）下方的單鰭64。閘極電極52與主動區62b形成PG電晶體T5，而主動區62b可以是兩個或更多個鰭，例如鰭62b。
如第7A圖進一步所顯示，閘極電極54與下方的主動區66a形成PU電晶體T4。在一些實施例中，主動區66a是單鰭，例如設置在閘極電極54（例如閘極電極54可設置在主動區66a的上方並沿著主動區66a的側壁延伸）下方的鰭66a。閘極電極54與下方的主動區62c更形成PD電晶體T2。在一些實施例中，主動區62c包括設置在閘極電極54（例如閘極電極54可以設置在主動區62c的上方並沿著主動區62c側壁延伸）下方的兩個或更多個鰭，例如鰭62c。閘極電極58a與下方的主動區62c形成PG電晶體T6。在一些實施例中，閘極電極58a設置在主動區62c的側壁上方並沿著主動區62c的側壁延伸。
在虛擬區150中，閘極電極56b與主動區62b形成截止電晶體T7，而主動區62b可以是兩個或更多個鰭，例如鰭62b。因為截止電晶體T7位於SRAM陣列1000的虛擬區150中，所以相較於不包括截止電晶體的設計，截止電晶體T7可不需要額外的製程步驟來建立或占用面積。
根據本揭露的一些實施例，PD電晶體T1和T2、PU電晶體T3和T4、PG電晶體T5和T6以及截止電晶體T7是鰭式場效應電晶體（FinFET）。如先前所描述，主動區64和66a是單鰭，以及主動區62b和62c包括多鰭。主動區62b、62c、64和66a在個別的閘極電極的相對側上提供各種電晶體的源極/汲極。
第7B圖係顯示在接點層（參考第6圖）及更低層的SRAM單元20的特徵。如第7B圖所顯示，SD節點310（也參考第2圖）包括源極/汲極接點70A和閘極接點72A，其是在SRAM單元20（參考第6圖）的接點層的特徵。在物理半導體晶片上製造SRAM單元20的一些實施例中，接點70A和72A可以形成為單一連續的對接接點，例如L形對接接點。源極/汲極接點70A可以是細長的，並且具有在X方向上的縱向方向，而縱向方向是平行於閘極電極56a和54的延伸方向。一部分的閘極接點72A在閘極電極56a上並與閘極電極56a電性連接。根據本揭露的一些實施例，閘極接點72A具有在Y方向上的縱向方向，其是垂直於X方向。
SD節點312包括源極/汲極接點70B和閘極接點72B。閘極接點72B具有與源極/汲極接點70B重疊的部分。由於SD節點310可以與SD節點312對稱，所以閘極接點72B和源極/汲極接點70B的細節可以分別相似於閘極接點72A和源極/汲極接點70A，且為了簡單起見不再重複於此。
第7B圖亦顯示連接至閘極電極52、56b和58a的閘極接點74，其可用於將閘極電極52、56b和58a電性耦接至一或多個字元線WL，將更詳細描述於後。
再者，細長接點70C是用於透過截止電晶體T7將PD電晶體T1和T2的源極區連接到CVss線（例如電性接地線）。細長接點70C具有與X方向平行的長度方向，並且可以形成為與SRAM單元20的邊緣重疊。此外，細長接點70C可進一步延伸到與SRAM單元20鄰接的不同行（column）的相鄰SRAM單元中。可以在彼此相鄰的不同列（row）中的兩個相鄰SRAM單元之間更共享細長接點70C。另外，接點70D是用於將PU電晶體T3和T4的源極區連接到CVdd線（例如電源電壓線）。接點70D是CVdd節點302和304的一部分（也參考第2圖）。
如第7B圖進一步所顯示，接點70E和70F是用於將PG電晶體T5和T6的源極/汲極區分別連接到位元線BL和反位元線BLB。接點70E和70F分別是反位元線節點320和位元線節點316的一部分（也參考第2圖）。接點70E和70F可以進一步在彼此鄰接的不同列中的兩個相鄰SRAM單元之間共享。細長接點70G是用於將截止電晶體T7的源極/汲極區連接至CVss線（例如電性接地線）。在與SRAM單元20相鄰的另一個SRAM單元中電晶體的主動區62a的源極/汲極區上方形成附加接點70H和70I。
第7C圖係顯示導通孔層via_0（參考第6圖）及更低層的SRAM單元20的特徵。例如，位於導通孔層via_0中（參考第6圖）的導通孔76（標記為76A至76F）。
如第7C圖所顯示，導通孔76A連接到閘極接點74（例如用於電晶體T5、T6、T7或T8的閘極接點）。導通孔76A隨後連接到導線80（參見之後的第7D圖），導線80可用於將電晶體T5、T6和T7的閘極電極電性耦接到一或多個字元線WL，如下面第7E圖更詳細地描述。此外，導通孔76B連接到細長接點70C（例如PD電晶體T1和T2的源極接點）。導通孔76B更連接至導線82（參考第7D圖），而導線82可用於將PD電晶體T1和T2的源極區域彼此電性耦接，並電性耦接於截止電晶體T7的源極/汲極區，其是連接至CVss線（例如電性接地線），如下面第7D圖更詳細地描述。再者，導通孔76B可以更延伸到與SRAM單元20鄰接的不同行中的相鄰SRAM單元中。導通孔76B可以進一步在彼此相鄰的不同列中的兩個相鄰的SRAM單元之間共享。
另外，導通孔76C連接到接點70D（例如PU電晶體T3和T4的源極接點）。導通孔76C隨後將連接到CVdd線，其將PU電晶體T3和T4的源極電性連接到CVdd，如下面第7D圖所顯示。於是，導通孔76C是CVdd節點302和304的一部分（也參考第2圖）。導通孔76C可以進一步在彼此鄰接的不同列中的兩個相鄰的SRAM單元之間共享。
如第7C圖進一步所顯示，導通孔76D和76E分別連接到接點70E和70F（例如PG電晶體T5和T6的源極/汲極接點）。導通孔76D和76E隨後將分別連接到反位元線316和位元線314。因此，導通孔76D和76E分別是位元線節點320和反位元線節點318的一部分（也參考第2圖）。導通孔76D和76E可以在彼此鄰接的不同列中的兩個相鄰SRAM單元之間共享。
仍然參考第7C圖，導通孔76F連接到細長接點70G。導通孔76F隨後將連接到Vss或CVss線（例如電性接地線），如下面第7D圖更詳細地描述。
第7D圖係顯示在金屬層M1及更低層（參考第6圖）的SRAM單元20的特徵。例如，各種導線，例如導線80、導線82、位元線314、CVdd線、反位元線316和Vss或CVss線是設置在金屬層M1中並位於導通孔層via_0中的各種導通孔上方。
如第7D圖所顯示，導線80連接到導通孔76A。導線80可以用於將PG電晶體T5和T6以及截止電晶體T7的閘極電極電性耦接到一或多個字元線WL，如下面第7E圖更詳細地描述。此外，導線82連接到導通孔76B，並且導線82可用於隨後經由截止電晶體T7將PD電晶體T1和T2的源極區電性耦接到CVss線（例如電性接地線）。再者，導線82可以更延伸到與SRAM單元20鄰接的不同行中的相鄰SRAM單元中。導線82可以進一步在彼此相鄰的不同列中的兩個相鄰的SRAM單元之間共享。Vss或CVss線（例如電性接地線）可以通過導通孔76F連接到截止電晶體T7的源極/汲極區。
第7E圖係顯示在金屬層M2和導通孔層via_1以及更低層的SRAM單元20的特徵（參考第6圖）。導通孔86設置在導通孔層via_1中並連接到導線80，其是電性連接到導通孔76A和閘極接點74（例如用於電晶體T5、T6或T7的閘極接點）。導通孔86更連接至金屬層M2的字元線WL。經由導通孔76A和86、導線80和閘極接點74字線，字元線WL分別電性耦接到電晶體T5、T6和T7的閘極電極52、56a和56b。在一些實施例中，截止電晶體T7可以耦接至控制線CL，而不是耦接至電晶體T5和T6的字元線WL。因此，SRAM單元20包括電性連接至PG電晶體T5和T6以及附加截止電晶體T7的閘極的字元線節點。
如第7E圖進一步所顯示，將導通孔88設置在與導線82連接的導通孔層via_1中，而導線82會連接到導通孔76B。導通孔88可經由通過截止電晶體T7隨後將PD電晶體T1和T2的源區電性耦接至CVss線（例如電性接地線）。導通孔88更連接到金屬層M2的導線90。
第7F圖係顯示金屬層M3和導通孔層via_2（參考第6圖）及更低層的SRAM單元20的特徵。在第7F圖中，導通孔94設置在導通孔層via_2中（參考第6圖），而導線98是設置在金屬層M3中（參考第6圖）。如第7F圖所顯示，導線98和導通孔94是經由截止電晶體T7將PD電晶體T1和T2的源極區電性連接到Vss或CVss線（例如電性接地線）。因此，導線98經由截止電晶體T7的源極/汲極區將PD電晶體T1和T2的源極區電性連接到CVss線（例如電性接地線）。
在一些實施例中，導通孔94連接到多條導線98，而導線98經由較高的導通孔和導線彼此連接，例如在導通孔層via_3和金屬層M4中（參考第6圖）。例如，在一些實施例中，每個記憶體單元的導線98可以更連接到相鄰SRAM單元20中的PD電晶體T1和T2的其他源極區，並且可以經由截止電晶體T7將相鄰的SRAM單元20中的PD電晶體T1和T2的源極區耦接至Vss線。當截止電晶體T7處於待機模式並且作為阻抗時，電晶體T1或T2的源極區通過截止電晶體T7到Vss線的漏電路徑可以減少SRAM單元20的待機漏電。
第7A至7F圖係顯示根據第2A至2C圖所示的實施例的電路圖，而該電路圖包括第2C圖所示的SRAM單元20。在第3A和3B圖的一些實施例中，SRAM單元20'（參考第3B圖）具有與如第7A至7F圖所顯示的SRAM單元20相似的佈局，但是截止電晶體T7和T8是連接至一或多個單獨的控制線CL而不是字元線WL。
第8A至8F圖係顯示根據一些實施例所述的第1圖的區域110，其顯示記憶體單元（例如第4B圖所顯示的SRAM單元30）的特徵的佈局。區域110包括一部分的記憶體區100、一部分的虛擬區150和一部分的PW/NW拾取區200。在SRAM單元30的不同層級（例如OD層、接觸層、導通孔層via_0、金屬層M1、導通孔層via_1、金屬層M2，參考第6圖）中描述特徵，為清楚起見依序進行描述。
首先參考第8A圖，其顯示在OD層（第6圖）中以及在SRAM單元30中各種電晶體的閘極電極上的特徵。主動區和閘極電極可以具有與上面關於第7A圖所示的SRAM單元20大體上相似的佈局。
在虛擬區150中，閘極電極56b與主動區62b形成附加截止電晶體T7，而主動區可以是兩個或多個鰭，例如鰭62b。閘極電極58c與主動區62c形成附加截止電晶體T8，而主動區可以是兩個或多個鰭，例如鰭62c。由於附加截止電晶體T7和T8位於SRAM陣列1000的虛擬區150中，因此相比於不包括附加截止電晶體T7和T8的設計，附加截止電晶體T7和T8不需要額外的製程步驟來建立或占用面積。
根據本揭露的一些實施例，PD電晶體T1和T2、PU電晶體T3和T4、PG電晶體T5和T6，以及附加電晶體T7和T8是鰭式場效應電晶體（FinFET）。如先前所描述，主動區64和66a是單鰭，而主動區62b和62c包括多個鰭。主動區62b、62c、64和66a在個別的閘極電極的相對側上提供各種電晶體的源極/汲極。
第8B圖係顯示在接點層（參考第6圖）及更低層的SRAM單元30的特徵。如第8B圖所顯示，SD節點310（也參考第3圖）包括源極/汲極接點70A和閘極接點72A，其是SRAM單元30（參考第6圖）的接點層的特徵。在物理半導體晶片上製造SRAM單元30的一些實施例中，接點70A和72A可以形成為單一連續的對接接點，例如L形對接接點。源極/汲極接點70A可以是細長的，並且具有在X方向上的縱向方向，而縱向方向是平行於閘極電極56a和54的延伸方向。一部分的閘極接點72A在閘極電極56a上並與閘極電極56a電性連接。根據本揭露的一些實施例，閘極接點72A具有在Y方向上的縱向方向，其是垂直於X方向。
SD節點312包括源極/汲極接點70B和閘極接點72B。閘極接點72B具有與源極/汲極接點70B重疊的部分。由於SD節點310可以與SD節點312對稱，所以閘極接點72B和源極/汲極接點70B的細節可以分別相似於閘極接點72A和源極/汲極接點70A，且為了簡單起見不再重複於此。
第8B圖亦顯示連接至閘極電極52、56b和58a的閘極接點74，其可用於將閘極電極52、56b和58a電性耦接至一或多個字元線WL，將更詳細描述於後。
再者，細長接點70C是用於透過截止電晶體T7將PD電晶體T1的源極區連接到CVss線（例如電性接地線）。當電晶體T1處於待機模式並且作為阻抗時，電晶體T1或T2的源極區通過電晶體T1到Vss線的漏電路徑可以減少SRAM單元30的待機漏電。細長接點70C具有與X方向平行的長度方向，並且可以形成為與SRAM單元30的邊緣重疊。此外，細長接點70C可進一步延伸到與SRAM單元30鄰接的不同行的相鄰SRAM單元中。可以在彼此相鄰的不同列中的兩個相鄰SRAM單元之間更共享細長接點70C。另外，接點70D是用於將PU電晶體T3和T4的源極區連接到CVdd線（例如電源電壓線）。接點70D是CVdd節點302和304的一部分（也參考第3圖）。
如第8B圖進一步所顯示，接點70E和70F是用於將PG電晶體T5和T6的源極/汲極區分別連接到位元線BL和反位元線BLB。接點70E和70F分別是反位元線節點320和位元線節點316的一部分（也參考第3圖）。接點70E和70F可以進一步在彼此鄰接的不同列中的兩個相鄰SRAM單元之間共享。細長接點70G是用於將附加電晶體T7的源極/汲極區連接至CVss線（例如電性接地線）。在與SRAM單元30相鄰的另一個SRAM單元中電晶體的主動區62a的源極/汲極區上方形成附加接點70H和70I。
仍參考第8B圖，細長接點70J和70L用於將PD電晶體T2的源極區連接到截止電晶體T8的源極/汲極區，其是連接到CVss線（例如電性接地線）。細長接點70K是用於將截止電晶體T8的源極/汲極區連接到CVss線（例如電性接地線）。
第8C圖係顯示導通孔層via_0（參考第6圖）及更低層的SRAM單元30的特徵。例如，位於導通孔層via_0中（參考第6圖）的導通孔76（標記為76A至76G）。
如第8C圖所顯示，導通孔76A連接到閘極接點74（例如用於電晶體T5、T6、T7或T8的閘極接點）。導通孔76A隨後連接到導線80（參見之後的第8D圖），導線80可用於將電晶體T5、T6、T7和T8的閘極電極電性耦接到一或多個字元線WL，如下面第8E圖更詳細地描述。此外，導通孔76B和76G連接到細長接點70L與70J（例如電晶體T2和T8分別的源極或源極/汲極接點）。導通孔76B和76G更連接至導線82（參考第8D圖），而導線82可用於將PD電晶體T2的源極區域電性耦接於截止電晶體T8的源極/汲極區，其是連接至CVss線（例如電性接地線），如下面第8D圖更詳細地描述。再者，導通孔76B可以更延伸到與SRAM單元30鄰接的不同行中的相鄰SRAM單元中。導通孔76B可以進一步在彼此相鄰的不同列中的兩個相鄰的SRAM單元之間共享。
另外，導通孔76C連接到接點70D（例如PU電晶體T3和T4的源極接點）。導通孔76C隨後將連接到CVdd線，其將PU電晶體T3和T4的源極電性連接到CVdd，如下面第8D圖所顯示。於是，導通孔76C是CVdd節點302和304的一部分（也參考第3圖）。導通孔76C可以進一步在彼此鄰接的不同列中的兩個相鄰的SRAM單元之間共享。
如第8C圖進一步所顯示，導通孔76D和76E分別連接到接點70E和70F（例如PG電晶體T5和T6的源極/汲極接點）。導通孔76D和76E隨後將分別連接到反位元線316和位元線314。因此，導通孔76D和76E分別是位元線節點320和反位元線節點318的一部分（也參考第2圖）。導通孔76D和76E可以在彼此鄰接的不同列中的兩個相鄰SRAM單元之間共享。
仍然參考第8C圖，導通孔76F連接到細長接點70G和70K。導通孔76F將更連接到Vss或CVss線（例如電性接地線），如下面第8D圖更詳細地描述。
第8D圖係顯示在金屬層M1及更低層（參考第6圖）的SRAM單元30的特徵。例如，各種導線，例如導線80、導線82、位元線314、CVdd線、反位元線316和Vss或CVss線是設置在金屬層M1中並位於導通孔層via_0中的各種導通孔上方。
如第8D圖所顯示，導線80連接到導通孔76A。導線80可以用於將PG電晶體T5和T6以及附加截止電晶體T7和T8的閘極電極電性耦接到一或多個字元線WL，如下面第8F圖更詳細地描述。此外，導線82連接到導通孔76B，並且導線82可用於隨後經由電晶體T8將PD電晶體T2的源極區電性耦接到CVss線（例如電性接地線）。再者，導線82可以更延伸到與SRAM單元30鄰接的不同行中的相鄰SRAM單元中。導線82可以進一步在彼此相鄰的不同列中的兩個相鄰的SRAM單元之間共享。Vss或CVss線（例如電性接地線）可以通過導通孔76F連接到截止電晶體T7和T8的源極/汲極區。
第8E圖係顯示在金屬層M2和導通孔層via_1以及更低層的SRAM單元30的特徵（參考第6圖）。導通孔86設置在導通孔層via_1中並連接到導線80，其是電性連接到導通孔76A和閘極接點74（例如用於電晶體T5、T6、 T7或T8的閘極接點）。導通孔86更連接至金屬層M2的字元線WL。經由導通孔76A和86、導線80和閘極接點74字線，字元線WL分別電性耦接到電晶體T5、T6、T7和T8的閘極電極52、56a、56b和58c。在一些實施例中，截止電晶體T7和T8可以耦接至控制線CL，而不是耦接至電晶體T5和T6的字元線WL。因此，SRAM單元30包括電性連接至PG電晶體T5和T6以及附加截止電晶體T7和T8的閘極的字元線節點。
如第8E圖進一步所顯示，將導通孔88設置在與導線82連接的導通孔層via_1中，而導線82會連接到導通孔76B。導通孔88可經由通過電晶體T8隨後將PD電晶體T2的源區電性耦接至CVss線（例如電性接地線）。導通孔88更連接到金屬層M2的導線90。
第8F圖係顯示金屬層M3和導通孔層via_2（參考第6圖）及更低層的SRAM單元30的特徵。在第8F圖中，導通孔94設置在導通孔層via_2中（參考第6圖），而導線98是設置在金屬層M3中（參考第6圖）。如第8F圖所顯示，導線98連接於導通孔94，其更經由截止電晶體T8將PD電晶體T2的源極區電性連接到Vss或CVss線（例如電性接地線）。因此，導線98經由截止電晶體T8的源極/汲極區將PD電晶體T2的源極區電性連接到CVss線（例如電性接地線）。
在一些實施例中，導通孔94連接到多條導線98，而導線98經由較高的導通孔和導線彼此連接，例如在導通孔層via_3和金屬層M4中（參考第6圖）。當截止電晶體T8處於待機模式並且作為阻抗時，電晶體T2的源極區通過截止電晶體T8到Vss線的漏電路徑可以減少SRAM單元30的待機漏電。在一些實施例中，導線98可以更連接到相鄰SRAM單元30中的PD電晶體T2的其他源極區，並且可以經由截止電晶體T8將相鄰的SRAM單元20中的PD電晶體T2的源極區耦接至Vss線。其他導線和導通孔（未顯示）可以將相鄰的SRAM單元30中的PD電晶體T1的源極區通過截止電晶體T7耦接至Vss。
第8A至8F圖係顯示根據第4A與4B圖所示的實施例的電路圖，而該電路圖包括第4B圖所示的SRAM單元30。在第5A和5B圖的一些實施例中，SRAM單元30'（參考第5B圖）具有與如第8A至8F圖所顯示的SRAM單元30相似的佈局，但是截止電晶體T7和T8是連接至一或多個單獨的控制線CL而不是字元線WL。
本揭露實施例的記憶體電路可以實現優點，包括減少來自SRAM電路的待機漏電。電晶體可以形成在SRAM陣列邊緣上的虛擬區中，並用於SRAM單元以提供電源電壓Vss（可以是電性接地），這可以有效地減少待機漏電，而無需使用額外的晶片面積或製程步驟。當控制字元線切斷時，虛擬區中的電晶體可以視為阻抗。相較於虛擬區中沒有電晶體連接到Vss的設計，通過虛擬區中的電晶體將SRAM陣列內部的SRAM電路至Vss的待機漏電可減少約70％。在虛擬區中具有電晶體的SRAM陣列設計的實施例可實現更好的結果，而不會由於較短的位元線負載而影響讀取/寫入能力。
本揭露提供一種半導體裝置。半導體裝置包括位於一記憶體區的複數記憶體單元以及位於一虛擬區的一第一截止電晶體。每一記憶體單元包括一靜態隨機存取記憶體單元，而靜態隨機存取記憶體單元包括一第一下拉電晶體和一第二下拉電晶體。記憶體單元包括一第一記憶體單元。虛擬區相鄰於記憶體區。在第一記憶體單元中的第一下拉電晶體的一第一源極/汲極區是電性耦接到第一截止電晶體的一第一源極/汲極區，以及第一截止電晶體的一第二源極/汲極區是電性耦接至一電源電壓。
在一些實施例中，電源電壓是接地。
在一些實施例中，第二下拉電晶體的一第一源極/汲極區是電性耦接至第一截止電晶體的第一源極/汲極區。
在一些實施例中，第一截止電晶體的一閘極電極是電性耦接於一字元線。
在一些實施例中，半導體裝置更包括位於虛擬區的一第二截止電晶體。在第一記憶體單元中的第二下拉電晶體的一第一源極/汲極區是電性耦接於第二截止電晶體的一第一源極/汲極區。第二截止電晶體的一第二源極/汲極區是電性耦接至電源電壓。
在一些實施例中，第一截止電晶體的一閘極電極以及第二截止電晶體的一閘極電極是電性耦接於一字元線。
在一些實施例中，記憶體包括一第二記憶體單元，以及第一記憶體單元以及第二記憶體單元是電性耦接於相同的位元線，其中第二記憶體單元的第一下拉電晶體是電性耦接於第一截止電晶體的第一源極/汲極區。
在一些實施例中，記憶體包括一第二記憶體單元，以及第一記憶體單元以及第二記憶體單元是電性耦接於相同的位元線。半導體裝置更包括位於虛擬區的一第二截止電晶體。在第二記憶體單元中的第二下拉電晶體的一第一源極/汲極區是電性耦接於第二截止電晶體的一第一源極/汲極區。第二截止電晶體的一第二源極/汲極區是電性耦接至電源電壓。
在一些實施例中，第一截止電晶體與第二截止電晶體的閘極電極是耦接於相同的控制線。
本揭露提供一種半導體裝置。半導體裝置包括一第一記憶體單元、一虛擬區、一第一截止電晶體與一井拾取區。第一記憶體單元位於一記憶體陣列，包括一靜態隨機存取記憶體單元，其中靜態隨機存取記憶體單元包括一第一下拉電晶體以及一第二下拉電晶體。虛擬區沿著記憶體陣列的邊界。第一截止電晶體位於虛擬區，具有電性耦接於第一下拉電晶體的一第一源極/汲極區的一第一源極/汲極區以及電性耦接於一接地端的一第二源極/汲極區。井拾取區相鄰於虛擬區，其中虛擬區是介於井拾取區和記憶體陣列之間。
在一些實施例中，第一記憶體單元是連接到相同位元線的記憶體單元中最接近虛擬區的記憶體單元。
在一些實施例中，半導體裝置更包括位於記憶體陣列的一第二記憶體單元。第一記憶體陣列和第二記憶體單元是電性耦接至相同的位元線，其中第一截止電晶體不會電性插入（electrically interposed）於第二記憶體單元和接地端之間。
在一些實施例中，半導體裝置更包括位於記憶體陣列的一第二記憶體單元。第一記憶體陣列和第二記憶體單元是電性耦接至相同的位元線，其中第二記憶體單元的第一下拉電晶體的一第一源極/汲極區是電性耦接於第一截止電晶體。
在一些實施例中，第一截止電晶體的一閘極電極以及第二截止電晶體的一閘極電極是電性耦接於不同於一字元線的一控制線。
在一些實施例中，半導體裝置更包括一第二截止電晶體。第二截止電晶體，具有電性耦接於第二下拉電晶體的一第一源極/汲極區的一第一源極/汲極區以及電性耦接於接地端的一第二源極/汲極區。
在一些實施例中，第一截止電晶體的一閘極電極以及第二截止電晶體的一閘極電極是電性耦接於一字元線。
在一些實施例中，半導體裝置更包括位於記憶體陣列一第二記憶體單元以及一第二截止電晶體。第一記憶體陣列和第二記憶體單元是電性耦接至相同的位元線，其中第二記憶體單元的第一下拉電晶體的一第一源極/汲極區是電性耦接於第一截止電晶體的第一源極/汲極區。第二截止電晶體具有一第一源極/汲極區，電性耦接於第一記憶體單元的第二下拉電晶體的一第一源極/汲極區，並電性耦接於第二記憶體單元的第二下拉電晶體的一第一源極/汲極區，以及第二截止電晶體具有耦接於接地端的一第二源極/汲極區。
在一些實施例中，第一截止電晶體的一閘極電極以及第二截止電晶體的一閘極電極是電性耦接於不同於一字元線的一控制線。
本揭露提供一種形成一半導體裝置的方法。在一記憶體陣列內形成一記憶體單元。在記憶體陣列的一記憶體區內形成一第一下拉電晶體以及一第二下拉電晶體。在記憶體陣列的一虛擬區內形成一第一截止電晶體。將第一截止電晶體的一第一源極/汲極區電性連接至第一下拉電晶體的一源極/汲極區。將第一截止電晶體的一第二源極/汲極區電性連接至一電源電壓。
在一些實施例中，在記憶體陣列的虛擬區內形成一第二截止電晶體。將第二截止電晶體的一第一源極/汲極區電性連接至第二下拉電晶體的一源極/汲極區。將第二截止電晶體的一第二源極/汲極區電性連接至電源電壓。
雖然本發明已以較佳實施例發明如上，然其並非用以限定本發明，任何所屬技術領域中包括通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10, 20, 20', 30, 30':SRAM單元 40:驅動器 52, 54, 56a-56d、58a-58d:閘極電極 62a-62c, 64, 66a-66b:主動區 70A-70I:接點 74:閘極接點 76A-76G, 86, 88, 94:導通孔 80, 82, 90:導線 100:記憶體區 110:區 150:虛擬區 200:PW/NW拾取區 302, 304:CVdd節點 306, 308:CVss節點 310, 312:SD節點 314, BL:位元線 316, BLB:反位元線 318:BL節點 320:BLB節點 322, 324:節點 1000:SRAM陣列 CL:控制線 CVdd:正電源電壓 contact, Gate_CO:接點層 M1-M4:金屬層 STI:OD層 T1, T2:下拉電晶體 T3, T4:上拉電晶體 T5, T6:傳輸閘電晶體 T7, T8:截止電晶體 VDD :正電源節點 Via_0, Via_1, Via_2, Via_3:導通孔層 Vss:接地 WL:字元線
第1圖係顯示一些實施例所述之包括SRAM單元陣列的半導體晶片。 第2A圖係顯示一些實施例所述之SRAM陣列。 第2B和2C圖係顯示一些實施例所述之第2A圖中SRAM單元的電路圖。 第3A圖係顯示一些實施例所述之SRAM陣列。 第3B圖係顯示一些實施例所述之第3A圖中SRAM單元的電路圖。 第4A圖係顯示一些實施例所述之SRAM陣列。 第4B圖係顯示一些實施例所述之第4A圖中SRAM單元的電路圖。 第5A圖係顯示一些實施例所述之SRAM陣列。 第5B圖係顯示一些實施例所述之第5A圖中SRAM單元的電路圖。 第6圖係顯示一些實施例所述之SRAM單元中所涉及的多個層的剖面圖。 第7A至7F圖係顯示根據一些實施例所述之SRAM單元布局的方塊圖。 第8A至8F圖係顯示根據一些實施例所述之SRAM單元布局的方塊圖。
10,20:SRAM單元
40:驅動器
150:虛擬區
314,BL:位元線
316,BLB:反位元線
WL:字元線

Claims (1)

  1. 一種半導體裝置，包括： 複數記憶體單元，位於一記憶體區，其中每一上述記憶體單元包括一靜態隨機存取記憶體單元，而上述靜態隨機存取記憶體單元包括一第一下拉電晶體和一第二下拉電晶體，其中上述記憶體單元包括一第一記憶體單元；以及 一第一截止電晶體，位於一虛擬區，其中上述虛擬區相鄰於上述記憶體區， 其中在上述第一記憶體單元中的上述第一下拉電晶體的一第一源極/汲極區是電性耦接到上述第一截止電晶體的一第一源極/汲極區，以及上述第一截止電晶體的一第二源極/汲極區是電性耦接至一電源電壓。
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