JPH10326873A

JPH10326873A - 半導体集積回路装置

Info

Publication number: JPH10326873A
Application number: JP9135497A
Authority: JP
Inventors: Hideki Hayashi; 秀樹林; Hiroyuki Tanaka; 宏幸田中
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1997-05-26
Filing date: 1997-05-26
Publication date: 1998-12-08

Abstract

(57)【要約】【課題】耐ノイズ性能を大幅に向上し、かつ高速動作
を安定して行う。【解決手段】トランジスタＴ２，Ｔ６，Ｔ８，Ｔ１
０，Ｔ１１〜Ｔ１４は、ビット線ＢＬ、基準ビット線Ｋ
ＢＬの寄生容量を同等程度とし、ノイズから受ける電位
の変化、いわゆる、電位のゆれの大きさを同じにするこ
とができ、相対的にノイズによる電位差の変化を大幅に
低減する。また、コンデンサＣ１，Ｃ３により、基準ビ
ット線ＫＢＬ、ビット線ＢＬに印加されたノイズを互い
にキャンセルし、センスアンプ７の判定動作における遅
延を招くことなく動作させる。さらに、コンデンサＣ
２、抵抗Ｒ３およびコンデンサＣ４、抵抗Ｒ４は、セン
スアンプ７それ自体が発生するノイズを減衰させ、ビッ
ト線ＢＬと基準ビット線ＫＢＬとの間の相対的な電位差
で動作を行っているセンスアンプ７の誤動作を防止でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏ
ｍＡｃｃｅｓｓＭｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎ
ａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒ
ｙ）などのメモリ全般におけるデータ読み出しの安定化
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、半
導体集積回路装置であるＤＲＡＭやＳＲＡＭなどのメモ
リにおいて、メモリセルの情報をビット線により引き出
し、センスアンプにより増幅して取り出す、いわゆる、
読み出し回路では、ノイズによる読み出し誤動作を防止
するために、ビット線の信号振幅をノイズによるゆれに
対して充分大きく取ったり、ノイズの影響が小さくなり
動作が安定するまで、センスアンプの動作を停止したり
している。

【０００３】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風館発行、伊藤清男（著）、「アドバン
ストエレクトロニクスI-9 超ＬＳＩメモリ」Ｐ１６１〜Ｐ１６
７があり、この文献には、ＤＲＡＭのセンス系回路の構
成などが記載されている。

【０００４】

【発明が解決しようとする課題】ところが、上記のよう
な読み出し回路では、次のような問題点があることが本
発明者により見い出された。

【０００５】すなわち、ノイズによる影響を小さくする
ためにビット線の振幅差を大きくしているので、ビット
線の電圧切り換えに時間が掛かってしまい、メモリの高
速化の妨げになってしまうという問題がある。

【０００６】本発明の目的は、耐ノイズ性能を大幅に向
上し、かつ高速動作を安定して行うことのできる半導体
集積回路装置を提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００９】すなわち、本発明の半導体集積回路装置
は、ビット線と該ビット線の電位を判定する基準の電位
がチャージされる基準ビット線とに、ビット線の寄生容
量と基準ビット線の寄生容量とを同等程度とするダミー
素子を設けたものである。

【００１０】また、本発明の半導体集積回路装置は、ビ
ット線が第１のトランジスタのゲートと電気的に接続さ
れ、基準ビット線が第２のトランジスタのゲートと電気
的に接続されたＭＯＳカレントミラー形のセンスアンプ
に、該ビット線に印加されたノイズを基準ビット線に送
る第１の静電容量素子と、該基準ビット線に印加された
ノイズをビット線に送る第２の静電容量素子とを設けた
ものである。

【００１１】さらに、本発明の半導体集積回路装置は、
前記第１の静電容量素子が、第１のトランジスタの一方
の入力部と基準ビット線との間に電気的に接続され、第
２の静電容量素子が、第２のトランジスタの一方の接続
部とビット線との間に電気的に接続された構成よりなる
ものである。

【００１２】また、本発明の半導体集積回路装置は、ビ
ット線が第１のトランジスタのゲートと電気的に接続さ
れ、基準ビット線が第２のトランジスタのゲートと電気
的に接続されたＭＯＳカレントミラー形のセンスアンプ
に、該第１のトランジスタのゲートとセンスアンプを活
性化する活性化信号が入力される信号線との間および該
第２のトランジスタとゲートと該信号線との間に電気的
に接続されたノイズ除去素子を設けたものである。

【００１３】さらに、本発明の半導体集積回路装置は、
前記ノイズ除去素子が、静電容量素子と抵抗とが直列接
続された構造よりなるものである。

【００１４】また、本発明の半導体集積回路装置は、ビ
ット線と該ビット線の電位を判定する基準の電位がチャ
ージされる基準ビット線とに、ビット線の寄生容量と基
準ビット線の寄生容量とを同等程度とするダミー素子を
設け、ビット線が第１のトランジスタのゲートと電気的
に接続され、基準ビット線が第２のトランジスタのゲー
トと電気的に接続されたＭＯＳカレントミラー形のセン
スアンプに、該第１のトランジスタの一方の入力部と基
準ビット線との間に電気的に接続された第１の静電容量
素子と、該第２のトランジスタの一方の接続部とビット
線との間に電気的に接続された第２の静電容量素子とを
設けたものである。

【００１５】さらに、本発明の半導体集積回路装置は、
前記センスアンプに、第１のトランジスタのゲートとセ
ンスアンプを活性化する活性化信号が入力される信号線
との間および第２のトランジスタとゲートと信号線との
間に電気的に接続されたノイズ除去素子を設けたもので
ある。

【００１６】また、本発明の半導体集積回路装置は、ビ
ット線と該ビット線の電位を判定する基準の電位がチャ
ージされる基準ビット線とに、ビット線の寄生容量と基
準ビット線の寄生容量とを同等程度とするダミー素子を
設け、ビット線が第１のトランジスタのゲートと電気的
に接続され、基準ビット線が第２のトランジスタのゲー
トと電気的に接続されたＭＯＳカレントミラー形のセン
スアンプに、該第１のトランジスタのゲートとセンスア
ンプを活性化する活性化信号が入力される信号線との間
および該第２のトランジスタとゲートと信号線との間に
電気的に接続されたノイズ除去素子を設けたものであ
る。

【００１７】さらに、本発明の半導体集積回路装置は、
ビット線がゲートと電気的に接続された第１のトランジ
スタと、基準ビット線がゲートと電気的に接続された第
２のトランジスタとが設けられたＭＯＳカレントミラー
形のセンスアンプに、第１のトランジスタの一方の入力
部と基準ビット線との間に電気的に接続された第１の静
電容量素子と、第２のトランジスタの一方の接続部とビ
ット線との間に電気的に接続された第２の静電容量素子
と、第１のトランジスタのゲートとセンスアンプを活性
化する活性化信号が入力される信号線の間および第２の
トランジスタのゲートと信号線との間に電気的に接続さ
れたノイズ除去素子とを設けたものである。

【００１８】以上のことにより、ビット線、基準ビット
線が外部のノイズを受けても、センスアンプが誤ったデ
ータを出力する誤読み出しや判定動作の遅延を確実に防
止することができ、半導体集積回路装置の耐ノイズ性能
を大幅に向上でき、かつ半導体集積回路装置の高速動作
を可能とすることができる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２０】図１は、本発明の一実施の形態によるメモ
リのブロック図、図２は、本発明の一実施の形態による
メモリに設けられた読み出し回路の回路図である。

【００２１】本実施の形態において、ＤＲＡＭであるメ
モリ（半導体集積回路装置）１は、記憶の最小単位であ
るメモリセルが規則正しくアレイ状に並べられてメモリ
マット２が設けられている。

【００２２】また、メモリ１には、メモリマット２の
内、ロー（行）方向のワード線を選択するローデコーダ
３ならびに該ローデコーダ３の出力を受けてワード線に
選択パルス電圧を与えるロードライバ４が設けられてい
る。

【００２３】さらに、メモリ１は、メモリマット２の
内、カラム（列）方向のビット線を選択するカラムデコ
ーダ５および該カラムデコーダ５の出力を受けてビット
線に選択パルス電圧を与えるカラムドライバ６が設けら
れている。また、メモリ１には、メモリマット２のセル
読み出し信号を増幅する、ＭＯＳカレントミラー形のセ
ンスアンプ７が設けられている。

【００２４】次に、メモリ１は、ロー方向のアドレス信
号が入力され、それぞれの内部アドレス信号を発生させ
てローデコーダ３に出力するローアドレスバッファ８が
設けられている。

【００２５】また、メモリ１には、カラム方向のアドレ
ス信号が入力され、それぞれの内部アドレス信号を発生
させてカラムデコーダ５に出力するカラムアドレスバッ
ファ９が設けられている。

【００２６】さらに、メモリ１は、入力データを所定の
タイミングにより取り込むデータ入力バッファ１０およ
び出力データを所定のタイミングによって出力するデー
タ出力バッファ１１が設けられている。

【００２７】また、メモリ１には、データ入力バッファ
１０、データ出力バッファ１１により入出力されるデー
タの制御を行う制御回路１２が設けられており、この制
御回路１２を介してセンスアンプ７とデータ入力バッフ
ァ１０、データ出力バッファ１１のデータのやり取りが
行われるようになっている。

【００２８】さらに、メモリ１は、データの読み出し動
作時において、ビット線の電位を判定するためにセンス
アンプ７が用いる参照電位を発生する参照電位発生回路
１３が設けられている。

【００２９】そして、ローデコーダ３、カラムデコーダ
５、センスアンプ７ならびに参照電位発生回路１３によ
って、メモリマット２のメモリセルのデータを読み出す
読み出し回路ＹＫが構成されている。

【００３０】次に、この読み出し回路ＹＫについて図２
を用いて説明する。

【００３１】まず、参照電位発生回路１３は、Ｎチャネ
ルＭＯＳであるトランジスタＴ１、トランジスタ（ダミ
ー素子）Ｔ２からなり、トランジスタＴ１のゲートは電
源電圧に電気的に接続され、トランジスタＴ２のゲート
はグランド電位に電気的に接続されている。

【００３２】また、トランジスタＴ１，Ｔ２の一方の接
続部はメモリマット２の行方向の選択線であるワード線
ＷＬと電気的に接続されており、トランジスタＴ１の他
方の接続部は列方向の選択線であるビット線ＢＬの電位
を判定するための基準ビット線ＫＢＬ１と電気的に接続
され、トランジスタＴ２の他方の接続部はダミーの基準
ビット線ＫＢＬ２と電気的に接続されている。

【００３３】さらに、メモリマット２には、２進情報の
１ビットを記憶するメモリセルＭＳが所定の数だけアレ
イ状に規則正しく並べられており、前述したワード線Ｗ
Ｌとビット線ＢＬ１，ＢＬ２の交点にあるメモリセルＭ
Ｓを選択することによってメモリセルＭＳ内の情報を呼
び出している。

【００３４】なお、ここでは、２つのメモリセルＭＳに
対して１つの参照電位発生回路１３が設けられているも
のとし、図２においては、この場合の読み出し回路ＹＫ
の構成のみを記載しているものとする。

【００３５】次に、ローデコーダ３は、ＰチャネルＭＯ
ＳであるトランジスタＴ３〜Ｔ５、トランジスタ（ダミ
ー素子）Ｔ６、ＮチャンネルＭＯＳであるトランジスタ
Ｔ７、トランジスタ（ダミー素子）Ｔ８、トランジスタ
Ｔ９、トランジスタ（ダミー素子）Ｔ１０〜Ｔ１４が設
けられている。

【００３６】そして、トランジスタＴ３〜Ｔ６における
それぞれの一方の接続部は電源電圧と電気的に接続さ
れ、各々のゲートにはビット線のプリチャージの設定を
行うために制御回路１２（図１）から出力される信号で
あるビット線プリチャージ信号ＰＲが入力されるように
電気的に接続されている。

【００３７】また、それぞれのトランジスタＴ３，Ｔ４
の他方の接続部は各々のビット線ＢＬ１，ＢＬ２と電気
的に接続され、トランジスタＴ５，Ｔ６の他方の接続部
はそれぞれ基準ビット線ＫＢＬ１，ＫＢＬ２と電気的に
接続され、かつトランジスタＴ５，Ｔ６の他方の接続部
が相互に電気的に接続されている。

【００３８】さらに、各々のビット線ＢＬ１，ＢＬ２
は、トランジスタＴ７，Ｔ８およびトランジスタＴ９，
Ｔ１０がそれぞれ並列接続された一方の接続部と電気的
に接続され、それらトランジスタＴ７〜Ｔ１０の他方の
接続部が電気的に接続され、１本のビット線ＢＬとなっ
ている。

【００３９】そして、トランジスタＴ７，Ｔ９のゲート
には、制御回路１２から出力される行方向の選択信号で
あるロー選択信号Ｙおよびその反転信号のロー選択信号
／Ｙが入力されるように電気的に接続されている。

【００４０】また、トランジスタＴ８，Ｔ１０のゲート
はグランド電位と電気的に接続されており、トランジス
タＴ１１，Ｔ１３のゲートには前述したロー選択信号Ｙ
が入力され、トランジスタＴ１２，Ｔ１４にはロー選択
信号／Ｙが入力されるように電気的に接続されている。

【００４１】さらに、トランジスタＴ１１，Ｔ１２の一
方の接続部は、トランジスタＴ５，Ｔ６の他方の接続部
と電気的に接続されており、トランジスタＴ１３，Ｔ１
４の一方の接続部も同様にトランジスタＴ５，Ｔ６の他
方の接続部と電気的に接続されている。

【００４２】また、並列接続されたトランジスタＴ１
１，Ｔ１２の他方の接続部と、同じく並列接続されたト
ランジスタＴ１３，Ｔ１４の他方の接続部は、それぞれ
並列接続され、１本の基準ビット線ＫＢＬとなってい
る。

【００４３】次に、センスアンプ７は、ＮチャネルＭＯ
Ｓであるトランジスタ（第１のトランジスタ）Ｔ１５、
トランジスタ（第２のトランジスタ）Ｔ１６、トランジ
スタＴ１７、静電容量素子であるコンデンサ（第１の静
電容量素子）Ｃ１、コンデンサＣ２、コンデンサ（第２
の静電容量素子）Ｃ３、コンデンサＣ４および抵抗Ｒ１
〜Ｒ４により構成されている。

【００４４】また、抵抗Ｒ１，Ｒ２の一方の接続部は電
源電圧に電気的に接続され、抵抗Ｒ１の他方の接続部
は、トランジスタＴ１５の一方の接続部と電気的に接続
されており、抵抗Ｒ２の他方の接続部は、トランジスタ
Ｔ１６の一方の接続部と電気的に接続されている。

【００４５】さらに、抵抗Ｒ１の他方の接続部はコンデ
ンサＣ３の一方の接続部と電気的に接続され、抵抗Ｒ２
の他方の接続部はコンデンサＣ１の一方の接続部と電気
的に接続されている。

【００４６】そして、コンデンサＣ１の他方の接続部
は、ビット線ＢＬと電気的に接続され、コンデンサＣ３
の他方の接続部は、基準ビット線ＫＢＬと電気的に接続
されている。

【００４７】また、トランジスタＴ１５のゲートはコン
デンサＣ１の他方の接続部と電気的に接続され、トラン
ジスタＴ１６のゲートはコンデンサＣ３の他方の接続部
と電気的に接続されている。

【００４８】さらに、トランジスタＴ１５のゲートはコ
ンデンサＣ２の一方の接続部と電気的に接続され、トラ
ンジスタＴ１６のゲートはコンデンサＣ４の一方の接続
部と電気的に接続されている。

【００４９】また、トランジスタＴ１５，Ｔ１６の他方
の接続部は相互に電気的に接続されてトランジスタＴ１
７の一方の接続部と電気的に接続され、このトランジス
タＴ１７の他方の接続部はグランド電位に電気的に接続
されている。

【００５０】さらに、コンデンサＣ２の他方の接続部は
抵抗Ｒ３の一方の接続部と電気的に接続され、コンデン
サＣ４の他方の接続部は抵抗Ｒ４の一方の接続部と電気
的に接続されている。また、これらコンデンサＣ２と抵
抗Ｒ３ならびにコンデンサＣ２と抵抗Ｒ３によりノイズ
除去素子ＮＳが構成されている。

【００５１】そして、トランジスタＴ１７のゲートに
は、制御回路１２から出力されるセンスアンプ７をＯＮ
／ＯＦＦさせる信号である活性化信号ＳＣが入力される
ように信号線により電気的に接続され、抵抗Ｒ３，Ｒ４
の他方の接続部もトランジスタＴ１７のゲートと電気的
に接続されている。

【００５２】次に、本実施の形態の作用について説明す
る。

【００５３】まず、読み出し回路ＹＫにおいて、トラン
ジスタＴ２，Ｔ６，Ｔ８，Ｔ１０，Ｔ１１〜Ｔ１４は、
ビット線ＢＬと基準ビット線ＫＢＬとの負荷容量や配線
抵抗などのノイズ源に対する関係を同じにし、ノイズに
対する依存性を等しくするために付加された素子であ
る。

【００５４】たとえば、ビット線ＢＬ、基準ビット線Ｋ
ＢＬに同じ量のノイズが印加された場合、ビット線ＢＬ
に付加されたトランジスタＴ８，Ｔ１０ならびに基準ビ
ット線ＫＢＬに付加されたトランジスタＴ２，Ｔ６，Ｔ
１１〜Ｔ１４によって寄生容量、配線抵抗が同等となっ
ているので前述したノイズから受ける電位の変化、いわ
ゆる、電位のゆれの大きさを同じにすることができ、相
対的にノイズによる電位差の変化を大幅に低減すること
ができる。

【００５５】よって、基準ビット線ＫＢＬの電位とビッ
ト線ＢＬの電位が相対的に変化するので、ビット線ＢＬ
の’１’と’０’の判定を確実に行うことができ、誤読
み出しを防止できる。

【００５６】次に、センスアンプ７に設けられたコンデ
ンサＣ１，Ｃ３は、トランジスタＴ１５，Ｔ１６の寄生
容量と同等程度の容量となっている。

【００５７】そして、このセンスアンプ７は、一方の入
力がＨｉ信号、他方の入力がＬｏ信号となり、判定動作
時においてビット線ＢＬと基準ビット線ＫＢＬに対し
て、それら相互の電位差が小さくなってノイズを発生す
るが、ビット線ＢＬに印加されたノイズはコンデンサＣ
１により基準ビット線ＫＢＬに送られ、基準ビット線Ｋ
ＢＬに印加されたノイズはコンデンサＣ３によりビット
線ＢＬに送られる。

【００５８】よって、ビット線ＢＬと基準ビット線ＫＢ
Ｌとの相対的なノイズ量差は互いにキャンセルされるこ
とになり、センスアンプ７の判定動作における遅延を招
くことなく動作させることができる。

【００５９】次に、センスアンプ７は、活性化信号ＳＣ
が入力された場合だけ活性化して判定動作を行い、その
他の場合には、電源がＯＦＦ状態となり、判定動作を行
わないようになっている。

【００６０】そして、センスアンプ７のＯＮ、ＯＦＦの
切り換え時にセンスアンプ７それ自体からノイズが発生
してしまい、このノイズがビット線ＢＬ、基準ビット線
ＫＢＬにのってしまうことになる。

【００６１】しかし、センスアンプ７に設けられたコン
デンサ３、抵抗Ｒ３およびコンデンサＣ４、抵抗Ｒ４
が、前述したノイズを打ち消すように接続されているの
で、電位のゆれが発生しないので相対的な電位差の変化
の発生を防止できる。

【００６２】よって、ビット線ＢＬと基準ビット線ＫＢ
Ｌとの間の相対的な電位差で動作を行っているセンスア
ンプ７の誤動作を防止できる。

【００６３】それにより、本実施の形態では、ビット線
ＢＬ、基準ビット線ＫＢＬが外部のノイズを受けても、
読み出し回路ＹＫに設けられたトランジスタＴ２，Ｔ
６，Ｔ８，Ｔ１０，Ｔ１１〜Ｔ１４、コンデンサＣ１，
Ｃ３およびノイズ除去素子ＮＳによって、センスアンプ
７が誤ったデータを出力する誤読み出しや判定動作の遅
延を確実に防止することができる。

【００６４】また、ビット線ＢＬの信号振幅を小さくで
きるので半導体集積回路装置の高速動作を可能とするこ
とができる。

【００６５】さらに、本実施の形態においては、予め基
準ビット線ＫＢＬにダミー素子であるトランジスタＴ
２，Ｔ６，Ｔ１１〜Ｔ１４が形成されていたが、たとえ
ば、図３に示すように、ＮチャネルＭＯＳのトランジス
タ（ダミー素子）Ｔ１８〜Ｔ２０、ＰチャネルＭＯＳの
トランジスタＴ２１を設けた基準ビット線ＫＢＬ２と同
様の構成のダミーの基準ビット線ＫＢＬ３を形成し、こ
の基準ビット線ＫＢＬ３と基準ビット線ＫＢＬ２とを、
たとえば、メタルマスクなどにより電気的に接続あるい
は切断することによってビット線と基準ビット線ＫＢＬ
との寄生容量の微調整を行うようにしてもよい。

【００６６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００６７】たとえば、前記実施の形態によれば、ダミ
ー素子であるトランジスタ、静電容量素子であるコンデ
ンサならびにノイズ除去素子をすべて読み出し回路に設
けたが、ダミー素子であるトランジスタだけを読み出し
回路に設けたり、あるいは、静電容量素子であるコンデ
ンサとノイズ除去素子を読み出し回路に設けたりなど、
素子を単独または組み合わせて用いることによっても良
好に半導体集積回路装置の耐ノイズ性能を向上すること
ができる。

【００６８】また、前記実施の形態では、ＤＲＡＭのメ
モリの読み出し回路について記載したが、ＳＲＡＭメモ
リの読み出し回路に、ダミー素子であるトランジスタ、
静電容量素子およびノイズ除去素子を設けても、確実に
データの誤読み出しや判定動作の遅延を防止することが
できる。

【００６９】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７０】（１）本発明によれば、ビット線ならびに
基準ビット線に設けられたダミー素子により、ノイズに
よる基準ビット線の電位とビット線の電位差の変化を大
幅に低減できるので、読み出し回路における読み出し動
作の誤作動を防止することができる。

【００７１】（２）また、本発明では、センスアンプに
設けられた第１、第２の静電容量素子により、ビット線
と基準ビット線とに印加される相対的なノイズ量差を互
いにキャンセルできるので、読み出し回路における読み
出し動作の誤作動を防止することができる。

【００７２】（３）さらに、本発明においては、センス
アンプに設けられたノイズ除去素子により、センスアン
プそれ自体から発生するノイズを確実に減衰することが
できるので、相対的な電位差の変化の発生を防止できる
の、読み出し回路における読み出し動作の誤作動を防止
することができる。

【００７３】（４）また、本発明によれば、上記（１）
〜（３）により、半導体集積回路装置の耐ノイズ性能を
大幅に向上でき、かつ半導体集積回路装置を安定して高
速動作させることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるメモリのブロック
図である。

【図２】本発明の一実施の形態によるメモリに設けられ
た読み出し回路の回路図である。

【図３】本発明の他の実施の形態によるメモリに設けら
れた読み出し回路の回路図である。

【符号の説明】

１メモリ（半導体集積回路装置）２メモリマット３ローデコーダ４ロードライバ５カラムデコーダ６カラムドライバ７センスアンプ８ローアドレスバッファ９カラムアドレスバッファ１０データ入力バッファ１１データ出力バッファ１２制御回路１３参照電位発生回路ＹＫ読み出し回路Ｔ１トランジスタＴ１Ｔ２トランジスタ（ダミー素子）Ｔ３〜Ｔ５トランジスタＴ６トランジスタ（ダミー素子）Ｔ７トランジスタＴ８トランジスタ（ダミー素子）Ｔ９トランジスタＴ１０〜Ｔ１４トランジスタ（ダミー素子）Ｔ１５トランジスタ（第１のトランジスタ）Ｔ１６トランジスタ（第２のトランジスタ）Ｔ１７トランジスタＴ１８〜Ｔ２１トランジスタ（ダミー素子）Ｃ１コンデンサ（第１の静電容量素子）Ｃ２コンデンサＣ３コンデンサ（第２の静電容量素子）Ｃ４コンデンサＲ１〜Ｒ４抵抗ＮＳノイズ除去素子ＷＬワード線ＢＬビット線ＢＬ１，ＢＬ２ビット線ＫＢＬ基準ビット線ＫＢＬ１〜ＫＢＬ３基準ビット線ＭＳメモリセルＰＲビット線プリチャージ信号Ｙロー選択信号／Ｙロー選択信号ＳＣ活性化信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者田中宏幸東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】ビット線と、前記ビット線の電位を判定
する基準の電位がチャージされる基準ビット線とを有し
た半導体集積回路装置であって、前記ビット線および前
記基準ビット線に、前記ビット線の寄生容量と前記基準
ビット線の寄生容量とを同等程度にするダミー素子を設
けたことを特徴とする半導体集積回路装置。
【請求項２】ビット線と、前記ビット線の電位を判定
する基準の電位がチャージされる基準ビット線とを有
し、前記ビット線が第１のトランジスタのゲートと電気
的に接続され、前記基準ビット線が第２のトランジスタ
のゲートと電気的に接続されたＭＯＳカレントミラー形
のセンスアンプが設けられた半導体集積回路装置であっ
て、前記センスアンプに、前記ビット線に印加されたノ
イズを前記基準ビット線に送る第１の静電容量素子と、
前記基準ビット線に印加されたノイズを前記ビット線に
送る第２の静電容量素子とを設けたことを特徴とする半
導体集積回路装置。
【請求項３】請求項２記載の半導体集積回路装置にお
いて、前記第１の静電容量素子が、前記第１のトランジ
スタの一方の入力部と前記基準ビット線との間に電気的
に接続され、前記第２の静電容量素子が、前記第２のト
ランジスタの一方の接続部と前記ビット線との間に電気
的に接続された構成よりなることを特徴とする半導体集
積回路装置。
【請求項４】ビット線と、前記ビット線の電位を判定
する基準の電位がチャージされる基準ビット線とを有
し、前記ビット線が第１のトランジスタのゲートと電気
的に接続され、前記基準ビット線が第２のトランジスタ
のゲートと電気的に接続されたＭＯＳカレントミラー形
のセンスアンプが設けられた半導体集積回路装置であっ
て、前記センスアンプに、前記第１のトランジスタのゲ
ートと前記センスアンプを活性化する活性化信号が入力
される信号線との間および前記第２のトランジスタとゲ
ートと前記信号線との間に電気的に接続されたノイズ除
去素子を設けたことを特徴とする半導体集積回路装置。
【請求項５】請求項４記載の半導体集積回路装置にお
いて、前記ノイズ除去素子が、静電容量素子と抵抗とが
直列接続された構造よりなることを特徴とする半導体集
積回路装置。
【請求項６】ビット線と、前記ビット線の電位を判定
する基準の電位がチャージされる基準ビット線を有し、
前記ビット線が第１のトランジスタのゲートと電気的に
接続され、前記基準ビット線が第２のトランジスタのゲ
ートと電気的に接続されたＭＯＳカレントミラー形のセ
ンスアンプが設けられた半導体集積回路装置であって、
前記ビット線と前記基準ビット線とに、前記ビット線の
寄生容量と前記基準ビット線の寄生容量とを同等程度と
するダミー素子を設け、前記センスアンプに、前記第１
のトランジスタの一方の入力部と前記基準ビット線との
間に電気的に接続された前記第１の静電容量素子と、前
記第２のトランジスタの一方の接続部と前記ビット線と
の間に電気的に接続された第２の静電容量素子とを設け
たことを特徴とする半導体集積回路装置。
【請求項７】請求項６記載の半導体集積回路装置にお
いて、前記センスアンプに、前記第１のトランジスタの
ゲートと前記センスアンプを活性化する活性化信号が入
力される信号線との間および前記第２のトランジスタと
ゲートと前記信号線との間に電気的に接続されたノイズ
除去素子を設けたことを特徴とする半導体集積回路装
置。
【請求項８】ビット線と、前記ビット線の電位を判定
する基準の電位がチャージされる基準ビット線とを有
し、前記ビット線が第１のトランジスタのゲートと電気
的に接続され、前記基準ビット線が第２のトランジスタ
のゲートと電気的に接続されたＭＯＳカレントミラー形
のセンスアンプが設けられた半導体集積回路装置であっ
て、前記ビット線と前記基準ビット線とに、前記ビット
線の寄生容量と前記基準ビット線の寄生容量とを同等程
度とするダミー素子を設け、前記センスアンプに、前記
第１のトランジスタのゲートと前記センスアンプを活性
化する活性化信号が入力される信号線との間および前記
第２のトランジスタとゲートと前記信号線との間に電気
的に接続されたノイズ除去素子を設けたことを特徴とす
る半導体集積回路装置。
【請求項９】ビット線と、前記ビット線の電位を判定
する基準の電位がチャージされる基準ビット線とを有
し、前記ビット線がゲートと電気的に接続された第１の
トランジスタと、前記基準ビット線がゲートと電気的に
接続された第２のトランジスタとが設けられたＭＯＳカ
レントミラー形のセンスアンプが設けられた半導体集積
回路装置であって、前記センスアンプに、前記第１のト
ランジスタの一方の入力部と前記基準ビット線との間に
電気的に接続された前記第１の静電容量素子と、前記第
２のトランジスタの一方の接続部と前記ビット線との間
に電気的に接続された第２の静電容量素子と、前記第１
のトランジスタのゲートと前記センスアンプを活性化す
る活性化信号が入力される信号線の間および前記第２の
トランジスタのゲートと前記信号線との間に電気的に接
続されたノイズ除去素子とを設けたことを特徴とする半
導体集積回路装置。