CN107039056B - 层叠存储装置以及具有该层叠存储装置的存储器封装 - Google Patents

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Abstract

本公开提供层叠存储装置以及具有该层叠存储装置的存储器封装。一种层叠存储装置包括主半导体管芯和从下至上依次堆叠在主半导体管芯上的多个从属半导体管芯。主半导体管芯包括联接到第一电源电压的第一电源线、联接到第二电源电压的第二电源线、联接到第一电源线的存储装置和联接到第二电源线的数据输入/输出缓冲器。多个从属半导体管芯的每个包括第三电源线和第四电源线以及联接到第三电源线的存储装置。第三电源线电连接到第一电源线和第四电源线，并且第四电源线与第二电源线电分离。数据输入/输出缓冲器缓冲外部装置和包括在主半导体管芯和多个从属半导体管芯中的存储装置之间通讯的数据。

Description

层叠存储装置以及具有该层叠存储装置的存储器封装
技术领域
示例实施方式涉及一种半导体器件，更具体地，涉及一种层叠存储装置(stackedmemory device)以及具有该层叠存储装置的存储器封装和存储系统。
背景技术
随着半导体存储装置的容量的增加，已经开发了层叠存储装置，其中包括存储器单元的半导体管芯(semiconductor die)被依次堆叠。
在传统的层叠存储装置中，电源电压从下部的半导体管芯传输到上部的半导体管芯。因此，上部的半导体管芯的路径(上部的半导体管芯通过该路径接收电源电压)会长于下部的半导体管芯的路径(下部的半导体管芯通过该路径接收电源电压)。
因而，传输到上部的半导体管芯的电源电压的大小会由于在所述路径上的电压降而小于传输到下部的半导体管芯的电源电压的大小。
发明内容
某些示例实施方式针对于提供具有提高的电源特性的层叠存储装置。
某些示例实施方式针对于提供包括该层叠存储装置的存储系统。
某些示例实施方式针对于提供包括该层叠存储装置的存储器封装。
根据示例实施方式，一种层叠存储装置包括主半导体管芯(die)和多个从属半导体管芯。主半导体管芯包括联接到从层叠存储装置的外面提供的第一电源电压的第一电源线、联接到从层叠存储装置的外面提供的第二电源电压的第二电源线、联接到第一电源线的存储装置、以及联接到第二电源线的第一数据输入/输出缓冲器。多个从属半导体管芯从下至上依次堆叠在主半导体管芯上。多个从属半导体管芯的每个包括第三电源线、第四电源线和联接到第三电源线的存储装置。第三电源线电连接到第一电源线，第四电源线与第二电源线电分离，并且第三电源线电连接到第四电源线。数据输入/输出缓冲器缓冲外部装置与包括在主半导体管芯和多个从属半导体管芯中的存储装置之间通讯的数据。
根据示例实施方式，一种存储器封装包括基底基板、主半导体管芯和多个从属半导体管芯。基底基板接收第一电源电压和第二电源电压。主半导体管芯堆叠在基底基板上，并从基底基板接收第一电源电压和第二电源电压。多个从属半导体管芯从下至上依次堆叠在主半导体管芯上。主半导体管芯包括联接到第一电源电压的第一电源线、联接到第二电源电压的第二电源线、联接到第一电源线的存储装置、以及联接到第二电源线的数据输入/输出电路。多个从属半导体管芯的每个包括电连接到第一电源线的第三电源线、与第二电源线电分离且电连接到第三电源线的第四电源线、以及联接到第三电源线的存储装置。包括在主半导体管芯中的数据输入/输出电路缓冲外部装置与包括在主半导体管芯和多个从属半导体管芯的每个中的存储装置之间通讯的数据。
根据示例实施方式，一种存储系统包括存储器控制器和由存储器控制器控制的层叠存储装置。层叠存储装置包括主半导体管芯和多个从属半导体管芯。主半导体管芯包括联接到从层叠存储装置的外面提供的第一电源电压的第一电源线、联接到从层叠存储装置的外面提供的第二电源电压的第二电源线、联接到第一电源线的存储装置、以及联接到第二电源线的数据输入/输出缓冲器。多个从属半导体管芯从下至上依次堆叠在主半导体管芯上。多个从属半导体管芯的每个包括第三电源线、第四电源线和联接到第三电源线的存储装置。第三电源线电连接到第一电源线，第四电源线与第二电源线电分离，并且第三电源线电连接到第四电源线。数据输入/输出缓冲器缓冲存储器控制器与包括在主半导体管芯和多个从属半导体管芯的每个中的存储装置之间通讯的数据。
根据示例实施方式，一种层叠存储装置包括：主半导体管芯，包括联接到从层叠存储装置的外面提供的第一电源电压的第一电源线、联接到从层叠存储装置的外面提供的第二电源电压的第二电源线、均联接到第一电源线的第一电荷存储电路和第一存储装置、以及联接到第二电源线的第一数据输入/输出电路，其中第一存储装置提供为与第一电荷存储电路并联；以及多个从属半导体管芯，从下至上依次堆叠在主半导体管芯上，多个从属半导体管芯的每个包括第三电源线、第四电源线、联接到第三电源线的第三电荷存储电路、以及联接到第三电源线的第二存储装置，其中第二存储装置提供为与第三电荷存储电路并联，其中第三电源线电连接到第一电源线，第四电源线与第二电源线电分离，并且第三电源线电连接到第四电源线，并且其中第一数据输入/输出电路配置为缓冲外部装置与包括在主半导体管芯中的第一存储装置和包括在多个从属半导体管芯的每个中的第二存储装置之间通讯的数据。
附图说明
从以下结合附图的详细描述，说明性的、非限制的示例实施方式将被更清楚地理解。
图1是示出根据示例实施方式的层叠存储装置的三维结构的示意图。
图2是示出根据示例实施方式的层叠存储装置的方框图。
图3是示出包括在图2的层叠存储装置中的主半导体管芯的示例实施方式的方框图。
图4是示出包括在图2的层叠存储装置中的从属半导体管芯的示例实施方式的方框图。
图5是用于描述根据示例实施方式的图2的层叠存储装置中包括的从属半导体管芯中的第三电源线的电压变化的示意图。
图6是示出图2的层叠存储装置的示例实施方式的示意图。
图7是示出图2的层叠存储装置的示例实施方式的示意图。
图8是示出包括在根据示例实施方式的图7的层叠存储装置中的从属半导体管芯的后表面的平面图的示意图。
图9是示出图2的层叠存储装置的示例实施方式的示意图。
图10是示出包括在根据示例实施方式的图9的层叠存储装置中的从属半导体管芯的后表面的平面图的示意图。
图11是示出图2的层叠存储装置的示例实施方式的示意图。
图12是示出根据示例实施方式的存储系统的方框图。
图13是示出根据示例实施方式的存储器封装的方框图。
图14是示出根据示例实施方式的存储模块的方框图。
图15是示出根据示例实施方式的电子设备的方框图。
图16是示出根据示范性实施方式的计算系统的方框图。
具体实施方式
现在将在下面参照附图更全面地描述本公开，附图中示出各种实施方式。然而，本发明可以以许多不同的形式实施，而不应被解释为限于这里阐述的示例实施方式。这些示例实施方式仅是示例，不需要这里提供的细节的许多实施方式和变化是可能的。还应当强调，本公开提供了可选的示例的细节，但是这样的可选方案(alternative)的列表(listing)不是穷举的。此外，各种示例之间的任何细节的一致性不应被解释为要求这样的细节–对于这里描述的每个特征列出每种可能的变化是不实际的。在确定本发明的必要条件时应当参考权利要求的语言。
在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可以被夸大。相同的附图标记始终表示相同的元件。尽管不同的附图示出示范性实施方式的各种变化，但是这些附图不必意图彼此相互排斥。而是，如将从下面的具体描述的上下文看到的，当将附图及其描述整体地进行考虑时，在不同的附图中示出和描述的某些特征可以与来自其它附图的其它特征结合以导致各种实施方式。
将理解，尽管这里可以使用术语第一、第二、第三等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。除非上下文另外地表示，这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区别开，例如作为命名约定。因此，以下在说明书的一个部分中论述的第一元件、部件、区域、层或部分也可以在说明书的另一个部分中或在权利要求中被称为第二元件、部件、区域、层或部分，而没有脱离本发明的教导。此外，在某些情况下，即使一术语在说明书中没有采用“第一”、“第二”等描述，但是在权利要求中它也可以被称为“第一”或“第二”以便彼此区别所要求的元件。
将理解，当一元件被称为“连接”或“联接”到另一个元件或在另一个元件“上”时，它可以直接连接或联接到另一个元件或在另一个元件上，或者可以存在插入的元件。相反，当一元件被称为“直接连接”或“直接联接”到另一个元件，或者“接触”另一个元件或者与另一个元件“接触”时，没有插入元件存在。用于描述元件之间的关系的其它词语应当以类似的方式解释(例如，“在…之间”与“直接…在之间”、“相邻”与“直接相邻”等)。
如这里所用的，被描述为“电连接”的项目配置为使得电信号可以从一项传递到另一项。因此，物理地连接到无源电绝缘部件(例如，印刷电路板的半固化片、连接两个装置的电绝缘粘合剂、电绝缘的底填充或模制层等)的无源导电部件(例如，配线、焊盘、内部电线等)不电连接到那个部件。而且，彼此“直接电连接”的项目通过一个或多个无源元件电连接，例如配线、焊盘、内部电线、通孔(through via)等。因而，被直接电连接的部件不包括通过有源元件电连接的部件，有源元件诸如为晶体管或二极管。被直接电连接的元件可以被直接物理地连接或直接电连接。
这里描述的各种装置的焊盘可以为连接到该装置的内部配线的导电端子，并可以在该装置的内部配线和/或内部电路与外部源之间传输信号和/或提供电压。例如，半导体芯片的芯片焊盘可以电连接到半导体芯片的集成电路与半导体芯片连接到其的装置并在它们之间传输电源电压和/或信号。各种焊盘可以提供在装置的外表面上或在其附近，并可以通常具有平面的表面区域(通常大于与它们连接的内部配线的对应的表面区域)以促进到另一端子的连接，诸如凸块或焊料球和/或外部配线。
如在本发明构思的领域中是常规的，实施方式根据功能块、单元和/或模块描述并示出在附图中。本领域技术人员将理解，这些块、单元和/或模块通过电子(或光学)电路物理地实施，诸如逻辑电路、不连续的部件、微处理器、硬件配线电路、存储元件、配线连接等，它们可以采用基于半导体的制造技术或其它的制造工艺形成。在块、单元和/或模块通过微处理器或类似物实施的情况下，它们可以采用软件(例如，微代码)编程以执行这里论述的各种功能，并可以选择性地由固件和/或软件驱动。可选地，每个块、单元和/或模块可以由专用硬件实施，或实施为执行某些功能的专用硬件和执行其它功能的处理器(例如，一个或多个编程微处理器和相关电路)的结合。此外，实施方式的每个块、单元和/或模块可以物理地分成两个或更多相互作用且分离的块、单元和/或模块，而没有脱离本发明构思的范围。此外，实施方式的块、单元和/或模块可以物理地结合成更复杂的块、单元和/或模块，而没有脱离本发明构思的范围。
图1是示出根据示例实施方式的层叠存储装置的三维结构的示意图。
参照图1，层叠存储装置10包括主半导体管芯100和从下至上依次堆叠在主半导体管芯100上的多个从属半导体管芯200-1和200-2。
主半导体管芯100和多个从属半导体管芯200-1和200-2可以通过硅通孔(TSV)彼此电连接以通过TSV彼此通讯。硅通孔可以在这里更一般地称为基板通孔(throughsubstrate via)，其也可以被描述为TSV。
主半导体管芯100可以通过形成在外表面上的导电结构与外部装置(未示出)通讯。
例如，主半导体管芯100可以从层叠存储装置10的外面接收电源电压，并通过TSV传输电源电压到多个从属半导体管芯200-1和200-2。
此外，主半导体管芯100可以从外部存储器控制器(例如，如图12所示的存储器控制器20)接收指令信号和地址信号，并通过TSV传输指令信号和地址信号到多个从属半导体管芯200-1和200-2。在写模式中，主半导体管芯100可以从外部存储器控制器接收数据，并通过TSV传输数据到多个从属半导体管芯200-1和200-2。在读模式中，主半导体管芯100可以通过TSV从多个从属半导体管芯200-1和200-2接收数据，并提供数据到外部存储器控制器。
主半导体管芯100和多个从属半导体管芯200-1和200-2的每个可以包括形成为相同结构的存储装置。例如，主半导体管芯100和多个从属半导体管芯200-1和200-2的每个可以包括存储器单元阵列和电路块，它们通过相同的工艺形成为相同的结构和相同的布置。在相同的工艺中形成的半导体管芯可以根据电源线之间的连接以及形成在主半导体管芯100和多个从属半导体管芯200-1和200-2的每个上的电路块之间的连接而分类为主半导体管芯100和多个从属半导体管芯200-1和200-2。
在某些示例实施方式中，主半导体管芯100和多个从属半导体管芯200-1和200-2的每个可以包括至少一个存储器单元阵列MCA 300、控制至少一个存储器单元阵列300的操作的周边电路PC 400和数据输入/输出缓冲器DBUF 600。例如，周边电路400可以包括至少一个存储器单元阵列300的行解码器驱动字线、至少一个存储器单元阵列300的列解码器驱动位线、解码从外部存储器控制器接收的指令信号的指令解码器、缓冲从外部存储器控制器接收的地址信号的地址寄存器等。
如图1所示，包括至少一个存储器单元阵列300和周边电路400的存储装置500以及数据输入/输出缓冲器600可以以相同的布置形成在主半导体管芯100和多个从属半导体管芯200-1和200-2的每个中。
如上所述，由于层叠存储装置10和外部存储器控制器之间的数据通讯通过主半导体管芯100进行，所以包括在多个从属半导体管芯200-1和200-2的每个中的数据输入/输出缓冲器600可以被禁用，并且包括在主半导体管芯100中的数据输入/输出缓冲器600可以缓冲外部存储器控制器与包括在主半导体管芯100和多个从属半导体管芯200-1和200-2的每个中的存储装置500之间通讯的数据。
在某些示例实施方式中，层叠存储装置10可以具有由JEDEC(电子工程设计发展联合会议)标准定义的3DS(三维层叠)结构。例如，主半导体管芯100和多个从属半导体管芯200-1和200-2可以根据由JEDEC标准限定的3DS结构来层叠。
尽管图1示出层叠存储装置10包括堆叠在主半导体管芯100上的两个从属半导体管芯200-1和200-2作为示例，但是示例实施方式不限于此。根据示例实施方式，层叠存储装置10可以包括堆叠在主半导体管芯100上的任何数量的从属半导体管芯(例如，3个、4个、5个、6个、7个、8个等)。
此外，形成在图1的主半导体管芯100和多个从属半导体管芯200-1和200-2的每个上的至少一个存储器单元阵列300、周边电路400和数据输入/输出缓冲器600的布置仅是示例，并且示例实施方式不限于此。根据示例实施方式，形成在主半导体管芯100和多个从属半导体管芯200-1和200-2的每个上的至少一个存储器单元阵列300、周边电路400和数据输入/输出缓冲器600可以设置为不同的布置。在这些实施方式中，不同管芯的这些部件的布置可以仍然相对于彼此是相同的，使得管芯具有对于这些部件的相同的电路布局和结构。
图2是示出根据示例实施方式的层叠存储装置的方框图。
图2示出图1的层叠存储装置10的内部结构。
参照图2，第一电源线PL1、第一接地线GL1、第二电源线PL2和第二接地线GL2可以形成在主半导体管芯100上，并且第三电源线PL3、第三接地线GL3、第四电源线PL4和第四接地线GL4可以形成在多个从属半导体管芯200-1和200-2的每个上。
在某些示例实施方式中，包括在主半导体管芯100中的第一电源线PL1、第一接地线GL1、第二电源线PL2和第二接地线GL2可以分别通过与包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3、第三接地线GL3、第四电源线PL4和第四接地线GL4相同的工艺形成。因此，包括在主半导体管芯100中的第一电源线PL1、第一接地线GL1、第二电源线PL2和第二接地线GL2可以具有与包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3、第三接地线GL3、第四电源线PL4和第四接地线GL4相同的布置。术语第一、第二、第三和第四这里仅用作命名约定。每个管芯可以具有其自身的与其它管芯分开的接地线以及其自身的与其它管芯分开的电源线。
包括在主半导体管芯100中的存储装置MEM 500可以联接在第一电源线PL1和第一接地线GL1之间，并包括至少一个存储器单元阵列300和周边电路400。包括在主半导体管芯100中的数据输入/输出缓冲器600可以联接在第二电源线PL2和第二接地线GL2之间。
包括在多个从属半导体管芯200-1和200-2的每个中的存储装置MEM500可以联接在第三电源线PL3和第三接地线GL3之间，并包括至少一个存储器单元阵列300和周边电路400。包括在多个从属半导体管芯200-1和200-2的每个中的数据输入/输出缓冲器600可以联接在第四电源线PL4和第四接地线GL4之间。
在某些示例实施方式中，主半导体管芯100还可以包括：第一电荷存储单元，例如第一电荷存储电路，其可以包括联接在第一电源线PL1和第一接地线GL1之间的第一电力电容器C1或可以由其组成；以及第二电荷存储单元，例如第二电荷存储电路，其可以包括联接在第二电源线PL2和第二接地线GL2之间的第二电力电容器C2或可以由其组成。多个从属半导体管芯200-1和200-2的每个还可以包括：第三电荷存储单元，例如第三电荷存储电路，其可以包括联接在第三电源线PL3和第三接地线GL3之间的第三电力电容器C3或可以由其组成；以及第四电荷存储单元，例如第四电荷存储电路，其可以包括连接在第四电源线PL4和第四接地线GL4之间的第四电力电容器C4或可以由其组成。
第一电力电容器C1、第二电力电容器C2、第三电力电容器C3和第四电力电容器C4可以分别抑制由存储装置500和数据输入/输出缓冲器600的操作引起的第一电源线PL1、第二电源线PL2、第三电源线PL3和第四电源线PL4的临时的电压降低。
主半导体管芯100可以分别通过第一外部焊盘101、第二外部焊盘102、第三外部焊盘103和第四外部焊盘104接收第一电源电压VDD1、第一接地电压VSS1、第二电源电压VDD2和第二接地电压VSS2。
在主半导体管芯100中，第一电源线PL1可以联接到第一电源电压VDD1，第一接地线GL1可以联接到第一接地电压VSS1，第二电源线PL2可以联接到第二电源电压VDD2，第二接地线GL2可以联接到第二接地电压VSS2。在某些示例实施方式中，第一电源线PL1可以与第二电源线PL2电分离，并且第一接地线GL1可以与第二接地线GL2电分离。因此，在主半导体管芯100中，存储装置500可以采用通过第一电源线PL1提供的第一电源电压VDD1操作，并且数据输入/输出缓冲器600可以采用通过第二电源线PL2提供的第二电源电压VDD2操作。第一电源线PL1可以接收独立于第二电源电压VDD2的第一电源电压VDD1，并且第二电源线PL2可以接收独立于第一电源电压VDD1的第二电源电压VDD2。第二电源电压VDD2可以专用于主半导体管芯100(例如，最靠近封装基板的底部管芯)，使得它不被从属半导体管芯200-1至200-2接收。
包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3可以电连接到包括在主半导体管芯100中的第一电源线PL1，并且包括在多个从属半导体管芯200-1和200-2的每个中的第三接地线GL3可以电连接到包括在主半导体管芯100中的第一接地线GL1。
在某些示例实施方式中，如图2所示，包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3可以通过TSV电连接到包括在主半导体管芯100中的第一电源线PL1，并且包括在多个从属半导体管芯200-1和200-2的每个中的第三接地线GL3可以通过TSV电连接到包括在主半导体管芯100中的第一接地线GL1。
在某些示例实施方式中，如图2所示，TSV可以不形成在包括在多个从属半导体管芯200-1和200-2的每个中的第四电源线PL4和包括在主半导体管芯100中的第二电源线PL2之间，并且TSV可以不形成在包括在多个从属半导体管芯200-1和200-2的每个中的第四接地线GL4和包括在主半导体管芯100中的第二接地线GL2之间。
因此，包括在多个从属半导体管芯200-1和200-2的每个中的第四电源线PL4可以与包括在主半导体管芯100中的第二电源线PL2电分离，并且包括在多个从属半导体管芯200-1和200-2的每个中的第四接地线GL4可以与包括在主半导体管芯100中的第二接地线GL2电分离。
在某些示例实施方式中，如图2所示，包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3和第四电源线PL4可以通过连接结构201彼此电连接，并且包括在多个从属半导体管芯200-1和200-2的每个中的第三接地线GL3和第四接地线GL4可以通过连接结构201彼此电连接。连接结构201的各种实施方式将随后参照图6至图11描述。
因此，第一电源电压VDD1可以提供到第三电源线PL3和第四电源线PL4，并且第一接地电压VSS1可以提供到第三接地线GL3和第四接地线GL4。
这样，包括在多个从属半导体管芯200-1和200-2的每个中的存储装置500可以采用通过第三电源线PL3和第四电源线PL4提供的第一电源电压VDD1操作。
在某些示例实施方式中，包括在多个从属半导体管芯200-1和200-2的每个中的数据输入/输出缓冲器600可以被禁用，并且包括在多个从属半导体管芯200-1和200-2的每个中的存储装置500可以通过包括在主半导体管芯100中的数据输入/输出缓冲器600而与外部存储器控制器通讯数据。
例如，在写模式中，主半导体管芯100可以通过数据焊盘105从外部存储器控制器接收数据DT，并且包括在主半导体管芯100中的数据输入/输出缓冲器600可以缓冲数据DT并提供数据DT到包括在主半导体管芯100和多个从属半导体管芯200-1和200-2的每个中的存储装置500。在此示范性实施方式中，由包括在主半导体管芯100中的数据输入/输出缓冲器600输出的数据DT可以通过TSV提供到包括在多个从属半导体管芯200-1和200-2的每个中的存储装置500。数据DT可以根据芯片选择信号而被写入包括在从主半导体管芯100和多个从属半导体管芯200-1和200-2中选择的半导体管芯中的存储装置500。
在读模式中，根据芯片选择信号从包括在由主半导体管芯100和多个从属半导体管芯200-1和200-2当中选择的半导体管芯中的存储装置500读取的数据DT可以传输到包括在主半导体管芯100中的数据输入/输出缓冲器600。在此示范性实施方式中，从包括在多个从属半导体管芯200-1和200-2之一中的存储装置500读取的数据DT可以通过TSV传输到包括在主半导体管芯100中的数据输入/输出缓冲器600。包括在主半导体管芯100中的数据输入/输出缓冲器600可以通过数据焊盘105提供数据DT到外部存储器控制器。
如上所述，包括在主半导体管芯100中的数据输入/输出缓冲器600可以缓冲外部存储器控制器和包括在主半导体管芯100和多个从属半导体管芯200-1和200-2的每个中的存储装置500之间通讯的数据DT。
图3是示出包括在图2的层叠存储装置10中的主半导体管芯100的示例实施方式的方框图。
参照图3，主半导体管芯100可以包括存储装置500、数据输入/输出缓冲器600、第一电力电容器C1和第二电力电容器C2。
存储装置500和第一电力电容器C1可以联接在第一电源线PL1和第一接地线GL1之间，并且数据输入/输出缓冲器600和第二电力电容器C2可以联接在第二电源线PL2和第二接地线GL2之间。
如以上参照图2所述的，第一电源电压VDD1可以提供到第一电源线PL1，第一接地电压VSS1可以提供到第一接地线GL1，第二电源电压VDD2可以提供到第二电源线PL2，第二接地电压VSS2可以提供到第二接地线GL2。此外，第一电源线PL1和第二电源线PL2可以彼此电分离，第一接地线GL1和第二接地线GL2可以彼此电分离。例如，在接收第一接地电压VSS1的节点和接收第二接地电压VSS2的节点之间可以没有连接用于电连接这两个节点的导电线或导电材料，并且可以没有导电线或导电材料连接在接收第一电源电压VDD1的节点和接收第二电源电压VDD2的节点之间用于电连接这两个节点。
因此，存储装置500可以采用第一电源电压VDD1操作，并且数据输入/输出缓冲器600可以采用第二电源电压VDD2操作。
第一电力电容器C1可以在存储装置500采用从第一电源线PL1提供的电荷操作时抑制第一电源线PL1的电压的临时降低。此外，第二电力电容器C2可以在数据输入/输出缓冲器600采用从第二电源线PL2提供的电荷操作时抑制第二电源线PL2的电压的临时降低。例如，在某些实施方式中，第一电力电容器C1可以在存储装置500的操作电压下降到第一电源电压VDD1之下时向第一电源线PL1提供额外的电荷以驱动包括在主半导体管芯100中的存储装置500。在某些实施方式中，第二电力电容器C2可以在数据输入/输出缓冲器600的操作电压下降到第二电源电压VDD2之下时向第二电源线PL2提供额外的电荷以驱动数据输入/输出缓冲器600。
存储装置500可以包括存储器单元阵列300和周边电路400。在某些实施方式中，周边电路400可以包括控制逻辑410、地址寄存器420、行地址缓冲器421、区块控制逻辑(bankcontrol logic)430、行地址多路复用器(row address multiplexer)440、列地址锁存器(column address latch)450、行解码器、列解码器、刷新地址发生器(refresh addressgenerator)480、输入/输出选通电路(input/output gating circuit)490和感测放大器(sense amplifier)。
存储器单元阵列300可以包括第一至第四区块阵列(bank array)300a、300b、300c和300d。第一至第四区块阵列300a、300b、300c和300d的每个可以包括多个存储块(memoryblock)。多个存储块的每个可以包括多个页(page)。
行解码器可以包括分别联接到第一至第四区块阵列300a、300b、300c和300d的第一至第四区块行解码器460a、460b、460c和460d。列解码器可以包括分别联接到第一至第四区块阵列300a、300b、300c和300d的第一至第四区块列解码器470a、470b、470c和470d。感测放大器可以包括分别联接到第一至第四区块阵列300a、300b、300c和300d的第一至第四区块感测放大器495a、495b、495c和495d。
第一至第四区块阵列300a、300b、300c和300d、第一至第四区块行解码器460a、460b、460c和460d、第一至第四区块列解码器470a、470b、470c和470d以及第一至第四区块感测放大器495a、495b、495c和495d可以形成第一至第四区块。尽管存储装置500在图3中示出为包括四个区块(bank)，但是存储装置500可以包括任何数量的区块。例如，存储装置500可以包括超过四个的区块或少于四个的区块。
控制逻辑410可以控制存储装置500的操作。例如，控制逻辑410可以产生用于存储装置500的控制信号以执行写操作或读操作。控制逻辑410可以包括指令解码器411和模式寄存器412，指令解码器411解码从外部存储器控制器接收的指令信号CMD，模式寄存器412用于设定存储装置500的操作模式。例如，指令解码器411可以通过解码写入使能信号(/WE)、行地址选通信号(/RAS)、列地址选通信号(/CAS)、芯片选择信号(/CS)等而产生对应于指令信号CMD的控制信号。控制逻辑410还可以以同步的方式接收时钟信号(CLK)和时钟使能信号(/CKE)用于操作存储装置500。在某些实施方式中，控制逻辑410可以控制刷新地址发生器480使得刷新地址发生器480产生其上执行刷新操作的刷新行地址REF_ADDR。控制逻辑410可以在进行刷新操作时输出激活的刷新信号REF，并在完成刷新操作之后输出被禁用的刷新信号REF。
地址寄存器420可以从外部存储器控制器(未示出)接收地址信号ADDR，地址信号ADDR包括区块地址BANK_ADDR、激活行地址(active row address)ROW_ADDR和列地址COL_ADDR。地址寄存器420可以提供区块地址BANK_ADDR至区块控制逻辑430，提供激活行地址ROW_ADDR至行地址缓冲器421，并提供列地址COL_ADDR至列地址锁存器450。
行地址缓冲器421可以临时保存激活行地址ROW_ADDR并提供激活行地址ROW_ADDR至刷新地址发生器480和行地址多路复用器440。
刷新地址发生器480可以在控制逻辑410的控制下根据激活行地址ROW_ADDR产生其上执行刷新操作的刷新行地址REF_ADDR。
区块控制逻辑430可以响应于区块地址BANK_ADDR产生区块控制信号。第一至第四区块行解码器460a、460b、460c和460d中的对应于区块地址BANK_ADDR的一个可以响应于区块控制信号而被激活，并且第一至第四区块列解码器470a、470b、470c和470d中的对应于区块地址BANK_ADDR的一个可以响应于区块控制信号被激活。
行地址多路复用器440可以从行地址缓冲器421接收激活行地址ROW_ADDR，并从刷新地址发生器480接收刷新行地址REF_ADDR。行地址多路复用器440可以响应于从控制逻辑410接收的刷新信号REF输出激活行地址ROW_ADDR和刷新行地址REF_ADDR之一。例如，行地址多路复用器440可以在刷新信号REF激活时输出刷新行地址REF_ADDR，并在刷新信号REF禁用时输出激活行地址ROW_ADDR。从行地址多路复用器440输出的行地址可以施加到第一至第四区块行解码器460a、460b、460c和460d。
第一至第四区块行解码器460a、460b、460c和460d中的被激活的一个可以解码从行地址多路复用器440接收的行地址，并激活联接到对应于行地址的字线的页。例如，被激活的区块行解码器可以施加字线驱动电压到对应于行地址的字线。
列地址锁存器450可以从地址寄存器420接收列地址COL_ADDR，并临时地保存所接收的列地址COL_ADDR。在某些实施方式中，在突发(burst)模式下，列地址锁存器450可以产生从接收的列地址COL_ADDR增加的列地址。列地址锁存器450可以施加临时保存或产生的列地址到第一至第四区块列解码器470a、470b、470c和470d。
第一至第四区块列解码器470a、470b、470c和470d中的被激活的一个可以解码从列地址锁存器450接收的列地址COL_ADDR，并控制输入/输出选通电路490以输出对应于列地址COL_ADDR的数据。
输入/输出选通电路490可以包括用于选通输入/输出数据的电路。输入/输出选通电路490还可以包括输入数据掩码逻辑、用于存储从第一至第四区块阵列300a、300b、300c和300d接收的数据的读数据锁存器、以及用于写入数据到第一至第四区块阵列300a、300b、300c和300d的写驱动器。
从第一至第四区块阵列300a、300b、300c和300d中的一个区块阵列读取的数据DT可以由联接到所述一个区块阵列的区块感测放大器感测，并存储在读数据锁存器中。存储在读数据锁存器中的数据DT可以提供到数据输入/输出缓冲器600。数据输入/输出缓冲器600可以提供数据DT到外部存储器控制器。将被写入到第一至第四区块阵列300a、300b、300c和300d中的一个区块阵列的数据DT可以从外部存储器控制器提供到数据输入/输出缓冲器600。提供到数据输入/输出缓冲器600的数据DT可以通过写驱动器写入到所述一个区块阵列。
如以上参照图2所述的，包括在主半导体管芯100中的数据输入/输出缓冲器600可以通过TSV联接到包括在多个从属半导体管芯200-1和200-2的每个中的存储装置500。因此，如图3所示，从包括在多个从属半导体管芯200-1和200-2的每个中的存储装置500读取的数据DT可以通过TSV提供到包括在主半导体管芯100中的数据输入/输出缓冲器600，并且将被写入到包括在多个从属半导体管芯200-1和200-2的每个中的存储装置500的数据DT可以通过TSV从包括在主半导体管芯100中的数据输入/输出缓冲器600提供到包括在多个从属半导体管芯200-1和200-2的每个中的存储装置500。
图4是示出包括在图2的层叠存储装置中的从属半导体管芯的示例实施方式的方框图。
包括在图2的层叠存储装置10中的多个从属半导体管芯200-1和200-2的每个可以用图4的从属半导体管芯200实现。
参照图4，从属半导体管芯200可以包括存储装置500、数据输入/输出缓冲器600、第三电力电容器C3和第四电力电容器C4。
存储装置500和第三电力电容器C3可以联接在第三电源线PL3和第三接地线GL3之间，并且数据输入/输出缓冲器600和第四电力电容器C4可以联接在第四电源线PL4和第四接地线GL4之间。
如以上参照图2所述的，第一电源电压VDD1可以提供到第三电源线PL3，并且第一接地电压VSS1可以提供到第三接地线GL3。因此，存储装置500可以采用第一电源电压VDD1操作。
在此示范性实施方式中，第三电源线PL3和第四电源线PL4可以通过连接结构201彼此电连接，第三接地线GL3和第四接地线GL4可以通过连接结构201彼此电连接。因此，第三电力电容器C3和第四电力电容器C4可以并联联接在第一电源电压VDD1和第一接地电压VSS1之间，使得第一电源电压VDD1和第一接地电压VSS1之间的总电容可以增大。因此，可以进一步抑制当存储装置500采用从第三电源线PL3提供的电荷而操作时第三电源线PL3的电压的临时降低。
包括在图4的从属半导体管芯200中的存储装置500与包括在图3的主半导体管芯100中的存储装置500相同。因此，将省略重复的描述。
包括在从属半导体管芯200中的数据输入/输出缓冲器600可以被禁用而不能使用。因此，从包括在从属半导体管芯200中的存储装置500读取的数据DT可以存储在输入/输出选通电路490中包括的读数据锁存器中，存储在读数据锁存器中的数据DT可以通过TSV提供到包括在主半导体管芯100中的数据输入/输出缓冲器600，并且包括在主半导体管芯100中的数据输入/输出缓冲器600可以提供数据DT到外部存储器控制器。将被写入到包括在从属半导体管芯200中的存储装置500的数据DT可以从外部存储器控制器提供到包括在主半导体管芯100中的数据输入/输出缓冲器600，并且包括在主半导体管芯100中的数据输入/输出缓冲器600可以通过TSV提供数据DT到包括在从属半导体管芯200中的输入/输出选通电路490的写驱动器。因此，包括在从属半导体管芯200中的输入/输出选通电路490可以将从包括在主半导体管芯100中的数据输入/输出缓冲器600接收的数据DT写入存储器单元阵列300中。
通常，随着电子设备的操作速度的提高，存储装置和存储器控制器之间的数据传输速度也提高。因此，如果存储装置500和数据输入/输出缓冲器600采用相同的电源电压操作，则电源电压的电压电平可能由于数据输入/输出缓冲器600和外部存储器控制器之间的高速度数据传输引起的噪声而工作不正常。结果，在存储装置500的操作中可能发生错误。
然而，如以上参照图1至图4所述的，在根据示例实施方式的层叠存储装置10中，包括至少一个存储器单元阵列300和周边电路400的存储装置500可以采用第一电源电压VDD1操作，并且数据输入/输出缓冲器600可以采用第二电源电压VDD2操作。因此，根据示例实施方式的层叠存储装置10可以有效防止存储装置500的操作错误，即使存储装置500正以高速操作。
此外，如上所述，包括在多个从属半导体管芯200-1和200-2的每个中的数据输入/输出缓冲器600可以被禁用而不能被使用。然而，由于包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3和第四电源线PL4通过连接结构201彼此电连接，并且包括在多个从属半导体管芯200-1和200-2的每个中的第三接地线GL3和第四接地线GL4通过连接结构201彼此电连接，所以层叠存储装置10可以正确地操作。
例如，由于包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3和第四电源线PL4彼此电连接，并且包括在多个从属半导体管芯200-1和200-2的每个中的第三接地线GL3和第四接地线GL4彼此电连接，所以第三电力电容器C3和第四电力电容器C4可以并联地联接在施加到第三电源线PL3和第四电源线PL4的第一电源电压VDD1与施加到第三接地线GL3和第四接地线GL4的第一接地电压VSS1之间。因此，多个从属半导体管芯200-1和200-2的每个中的第一电源电压VDD1和第一接地电压VSS1之间联接的总电容可以增大。因而，可以有效地抑制当多个从属半导体管芯200-1和200-2的每个中包括的存储装置500采用从第三电源线PL3和第四电源线PL4提供的电荷操作时第三电源线PL3和第四电源线PL4的电压的临时下降。
图5是用于描述根据示例实施方式的图2的层叠存储装置中包括的从属半导体管芯中的第三电源线的电压变化的示意图。
在图5中，x轴表示时间，y轴表示包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3的电压。
在图5中，第一曲线A表示当第三电源线PL3和第四电源线PL4彼此电分离并且第三接地线GL3和第四接地线GL4彼此电分离时第三电源线PL3的电压，第二曲线B表示当第三电源线PL3和第四电源线PL4通过连接结构201彼此电连接并且第三接地线GL3和第四接地线GL4通过连接结构201彼此电连接时第三电源线PL3的电压。
参照图5，当多个从属半导体管芯200-1和200-2的每个中包括的存储装置500处于空闲状态时，第三电源线PL3的电压可以保持在第一电源电压VDD1。然而，当多个从属半导体管芯200-1和200-2的每个中包括的存储装置500采用从第三电源线PL3提供的电荷操作时，第三电源线PL3的电压会临时下降。
如图5的第一曲线A所示，如果第三电源线PL3和第四电源线PL4彼此电分离并且第三接地线GL3和第四接地线GL4彼此电分离，则第三电源线PL3的电压会进一步降低，传送比VDD1小得多的电压，因为仅第三电力电容器C3联接在第三电源线PL3和第三接地线GL3之间。在此情况下，操作错误会发生在存储装置500的操作中。
然而，如图5的第二曲线B所示，如果第三电源线PL3和第四电源线PL4彼此电连接并且第三接地线GL3和第四接地线GL4彼此电连接，则第三电源线PL3的电压可以少许地降低，因为第三电力电容器C3和第四电力电容器C4并联地联接在第三电源线PL3和第三接地线GL3之间。
由于多个从属半导体管芯200-1和200-2通过TSV接收第一电源电压VDD1，所以提供到多个从属半导体管芯200-1和200-2的第一电源电压VDD1的大小可以由于TSV的电压降而小于提供到主半导体管芯100的第一电源电压VDD1的大小。
然而，如上所述，由于在多个从属半导体管芯200-1和200-2的每个中第三电源线PL3和第四电源线PL4彼此电连接并且第三接地线GL3和第四接地线GL4彼此电连接，所以可以有效抑制当存储装置500采用从第三电源线PL3提供的电荷操作时第三电源线PL3的电压的临时降低。因此，尽管以高速度操作，根据示例实施方式的层叠存储装置10也可以有效地防止操作错误。
参照图2-图5，在某些示例实施方式中，在主半导体管芯100中，联接在第一电源线PL1和第一接地线GL1之间的存储装置MEM 500可以提供为与第一电荷存储单元(例如第一电荷存储电路)并联，第一电荷存储单元可以包括第一电力电容器C1或由其组成，第一电力电容器C1也联接在第一电源线PL1和第一接地线GL1之间，并且联接在第二电源线PL2和第二接地线GL2之间的数据输入/输出缓冲器600可以提供为与第二电荷存储单元(例如第二电荷存储电路)并联，第二电荷存储单元可以包括第二电力电容器C2或由其组成，第二电力电容器C2也联接在第二电源线PL2和第二接地线GL2之间。在某些示例实施方式中，在多个从属半导体管芯200-1和200-2的每个中，联接在第三电源线PL3和第三接地线GL3之间的存储装置MEM 500可以提供为与第三电荷存储单元(例如第三电荷存储电路)并联，第三电荷存储单元可以包括第三电力电容器C3或由其组成，第三电力电容器C3也联接在第三电源线PL3和第三接地线GL3之间，并且联接在第四电源线PL4和第四接地线GL4之间的数据输入/输出缓冲器600可以提供为与第四电荷存储单元(例如第四电荷存储电路)并联，第四电荷存储单元可以包括第四电力电容器C4或由其组成，第四电力电容器C4也联接在第四电源线PL4和第四接地线GL4之间。在某些示例实施方式中，在多个从属半导体管芯200-1和200-2的每个中，联接在第三电源线PL3和第三接地线GL3之间的存储装置MEM 500可以提供为与第三电荷存储单元(例如第三电力电容器C3)和第四电荷存储单元(例如第四电力电容器C4)两者并联，并且联接在第四电源线PL4和第四接地线GL4之间的数据输入/输出缓冲器600可以提供为与第三电荷存储单元(例如第三电力电容器C3)和第四电荷存储单元(例如第四电力电容器C4)两者并联。
在某些示例实施方式中，参照图5，如上所述，当多个从属半导体管芯200-1和200-2的每个中包括的存储装置500处于空闲状态时，第三电源线PL3的电压可以保持在第一电源电压VDD1。然而，当第三电源线PL3和第四电源线PL4彼此电分离并且第三接地线GL3和第四接地线GL4彼此电分离时，并且当多个从属半导体管芯200-1和200-2的每个中包括的存储装置500采用从第三电源线PL3提供的电荷操作时，第三电源线PL3的电压(例如，功率)会临时降低(例如，第三电源线PL3的电压会降低在第一电源电压VDD1之下)。为了补偿第三电源线PL3中的这种功率下降，第三电荷存储单元(例如第三电力电容器C3)可以向第三电源线PL3提供额外的电荷。因此，由于包括在多个从属半导体管芯200-1和200-2的每个中的存储装置MEM 500被提供为与第三电荷存储单元并联，所以存储装置MEM 500仍可以通过采用来自第三电源线PL3的电荷操作，该第三电源线PL3从第三电荷存储单元接收额外的电荷。
在某些示例实施方式中，如图5的第二曲线B所示，如果第三电源线PL3和第四电源线PL4彼此电连接并且第三接地线GL3和第四接地线GL4彼此电连接，则第三电源线PL3的电压不会降低像其在第三电源线PL3和第四电源线PL4彼此电分离时降低得那样多，因为第三电力电容器C3和第四电力电容器C4并联联接在第三电源线PL3和第三接地线GL3之间。因此，由于包括在多个从属半导体管芯200-1和200-2的每个中的存储装置MEM 500被提供为与第三电荷存储单元(例如第三电力电容器C3)和第四电荷存储单元(例如第四电力电容器C4)两者并联，所以存储装置MEM 500可以采用来自第三电源线PL3和第四电源线PL4的电荷而操作，该第三电源线PL3从第三电荷存储单元接收额外的电荷，该第四电源线PL4从第四电荷存储单元接收额外的电荷。因此，可以有效抑制当存储装置500采用从第三电源线PL3提供的电荷操作时第三电源线PL3的电压的临时下降。
图6是示出根据示例实施方式的图2的层叠存储装置的示例的示意图。
在图6中，示出图2的层叠存储装置10的截面图的示例实施方式。
为了说明的容易，图6中仅示出与第一电源线PL1、第二电源线PL2、第三电源线PL3和第四电源线PL4相关的元件。
在此示范性实施方式中，参照图6，层叠存储装置10a包括主半导体管芯100和堆叠在主半导体管芯100上的多个从属半导体管芯200-1和200-2。
主半导体管芯100可以包括形成在后表面上的第一后表面焊盘BPAD1和第二后表面焊盘BPAD2。
多个从属半导体管芯200-1和200-2的每个可以包括形成在前表面上的第一前表面焊盘FPAD1和第二前表面焊盘FPAD2以及形成在后表面上的第一后表面焊盘BPAD1和第二后表面焊盘BPAD2。
主半导体管芯100和多个从属半导体管芯200-1和200-2通过经由凸块BP将下部的半导体管芯的第一后表面焊盘BPAD1和第二后表面焊盘BPAD2分别接合到上部的半导体管芯的第一前表面焊盘FPAD1和第二前表面焊盘FPAD2而堆叠在垂直方向上。
此外，主半导体管芯100可以包括形成在前表面上的第一外部焊盘101和第三外部焊盘103。主半导体管芯100可以分别通过第一外部焊盘101和第三外部焊盘103接收第一电源电压VDD1和第二电源电压VDD2。
主半导体管芯100可以包括第一电源线PL1和第二电源线PL2，第一电源线PL1包括形成在多个层上的多个配线图案M1-1、M1-2和M1-3，第二电源线PL2包括形成在多个层上的多个配线图案M2-1、M2-2和M2-3。多个从属半导体管芯200-1和200-2的每个可以包括第三电源线PL3和第四电源线PL4，第三电源线PL3包括形成在多个层上的多个配线图案M3-1、M3-2和M3-3，第四电源线PL4包括形成在多个层上的多个配线图案M4-1、M4-2和M4-3。
在此示范性实施方式中，包括在第一电源线PL1中的多个配线图案M1-1、M1-2和M1-3通过接触插塞CP彼此电连接，包括在第二电源线PL2中的多个配线图案M2-1、M2-2和M2-3通过接触插塞CP彼此电连接，包括在第三电源线PL3中的多个配线图案M3-1、M3-2和M3-3通过接触插塞CP彼此电连接，并且包括在第四电源线PL4中的多个配线图案M4-1、M4-2和M4-3通过接触插塞CP彼此电连接。接触插塞CP可以是例如由导电材料诸如金属形成的导电插塞。以上描述的配线图案也可以由导电材料(例如金属)形成，并且每个可以水平地形成在管芯内。
在主半导体管芯100中，第一电源线PL1联接到第一电源电压VDD1，并且第二电源线PL2联接到第二电源电压VDD2。
如图6所示，包括在主半导体管芯100中的第一电源线PL1通过第一TSV TSV1、第一后表面焊盘BPAD1、凸块BP和从属半导体管芯200-1的第一前表面焊盘FPAD1电连接到堆叠于主半导体管芯100上的从属半导体管芯200-1中包括的第三电源线PL3。此外，包括在从属半导体管芯200-1中的第三电源线PL3通过第三TSV TSV3、第一后表面焊盘BPAD1、凸块BP和从属半导体管芯200-2的第一前表面焊盘FPAD1电连接到堆叠于从属半导体管芯200-1上的从属半导体管芯200-2中包括的第三电源线PL3。
如图6所示，在某些示例实施方式中，不形成连接包括在主半导体管芯100中的第二电源线PL2和堆叠在主半导体管芯100上的从属半导体管芯200-1中包括的第四电源线PL4的TSV。因此，包括在主半导体管芯100中的第二电源线PL2与包括在多个从属半导体管芯200-1和200-2的每个中的第四电源线PL4电分离。
在某些示例实施方式中，包括在从属半导体管芯200-1中的第四电源线PL4通过第四TSV TSV4、第二后表面焊盘BPAD2、凸块BP和从属半导体管芯200-2的第二前表面焊盘FPAD2而与堆叠在从属半导体管芯200-1上的从属半导体管芯200-2中包括的第四电源线PL4电连接。
如图6所示，包括在主半导体管芯100中的第一电源线PL1和第二电源线PL2通过形成为开路状态的金属选项(metal option)110而彼此分离，并且包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3和第四电源线PL4通过形成为闭合状态的金属选项210而彼此联接。例如，在层叠存储装置10a的制造工艺中，金属选项110可以采用使第一电源线PL1和第二电源线PL2分离的金属掩模形成在主半导体管芯100上，并且金属选项210可以采用使第三电源线PL3和第四电源线PL4联接的金属掩模形成在多个从属半导体管芯200-1和200-2的每个上。
因此，在图6的层叠存储装置10a的情况下，包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3和第四电源线PL4在多个从属半导体管芯200-1和200-2的每个内彼此电连接。
形成在图6的层叠存储装置10a中的第三电源线PL3和第四电源线PL4之间的金属选项210对应于图2的层叠存储装置10中的电连接第三电源线PL3和第四电源线PL4的连接结构201的示例。
在上文，参照图6描述了使包括在主半导体管芯100中的第一电源线PL1与第二电源线PL2电分离以及使包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3和第四电源线PL4电连接的方法的示例。类似地，通过以上参照图6的相同方法，包括在主半导体管芯100中的第一接地线GL1和第二接地线GL2彼此电分离，并且包括在多个从属半导体管芯200-1和200-2的每个中的第三接地线GL3和第四接地线GL4彼此电连接。
图7是示出图2的层叠存储装置的示例实施方式的示意图。
在图7中，示出图2的层叠存储装置10的截面图的示例。
为了说明的容易，图7中仅示出与第一电源线PL1、第二电源线PL2、第三电源线PL3和第四电源线PL4相关的元件。
在此示范性实施方式中，参照图7，层叠存储装置10b包括主半导体管芯100和堆叠在主半导体管芯100上的多个从属半导体管芯200-1和200-2。
图7的层叠存储装置10b与图6的层叠存储装置10a是相同的，除了图7的层叠存储装置10b包括连接焊盘220而不是金属选项110和金属选项210。因此，将省略重复的描述，并且下面将仅描述与连接焊盘220相关的结构。
图8是示出根据示例实施方式的包括在图7的层叠存储装置10b中的从属半导体管芯的后表面的平面图的示意图。
参照图7和图8，多个从属半导体管芯200-1和200-2的每个可以包括形成在多个从属半导体管芯200-1和200-2的每个的后表面上的第一后表面焊盘BPAD1和第二后表面焊盘BPAD2之间的至少一个连接焊盘220。如果至少一个连接焊盘220包括多个焊盘，则所述焊盘可以彼此接触。
作为示例，图8示出三个连接焊盘220-1、220-2和220-3形成在从属半导体管芯200的后表面上的第一后表面焊盘BPAD1和第二后表面焊盘BPAD2之间。在某些示例中，连接焊盘的数量可以超过三个或少于三个。
在某些示例实施方式中，至少一个连接焊盘220可以通过与用于形成第一后表面焊盘BPAD1和第二后表面焊盘BPAD2的工艺相同的工艺形成。例如，至少一个连接焊盘220可以通过重复地进行用于形成第一后表面焊盘BPAD1和第二后表面焊盘BPAD2的相同工艺而形成。
因此，形成在多个从属半导体管芯200-1和200-2的每个的后表面上的第一后表面焊盘BPAD1和第二后表面焊盘BPAD2通过形成在所述后表面上的至少一个连接焊盘220彼此电连接。
如以上参照图6所述的，形成在多个从属半导体管芯200-1和200-2的每个上的第一后表面焊盘BPAD1通过第三TSV TSV3联接到第三电源线PL3，并且形成在多个从属半导体管芯200-1和200-2的每个上的第二后表面焊盘BPAD2通过第四TSV TSV4联接到第四电源线PL4。因此，包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3和第四电源线PL4通过至少一个连接焊盘220彼此电连接。
形成在图7的层叠存储装置10b中的多个从属半导体管芯200-1和200-2的每个的后表面上的第一后表面焊盘BPAD1和第二后表面焊盘BPAD2之间的至少一个连接焊盘220对应于图2的层叠存储装置10中的电连接第三电源线PL3和第四电源线PL4的连接结构201的示例。
由于连接焊盘没有形成在主半导体管芯100的后表面上的第一后表面焊盘BPAD1和第二后表面焊盘BPAD2之间，并且没有形成连接包括在主半导体管芯100中的第二电源线PL2和包括在堆叠于主半导体管芯100上的从属半导体管芯200-1中的第四电源线PL4的TSV，所以包括在主半导体管芯100中的第一电源线PL1和第二电源线PL2彼此电分离。
在上文，参照图7描述了使包括在主半导体管芯100中的第一电源线PL1与第二电源线PL2电分离以及使包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3和第四电源线PL4电连接的方法的示例。类似地，通过以上参照图7描述的相同方法，包括在主半导体管芯100中的第一接地线GL1和第二接地线GL2彼此电分离，并且包括在多个从属半导体管芯200-1和200-2的每个中的第三接地线GL3和第四接地线GL4彼此电连接。
图9是示出图2的层叠存储装置的示例实施方式的示意图。
在图9中，示出图2的层叠存储装置10的截面图的示例。
为了说明的容易，图9中仅示出与第一电源线PL1、第二电源线PL2、第三电源线PL3和第四电源线PL4相关的元件。
参照图9，层叠存储装置10c包括主半导体管芯100和堆叠在主半导体管芯100上的多个从属半导体管芯200-1和200-2。
图9的层叠存储装置10c与图6的层叠存储装置10a相同，除了图9的层叠存储装置10c包括连接配线230而不是金属选项110和金属选项210。因此，将省略重复的描述，并且下面将仅描述与连接配线230相关的结构。
图10是示出根据示例实施方式的包括在图9的层叠存储装置10c中的从属半导体管芯的后表面的平面图的示意图。
参照图9和图10，多个从属半导体管芯200-1和200-2的每个包括连接配线230，该连接配线230连接多个从属半导体管芯200-1和200-2的每个的后表面上的第一后表面焊盘BPAD1和第二后表面焊盘BPAD2。
在某些示例实施方式中，在第一后表面焊盘BPAD1和第二后表面焊盘BPAD2形成在多个从属半导体管芯200-1和200-2的每个的后表面上之后，连接配线230通过在第一后表面焊盘BPAD1和第二后表面焊盘BPAD2之间额外地进行配线工艺而形成。
因此，形成在多个从属半导体管芯200-1和200-2的每个的后表面上的第一后表面焊盘BPAD1和第二后表面焊盘BPAD2通过形成在所述后表面上的连接配线230彼此电连接。
如以上参照图6所述的，形成在多个从属半导体管芯200-1和200-2的每个上的第一后表面焊盘BPAD1通过第三TSV TSV3联接到第三电源线PL3，并且形成在多个从属半导体管芯200-1和200-2的每个上的第二后表面焊盘BPAD2通过第四TSV TSV4联接到第四电源线PL4。因此，包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3和第四电源线PL4通过连接配线230彼此电连接。
形成在图9的层叠存储装置10c中的多个从属半导体管芯200-1和200-2的每个的后表面上的第一后表面焊盘BPAD1和第二后表面焊盘BPAD2之间的连接配线230对应于图2的层叠存储装置10中的电连接第三电源线PL3和第四电源线PL4的连接结构201的示例。
由于连接配线没有形成在主半导体管芯100的后表面上的第一后表面焊盘BPAD1和第二后表面焊盘BPAD2之间，并且没有形成连接包括在主半导体管芯100中的第二电源线PL2和包括在堆叠于主半导体管芯100上的从属半导体管芯200-1中的第四电源线PL4的TSV，所以包括在主半导体管芯100中的第一电源线PL1和第二电源线PL2彼此电分离。
在上文，参照图9描述了使主半导体管芯100中包括的第一电源线PL1和第二电源线PL2电分离以及使多个从属半导体管芯200-1和200-2的每个中包括的第三电源线PL3和第四电源线PL4电连接的方法的示例。类似地，通过以上参照图9描述的相同的方法，主半导体管芯100中包括的第一接地线GL1和第二接地线GL2彼此电分离，并且多个从属半导体管芯200-1和200-2的每个中包括的第三接地线GL3和第四接地线GL4彼此电连接。
图11是示出图2的层叠存储装置的示例实施方式的示意图。
在图11中，示出图2的层叠存储装置10的截面图的示例。
为了说明的容易，图11中仅示出与第一电源线PL1、第二电源线PL2、第三电源线PL3和第四电源线PL4相关的元件。
参照图11，层叠存储装置10d可以包括主半导体管芯100和堆叠在主半导体管芯100上的多个从属半导体管芯200-1和200-2。
主半导体管芯100可以包括堆叠在后表面上的第一后表面焊盘BPAD1和第二后表面焊盘BPAD2。
多个从属半导体管芯200-1和200-2的每个可以包括形成在前表面上的第一前表面焊盘FPAD1和第二前表面焊盘FPAD2以及形成在后表面上的第一后表面焊盘BPAD1和第二后表面焊盘BPAD2。
主半导体管芯100和多个从属半导体管芯200-1和200-2通过经由凸块BP分别将下部的半导体管芯的第一后表面焊盘BPAD1和第二后表面焊盘BPAD2接合到上部的半导体管芯的第一前表面焊盘FPAD1和第二前表面焊盘FPAD2而堆叠在垂直方向上。
此外，主半导体管芯100可以包括形成在前表面上的第一外部焊盘101和第三外部焊盘103。主半导体管芯100通过第一外部焊盘101和第三外部焊盘103分别接收第一电源电压VDD1和第二电源电压VDD2。
主半导体管芯100包括第一电源线PL1和第二电源线PL2，第一电源线PL1包括形成在多个层上的多个配线图案M1-1、M1-2和M1-3，第二电源线PL2包括形成在多个层上的多个配线图案M2-1、M2-2和M2-3。多个从属半导体管芯200-1和200-2的每个包括第三电源线PL3和第四电源线PL4，第三电源线PL3包括形成在多个层上的多个配线图案M3-1、M3-2和M3-3，第四电源线PL4包括形成在多个层上的多个配线图案M4-1、M4-2和M4-3。
包括在第一电源线PL1中的多个配线图案M1-1、M1-2和M1-3通过接触插塞CP彼此电连接，包括在第二电源线PL2中的多个配线图案M2-1、M2-2和M2-3通过接触插塞CP彼此电连接，包括在第三电源线PL3中的多个配线图案M3-1、M3-2和M3-3通过接触插塞CP彼此电连接，并且包括在第四电源线PL4中的多个配线图案M4-1、M4-2和M4-3通过接触插塞CP彼此电连接。
在主半导体管芯100中，第一电源线PL1联接到第一电源电压VDD1，第二电源线PL2联接到第二电源电压VDD2。
如图11所示，包括在主半导体管芯100中的第一电源线PL1通过第一TSV TSV1、第一后表面焊盘BPAD1、凸块BP和从属半导体管芯200-1的第一前表面焊盘FPAD1电连接到堆叠于主半导体管芯100上的从属半导体管芯200-1中包括的第三电源线PL3。此外，包括在主半导体管芯100中的第一电源线PL1通过第二TSV TSV2、第二后表面焊盘BPAD2、凸块BP和从属半导体管芯200-1的第二前表面焊盘FPAD2电连接到堆叠于主半导体管芯100上的从属半导体管芯200-1中包括的第四电源线PL4。
包括在从属半导体管芯200-1中的第三电源线PL3通过第三TSV TSV3、第一后表面焊盘BPAD1、凸块BP和从属半导体管芯200-2的第一前表面焊盘FPAD1电连接到堆叠于从属半导体管芯200-1上的从属半导体管芯200-2中包括的第三电源线PL3。此外，包括在从属半导体管芯200-1中的第三电源线PL3通过第四TSV TSV4、第二后表面焊盘BPAD2、凸块BP和从属半导体管芯200-2的第二前表面焊盘FPAD2电连接到堆叠于从属半导体管芯200-1上的从属半导体管芯200-2中包括的第四电源线PL4。
在此示范性实施方式中，包括在主半导体管芯100中的第二电源线PL2的至少一部分可以垂直地定位在第二TSV TSV2和第一电源线PL1之下，并且第二电源线PL2的至少一部分不在垂直方向上联接到第一电源线PL1。例如，在某些实施方式中，第二电源线PL2的配线图案M2-2和M2-3的每个的一部分垂直地定位在第二TSV TSV2之下并垂直地在第一电源线PL1的配线图案M1-1的与第二TSV TSV2直接接触的部分之下。在某些实施方式中，接触插塞CP不提供在第二电源线PL2的配线图案M2-2的一部分和第一电源线PL1的配线图案M1-1的与第二TSV TSV2接触的部分之间。此外，包括在多个从属半导体管芯200-1和200-2的每个中的第四电源线PL4的至少一部分垂直地定位在第四TSV TSV4和第三电源线PL3之下，并且第四电源线PL4的至少一部分不在垂直方向上联接到第三电源线PL3。例如，在某些实施方式中，第四电源线PL4的配线图案M4-2和M4-3的每个的一部分垂直地定位在第四TSV TSV4之下并垂直地定位在第三电源线PL3的配线图案M3-1的直接与第四TSV TSV4接触的部分之下。在某些实施方式中，接触插塞CP不提供在第四电源线PL4的配线图案M4-2的一部分和第三电源线PL3的配线图案M3-1的接触第四TSV TSV4的部分之间。
在某些实施方式中，主半导体管芯100包括联接在第一电源线PL1和第二电源线PL2之间的第一电源开关140。例如，第一电源开关140联接在相同的层上形成的第一电源线PL1的配线图案M1-1和第二电源线PL2的配线图案M2-1之间。在某些示例实施方式中，第一电源开关140包括p型金属氧化物半导体(PMOS)晶体管。第一电源开关140响应于具有逻辑高电平的第一电源控制信号PCS1而保持在截止状态。因此，包括在主半导体管芯100中的第一电源线PL1和第二电源线PL2彼此电分离。
在某些实施方式中，多个从属半导体管芯200-1和200-2的每个还包括联接在第三电源线PL3和第四电源线PL4之间的第二电源开关240。例如，第二电源开关240联接在相同的层上形成的第三电源线PL3的配线图案M3-1和第四电源线PL4的配线图案M4-1之间。在某些示例实施方式中，第二电源开关240可以包括PMOS晶体管。第二电源开关240响应于具有逻辑低电平的第二电源控制信号PCS2而保持导通状态。因此，包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3和第四电源线PL4彼此电连接。
图11的层叠存储装置10d中的联接在第三电源线PL3和第四电源线PL4之间并保持导通状态的第二电源开关240对应于图2的层叠存储装置10中的电连接第三电源线PL3和第四电源线PL4的连接结构201的示例。
在上文，参照图11描述了使包括在主半导体管芯100中的第一电源线PL1与第二电源线PL2电分离以及使包括在多个从属半导体管芯200-1和200-2的每个中的第三电源线PL3和第四电源线PL4电连接的方法的示例。类似地，通过以上参照图11描述的相同方法，包括在主半导体管芯100中的第一接地线GL1和第二接地线GL2彼此电分离，并且包括在多个从属半导体管芯200-1和200-2的每个中的第三接地线GL3和第四接地线GL4彼此电连接。
图12是示出根据示例实施方式的存储系统的方框图。
参照图12，存储系统700包括层叠存储装置10和存储器控制器20。
在此示范性实施方式中，层叠存储装置10包括主半导体管芯MD 100和堆叠在主半导体管芯100上的多个从属半导体管芯SD1～SDn200-1～200-n。这里，n表示正整数。
主半导体管芯100和多个从属半导体管芯200-1～200-n通过TSV彼此电连接以通过TSV彼此通讯。
主半导体管芯100和多个从属半导体管芯200-1～200-n的每个包括具有相同结构的存储装置。
存储器控制器20可以提供指令信号CMD和地址信号ADDR到层叠存储装置10以写入数据DT到层叠存储装置10中或从层叠存储装置10读取数据DT。
存储器控制器20和层叠存储装置10之间的指令信号CMD、地址信号ADDR和数据DT的通讯可以通过主半导体管芯100进行。例如，存储器控制器20可以提供指令信号CMD、地址信号ADDR和数据DT到主半导体管芯100，并且主半导体管芯100可以通过TSV提供指令信号CMD、地址信号ADDR和数据DT到多个从属半导体管芯200-1～200-n。
此外，主半导体管芯100从层叠存储装置10的外面接收第一电源电压VDD1和第二电源电压VDD2，并通过TSV提供第一电源电压VDD1到多个从属半导体管芯200-1～200-n。
包括在主半导体管芯100和多个从属半导体管芯200-1～200-n的每个中的存储装置采用第一电源电压VDD1操作。
在此示范性实施方式中，主半导体管芯100不提供第二电源电压VDD2到多个从属半导体管芯200-1～200-n，而是采用第二电源电压VDD2来与存储器控制器20进行数据DT的通讯。
在某些示例实施方式中，层叠存储装置10可以与存储器控制器20封装为层叠芯片的结构，并且层叠存储装置10和存储器控制器20通过接合引线和/或TSV电连接。
在另一些示例实施方式中，存储器控制器20可以安装在印刷电路板上，层叠存储装置10可以安装在模块基板上，并且模块基板可以插入印刷电路板上安装的模块槽中。层叠存储装置10和存储器控制器20通过印刷电路板的信号路径彼此电连接。
在此示范性实施方式中，包括在图12的存储系统700中的层叠存储装置10可以用图1和图2的层叠存储装置10实现。以上参照图1至图11描述了图1和图2的层叠存储装置10的结构和操作。因此，将省略包括在图12的存储系统700中的层叠存储装置10的详细描述。
图13是示出根据示例实施方式的存储器封装的方框图。
参照图13，存储器封装800包括基底基板810、主半导体管芯100和多个从属半导体管芯200-1～200-n。
主半导体管芯100可以堆叠在基底基板810上，并且多个从属半导体管芯200-1～200-n可以堆叠在主半导体管芯100上。
在某些示例实施方式中，基底基板810可以为印刷电路板。
外部连接构件820(例如导电凸块)可以形成在基底基板810的下表面上。基底基板810可以通过外部连接构件820而与外部装置通讯信号。例如，外部连接构件820中的一个可以从外部电源(例如，以下如图15所示的电源1600)接收第一电源电压VDD1，并且其余的外部连接构件820中的另一个可以接收第二电源电压VDD2。在一个实施方式中，第一电源电压VDD1的值(例如，电压电平)与第二电源电压VDD2的值(例如，对应的电压电平)相同。在另一个实施方式中，第一电源电压VDD1的值(例如，电压电平)与第二电源电压VDD2的值(例如，对应的电压电平)不同。例如，第一电源电压VDD1的值(例如，电压电平)可以大于第二电源电压VDD2的值(例如，对应的电压电平)。
内部连接构件830(例如导电凸块)可以形成在基底基板810的上表面上以及在主半导体管芯100和多个从属半导体管芯200-1～200-n之间。基底基板810、主半导体管芯100和多个从属半导体管芯200-1～200-n可以通过内部连接构件830堆叠。外部连接构件820的每个可以独立地连接到内部连接构件830的每个。
在某些示例实施方式中，主半导体管芯100和多个从属半导体管芯200-1～200-n通过TSV彼此电连接以通过TSV彼此通讯。
堆叠在基底基板810上的主半导体管芯100和多个从属半导体管芯200-1～200-n可以采用密封构件840封装。
包括在图13的存储器封装800中的主半导体管芯100和多个从属半导体管芯200-1～200-n可以由包括在图1和图2的层叠存储装置10中的主半导体管芯100和多个从属半导体管芯200-1和200-2实现。以上参照图1至图11描述了图1和图2的层叠存储装置10的结构和操作。因此，将省略包括在图13的存储器封装800中的主半导体管芯100和多个从属半导体管芯200-1～200-n的详细描述。
图14是示出根据示例实施方式的存储模块的方框图。
参照图14，存储模块900包括安装在模块板901上的至少一个存储器封装910。例如，存储器封装910可以用动态随机存取存储器(DRAM)芯片实现。
存储器封装910可以包括主半导体管芯920和堆叠在主半导体管芯920上的多个从属半导体管芯930。主半导体管芯920和多个从属半导体管芯930可以通过TSV彼此电连接以通过TSV彼此通讯。
包括在图14的存储模块900中的存储器封装910可以用图13的存储器封装800实现。以上参照图1至图13描述了图13的存储器封装800的结构和操作。因此，将省略包括在图14的存储模块900中的存储器封装910的详细描述。
图15是示出根据示例实施方式的电子设备的方框图。
参照图15，电子设备1000包括应用处理器AP 1100、连接电路1200、用户接口1300、非易失性存储装置NVM 1400、易失性存储装置1500和电源1600。在某些实施方式中，电子设备1000可以为任何类型的电子设备，诸如个人计算机(PC)、膝上计算机、服务器计算机等。
应用处理器1100可以执行应用，诸如网页浏览器、游戏应用、视频播放器等。在某些实施方式中，应用处理器1100可以包括单核或多核。例如，应用处理器1100可以为多核处理器，诸如双核处理器、四核处理器、六核处理器等。应用处理器1100可以包括内部或外部高速缓存存储器。
连接电路1200可以与外部装置进行有线或无线通讯。例如，连接电路1200可以进行以太网通讯、近场通讯(NFC)、射频识别(RFID)通讯、移动远程通讯、存储卡通讯、通用串行总线(USB)通讯等。在某些实施方式中，连接电路1200可以包括支持通讯(诸如全球移动通信系统(GSM)、通用分组无线业务(GPRS)、宽带码分多址(WCDMA)、高速下行/上行链路分组接入(HSxPA)等)的基带芯片集。
易失性存储装置1500可以包括主半导体管芯MD和堆叠在主半导体管芯MD上的多个从属半导体管芯SD1～SDn。主半导体管芯MD和多个从属半导体管芯SD1～SDn可以通过TSV彼此电连接以通过TSV彼此通讯。易失性存储装置1500和应用处理器1100之间的信号和数据的通讯可以通过主半导体管芯MD进行，并且主半导体管芯MD可以通过TSV提供信号和数据到多个从属半导体管芯SD1～SDn。
包括在图15的电子设备1000中的易失性存储装置1500可以用图1和图2的层叠存储装置10实现。以上参照图1至图11描述了图1和图2的层叠存储装置10的结构和操作。因此，将省略包括在图15的电子设备1000中的易失性存储装置1500的详细描述。
非易失性存储装置1400可以存储用于引导电子设备1000的引导图像。例如，非易失性存储装置1400可以为电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮置栅极存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)等。
用户接口1300可以包括至少一个输入装置诸如键区、触摸屏等以及至少一个输出装置诸如扬声器、显示装置等。
电源1600可以提供电源电压到电子设备1000。
在某些实施方式中，电子设备1000还可以包括图像处理器和/或存储装置诸如存储卡、固态驱动器(SSD)、硬盘驱动器(HDD)、CD-ROM等。
在某些实施方式中，电子设备1000和/或电子设备1000的部件可以封装为各种形式，诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫管芯封装(die in waffle pack)、晶圆式管芯、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、窄间距小外形封装(SSOP)、薄小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。
图16是示出根据示范性实施方式的计算系统的方框图。
参照图16，计算系统2000包括处理器2100、输入/输出中心(IOH)2200、输入/输出控制中心(ICH)2300、至少一个存储模块2400和图形卡2500。在某些实施方式中，计算系统2000可以为个人计算机(PC)、服务器计算机、工作站、膝上型计算机、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、数字电视机、机顶盒、音乐播放器、便携式游戏操纵台、导航系统等。
处理器2100可以执行各种计算功能，诸如执行用于进行特定的计算或任务的特定软件。例如，处理器2100可以为微处理器、中央处理单元(CPU)、数字信号处理器或类似物。在某些实施方式中，处理器2100可以包括单核或多核。例如，处理器2100可以为多核处理器，诸如双核处理器、四核处理器、六核处理器等。尽管图16示出计算系统2000包括一个处理器2100，但是在某些实施方式中，计算系统2000可以包括多个处理器。
处理器2100可以包括用于控制存储模块2400的操作的存储器控制器2110。包括在处理器2100中的存储器控制器2110可以被称为集成存储器控制器(IMC)。存储器控制器2110和存储模块2400之间的存储器接口可以用包括多个信号线的单个通道实现，或者可以用多个通道实现，至少一个存储模块2400可以联接到该多个通道的每个。在某些实施方式中，存储器控制器2110可以位于输入/输出中心2200内。包括存储器控制器2110的输入/输出中心2200可以被称为存储器控制中心(MCH)。
包括在图16的计算系统2000中的存储模块2400可以用图14的存储模块900实现。以上参照图1至图14描述了图14的存储模块900的结构和操作。因此，将省略包括在图16的计算系统2000中的存储模块2400的详细描述。
输入/输出中心2200可以管理处理器2100和诸如图形卡2500的装置之间的数据传输。输入/输出中心2200可以通过各种接口联接到处理器2100。例如，处理器2100和输入/输出中心2200之间的接口可以为前端总线(FSB)、系统总线、超传输(HyperTransport)、闪速数据传输(LDT)、快速通道互连(QPI)、公共系统接口(CSI)等。输入/输出中心2200可以提供与所述装置的各种接口。例如，输入/输出中心2200可以提供加速图形端口(AGP)接口、外围部件快速互连(PCIe)、通讯流架构(CSA)接口等。尽管图16示出包括一个输入/输出中心2200的计算系统2000，但是在某些实施方式中，计算系统2000可以包括多个输入/输出中心。
图形卡2500可以通过AGP或PCIe联接到输入/输出中心2200。图形卡2500可以控制用于显示图像的显示装置。图形卡2500可以包括用于处理图像数据的内部处理器以及内部存储装置。在某些实施方式中，输入/输出中心2200可以包括在图形卡2500外面的与图形卡2500一起的或代替图形卡2500的内部图形装置。包括在输入/输出中心2200中的图形装置可以被称为集成图形。此外，包括内部存储器控制器和内部图形装置的输入/输出中心2200可以被称为图形和存储器控制器中心(GMCH)。
输入/输出控制中心2300可以进行数据缓冲和接口仲裁以有效地操作各种系统接口。输入/输出控制中心2300可以通过内部总线联接到输入/输出中心2200，该内部总线诸如为直接介质接口(DMI)、Hub接口(Hub interface)、企业南桥接口(ESI)、PCIe等。
输入/输出控制中心2300可以提供与外围装置的各种接口。例如，输入/输出控制中心2300可以提供通用串行总线(USB)端口、串行高级技术附件(SATA)端口、通用输入/输出(GPIO)、短管脚计数(LPC)总线、串行外围接口(SPI)、PCI、PCIe等。
在某些实施方式中，处理器2100、输入/输出中心2200和输入/输出控制中心2300可以实施为分开的芯片组或分开的集成电路。在另一些实施方式中，处理器2100、输入/输出中心2200和输入/输出控制中心2300中的至少两个可以实施为单个芯片组。
以上是对本发明构思的说明而不应被解释为对其进行限制。尽管已经描述了几个示例实施方式，但是本领域技术人员将容易理解，在示例实施方式中可以进行许多修改，而在本质上没有脱离本发明构思的新颖教导和优点。因此，所有这样的修改旨在被包括在本发明构思的范围内，本发明构思的范围在权利要求书中限定。因此，将理解，以上是对各种示例实施方式的说明，而不应被解释为限于所公开的特定示例实施方式，对所公开的示例实施方式的修改以及其它的示例实施方式旨在被包括在权利要求的范围内。
本申请要求于2015年11月26日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2015-0166045号的优先权，其内容通过引用整体结合于此。

Claims (20)

1.一种层叠存储装置，包括：
主半导体管芯，包括联接到从所述层叠存储装置的外面提供的第一电源电压的第一电源线、联接到从所述层叠存储装置的外面提供的第二电源电压的第二电源线、联接到所述第一电源线的第一存储装置、以及联接到所述第二电源线的第一数据输入/输出缓冲器；和
多个从属半导体管芯，从下至上依次堆叠在所述主半导体管芯上，所述多个从属半导体管芯的每个包括第三电源线、第四电源线和联接到所述第三电源线的第二存储装置，
其中所述第三电源线电连接到所述第一电源线，所述第四电源线与所述第二电源线电分离，并且所述第三电源线电连接到所述第四电源线，并且
其中所述第一数据输入/输出缓冲器配置为缓冲外部装置与所述第一存储装置和所述第二存储装置之间通讯的数据。
2.如权利要求1所述的层叠存储装置，其中包括在所述多个从属半导体管芯的每个中的所述第三电源线通过硅通孔电连接到包括在所述主半导体管芯中的所述第一电源线。
3.如权利要求1所述的层叠存储装置，其中所述主半导体管芯还包括联接到从所述层叠存储装置的外面提供的第一接地电压的第一接地线和联接到从所述层叠存储装置的外面提供的第二接地电压的第二接地线，
其中所述多个从属半导体管芯的每个还包括电连接到所述第一接地线的第三接地线以及与所述第二接地线电分离的第四接地线，并且
其中包括在所述多个从属半导体管芯的每个中的所述第三接地线和所述第四接地线通过连接结构彼此电连接。
4.如权利要求3所述的层叠存储装置，其中包括在所述主半导体管芯中的所述第一存储装置联接在所述第一电源线和所述第一接地线之间，并采用通过所述第一电源线提供的所述第一电源电压操作，
其中包括在所述主半导体管芯中的所述第一数据输入/输出缓冲器联接在所述第二电源线和所述第二接地线之间，并采用通过所述第二电源线提供的所述第二电源电压操作，并且
其中包括在所述多个从属半导体管芯的每个中的所述第二存储装置联接在所述第三电源线和所述第三接地线之间，并采用通过所述第三电源线和所述第四电源线提供的所述第一电源电压操作。
5.如权利要求3所述的层叠存储装置，其中所述主半导体管芯还包括：
第一电容器，联接在所述第一电源线和所述第一接地线之间；和
第二电容器，联接在所述第二电源线和所述第二接地线之间，并且
其中所述多个从属半导体管芯的每个还包括：
第三电容器，联接在所述第三电源线和所述第三接地线之间；和
第四电容器，联接在所述第四电源线和所述第四接地线之间。
6.如权利要求1所述的层叠存储装置，其中包括在所述主半导体管芯中的所述第一电源线和所述第二电源线通过形成为开路状态的金属选项彼此电分离，并且
其中包括在所述多个从属半导体管芯的每个中的所述第三电源线和所述第四电源线通过形成为闭合状态的金属选项彼此电连接。
7.如权利要求1所述的层叠存储装置，其中所述多个从属半导体管芯的每个还包括：
第一后表面焊盘，形成在对应的从属半导体管芯的后表面上，所述第一后表面焊盘通过第三硅通孔联接到所述第三电源线；和
第二后表面焊盘，形成在所述对应的从属半导体管芯的所述后表面上，所述第二后表面焊盘通过第四硅通孔联接到所述第四电源线，
其中所述第一后表面焊盘和所述第二后表面焊盘在所述对应的从属半导体管芯的所述后表面上彼此电连接。
8.如权利要求1所述的层叠存储装置，其中包括在所述主半导体管芯中的所述第一电源线通过第一硅通孔联接到包括在所述主半导体管芯上堆叠的从属半导体管芯中的所述第三电源线，并通过第二硅通孔联接到包括在所述主半导体管芯上堆叠的所述从属半导体管芯中的所述第四电源线，并且
其中包括在所述多个从属半导体管芯当中的对应的从属半导体管芯中的所述第三电源线通过第三硅通孔联接到包括在所述对应的从属半导体管芯上堆叠的从属半导体管芯中的所述第三电源线，并通过第四硅通孔联接到包括在所述对应的从属半导体管芯上堆叠的所述从属半导体管芯中的所述第四电源线。
9.如权利要求8所述的层叠存储装置，其中所述第二电源线的至少一部分垂直地位于所述第二硅通孔和所述第一电源线之下，并且
其中所述第四电源线的至少一部分垂直地位于所述第四硅通孔和所述第三电源线之下。
10.如权利要求8所述的层叠存储装置，其中所述主半导体管芯还包括联接在所述第一电源线和所述第二电源线之间的第一电源开关，并且所述第一电源开关配置为响应于具有第一逻辑电平的第一电源控制信号而进入截止状态，并且
其中所述多个从属半导体管芯的每个还包括联接在所述第三电源线和所述第四电源线之间的第二电源开关，并且所述第二电源开关配置为响应于具有第二逻辑电平的第二电源控制信号而进入导通状态。
11.如权利要求1所述的层叠存储装置，其中所述主半导体管芯和所述多个从属半导体管芯通过硅通孔彼此电连接。
12.如权利要求11所述的层叠存储装置，其中所述主半导体管芯从所述外部装置接收指令信号、地址信号和数据，并通过所述硅通孔提供所述指令信号、所述地址信号和所述数据到所述多个从属半导体管芯。
13.如权利要求12所述的层叠存储装置，其中包括在所述主半导体管芯中的所述第一数据输入/输出缓冲器通过所述硅通孔联接到包括在所述多个从属半导体管芯的每个中的所述存储装置，并缓冲所述外部装置和包括在所述多个从属半导体管芯的每个中的所述存储装置之间通讯的数据。
14.一种存储器封装，包括：
基底基板，配置为接收第一电源电压和第二电源电压；
主半导体管芯，堆叠在所述基底基板上，所述主半导体管芯配置为从所述基底基板接收所述第一电源电压和所述第二电源电压；以及
多个从属半导体管芯，从下至上依次堆叠在所述主半导体管芯上，
其中所述主半导体管芯包括联接到所述第一电源电压的第一电源线、联接到所述第二电源电压的第二电源线、联接到所述第一电源线的存储装置和联接到所述第二电源线的数据输入/输出电路，
其中所述多个从属半导体管芯的每个包括电连接到所述第一电源线的第三电源线、与所述第二电源线电分离且电连接到所述第三电源线的第四电源线、以及联接到所述第三电源线的存储装置，并且
其中包括在所述主半导体管芯中的所述数据输入/输出电路配置为缓冲外部装置和包括在所述主半导体管芯和所述多个从属半导体管芯的每个中的所述存储装置之间通讯的数据。
15.一种层叠存储装置，包括：
主半导体管芯，包括联接到从所述层叠存储装置的外面提供的第一电源电压的第一电源线、联接到从所述层叠存储装置的外面提供的第二电源电压的第二电源线、均联接到所述第一电源线的第一电荷存储电路和第一存储装置、以及联接到所述第二电源线的第一数据输入/输出电路，其中所述第一存储装置提供为与所述第一电荷存储电路并联；和
多个从属半导体管芯，从下至上依次堆叠在所述主半导体管芯上，所述多个从属半导体管芯的每个包括第三电源线、第四电源线、联接到所述第三电源线的第三电荷存储电路和联接到所述第三电源线的第二存储装置，其中所述第二存储装置提供为与所述第三电荷存储电路并联，
其中所述第三电源线电连接到所述第一电源线，所述第四电源线与所述第二电源线电分离，并且所述第三电源线电连接到所述第四电源线，并且
其中所述第一数据输入/输出电路配置为缓冲外部装置与包括在所述主半导体管芯中的所述第一存储装置和包括在所述多个从属半导体管芯的每个中的所述第二存储装置之间通讯的数据。
16.如权利要求15所述的层叠存储装置，其中所述主半导体管芯包括联接到所述第二电源线的第二电荷存储电路，并且其中所述第一数据输入/输出电路提供为与所述第二电荷存储电路并联，并且其中所述第二电荷存储电路配置为当所述第一数据输入/输出电路的操作电压降低在所述第二电源电压之下时提供额外的电荷到所述第二电源线以驱动所述第一数据输入/输出电路。
17.如权利要求15所述的层叠存储装置，其中所述多个从属半导体管芯的每个还包括联接到所述第四电源线的第四电荷存储电路，其中所述第四电荷存储电路提供为与所述第三电荷存储电路并联。
18.如权利要求17所述的层叠存储装置，其中所述第二存储装置配置为当所述第二存储装置的操作电压降低在所述第一电源电压之下时通过采用来自所述第三电荷存储电路和所述第四电荷存储电路两者的电荷来操作。
19.如权利要求15所述的层叠存储装置，其中所述主半导体管芯还包括联接在所述第一电源线和所述第二电源线之间的第一开关，并且所述第一开关配置为响应于具有第一逻辑电平的第一电源控制信号而进入截止状态，并且
其中所述多个从属半导体管芯的每个还包括联接在所述第三电源线和所述第四电源线之间的第二开关，并且所述第二开关配置为响应于具有第二逻辑电平的第二电源控制信号而进入导通状态。
20.如权利要求15所述的层叠存储装置，其中包括在所述主半导体管芯中的所述第一电源线通过第一硅通孔联接到堆叠于所述主半导体管芯上的从属半导体管芯中包括的所述第三电源线，并通过第二硅通孔联接到堆叠于所述主半导体管芯上的所述从属半导体管芯中包括的所述第四电源线，并且
其中包括在所述多个从属半导体管芯当中的对应的从属半导体管芯中的所述第三电源线通过第三硅通孔联接到堆叠于所述对应的从属半导体管芯上的从属半导体管芯中包括的第三电源线，并通过第四硅通孔联接到堆叠于所述对应的从属半导体管芯上的所述从属半导体管芯中包括的所述第四电源线。
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