CN102569255A - 具有三维层叠封装结构的集成电路 - Google Patents

具有三维层叠封装结构的集成电路 Download PDF

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Abstract

本发明公开了一种集成电路，包括第一半导体芯片，所述第一半导体芯片包括沿竖直方向插入的用于第一电压的多个第一穿通芯片通孔和用于第二电压的多个第二穿通芯片通孔。第二半导体芯片层叠在第一半导体芯片之上，并包括所述多个第一穿通芯片通孔和所述多个第二穿通芯片通孔。多个第一连接焊盘被配置为通过耦接相应的第一穿通芯片通孔而将第一半导体芯片与第二半导体芯片耦接；多个第二连接焊盘被配置为通过耦接相应的第二穿通芯片通孔而将第一半导体芯片与第二半导体芯片耦接。第一导线被配置为将所述多个第一连接焊盘彼此耦接，第二导线被配置为将所述多个第二连接焊盘彼此相耦接。隔离层插入第一导线与第二导线之间。

Description

具有三维层叠封装结构的集成电路
相关申请的交叉引用
本申请要求2010年12月17日提交的韩国专利申请No.10-2010-0129743的优先权，其全部内容通过引用合并在本文中。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体而言涉及一种具有三维(3D)层叠封装结构的半导体集成电路。
背景技术
用于封装半导体集成电路的技术已经开发出来用以满足对可靠的小尺寸封装的需要。具体地，响应于对电气/电子设备的微型化和高性能的需求，近来已经开发出与层叠封装有关的各种技术。
半导体技术领域的“层叠封装”指的是具有两个或更多个沿竖直方向层叠的芯片或封装体的器件。通过实施层叠封装，半导体存储器件所具有的存储容量可以是通过典型半导体集成工艺所获得的存储容量的两倍或更多。由于层叠封装在存储容量、封装密度和封装尺寸方面的优势，因此加快了对层叠封装的研发。
层叠封装可以通过先层叠半导体芯片然后封装所述层叠的半导体芯片来形成。可选地，层叠封装可以通过首先封装半导体芯片然后层叠已封装的半导体芯片来形成。层叠封装中的各个半导体芯片经由金属线或穿通芯片通孔彼此电连接。使用穿通芯片通孔的层叠封装具有的结构是，使得半导体芯片经由形成在半导体衬底内的穿通芯片通孔而沿竖直方向彼此物理连接和电连接。
图1是说明包括穿通芯片通孔的半导体芯片的立体图。
参见图1，通过在半导体芯片A的内部形成孔，用具有良好导电性的金属、例如Cu来填充孔以形成穿通芯片通孔B，然后将另一个半导体芯片A层叠在具有穿通芯片通孔B的半导体芯片A的顶上，来形成层叠封装C。多个层叠的半导体芯片A被封装在封装衬底、例如印刷电路板(PCB)中，以形成半导体集成电路。通常，上述半导体集成电路被称为三维(3D)层叠封装半导体集成电路。
图2是示出3D层叠封装半导体集成电路的剖视图。为了简便起见，示出和描述的3D层叠封装半导体集成电路仅包括层叠在封装衬底的表面上的四个半导体芯片。
参见图2，3D层叠封装半导体集成电路(下文称为“半导体集成电路”)100包括封装衬底110、第一至第四半导体芯片120、130、140和150、第一至第四穿通芯片通孔120A、130A、140A和150A以及第一至第三连接焊盘160、170和180。第一至第四半导体芯片120、130、140和150沿竖直方向层叠在封装衬底110的顶表面上。第一至第四穿通芯片通孔120A、130A、140A和150A分别提供给第一至第四半导体芯片120、130、140和150。第一连接焊盘160形成在第一半导体芯片120与第二半导体芯片130之间，以将第一穿通芯片通孔120A连接于第二穿通芯片通孔130A。第二连接焊盘170形成在第二半导体芯片130与第三半导体芯片140之间，以将第二穿通芯片通孔130A连接于第三穿通芯片通孔140A。第三连接焊盘180形成在第三半导体芯片140与第四半导体芯片150之间，以将第三穿通芯片通孔140A连接于第四穿通芯片通孔150A。
封装衬底110将外部控制器(未示出)与第一半导体芯片120电连接。封装衬底110包括在封装衬底110的底表面上并用于为连接外部控制器提供电连接的外部连接端子102。此外，封装衬底110包括在封装衬底110的上表面上并用于对第一至第四半导体芯片120、130、140和150提供电连接的内部连接端子104。如此，封装衬底110经由外部连接端子102与外部控制器进行信号和电力的接口以将接收的信号和电力传送给第一半导体芯片102，以及经由外部连接端子102将从第一至第四半导体芯片120、130、140和150接收的信号传送给外部控制器。例如，印刷电路板(PCB)可以用作封装衬底110。
第一至第四半导体芯片120、130、140和150响应于从封装衬底110提供的信号和电力来执行特定的操作。例如，第一至第四半导体芯片120、130、140和150储存从外部控制器提供的数据，或者将储存的数据提供给外部控制器。掺杂了P型杂质的P型衬底可以用作第一至第四半导体芯片120、130、140和150。此时，用于特定操作的若干个电路被设置在形成于P型衬底上表面的有源层上。
第一至第四穿通芯片通孔120A、130A、140A和150A与各种信号和电力相接口，并且所述第一至第四穿通芯片通孔120A、130A、140A和150A是使用具有良好导电性的金属、例如Cu、Al等来实现的。第一至第四穿通芯片通孔120A、130A、140A和150A可以是穿通硅通孔(TSV)。在下文中，为了简便起见，将描述用于与电力(例如，电源电压信号、接地电压信号等)接口的第一至第四穿通芯片通孔120A、130A、140A和150A。
第一至第三连接焊盘160、170和180可以分别包括凸块焊盘(bump pad)。
下面将详细描述半导体集成电路100。半导体集成电路100具有与以半导体芯片-连接焊盘-半导体芯片为顺序的连接配置和结构相似的连接配置和相似的结构。因此，为了简便起见，将仅描述半导体集成电路100的W1部分。
在放大的W1部分中，第三半导体芯片140包括多个第三穿通芯片通孔140A，且第四半导体芯片150包括多个第四穿通芯片通孔150A。多个第三连接焊盘180布置在第三半导体芯片140与第四半导体芯片150之间，以将第三穿通芯片通孔140A连接于各个第四穿通芯片通孔150A。多个第三隔离层140B分别包围所述多个第三穿通芯片通孔140A的各个周围。多个第四隔离层150B分别包围所述多个第四穿通芯片通孔150A的各个周围。所述多个第三隔离层140B防止所述多个第三穿通芯片通孔140A与第三半导体芯片140之间电连接。所述多个第四隔离层150B防止所述多个第四穿通芯片通孔150A与第四半导体芯片150之间电连接。由于所述多个第三连接焊盘180的缘故，第三半导体芯片140与第四半导体芯片150之间形成了开口S。通常以聚合物来填充开口S。
如上所述，半导体集成电路100经由第一至第四穿通芯片通孔120A、130A、140A和150A来供电。因此，由于改善的带宽的缘故，可以减少功耗和信号延迟且可以提高操作性能。
然而，半导体集成电路100可能具有下述不足。
第一至第四穿通芯片通孔120A、130A、140A和150A应当分别被提供给第一至第四半导体芯片120、130、140和150。结果，第一至第四半导体芯片120、130、140和150可能在尺寸上有所增加，且考虑到半导体集成电路朝高集成发展的趋势，这种在尺寸上的增加可能是不期望的。为了解决这种情况，可以去除布置在第一至第四半导体芯片120、130、140和150的有源层上的各种电路之中的不必要的电路。例如，可以去除包括在半导体芯片的外围区中的存储电容器(reservoir capacitor)，以减小半导体芯片的尺寸。然而，这种方案使得经由第一至第四穿通芯片通孔120A、130A、140A和150A提供的电力不稳定。另外，这可能导致第一至第四半导体芯片120、130、140和150故障并且影响半导体集成电路100的操作可靠性。
发明内容
本发明的示例性实施例涉及一种能够减小集成电路的尺寸并且稳定地提供电力的集成电路。
根据本发明的一个示例性实施例，一种集成电路包括：第一半导体芯片，所述第一半导体芯片包括沿竖直方向插入的用于第一电压的多个第一穿通芯片通孔和用于第二电压的多个第二穿通芯片通孔；层叠在第一半导体芯片之上的第二半导体芯片，所述第二半导体芯片包括所述多个第一穿通芯片通孔和所述多个第二穿通芯片通孔；多个第一连接焊盘，所述多个第一连接焊盘被配置为通过耦接相应的第一穿通芯片通孔而将第一半导体芯片与第二半导体芯片耦接；多个第二连接焊盘，所述多个第二连接焊盘被配置为通过耦接相应的第二穿通芯片通孔而将第一半导体芯片和第二半导体芯片耦接；第一导线，所述第一导线被配置为将所述多个第一连接焊盘彼此耦接；第二导线，所述第二导线被配置为将所述多个第二连接焊盘彼此耦接；以及隔离层，所述隔离层插入在第一导线和第二导线之间。
根据本发明的另一个示例性实施例，一种集成电路包括：半导体芯片，所述半导体芯片掺杂了第一导电类型杂质，且被配置为接收第一电压；第二穿通芯片通孔，所述第二穿通芯片通孔沿竖直方向插在半导体芯片中，且被配置为接收第二电压；以及掺杂区，所述掺杂区布置在半导体芯片的底部，与第二穿通芯片通孔相耦接，并且被掺杂了与第一导电类型杂质不同的第二导电类型杂质。
根据本发明的又一个示例性实施例，一种集成电路包括：第一半导体芯片，所述第一半导体芯片掺杂了第一导电类型杂质，且被配置为接收第一电压；第二半导体芯片，所述第二半导体芯片层叠在第一半导体芯片上，被掺杂了第一导电类型杂质，且被配置为接收第一电压；多个第一穿通芯片通孔和多个第二穿通芯片通孔，所述多个第一穿通芯片通孔和所述多个第二穿通芯片通孔沿竖直方向插在第一半导体芯片和第二半导体芯片中，且被配置为接收第二电压；第一掺杂区，所述第一掺杂区布置在第一半导体芯片的底部，与所述多个第二穿通芯片通孔相耦接，且被掺杂了与第一导电类型杂质不同的第二导电类型杂质；第二掺杂区，所述第二掺杂区布置在第二半导体芯片的底部，与沿竖直方向插入第二半导体芯片中的所述多个第二穿通芯片通孔相耦接，且被掺杂了第二导电类型杂质；多个第一连接焊盘，所述多个第一连接焊盘被配置为通过耦接相应的第一穿通芯片通孔而将第一半导体芯片与第二半导体芯片耦接；多个第二连接焊盘，所述多个第二连接焊盘被配置为通过耦接相应的第二穿通芯片通孔而将第一半导体芯片与第二半导体芯片耦接；第一导线，所述第一导线被配置为将所述多个第一连接焊盘彼此耦接；第二导线，所述第二导线被配置为将所述多个第二连接焊盘彼此耦接；以及隔离层，所述隔离层插在第一导线与第二导线之间。
附图说明
图1是示出包括穿通芯片通孔的半导体芯片的立体图。
图2是3D层叠封装半导体集成电路的剖视图。
图3图示根据本发明的第一示例性实施例的集成电路的剖视图。
图4是说明具有图3所示的第三高电压线和低电压线的结构的一个实例的图。
图5图示根据本发明的第二示例性实施例的集成电路的剖视图。
图6图示根据本发明的第三示例性实施例的集成电路的剖视图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当理解为限于本文所描述的实施例。确切地说，提供这些实施例使得对于本领域技术人员而言，本说明书将是清楚且完整的，并且将充分传达本发明的范围。在整个说明书中，在本发明的各幅附图和各个实施例中相同的附图标记涉及相同的部件。
附图并非按比例绘制，且在一些实例中，为了清楚地图示出实施例的特征，对比例进行了放大。
在以下的描述中，将针对集成电路包括层叠在封装衬底上的四个半导体芯片的情况来描述示例性的实施例。此外，为了简便起见，将针对穿通芯片通孔仅进行电力的接口/传送的情况来描述示例性实施例，尽管应当理解的是穿通芯片通孔也可以对其它信号进行接口/传送。
图3图示根据本发明的第一示例性实施例的集成电路的剖视图。
参见图3，集成电路200包括与外部控制器(未示出)相耦接的封装衬底210。第一至第四半导体芯片220、230、240和250层叠在封装衬底210的顶表面之上。多个第一至第四穿通芯片通孔220A、230A、240A和250A分别被提供给第一至第四半导体芯片220、230、240和250。多个第一至第三连接焊盘260、270和280分别被设置在所述半导体芯片之间，并且连接第一至第四穿通芯片通孔220A、230A、240A和250A。第一至第三低电压线292A、294A和296A被设置为与第一至第三连接焊盘260、270和280相连接，并且与相应的低电压连接焊盘相耦接。第一至第三高电压线292B、294B和296B被设置为与第一至第三连接焊盘260、270和280相连接，并且与高电压连接焊盘相耦接。
封装衬底210将外部控制器(未示出)与第一半导体芯片220耦接。封装衬底210包括在封装衬底210的底表面上并，用于向外部控制器提供电连接的外部连接端子202。此外，封装衬底210包括在封装衬底210的顶表面上与第一穿通芯片通孔220A连接并用于向第一至第四半导体芯片220、230、240和250提供电连接的内部连接端子204。如此，经由外部连接端子202从外部控制器向给封装衬底210供电，以将所提供的电力传送给第一至第四半导体芯片220、230、240和250。例如，可以使用印刷电路板(PCB)作为封装衬底210。
第一至第四半导体芯片220、230、240和250响应于经由封装衬底210提供的外部电力来执行特定的操作。例如，第一至第四半导体芯片220、230、240和250储存从外部控制器提供的数据，或者将储存的数据提供给外部控制器。掺杂了P型杂质的P型衬底可以用作第一至第四半导体芯片220、230、240和250。此时，用于执行特定操作的若干个电路被设置在形成于P型衬底上表面的有源层上。
第一至第四穿通芯片通孔220A、230A、240A和250A接收电力，并且所述第一至第四穿通芯片通孔220A、230A、240A和250A是利用具有高导电率的金属、例如Cu、Al等来实现的。第一至第四穿通芯片通孔220A、230A、240A和250A可以是穿通硅通孔(TSV)。
第一至第三连接焊盘260、270和280可以分别包括凸块焊盘。第一至第三低电压线292A、294A和296A以及第一至第三高电压线292B、294B和296B可以分别包括金属线。
下面将详细描述半导体集成电路200。半导体集成电路200具有与以半导体芯片-连接焊盘-半导体芯片为顺序的连接配置和结构相似的连接配置和相似的结构。因此，为了简便起见，将仅描述半导体集成电路200的W2部分。
在放大的W2部分中，多个第三穿通芯片通孔240A中的每个沿竖直方向提供给第三半导体芯片240。所述多个第三穿通芯片通孔240A包括用于低电压的多个第三穿通芯片通孔242A和用于高电压的多个第三穿通芯片通孔244A。多个第三隔离层240B分别包围所述多个第三穿通芯片通孔240A的各个周围。所述多个第三隔离层240B防止所述多个第三穿通芯片通孔240A与第三半导体芯片240电耦接。
多个第四穿通芯片通孔250A中的每个沿竖直方向提供给第四半导体芯片250。所述多个第四穿通芯片通孔250A包括用于低电压的多个第四穿通芯片通孔252A和用于高电压的多个第四穿通芯片通孔254A。第四穿通芯片通孔252A和第四穿通芯片通孔254A沿水平方向交替地设置。多个第四隔离层250B分别包围所述多个第四穿通芯片通孔250A的各个周围。所述多个第四隔离层250B防止所述多个第四穿通芯片通孔250A与第四半导体芯片250电耦接。
所述多个第三连接焊盘280包括用于低电压的多个第三连接焊盘282和用于高电压的多个第三连接焊盘284。所述多个第三低电压连接焊盘282将所述多个第三低电压穿通芯片通孔242A连接于所述多个第四低电压穿通芯片通孔252A。所述多个第三高电压连接焊盘284将所述多个第三高电压穿通芯片通孔244A连接于所述多个第四高电压穿通芯片通孔254A。
第三低电压线296A将所述多个第三低电压连接焊盘282彼此连接。第三高电压线296B将所述多个第三高电压连接焊盘284彼此连接。第三低电压线296A与第三高电压线296B平行地设置。由于这种连接的缘故，在第三低电压线296A和第三高电压线296B之间可以形成寄生电容。附图标记298表示隔离层，所述隔离层将第三低电压线296A和第三高电压线296B分别连接到所述多个第三连接焊盘280中的相应的连接焊盘。第三半导体芯片240与第四半导体芯片250之间形成有开口S1、S2和S3。开口S1形成在第三半导体芯片240与第三高电压线296B之间。开口S2形成在第三高电压线296B与第三低电压线296A之间。开口S3形成在第三低电压线296A与第四半导体芯片250之间。在开口S1和S3中，形成聚合物层。在开口S2中，形成隔离层。也就是说，聚合物层形成在第三半导体芯片240与第三高电压线296B之间，且形成在第三低电压线296A与第四半导体芯片250之间。第三高电压线296B与第三低电压线296A之间形成隔离层。隔离层可以包括具有高介电常数的氧化物，以增强寄生电容的特性。
如上所述，根据本发明的第一示例性实施例的半导体集成电路包括第一至第三低电压线292A、294A和296A，第一至第三高电压线292B、294B和296B，以及第一至第三低电压线292A、294A和296A与第一至第三高电压线292B、294B和296B之间的隔离层。第一至第三低电压线292A、294A和296A和第一至第三高电压线292B、294B和296B分别平行地设置在两个半导体芯片220与230、230与240以及240与250之间。第一至第三低电压线292A、294A和296A由低电压、例如接地电压VSS偏置。第一至第三高电压线292B、294B和296B由高电压、例如电源电压VDD偏置。因此，在第一至第三低电压线292A、294A和296A与第一至第三高电压线292B、294B和296B之间形成寄生电容。由于寄生电容的缘故，能够稳定经由第一至第四穿通芯片通孔220A、230A、240A和250A提供的电力。换言之，由于寄生电容起到设置在第一至第四半导体芯片220、230、240和250的有源层上的存储电容的作用，因此，可以减少设置在半导体芯片的有源层上的存储电容的数量。相应地，第一实施例的半导体集成电路不仅能够借助于寄生电容器来稳定电力，而且还能够借助于减少的存储电容来降低半导体芯片的尺寸。另外，第一示例性实施例的半导体集成电路可以增强电源网格(power mesh)且因而对噪声具有健壮性，这是因为第一至第三低电压线292A、294A和296A和第一至第三高电压线292B、294B和296B与相应的第一至第三连接焊盘260、270和280连接。
虽然第一实施例描述的是低电压线与高电压线设置在彼此不同的层中，即沿着彼此的竖直方向设置，但是也可以将低电压线和高电压线设置在同一层中，如图4所示。
图4是说明图3所示的第三高电压线和第三低电压线的布置结构的另一个实例的平面图。如图4所示，多个低电压连接焊盘252A’和多个高电压连接焊盘252B’沿一个方向布置。在这种情况下，所述多个低电压连接焊盘252A’和所述多个高电压连接焊盘252B’可以布置在同一层中。也就是说，可以沿水平方向连续地布置相同的连接焊盘252A’或254A’。此时，图3所示的隔离层298不是必需的，因为低电压线296A’和高电压线296B’可以与同一层中的各个连接焊盘相连接。类似地，在由低电压例如接地电压VSS所偏置的低电压线296A’与由高电压例如电源电压VDD所偏置的高电压线296B’之间可以形成寄生电容Cpa。借助于寄生电容，可以稳定地保持电源供应。另外，借助于低电压线296A’和高电压线296B’的布置，可以增强电源网格。
图5图示根据本发明的第二示例性实施例的集成电路的剖视图。
参见图5，集成电路300包括与外部控制器(未示出)相耦接的封装衬底310。第一至第四半导体芯片320、330、340和350层叠在封装衬底310的上表面之上。多个第一至第四穿通芯片通孔320A、330A、340A和350A分别被提供给第一至第四半导体芯片320、330、340和350。多个第一至第三连接焊盘360、370和380分别被布置在所述半导体芯片之间，并且连接所述多个第一至第四穿通芯片通孔320A、330A、340A和350A。
封装衬底310耦合在外部控制器(未示出)与第一半导体芯片320之间。封装衬底310包括在封装衬底310的底表面上并用于向外部控制器提供电连接的外部连接端子302。此外，封装衬底310包括在封装衬底310的上表面上与第一穿通芯片通孔320A连接并用于向第一至第四半导体芯片320、330、340和350提供电连接的内部连接端子304。如此，封装衬底310经由外部连接端子302从外部控制器接收电力，以将提供的电力传送给第一至第四半导体芯片320、330、340和350。例如，印刷电路板(PCB)可以用作封装衬底310。
第一至第四半导体芯片320、330、340和350响应于经由封装衬底310提供的外部电力来执行特定的操作。例如，第一至第四半导体芯片320、330、340和350储存从外部控制器提供的数据，或者将储存的数据提供给外部控制器。由P型杂质掺杂的P型衬底可以用作第一至第四半导体芯片320、330、340和350。此时，用于特定操作的若干个电路被布置在形成于P型衬底上表面的有源层上。由N型杂质掺杂的第一至第四掺杂区320C、330C、340C和350C形成在第一至第四半导体芯片320、330、340和350的底表面上。
第一至第四穿通芯片通孔320A、330A、340A和350A接口/传送电力，并且所述第一至第四穿通芯片通孔320A、330A、340A和350A由具有高导电率的金属，例如Cu、Al等来实现。第一至第四穿通芯片通孔320A、330A、340A和350A可以是穿通硅通孔(TSV)。
第一至第三连接焊盘260、270和280可以分别包括凸块焊盘。
下面将详细描述半导体集成电路300。半导体集成电路300的第一至第四半导体芯片320、330、340和350具有相同的结构。为了简便起见，将仅描述第四半导体芯片350的W3部分。
在放大的W3部分中，由N型杂质掺杂的第四掺杂区350C形成在由P型杂质掺杂的第四半导体芯片350的底表面上。为了快速的电力传输，第四掺杂区350C掺杂了高浓度的N型杂质。
第四穿通芯片通孔350A沿竖直方向提供给第四半导体芯片350和第四掺杂区350C。第四穿通芯片通孔350A包括第四低电压穿通芯片通孔352A和第四高电压穿通芯片通孔354A。
多个第四隔离膜350B分别包围所述多个第四穿通芯片通孔350A的各个周围。所述多个第四隔离膜350B之中的包围第四低电压穿通芯片通孔352A的一些隔离膜使第四低电压穿通芯片通孔352A与第四半导体芯片350和第四掺杂区350C隔离。相反地，所述多个第四隔离膜350B之中的包围第四高电压穿通芯片通孔354A的其它的隔离膜使第四高电压穿通芯片通孔354A仅与第四半导体芯片350隔离。换言之，所述多个第四隔离膜350B之中的包围第四高电压穿通芯片通孔354A的其它的隔离膜不形成在第四高电压穿通芯片通孔354A与第四掺杂区350C之间。由于第四高电压穿通芯片通孔354A与第四掺杂区350C相连接，因此第四掺杂区350C由高电压、例如电源电压VDD偏置。一般地，由P型杂质掺杂的第四半导体芯片350由低电压、例如接地电压VSS偏置。因此，可以由第四半导体芯片350与第四掺杂区350C之间的PN结形成寄生电容，并且所述寄生电容可以在高电压VDD与低电压VSS之间具有显著的耗尽电容值。
如上所述，根据第二示例性实施例的半导体集成电路包括第一至第四半导体芯片320、330、340和350，以及分别形成在第一至第四半导体芯片320、330、340和350的底表面上的第一至第四掺杂区320C、330C、340C和350C。第一至第四半导体芯片320、330、340和350掺杂了P型杂质并且由低电压VSS偏置。第一至第四掺杂区320C、330C、340C和350C由高电压VDD偏置。因此，第一至第四半导体芯片320、330、340和350与第一至第四掺杂区320C、330C、340C和350C之间形成寄生电容。由于寄生电容的缘故，可以稳定经由第一至第四穿通芯片通孔320A、330A、340A和350A提供的电力。换言之，由于寄生电容起到设置在第一至第四半导体芯片320、330、340和350的有源层上的存储电容的作用，因此可以减少设置在半导体芯片的有源层上的存储电容的数量。相应地，第二实施例的半导体集成电路不仅能够借助于寄生电容来稳定电力，而且还能够借助于减少的存储电容来降低半导体芯片的尺寸。另外，第二个示例性实施例的半导体集成电路可以增强电源网格且因而对噪声具有健壮性，这是因为第一至第四掺杂区320C、330C、340C和350C与所述多个高电压穿通芯片通孔、例如354A连接。
图6图示根据本发明的第三示例性实施例的集成电路的剖视图。第三实施例合并了第一示例性实施例和第二示例性实施例。
参见图6，布置了第一至第三连接焊盘460、470和480，且第一至第四半导体芯片420、430、440和450之间分别形成了开口S1、S2和S3。第一至第三连接焊盘460、470和480之间和第一至第四半导体芯片420、430、440和450之间的开放区域中分别形成了开口S1’、S2’和S3’。在开放区域中，平行地布置了第一至第三低电压线492A、494B和496A以及第一至第三高电压线492B、494B和496B。例如，开口S1’形成在第三半导体芯片440与高电压线496B之间。开口S2’形成在高电压线496B与低电压线496A之间。开口S3’形成在低电压线496A与第四半导体芯片450之间。第一至第三低电压线492A、494A和496A与多个第一至第四低电压穿通芯片通孔、例如452A相连接。第一至第三高电压线492B、494B和496B与多个第一至第四高电压穿通芯片通孔、例如454A相连接。
第一至第四掺杂区420C、430C、440C和450C形成在第一至第四半导体芯片420、430、440和450的底表面上。第一至第四掺杂区420C、430C、440C和450C与所述多个第一至第四穿通芯片通孔(例如，454A)相连接，由此由高电压、例如电源电压VDD偏置。
如上所述，根据第三示例性实施例的半导体集成电路包括第一至第三低电压线492A、494A和496A和第一至第三高电压线492B、494B和496B。第一至第三低电压线492A、494A和496A由低电压、例如接地电压VSS偏置。第一至第三高电压线492B、494B和496B由高电压、例如电源电压VDD偏置。因此，第一至第三低电压线492A、494A和496A与第一至第三高电压线492B、494B和496B之间形成寄生电容。
另外，根据第三示例性实施例的半导体集成电路包括第一至第四半导体芯片420、430、440和450，以及分别形成在半导体芯片420、430、440和450的底表面上的第一至第四掺杂区420C、430C、440C和450C。第一至第四半导体芯片420、430、440和450掺杂了P型杂质，并且由低电压VSS偏置。第一至第四掺杂区420C、430C、440C和450C由高电压VDD偏置。因此，第一至第四半导体芯片420、430、440和450与第一至第四掺杂区420C、430C、440C和450C之间形成寄生电容。
由于寄生电容的缘故，可以稳定经由第一至第四穿通芯片通孔420A、430A、440A和450A接口的电力。换言之，由于寄生电容起到设置在第一至第四半导体芯片420、430、440和450的有源层上的存储电容的作用，因此，可以减少设置在半导体芯片的有源层上的存储电容的数量。相应地，第三示例性实施例的半导体集成电路不仅能够借助于寄生电容使得电力稳定，而且还能够借助于减少的存储电容来降低半导体芯片的尺寸。另外，第三个示例性实施例的半导体集成电路可以增强电源网格且因而对噪声具有健壮性，这是因为它包括第一至第三低电压线492A、494A和496A、第一至第三高电压线492B、494B和496B、以及第一至第四掺杂区420C、430C、440C和450C。
如上所述，本发明的示例性实施例可以通过为存储电容提供寄生电容且由此减少设置在有源层上的所需存储电容的数量来降低半导体集成电路的尺寸。此外，本发明的示例性实施例可以借助于寄生电容来稳定电力且增加半导体集成电路的操作可靠性。另外，本发明的示例性实施例可以利用用于提供寄生电容的结构、例如低电压线和高电压线以及掺杂区来增强电源网格，由此对噪声具有健壮性且提高半导体集成电路的操作可靠性。
虽然已经参照具体的实施例描述了本发明，但是本领域技术人员将清楚的是，在不脱离所附权利要求所限定的本发明的精神和范围的前提下可以进行各种变化和修改。

Claims (27)

1.一种集成电路，包括：
第一半导体芯片，所述第一半导体芯片包括沿竖直方向插入的用于第一电压的多个第一穿通芯片通孔和用于第二电压的多个第二穿通芯片通孔；
层叠在所述第一半导体芯片之上的第二半导体芯片，所述第二半导体芯片包括所述多个第一穿通芯片通孔和所述多个第二穿通芯片通孔；
多个第一连接焊盘，所述多个第一连接焊盘被配置为通过耦接相应的第一穿通芯片通孔而将所述第一半导体芯片耦接于所述第二半导体芯片；
多个第二连接焊盘，所述多个第二连接焊盘被配置为通过耦接相应的第二穿通芯片通孔而将所述第一半导体芯片耦接于所述第二半导体芯片；
第一导线，所述第一导线被配置为将所述多个第一连接焊盘彼此耦接；
第二导线，所述第二导线被配置为将所述多个第二连接焊盘彼此耦接；以及
隔离层，所述隔离层插在所述第一导线与所述第二导线之间。
2.如权利要求1所述的集成电路，其中，所述第一导线和所述第二导线平行地布置。
3.如权利要求2所述的集成电路，其中，所述第一导线和所述第二导线布置在彼此不同的层中。
4.如权利要求3所述的集成电路，还包括：
第一隔离膜，所述第一隔离膜布置在所述多个第二连接焊盘中与所述第一导线相耦接的部分上；以及
第二隔离膜，所述第二隔离膜布置在所述多个第一连接焊盘中与所述第二导线相耦接的部分上。
5.如权利要求3所述的集成电路，还包括：
聚合物层，所述聚合物层插在所述第一导线与所述第一半导体芯片之间，以及所述第二导线与所述第二半导体芯片之间。
6.如权利要求2所述的集成电路，其中，所述第一导线和所述第二导线布置在同一层中。
7.如权利要求6所述的集成电路，还包括：
聚合物层，所述聚合物层插在所述第一导线与所述第一半导体芯片之间，以及所述第二导线与所述第二半导体芯片之间。
8.如权利要求1所述的集成电路，其中，所述第一电压包括接地电压，且所述第二电压包括电源电压。
9.如权利要求1所述的集成电路，其中，所述多个第一穿通芯片通孔和所述第二穿通芯片通孔是穿通硅通孔。
10.一种集成电路，包括：
半导体芯片，所述半导体芯片掺杂了第一导电类型杂质且由第一电压偏置；
第二穿通芯片通孔，所述第二穿通芯片通孔沿竖直方向插在所述第一半导体芯片中，且被配置为接收第二电压；以及
掺杂区，所述掺杂区布置在所述半导体芯片的底部，与所述第二穿通芯片通孔相耦接，且被掺杂了与所述第一导电类型杂质不同的第二导电类型杂质。
11.如权利要求10所述的集成电路，还包括：
第一隔离膜，所述第一隔离膜布置在除所述掺杂区域之外的所述半导体芯片与所述第二穿通芯片通孔之间。
12.如权利要求11所述的集成电路，还包括：
第一穿通芯片通孔，所述第一穿通芯片通孔沿竖直方向插在包括所述掺杂区的所述半导体芯片中，且被配置为接收所述第一电压；以及
第二隔离膜，所述第二隔离膜布置在包括所述掺杂区的半导体芯片与所述第一穿通芯片通孔之间。
13.如权利要求10所述的集成电路，其中，所述第一导电类型杂质包括P型杂质，且所述第二导电杂质包括N型杂质。
14.如权利要求10所述的集成电路，其中，所述第一电压包括接地电压，且所述第二电压包括电源电压。
15.如权利要求10所述的集成电路，其中，所述第一穿通芯片通孔和所述第二穿通芯片通孔是穿通硅通孔。
16.一种集成电路，包括：
第一半导体芯片，所述第一半导体芯片掺杂了第一导电类型杂质，且被配置为接收第一电压；
第二半导体芯片，所述第二半导体芯片层叠在所述第一半导体芯片之上，被掺杂了所述第一导电类型杂质，且被配置为接收所述第一电压；
多个第一穿通芯片通孔和多个第二穿通芯片通孔，所述多个第一穿通芯片通孔和所述多个第二穿通芯片通孔沿竖直方向插在所述第一半导体芯片和所述第二半导体芯片中，且被配置为接收第二电压；
第一掺杂区，所述第一掺杂区布置在第一半导体芯片的底部，与所述多个第二穿通芯片通孔相耦接，且被掺杂了与所述第一导电类型杂质不同的第二导电类型杂质；
第二掺杂区，所述第二掺杂区布置在第二半导体芯片的底部，与沿竖直方向插在所述第二半导体芯片中的所述多个第二穿通芯片通孔相耦接，且被掺杂了第二导电类型杂质；
多个第一连接焊盘，所述多个第一连接焊盘被配置为通过耦接相应的第一穿通芯片通孔而将所述第一半导体芯片耦接于所述第二半导体芯片；
多个第二连接焊盘，所述多个第二连接焊盘被配置为通过耦接相应的第二穿通芯片通孔而将所述第一半导体芯片耦接于所述第二半导体芯片；
第一导线，所述第一导线被配置为将所述多个第一连接焊盘彼此耦接；
第二导线，所述第二导线被配置为将所述多个第二连接焊盘彼此耦接；以及
隔离层，所述隔离层插在所述第一导线与所述第二导线之间。
17.如权利要求16所述的集成电路，还包括：
第一隔离膜，所述第一隔离膜插在除所述第一掺杂区之外的所述第一半导体芯片与插在所述第一半导体芯片中的所述多个第二穿通芯片通孔之间；以及
第二隔离膜，所述第二隔离膜插在除所述第二掺杂区之外的所述第二半导体芯片与插在所述第二半导体芯片中的所述多个第二穿通芯片通孔之间。
18.如权利要求17所述的集成电路，还包括：
第三隔离膜，所述第三隔离膜布置在包括所述第一掺杂区的所述第一半导体芯片与插在所述第一半导体芯片中的所述多个第一穿通芯片通孔之间；以及
第四隔离膜，所述第四隔离膜布置在包括所述第二掺杂区的所述第二半导体芯片与插在所述第二半导体芯片中的所述多个第一穿通芯片通孔之间。
19.如权利要求16所述的集成电路，其中，所述第一导电类型杂质包括P型杂质，且所述第二导电类型杂质包括N型杂质。
20.如权利要求16所述的集成电路，其中，所述第一导线和所述第二导线平行地布置。
21.如权利要求17所述的集成电路，其中，所述第一导线和所述第二导线布置在彼此不同的层中。
22.如权利要求21所述的集成电路，还包括：
第五隔离膜，所述第五隔离膜布置在所述多个第二连接焊盘中与所述第一导线相耦接的部分上；以及
第六隔离膜，所述第六隔离膜布置在所述多个第一连接焊盘中与所述第二导线相耦接的部分上。
23.如权利要求21所述的集成电路，还包括：
聚合物层，所述聚合物层插在所述第一导线与所述第一半导体芯片之间，以及所述第二导线与所述第二半导体芯片之间。
24.如权利要求17所述的集成电路，其中，所述第一导线和所述第二导线布置在同一层中。
25.如权利要求24所述的集成电路，还包括：
聚合物层，所述聚合物层插在所述第一导电层与所述第一半导体芯片之间，以及所述第二导线与所述第二半导体芯片之间。
26.如权利要求16所述的集成电路，其中，所述第一电压是接地电压，且所述第二电压是电源电压。
27.如权利要求16所述的集成电路，其中，所述多个第一穿通芯片通孔和所述多个第二穿通芯片通孔是穿通硅通孔。
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