TWI413236B - 半導體裝置之堆疊製程的靜電放電保護方案 - Google Patents

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Description

半導體裝置之堆疊製程的靜電放電保護方案
本發明是有關於一種半導體裝置，且特別是有關於一種針對晶圓及/或晶片堆疊製程的靜電放電保護方案。
在三維積體電路(three dimension integrated circuit,3D IC)的堆疊製程(stacking process)中，主要可以分成晶片對晶圓(die-to-wafer)、晶圓對晶圓(wafer-to-wafer)，以及晶片對晶片(die-to-die)這三種堆疊方式。一般來說，當機器手臂(robot manipulator)吸附(夾)上層晶圓(或晶片)以將其堆疊在下層晶圓(或晶片)上時，由於機器手臂在運行的過程中可能會使上層晶圓(或晶片)因摩擦或其他因素而帶有電荷(亦即靜電)。
因此，在上下兩層晶圓(或晶片)進行堆疊的過程中，累積在上層晶圓(或晶片)的電荷會透過上層晶圓(或晶片)的至少一個銲墊(pad)與其所對應之下層晶圓(或晶片)的凸塊(bump)而放電到接地的下層晶圓(或晶片)。如此一來，此類放電電荷所形成的靜電放電電流很有可能會損傷上層或下層晶圓(或晶片)上透過穿矽孔(through silicon via,TSV)所電性連接的內部電路(internal circuit)。
另一方面，針對三維積體電路而言，由於三維積體電路主要是將不同的晶圓(或晶片)堆疊起來，所以堆疊的結果將會使得三維積體電路整體架構的熱阻(heat resistance)提高。如此一來，在三維積體電路運作的狀態下，將會產生高發熱的現象，從而導致三維積體電路整體的工作溫度提高以及可靠度(reliability)下降。
由此可知，如何能夠在不同的晶圓(或晶片)進行堆疊時有效地釋放累積在上層晶圓(或晶片)上的電荷(亦即靜電)以及堆疊後的散熱處理將是提升三維積體電路技術發展的重要課題。
有鑒於此，本實施範例提供一種半導體裝置，其包括第一主動層，且所述第一主動層包含有第一基板；多個第一穿矽孔，每一第一穿矽孔貫穿所述第一基板；以及第一靜電放電保護單元，具有至少一第一摻雜區以埋在所述第一基板內，並且緊鄰與電性連接所述多個第一穿矽孔中的第一特定穿矽孔。
應瞭解的是，上述一般描述及以下具體實施方式僅為例示性及闡釋性的，其並不能限制本發明所欲主張之範圍。
現將詳細參考本示範性實施例，在附圖中說明所述示範性實施例之實例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件代表相同或類似部分。
圖1繪示為一實施例之半導體裝置(semiconductor device)100的示意圖。請參照圖1，半導體裝置100包括有第一主動層(active layer)101與第二主動層103。其中，第一主動層101與第二主動層103可以各別為晶圓(wafer)及/或晶片(die)(亦即第一與第二主動層101與103可以同時為晶圓或晶片，或者第一與第二主動層101與103之其一可以為晶圓，而第一與第二主動層101與103之另一可以為晶片，反之亦然)，且第一主動層101包含有基板(substrate)105、多個穿矽孔(through silicon via,TSV)T1，多個銲墊(pad)PD，以及至少一個靜電放電保護單元(ESD protection cell)ESD_P1；而第二主動層103包含有基板107、多個穿矽孔T2，多個凸塊(bump)BP，以及至少一個靜電放電保護單元ESD_P2。
於本實施例中，穿矽孔T1皆會貫穿基板105，而且穿矽孔T2也會貫穿基板107。另外，靜電放電保護單元ESD_P1具有至少一第一摻雜區(doping area，容後再詳述)以埋在基板105內，並且緊鄰與電性連接所有穿矽孔T1中的第一特定穿矽孔T1’。相似地，靜電放電保護單元ESD_P2具有至少一第二摻雜區(容後再詳述)以埋在基板107內，並且緊鄰與電性連接所有穿矽孔T2中的第二特定穿矽孔T2’。於此，第一特定穿矽孔T1’會對應到第二特定穿矽孔T2’。
另一方面，所有銲墊PD皆位於基板105外，且會與對應的穿矽孔T1電性連接。相似地，所有凸塊BP皆位於基板107外，且會與對應的穿矽孔T2電性連接。在此先值得一提的是，所有銲墊PD與所有凸塊BP係相互對應，亦即一對一的對應關係。如此一來，第一主動層101與第二主動層103即可分別透過這些銲墊PD與這些凸塊BP以進行堆疊(stacking)，藉以使得半導體裝置100成為三維積體電路(three dimension integrated circuit,3D IC)。
以下將詳細介紹本實施例之靜電放電保護單元ESD_P1與ESD_P2的具體實施方式。
圖2A繪示為圖1之虛框A中關於靜電放電保護單元ESD_P1之一實施例的示意圖。請合併參照圖1與圖2A，於本實施例中，假設基板105為P型基板(P-type substrate,P-sub)的話，則靜電放電保護單元ESD_P1所具有的至少一第一摻雜區即為P+摻雜區(圖2A係以兩個P+摻雜區為例)。
除此之外，圖2B繪示為圖1之虛框A中關於靜電放電保護單元ESD_P1之另一實施例的示意圖。請合併參照圖1與圖2B，於本實施例中，假設基板105為P型基板(P-sub)，而且第一主動層101更包括有一埋於基板105與靜電放電保護單元ESD_P1之間的井(well)的話，則埋於基板105與靜電放電保護單元ESD_P1之間的井即為N型井(N well)NW，而且靜電放電保護單元ESD_P1所具有的至少一第一摻雜區即為N+摻雜區(圖2B係以兩個N+摻雜區為例)。於本實施例中，第一特定穿矽孔T1’於基板105內與靜電放電保護單元ESD_P1相互隔離(因隔離層IL之緣故)，而且與第一特定穿矽孔T1’相對應的銲墊PD’也會與基板105相互隔離(也因隔離層IL之緣故)。
另一方面，圖2C繪示為圖1之虛框B中關於靜電放電保護單元ESD_P2之一實施例的示意圖。請合併參照圖1與圖2C，於本實施例中，假設基板107為P型基板(P-sub)的話，則靜電放電保護單元ESD_P2所具有的至少一第二摻雜區即為P+摻雜區(圖2C係以兩個P+摻雜區為例)。
除此之外，圖2D繪示為圖1之虛框B中關於靜電放電保護單元ESD_P2之另一實施例的示意圖。請合併參照圖1與圖2D，於本實施例中，假設基板105為P型基板(P-sub)，而且第二主動層103更包括有一埋於基板107與靜電放電保護單元ESD_P2之間的井(well)的話，則埋於基板107與靜電放電保護單元ESD_P2之間的井即為N型井(N well)NW，而且靜電放電保護單元ESD_P2所具有的至少一第二摻雜區即為N+摻雜區(圖2D係以兩個N+摻雜區為例)。於本實施例中，第二特定穿矽孔T2’於基板107內與靜電放電保護單元ESD_P2相互隔離(因隔離層IL之緣故)，而且與第二特定穿矽孔T2’相對應的凸塊BP’也會與基板107相互隔離(也因隔離層IL之緣故)。
於此，請先回顧先前技術所揭示的內容可以得知，在上下兩層晶圓(或晶片)進行堆疊的過程中，累積在上層晶圓(或晶片)的電荷會透過上層晶圓(或晶片)的至少一個銲墊(pad)與其所對應之下層晶圓(或晶片)的凸塊(bump)接觸而放電到接地的下層晶圓(或晶片)。如此一來，此類放電電荷所形成的靜電放電電流很有可能會損傷上層或下層晶圓(或晶片)上透過穿矽孔(TSV)所電性連接的內部電路。
另外，由於三維積體電路主要是將不同的晶圓(或晶片)堆疊起來，所以堆疊的結果將會使得三維積體電路整體架構的熱阻提高。如此一來，在三維積體電路運作的狀態下，將會產生高發熱的現象，從而導致三維積體電路整體的工作溫度提高以及可靠度下降的問題。
有鑒於此，為了要能夠在不同的晶圓(或晶片)進行堆疊時有效地釋放累積在上層晶圓(或晶片)上的電荷(亦即靜電)以及堆疊後的散熱處理，本實施例特別製造出『特定路徑(specific path)』(容後再詳述)，從而得以能夠有效地釋放累積在上層晶圓(或晶片)上的電荷以及有效地提供堆疊後的散熱路徑。
更清楚來說，從上述實施例所揭示的內容可知，由於緊鄰在第一與第二特定穿矽孔T1’與T2’的靜電放電保護單元ESD_P1與ESD_P2可以各別具有P+摻雜區(圖2A與圖2C)或N+摻雜區(圖2B與圖2D)。因此，當第一與第二特定穿矽孔T1’與T2’的靜電放電保護單元ESD_P1與ESD_P2同時具有P+摻雜區時，則累積在基板(P-sub)105(亦即上層晶圓(或晶片))的電荷(亦即靜電)即可經由本實施例所設計的特定路徑而導引至接地的基板(P-sub)107(亦即下層晶圓(或晶片))，從而實現靜電放電保護的目的。
相似地，當第一與第二特定穿矽孔T1’與T2’的靜電放電保護單元ESD_P1與ESD_P2同時具有N+摻雜區時，則累積在基板(P-sub)105(亦即上層晶圓(或晶片))中之N型井(N well)NW的電荷(亦即靜電)即可經由本實施例所設計的特定路徑而導引至接地的基板(P-sub)107(亦即下層晶圓(或晶片))，從而實現靜電放電保護的目的。
舉例來說，圖3繪示為一實施例之有關靜電放電保護的解說示意圖。請參照圖3，圖3係以靜電放電保護單元ESD_P1與ESD_P2同時具有P+摻雜區為例來進行說明，而靜電放電保護單元ESD_P1與ESD_P2同時具有N+摻雜區的例子請依此類推，故不再贅述。其中，圖3中所示之路徑Path-1為本實施例利用靜電放電保護單元ESD_P1與ESD_P2以實現靜電放電保護之目的的『特定路徑』，而路徑Path-2為一般透過與穿矽孔T1與T2電性連接之內部電路的『傳統路徑』。
從圖3可知，累積在基板(P-sub)105(亦即上層晶圓(或晶片))的電荷(亦即靜電)Q由路徑Path-1看至接地的等效電阻(equivalent resistance)RPath-1 如下公式 1 ：
RPath-1 =Rsub1 +RT1’ +RPD’ +RBP’ +RT2’ +Rsub2 … 1
其中，Rsub1 為基板(P-sub)105的等效電阻；RT1’ 為第一特定穿矽孔T1’的等效電阻；RPD’ 為第一特定穿矽孔T1’所對應之銲墊PD’(亦即特定路徑所對應的銲墊)的等效電阻；RBP’ 為第二特定穿矽孔T2’所對應之凸塊BP’(亦即特定路徑所對應的凸塊)的等效電阻；RT2’ 為第二特定穿矽孔T2’的等效電阻；以及Rsub2 為基板(P-sub)107的等效電阻。
另一方面，累積在基板(P-sub)105(亦即上層晶圓(或晶片))的電荷(亦即靜電)Q由路徑Path-2看至接地的等效電阻RPath-2 如下公式 2 ：
RPath-2 =Rsub1 +RGATE +RT1 +RPD +RBP +RT2 +Rchannel +Rsub2 … 2
其中，Rsub1 為基板(P-sub)105的等效電阻；RGATE 為NMOS電晶體M1之閘極的等效電阻；RT1 為穿矽孔T1的等效電阻；RPD 為穿矽孔T1所對應之銲墊PD(亦即傳統路徑所對應的銲墊)的等效電阻；RBP 為穿矽孔T2所對應之凸塊BP(亦即傳統路徑所對應的凸塊)的等效電阻；RT2 為穿矽孔T2的等效電阻；Rchannel 為NMOS電晶體M2之通道(channel)未導通的等效電阻；以及Rsub2 為基板(P-sub)107的等效電阻。
在此，假設穿矽孔T1與T1’為相同結構，穿矽孔T2與T2’也為相同結構，凸塊BP與BP’也為相同結構，而銲墊PD與PD’也為相同結構。在此條件下，穿矽孔T1與T1’的等效電阻RT1 與RT1’ 會相等(亦即RT1 =RT1’ )，穿矽孔T2與T2’的等效電阻RT2 與RT2’ 會相等(亦即RT2 =RT2’ )，凸塊BP與BP’的等效電阻RBP 與RBP’ 也會相等(亦即RBP =RBP’ )，而銲墊PD與PD’的等效電阻RPD 與RPD’ 也會相等(亦即RPD =RPD’ )。如此一來，由路徑Path-1與Path-2各別看至接地的等效電阻RPath-1 與RPath-2 之差值(difference value)即如下公式 3 ：
RPath-2 -RPath-1 =RGATE +Rchannel … 3
由此可知，路徑Path-2之等效電阻RPath-2 較路徑Path-1多了NMOS電晶體M1之閘極的等效電阻RGATE 以及NMOS電晶體M2之通道未導通的等效電阻Rchannel 。因此，路徑Path-1相較路徑Path-2為一相對較小等效電阻的路徑，從而使得累積在基板(P-sub)105(亦即上層晶圓(或晶片))的電荷(亦即靜電)Q會優先選擇路徑Path-1以釋放到接地的基板(P-sub)107(亦即下層晶圓(或晶片))。
另一方面，從圖3可以清楚看出，在上下兩層晶圓(或晶片)完成堆疊後，此類的三維積體電路的散熱路徑會由路徑Path-1與Path-2同時提供。於此，若路徑Path-1與Path-2的等效熱阻分別以PT-Path-1 與PT-Path-2 來表示的話，則三維積體電路的整體熱阻即為路徑Path-1與Path-2之等效熱阻PT-Path-1 與PT-Path-2 的並聯值(亦即：(RT-Path-1 )(RT-Path-2 )/RT-Path-1 +RT-Path-2 )，且此並聯值會比單獨路徑Path-2之等效熱阻PT-Path-2 的數值要來的小。如此一來，加入路徑Path-1所定義的特定路徑即可使得三維積體電路的整體熱阻下降，藉以提高散熱效果，進而提升三維積體電路整體的可靠度(reliability)。
除此之外，為了要能更加地確保累積在基板(P-sub)105(亦即上層晶圓(或晶片))的電荷(亦即靜電)Q會優先選擇路徑Path-1以釋放到接地的基板(P-sub)107(亦即下層晶圓(或晶片))，本實施例更可以藉由改變路徑Path-1上之穿矽孔(TSV)T1’與凸塊(bump)BP’的結構來實現。
更清楚來說，圖4A繪示為一實施例藉由改變路徑Path-1上之穿矽孔T1’的結構示意圖。請參照圖4A，相較於圖1，本實施例之第一特定穿矽孔T1’具有至少兩個與其他穿矽孔T1相同且並聯相接的子穿矽孔(sub-TSV)T11與T12。如此一來，穿矽孔T1’的等效電阻RT1’ 就會小於其他穿矽孔T1的等效電阻RT1 。
另外，圖4B繪示為另一實施例藉由改變路徑Path-1上之穿矽孔T1’的結構示意圖。請參照圖4B，相較於圖1，本實施例藉由改變第一主動層101之上層金屬(top metal)電性連接至穿矽孔T1的路徑長度(routing length)，藉以使得訊號傳遞至第一特定穿矽孔T1’的路徑長度短於訊號傳遞至其他穿矽孔T1的路徑長度。如此一來，穿矽孔T1’的等效電阻RT1’ 也會小於其他穿矽孔T1的等效電阻RT1 。
再者，圖4C繪示為再一實施例藉由改變路徑Path-1上之穿矽孔T1’的結構示意圖。請參照圖4C，相較於圖1，本實施例之第一特定穿矽孔T1’的寬度(width)W2大於其他穿矽孔T1的寬度W1。如此一來，穿矽孔T1’的等效電阻RT1’ 也會小於其他穿矽孔T1的等效電阻RT1 。除此之外，在其他實施例中，亦可藉由改變第一特定穿矽孔T1’的導電率(conductivity)，藉以使得第一特定穿矽孔T1’的導電率高於其他穿矽孔T1的導電率。如此一來，穿矽孔T1’的等效電阻RT1’ 也會小於其他穿矽孔T1的等效電阻RT1 。
另一方面，圖5A繪示為一實施例藉由改變路徑Path-1上之凸塊BP’的結構示意圖。請參照圖5A，相較於圖1，本實施例藉由改變第二主動層103之下層金屬電性連接至凸塊BP的路徑長度(routing length)，藉以使得訊號傳遞至第二特定穿矽孔T2’的路徑長度短於訊號傳遞至其他穿矽孔T2的路徑長度。如此一來，凸塊BP’的等效電阻RBP’ 就會小於其他凸塊BP的等效電阻RBP 。
另外，圖5B繪示為另一實施例藉由改變路徑Path-1上之凸塊BP’的結構示意圖。請參照圖5B，相較於圖1，本實施例與第二特定穿矽孔T2’相對應的凸塊BP’具有至少兩個與其他穿矽孔T2各別所對應之凸塊BP相同且並聯相接的子凸塊(sub-bump)BP11與BP12。如此一來，凸塊BP’的等效電阻RBP’ 也會小於其他凸塊BP的等效電阻RBP 。
再者，圖5C繪示為再一實施例藉由改變路徑Path-1上之凸塊BP’的結構示意圖。請參照圖5C，相較於圖1，本實施例之凸塊BP’的高度(height)H1大於其他凸塊BP的寬度H2。如此一來，凸塊BP’的等效電阻RBP’ 也會小於其他凸塊BP的等效電阻RBP 。除此之外，在其他實施例中，亦可藉由改變凸塊BP’的導電率，藉以使得凸塊BP’的導電率高於其他凸塊BP的導電率。如此一來，凸塊BP’的等效電阻RBP’ 也會小於其他凸塊BP的等效電阻RBP 。
基於上述，若藉由改變路徑Path-1上穿矽孔T1’與/或凸塊BP’之結構的話，則穿矽孔T1’與/或凸塊BP’的等效電阻RT1’ 與/或RBP’ 也會小於其他穿矽孔T1與/或其他凸塊BP的等效電阻RT1 與/或RBP 。如此一來，即可更增加路徑Path-1與Path-2各別看至接地之等效電阻RPath-1 與RPath-2 的差值，亦即如下公式 4 ：
RPath-2 -RPath-1 =RGATE +Rchannel +(RT1 -RT1’ )+(RT2 -RT2’ )+(RBP -RBP’ )… 4
由此可知，路徑Path-1相較路徑Path-2為一相對更小等效電阻的路徑，從而使得累積在基板(P-sub)105(亦即上層晶圓(或晶片))的電荷(亦即靜電)Q會更加地優先選擇路徑Path-1以釋放到接地的基板(P-sub)107(亦即下層晶圓(或晶片))。
於此值得一提的是，雖然上述實施例係以第一主動層101與第二主動層103內具有一對相對應的靜電放電保護單元ESD_P1與ESD_P2為例來進行說明，但是並不限制於此。換言之，在其他實施例中，可以依實際設計需求而於第一主動層101與第二主動層103內增設多對相對應的靜電放電保護單元ESD_P1與ESD_P2，而該等變形的實施方式亦屬所欲保護的範疇。
另外，於圖1所示的實施例係以第一主動層101與第二主動層103透過背對背堆疊製程(back-to-back stacking process)而構成三維積體電路的例子來進行說明/解說，但本發明並不限制於此。換言之，本實施例亦可以兩個主動層透過面對背堆疊製程(face-to-back stacking process)以構成三維積體電路。
更清楚來說，圖6繪示為另一實施例之半導體裝置100’的示意圖。請合併參照圖1與圖6，與半導體裝置100相似的元件在圖6中給予相似的元件編號，故而不再加以贅述之。圖6所示之半導體裝置100’相較於圖1所示之半導體裝置100的差異在於第一主動層101與第二主動層103’係以面對背堆疊製程以構成三維積體電路，而非如同圖1所示之實施例般以背對背堆疊製程而構成三維積體電路。
於本實施例中，第二主動層103’包含有基板107’、多個凸塊BP，以及至少一個靜電放電保護單元ESD_P2’。其中，所有凸塊BP皆位於基板107’外，且各別對應第一主動層101的銲墊PD。另外，靜電放電保護單元ESD_P2’具有至少一第二摻雜區(容後再詳述)以埋在基板107’內，並且緊鄰與電性連接所有凸塊BP中的特定凸塊BP’。於此，第一特定穿矽孔T1’會對應到特定凸塊BP’。
另一方面，圖7A繪示為圖6之虛框B’中關於靜電放電保護單元ESD_P2’之一實施例的示意圖。請合併參照圖6與圖7A，於本實施例中，假設基板107’為P型基板(P-sub)的話，則靜電放電保護單元ESD_P2’所具有的至少一第二摻雜區即為P+摻雜區，且特定凸塊BP’與靜電放電保護單元ESD_P2’之間可以透過金屬導線ML而電性連接在一起。
除此之外，圖7B繪示為圖6之虛框B’中關於靜電放電保護單元ESD_P2’之另一實施例的示意圖。請合併參照圖6與圖7B，於本實施例中，假設基板105為P型基板(P-sub)，而且第二主動層103’更包括有一埋於基板107’與靜電放電保護單元ESD_P2’之間的井(well)的話，則埋於基板107與靜電放電保護單元ESD_P2’之間的井即為N型井(N well)NW，而靜電放電保護單元ESD_P2’所具有的至少一第二摻雜區即為N+摻雜區，特定凸塊BP’與靜電放電保護單元ESD_P2’之間也可以透過金屬導線ML而電性連接在一起。於本實施例中，特定凸塊BP’與基板107’是相互隔離的，其係因隔離層IL之緣故。
基於上述，為了要能夠在不同的晶圓(或晶片)進行堆疊時有效地釋放累積在上層晶圓(或晶片)上的電荷(亦即靜電)以及堆疊後的散熱處理，本實施例特別製造出『特定路徑(specific path)』(容後再詳述)，從而得以能夠有效地釋放累積在上層晶圓(或晶片)上的電荷以及有效地提供堆疊後的散熱路徑。
更清楚來說，從上述實施例所揭示的內容可知，由於緊鄰在第一特定穿矽孔T1’與特定凸塊BP’的靜電放電保護單元ESD_P1與ESD_P2’可以各別具有P+摻雜區(圖2A與圖7A)或N+摻雜區(圖2B與圖7B)。因此，當第一特定穿矽孔T1’與特定凸塊BP’的靜電放電保護單元ESD_P1與ESD_P2’同時具有P+摻雜區時，則累積在基板(P-sub)105(亦即上層晶圓(或晶片))的電荷(亦即靜電)即可經由本實施例所設計的特定路徑而導引至接地的基板(P-sub)107’(亦即下層晶圓(或晶片))，從而實現靜電放電保護。
相似地，當第一特定穿矽孔T1’與特定凸塊BP’的靜電放電保護單元ESD_P1與ESD_P2’同時具有N+摻雜區時，則累積在基板(P-sub)105(亦即上層晶圓(或晶片))中之N型井(N well)NW的電荷(亦即靜電)即可經由本實施例所設計的特定路徑而導引至接地的基板(P-sub)107’(亦即下層晶圓(或晶片))，從而實現靜電放電保護的目的。
舉例來說，圖8繪示為另一實施例之有關靜電放電保護的解說示意圖。請參照圖8，圖8係以靜電放電保護單元ESD_P1與ESD_P2’同時具有P+摻雜區為例來進行說明，而靜電放電保護單元ESD_P1與ESD_P2’同時具有N+摻雜區的例子請依此類推，故不再贅述。其中，圖8中所示之路徑Path-1’為本實施例利用靜電放電保護單元ESD_P1與ESD_P2’以實現靜電放電保護之目的的『特定路徑』，而路徑Path-2為一般透過與穿矽孔T1電性連接之內部電路的『傳統路徑』。
從圖8可知，累積在基板(P-sub)105(亦即上層晶圓(或晶片))的電荷(亦即靜電)Q由路徑Path-1’看至接地的等效電阻(equivalent resistance)RPath-1 ’如下公式 5 ：
RPath-1 ’=Rsub1 +RT1’ +RPD’ +RBP’ +Rsub2 … 5
其中，於公式 5 中的各代號已在解釋公式 1 時解說過，故而在此並不再加以贅述之。
另一方面，累積在基板(P-sub)105(亦即上層晶圓(或晶片))的電荷(亦即靜電)Q由路徑Path-2看至接地的等效電阻RPath-2 如下公式 6 ：
RPath-2 =Rsub1 +RGATE +RT1 +RPD +RBP +Rchannel +Rsub2 … 6
其中，於公式 6 中的各代號已在解釋公式 2 時解說過，故而在此並不再加以贅述之。
在此，假設穿矽孔T1與T1’為相同結構，凸塊BP與BP’也為相同結構，而銲墊PD與PD’也為相同結構。在此條件下，穿矽孔T1與T1’的等效電阻RT1 與RT1’ 會相等(亦即RT1 =RT1’ )，凸塊BP與BP’的等效電阻RBP 與RBP’ 也會相等(亦即RBP =RBP’ )，而銲墊PD與PD’的等效電阻RPD 與RPD’ 也會相等(亦即RPD =RPD’ )。如此一來，由路徑Path-1’與Path-2各別看至接地的等效電阻RPath-1 ’與RPath-2 之差值(difference value)即如下公式 7 ：
RPath-2 -RPath-1 ’=RGATE +Rchannel … 7
由此可知，路徑Path-2之等效電阻RPath-2 較路徑Path-1’多了NMOS電晶體M1之間極的等效電阻RGATE 以及NMOS電晶體M2之通道未導通的等效電阻Rchannel 。因此，路徑Path-1’相較路徑Path-2為一相對較小等效電阻的路徑，從而使得累積在基板(P-sub)105(亦即上層晶圓(或晶片))的電荷(亦即靜電)Q會優先選擇路徑Path-1’以釋放到接地的基板(P-sub)107’(亦即下層晶圓(或晶片))。
另一方面，從圖8可以清楚看出，在上下兩層晶圓(或晶片)完成堆疊後，此類的三維積體電路的散熱路徑也會由路徑Path-1’與Path-2同時提供。於此，若路徑Path-1’與Path-2的等效熱阻分別以PT-Path-1 ’與PT-Path-2 來表示的話，則三維積體電路的整體熱阻即為路徑Path-1’與Path-2之等效熱阻PT-Path-1 ’與PT-Path-2 的並聯值(亦即：(RT-Path-1 ’)(RT-Path-2 )/RT-Path-1 ’+RT-Path-2 )，且此並聯值會比單獨路徑Path-2之等效熱阻PT-Path-2 的數值要來的小。如此一來，加入路徑Path-1’所定義的特定路徑也可使得三維積體電路的整體熱阻下降，藉以提高散熱效果，進而提升三維積體電路整體的可靠度。
相似地，為了要能更加地確保累積在基板(P-sub)105(亦即上層晶圓(或晶片))的電荷(亦即靜電)Q會優先選擇路徑Path-1’以釋放到接地的基板(P-sub)107’(亦即下層晶圓(或晶片))，本實施例也可以藉由改變路徑Path-1’上之穿矽孔(TSV)T1’與凸塊(bump)BP’的結構來實現此目的。亦即，可參照圖4A~圖5C所示之實施例的解說，故而在此並不再加以贅述之。
除此之外，在實際應用層面，若將上述實施例之靜電放電保護方案與元件充電模式(charged device model,CDM)靜電放電保護方案進行結合的話，則可以建構出(construct)全三維積體電路(whole-3D IC)的元件充電模式靜電放電保護方案。
綜上所述，上述實施例所揭示之靜電放電保護方案主要是將特定路徑的等效電阻設計的比其他路徑還要小。如此一來，當半導體裝置中的第一與第二主動層進行堆疊製程時，只需在此類特定路徑上設計適當的靜電放電保護單元/元件(亦即ESD_P1與ESD_P2/ESD_P2’)，即可致使累積在上層晶圓(或晶片)的電荷(亦即靜電)優先地選擇此類特定路徑以釋放到接地的下層晶圓(或晶片)，藉以達到靜電放電保護的效果。同時，由於此類特定路徑亦可當作是三維積體電路(3D IC)散熱的路徑，所以更可以使得三維積體電路的整體熱阻下降，藉以提高散熱效果。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．半導體裝置
101、103、103’‧‧‧主動層
105、107、107’‧‧‧基板(P-sub)
T1、T1’、T2、T2’、T11、T12‧‧‧穿矽孔(TSV)
PD、PD’‧‧‧銲墊(pad)
BP、BP’、BP11、BP12‧‧‧凸塊(bump)
ESD_P1、ESD_P2、ESD_P2’‧‧‧靜電放電保護單元(ESD protection cell)
A、B、B’‧‧‧虛框
IL‧‧‧隔離層
ML‧‧‧金屬導線
N+、P+‧‧‧摻雜區(doping area)
NW‧‧‧N型井(N well)
M1、M2‧‧‧NMOS電晶體
Path-1、Path-2、Path-1’‧‧‧路徑
Q‧‧‧電荷(靜電)
RPath-1 、RPath-1 ’、Rsub1 、RT1’ 、RPD’ 、RBP’ 、RT2’ 、Rsub2 、RGATE 、RT1 、RPD 、RBP 、RT2 、Rchannel ‧‧‧等效電阻(equivalent resistance)
W1、W2‧‧‧寬度
H1、H2‧‧‧高度
圖1繪示為一實施例之半導體裝置(semiconductor device)100的示意圖。
圖2A繪示為圖1之虛框A中關於靜電放電保護單元ESD_P1之一實施例的示意圖。
圖2B繪示為圖1之虛框A中關於靜電放電保護單元ESD_P1之另一實施例的示意圖。
圖2C繪示為圖1之虛框B中關於靜電放電保護單元ESD_P2之一實施例的示意圖。
圖2D繪示為圖1之虛框B中關於靜電放電保護單元ESD_P2之另一實施例的示意圖。
圖3繪示為一實施例之有關靜電放電保護的解說示意圖。
圖4A繪示為一實施例藉由改變路徑Path-1上之穿矽孔T1’的結構示意圖。
圖4B繪示為另一實施例藉由改變路徑Path-1上之穿矽孔T1’的結構示意圖。
圖4C繪示為再一實施例藉由改變路徑Path-1上之穿矽孔T1’的結構示意圖。
圖5A繪示為一實施例藉由改變路徑Path-1上之凸塊BP’的結構示意圖。
圖5B繪示為另一實施例藉由改變路徑Path-1上之凸塊BP’的結構示意圖。
圖5C繪示為再一實施例藉由改變路徑Path-1上之凸塊BP’的結構示意圖。
圖6繪示為另一實施例之半導體裝置100’的示意圖。
圖7A繪示為圖6之虛框B’中關於靜電放電保護單元ESD_P2’之一實施例的示意圖。
圖7B繪示為圖6之虛框B’中關於靜電放電保護單元ESD_P2’之另一實施例的示意圖。
圖8繪示為另一實施例之有關靜電放電保護的解說示意圖。
100．．．半導體裝置
101、103．．．主動層
105、107．．．基板
T1、T1’、T2、T2’．．．穿矽孔
PD、PD’．．．銲墊
BP、BP’．．．凸塊
ESD_P1、ESD_P2．．．靜電放電保護單元
A、B．．．虛框

Claims (31)

  1. 一種半導體裝置，包括：一第一主動層，包含：一第一基板；多個第一穿矽孔，每一第一穿矽孔貫穿該第一基板；以及一第一靜電放電保護單元，具有至少一第一摻雜區以埋在該第一基板內，並且緊鄰與電性連接該些第一穿矽孔中的一第一特定穿矽孔，其中，該第一特定穿矽孔的導電率高於其他第一穿矽孔的導電率。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一基板為一P型基板，而該第一摻雜區為一P+摻雜區。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第一主動層更包括：一井，埋於該第一基板與該第一靜電放電保護單元之間。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該第一基板為一P型基板，而該井為一N型井，且該第一摻雜區為一N+摻雜區。
  5. 如申請專利範圍第1項所述之半導體裝置，更包括：一第二主動層，包含：一第二基板；多個第二穿矽孔，每一第二穿矽孔貫穿該第二基板；以及一第二靜電放電保護單元，具有至少一第二摻雜區以埋在該第二基板內，並且緊鄰與電性連接該些第二穿矽孔中的一第二特定穿矽孔，其中，該第一特定穿矽孔對應該第二特定穿矽孔。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該第二基板為一P型基板，而該第二摻雜區為一P+摻雜區。
  7. 如申請專利範圍第5項所述之半導體裝置，其中該第二主動層更包括：一井，埋於該第二基板與該第二靜電放電保護單元之間。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該第二基板為一P型基板，而該井為一N型井，且該第二摻雜區為一N+摻雜區。
  9. 如申請專利範圍第5項所述之半導體裝置，其中該第一主動層更包含： 多個銲墊，位於該第一基板外，且各別對應和電性連接該些第一穿矽孔。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該第一特定穿矽孔於該第一基板內與該第一靜電放電保護單元相互隔離，而且與該第一特定穿矽孔相對應的銲墊與該第一基板相互隔離。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該第一特定穿矽孔具有至少兩個與其他第一穿矽孔相同且並聯相接的子穿矽孔。
  12. 如申請專利範圍第10項所述之半導體裝置，其中一訊號傳遞至該第一特定穿矽孔的路徑長度短於該訊號傳遞至其他第一穿矽孔的路徑長度。
  13. 如申請專利範圍第10項所述之半導體裝置，其中該第一特定穿矽孔的寬度大於其他第一穿矽孔的寬度。
  14. 如申請專利範圍第9項所述之半導體裝置，其中該第二主動層更包含：多個凸塊，位於該第二基板外，且各別對應和電性連接該些第二穿矽孔。
  15. 如申請專利範圍第14項所述之半導體裝置，其中該第二特定穿矽孔於該第二基板內與該第二靜電放電保護單元相互隔離，而且與該第二特定穿矽孔相對應的凸塊與該第二基板相互隔離。
  16. 如申請專利範圍第15項所述之半導體裝置，其中一訊號傳遞至該第二特定穿矽孔的路徑長度短於該訊號傳遞至其他第二穿矽孔的路徑長度。
  17. 如申請專利範圍第15項所述之半導體裝置，其中與該第二特定穿矽孔相對應的凸塊具有至少兩個與其他第二穿矽孔各別所對應之凸塊相同且並聯相接的子凸塊。
  18. 如申請專利範圍第15項所述之半導體裝置，其中與該第二特定穿矽孔相對應之凸塊的高度大於其他第二穿矽孔各別所對應之凸塊的高度。
  19. 如申請專利範圍第15項所述之半導體裝置，其中與該第二特定穿矽孔相對應之凸塊的導電率高於其他第二穿矽孔各別所對應之凸塊的導電率。
  20. 如申請專利範圍第14項所述之半導體裝置，其中該些銲墊各別對應到該些凸塊。
  21. 如申請專利範圍第20項所述之半導體裝置，其中該第一主動層為一第一晶圓或一第一晶片。
  22. 如申請專利範圍第21項所述之半導體裝置，其中該第二主動層為一第二晶圓或一第二晶片。
  23. 如申請專利範圍第22項所述之半導體裝置，其中該第一主動層與該第二主動層分別透過該些銲墊與該些凸塊以進行堆疊。
  24. 如申請專利範圍第23項所述之半導體裝置，其中該半導體裝置為一三維積體電路。
  25. 如申請專利範圍第1項所述之半導體裝置，其中該第一主動層更包含：多個銲墊，位於該第一基板外，且各別對應和電性連接該些第一穿矽孔。
  26. 如申請專利範圍第25項所述之半導體裝置，其中該第一特定穿矽孔於該第一基板內與該第一靜電放電保護單元相互隔離，而且與該第一特定穿矽孔相對應的銲墊與該第一基板相互隔離。
  27. 如申請專利範圍第25項所述之半導體裝置，更包 括：一第二主動層，包含：一第二基板；多個凸塊，位於該第二基板外，且各別對應該些銲墊；以及一第二靜電放電保護單元，具有至少一第二摻雜區以埋在該第二基板內，並且電性連接該些凸塊中的一特定凸塊，其中，該第一特定穿矽孔對應該特定凸塊。
  28. 如申請專利範圍第27項所述之半導體裝置，其中該第二基板為一P型基板，而該第二摻雜區為一P+摻雜區。
  29. 如申請專利範圍第27項所述之半導體裝置，其中該第二主動層更包括：一井，埋於該第二基板與該第二靜電放電保護單元之間。
  30. 如申請專利範圍第29項所述之半導體裝置，其中該第二基板為一P型基板，而該井為一N型井，且該第二摻雜區為一N+摻雜區。
  31. 如申請專利範圍第27項所述之半導體裝置，其中該特定凸塊與該第二基板相互隔離。
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